CN114740938B - 应用于Sigma-Delta ADC的基准电路及基准电压器 - Google Patents
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Abstract
本发明属于模拟集成电路技术领域，公开了一种应用于Sigma‑Delta ADC的基准电路及基准电压器，包括正温度系数电压电路、负温度系数电压电路以及基极电流抵消电路；正温度系数电压电路以及基极电流抵消电路均与负温度系数电压电路连接，正温度系数电压电路用于产生正温度系数电压并发送至负温度系数电压电路，负温度系数电压电路用于产生负温度系数电压，并按照预设权重叠加正温度系数电压和负温度系数电压得到基准电压，并通过内部用于产生负温度系数电压的晶体管的集电极输出基准电压；基极电流抵消电路用于抵消负温度系数电压电路内晶体管的基极电流。无需LDO或缓冲器便具有很强的驱动能力，可直接用于Sigma‑Delta的参考电压及运放共模电压，相比于传统结构，不需要运算放大器，结构简单。
Description
技术领域
本发明属于模拟集成电路技术领域，涉及一种应用于Sigma-Delta ADC的基准电路及基准电压器。
背景技术
基准电压源是集成电路设计中不可替代的基础模块，可为各类模拟集成电路、数字集成电路以及数模混合集成电路等提供参考电压，广泛应用于模/数转换器、数/模转换器、振荡器、稳压器以及电池管理系统等芯片上，且基准电压的输出几乎不随温度、工艺以及电源电压等变化的影响。
目前，常规的基准电压源主要由负温度系数电压产生模块以及正温度系数电压产生模块组成，将正温度系数电压和负温度系数电压以适当的权重相加，结果就会接近于零温度系数。其原理是双极型晶体管的基极-发射极电压具有负温度系数，利用其来产生负温度系数的电压；并且如果两个双极型晶体管工作在不相等的电流密度下，那么它们的基极-发射极电压差值就与绝对温度成正比，因此可以用其来产生正温度系数电压，最后利用电阻器对正温度系数电压进行合适的分压并与负温度系数电压相加便能得到近乎与温度无关的基准电压。
但是，上述的基准电压源一般驱动能力很弱，需要外接一个缓冲器以获得更大的驱动能力，输入至电路其他模块，而这样无疑增大了芯片功耗和复杂程度。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供一种应用于Sigma-Delta ADC的基准电路及基准电压器。
为达到上述目的，本发明采用以下技术方案予以实现：
本发明第一方面，一种应用于Sigma-Delta ADC的基准电路，包括正温度系数电压电路、负温度系数电压电路以及基极电流抵消电路；
正温度系数电压电路以及基极电流抵消电路均与负温度系数电压电路连接，正温度系数电压电路用于产生正温度系数电压并发送至负温度系数电压电路，负温度系数电压电路用于产生负温度系数电压，并按照预设权重叠加正温度系数电压和负温度系数电压得到基准电压，并通过内部用于产生负温度系数电压的晶体管的集电极输出基准电压；基极电流抵消电路用于抵消负温度系数电压电路内晶体管的基极电流。
可选的，还包括片外电容电路；片外电容电路与负温度系数电压电路输出基准电压的端口连接。
可选的，所述片外电容电路包括第一电容器C1以及第二电容器C2；第一电容器C1的正端以及第二电容器C2的正端均与负温度系数电压电路输出基准电压的端口连接，第一电容器C1的负端以及第二电容器C2的负端均接地。
可选的，所述正温度系数电压电路包括第一PNP晶体管Q1、第二PNP晶体管Q2、第三PNP晶体管Q3、第四PNP晶体管Q4、第一电阻器R1、第二电阻器R2、第零PMOS晶体管MP0、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第七PMOS晶体管MP7、第八PMOS晶体管MP8、第九PMOS晶体管MP9、第十PMOS晶体管MP10、第十一PMOS晶体管MP11、第十二PMOS晶体管MP12、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第五NMOS晶体管MN5以及第六NMOS晶体管MN6；
第一电阻器R1第一端与第二电阻器R2第一端连接，第一电阻器R1第二端与第十二PMOS晶体管MP12的漏极连接，第二电阻器R2第二端接地；
第一PNP晶体管Q1的基极和集电极接地，发射极与第二PNP晶体管Q2的基极以及第四PMOS晶体管MP4的漏极相连；第二PNP晶体管Q2的集电极接地，发射极与第二NMOS晶体管MN2的基极相连；第三PNP晶体管Q3的基极与第四PNP晶体管Q4的发射极均连接，发射极与第四NMOS晶体管MN4的源极相连，集电极接地；第四PNP晶体管Q4的基极与第一电阻器R1与第二电阻器R2的连接线连接，发射极与第三PNP晶体管Q3的基极以及第十PMOS晶体管MP10的漏极均连接，集电极接地；
第零PMOS晶体管MP0的栅极与第零PMOS晶体管MP0的漏极、第二PMOS晶体管MP2的栅极、第四PMOS晶体管MP4的栅极、第六PMOS晶体管MP6的栅极、第八PMOS晶体管MP8的栅极、第十PMOS晶体管MP10的栅极以及第十二PMOS晶体管MP12的栅极均连接，漏极与第六NMOS晶体管MN6的漏极连接，源极用于连接电源；第一PMOS晶体管MP1的栅极与第三PMOS晶体管MP3的栅极、第五PMOS晶体管MP5的栅极、第七PMOS晶体管MP7的栅极、第九PMOS晶体管MP9的栅极、第十一PMOS晶体管MP11的栅极均连接，源极用于连接电源，漏极与第二PMOS晶体管MP2的源极连接；第二PMOS晶体管MP2的漏极与第五NMOS晶体管MN5的漏极连接；第三PMOS晶体管MP3的源极、第五PMOS晶体管MP5的源极、第七PMOS晶体管MP7的源极、第九PMOS晶体管MP9的源极以及第十一PMOS晶体管MP11的源极均用于连接电源；第三PMOS晶体管MP3的漏极与第四PMOS晶体管MP4的源极连接；第五PMOS晶体管MP5的漏极与第六PMOS晶体管MP6的源极连接；第七PMOS晶体管MP7的漏极与第八PMOS晶体管MP8的源极连接；第九PMOS晶体管MP9的漏极与第十PMOS晶体管MP10的源极连接；第十一PMOS晶体管MP11的漏极与第十二PMOS晶体管MP12的源极连接；第六PMOS晶体管MP6的漏极与第一NMOS晶体管MN1的漏极连接；第八PMOS晶体管MP8的漏极与第七PMOS晶体管MP7的栅极以及第三NMOS晶体管MN3的漏极均连接；
第一NMOS晶体管MN1的栅极与第三NMOS晶体管MN3的栅极、第五NMOS晶体管MN5的栅极以及第六NMOS晶体管MN6的栅极均连接，基极与第二NMOS晶体管MN2的漏极连接；第二NMOS晶体管MN2的栅极与第四NMOS晶体管MN4的栅极以及第一NMOS晶体管MN1的漏极均连接；第三NMOS晶体管MN3的源极与第四NMOS晶体管MN4的漏极连接；第五NMOS晶体管MN5的栅极与第五NMOS晶体管MN5的漏极连接，源极接地；第六NMOS晶体管MN6的源极接地；
第一PMOS晶体管MP1栅极、第零PMOS晶体管MP0栅极以及第十二PMOS晶体管MP12的漏极均与负温度系数电压电路连接。
可选的，所述第三PMOS晶体管MP3、第五PMOS晶体管MP5、第七PMOS晶体管MP7、第九PMOS晶体管MP9以及第十一PMOS晶体管MP11的宽长比相同，第四PMOS晶体管MP4、第六PMOS晶体管MP6、第八PMOS晶体管MP8、第十PMOS晶体管MP10以及第十二PMOS晶体管MP12的宽长比相同，第一NMOS晶体管MN1以及第三NMOS晶体管MN3的宽长比相同，第二NMOS晶体管MN2以及第四NMOS晶体管MN4的宽长比相同。
可选的，所述负温度系数电压电路包括第十三PMOS晶体管MP13、第十四PMOS晶体管MP14、第十五PMOS晶体管MP15、第十六PMOS晶体管MP16、第十七PMOS晶体管MP17、第十八PMOS晶体管MP18、第十九PMOS晶体管MP19、第二十PMOS晶体管MP20、第六PNP晶体管Q6以及第八PNP晶体管Q8；
第十三PMOS晶体管MP13的栅极、第十五PMOS晶体管MP15的栅极、第十七PMOS晶体管MP17的栅极以及第十九PMOS晶体管MP19的栅极均与第一PMOS晶体管MP1栅极连接；
第十四PMOS晶体管MP14的栅极、第十六PMOS晶体管MP16的栅极、第十八PMOS晶体管MP18的栅极以及第二十PMOS晶体管MP20的栅极均与第零PMOS晶体管MP0栅极连接；
第十三PMOS晶体管MP13的源极、第十五PMOS晶体管MP15的源极、第十七PMOS晶体管MP17的源极以及第十九PMOS晶体管MP19的源极均用于连接电源；
第十三PMOS晶体管MP13的漏极与第十四PMOS晶体管MP14的源极连接；第十五PMOS晶体管MP15的漏极与第十六PMOS晶体管MP16的源极连接；第十七PMOS晶体管MP17的漏极与第十八PMOS晶体管MP18的源极连接；第十九PMOS晶体管MP19的漏极与第二十PMOS晶体管MP20的源极连接；
第六PNP晶体管Q6的基极与第十二PMOS晶体管MP12的漏极连接，发射极与第十六PMOS晶体管MP16的漏极连接，集电极接地；
第八PNP晶体管Q8的基极与第六PNP晶体管Q6的发射极连接，集电极接地，发射极与第二十PMOS晶体管MP20的漏极连接，并作为基准电压的输出端口；
第十四PMOS晶体管MP14的漏极、第十八PMOS晶体管MP18的漏极、第六PNP晶体管Q6的发射极以及第六PNP晶体管Q6的基极均与基极电流抵消电路连接。
可选的，所述第十三PMOS晶体管MP13以及第十五PMOS晶体管MP15的宽长比为k1倍的第一PMOS晶体管MP1的宽长比；第十四PMOS晶体管MP14以及第十六PMOS晶体管MP16的宽长比为k1倍的第二PMOS晶体管MP2的宽长比。
可选的，所述基极电流抵消电路包括第五PNP晶体管Q5、第七PNP晶体管Q7、第三电阻器R3、第四电阻器R4、第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9以及第十NMOS晶体管MN10；
第五PNP晶体管Q5的基极与第三电阻器R3第一端以及第七NMOS晶体管MN7的漏极均连接，发射极与第三电阻器R3第二端以及第十四PMOS晶体管MP14的漏极连接，集电极接地；第七PNP晶体管Q7的基极与第九NMOS晶体管MN9的漏极连接，发射极与第十八PMOS晶体管MP18的漏极连接，集电极接地；第四电阻器R4第一端与第六PNP晶体管Q6的基极连接，第二端与第六PNP晶体管Q6的发射极连接；
第七NMOS晶体管MN7的栅极与第七NMOS晶体管MN7的漏极以及第八NMOS晶体管MN8的栅极连接，源极接地；第八NMOS晶体管MN8的源极接地，漏极与第六PNP晶体管Q6的基极连接；第九NMOS晶体管MN9的栅极与第九NMOS晶体管MN9的漏极以及第十NMOS晶体管MN10的栅极连接，源极接地；第十NMOS晶体管MN10的源极接地。
可选的，所述第七NMOS晶体管MN7与第八NMOS晶体管MN8的宽长比相同；第八PNP晶体管Q8的宽长比为k2/k1倍的第七PNP晶体管Q7宽长比；第十NMOS晶体管MN10的宽长比为k2/k1倍的第九NMOS晶体管MN9的宽长比。
本发明第二方面，一种应用于Sigma-Delta ADC的基准电压器，所述应用于Sigma-Delta ADC的基准电压器的基准电路为上述的应用于Sigma-Delta ADC的基准电路。
与现有技术相比，本发明具有以下有益效果：
本发明应用于Sigma-Delta ADC的基准电路，通过正温度系数电压电路产生正温度系数电压并发送至负温度系数电压电路，通过负温度系数电压电路产生负温度系数电压，并按照预设权重叠加正温度系数电压和负温度系数电压得到基准电压，然后直接利用负温度系数电压电路内用于产生负温度系数电压的晶体管的发射极输出基准电压，提高基准电路的驱动能力，进而实现无需LDO或缓冲器便具有很强的驱动能力，可直接用于音频Sigma-Delta ADC的参考电压、运放共模电压，相比于传统结构，基准电路内不需要运算放大器，结构简单。同时，设置基极电流抵消电路，用于抵消负温度系数电压电路内晶体管的基极电流，避免其对正温度系数电压的影响，保证基准电路在全温范围内具有良好的温度系数。
进一步的，设置片外电容电路，片外电容电路用于减小输出阻抗，防止基准电压输出不稳定。
附图说明
图1为本发明实施例的正温度系数电压电路拓扑图；
图2为本发明实施例的负温度系数电压电路、基极电流抵消电路以及片外电容电路拓扑图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面结合附图对本发明做进一步详细描述：
参见图1至2，本发明一实施例中，提供一种应用于Sigma-Delta ADC的基准电路，尤其是一种应用于音频Sigma-Delta ADC的基准电路。
其中，ADC(模数转换器)是把经过与标准量(或参考量)比较处理后的模拟量转换成以二进制数值表示的离散信号的转换器，Sigma-Delta ADC是一种目前使用最为普遍的高精度ADC结构，在精度达到20位以上的场合，Sigma-Delta几乎是必选的结构。通过采用过采样、噪声整形以及数字滤波技术，降低对模拟电路的设计要求，实现了其他类型的ADC无法达到的高精度和低功耗。
具体的该应用于音频Sigma-Delta ADC的基准电路包括正温度系数电压电路、负温度系数电压电路以及基极电流抵消电路；正温度系数电压电路以及基极电流抵消电路均与负温度系数电压电路连接，正温度系数电压电路用于产生正温度系数电压并发送至负温度系数电压电路，负温度系数电压电路用于产生负温度系数电压，并按照预设权重叠加正温度系数电压和负温度系数电压得到基准电压，并通过内部用于产生负温度系数电压的晶体管的集电极输出基准电压；基极电流抵消电路用于抵消负温度系数电压电路内晶体管的基极电流。
该应用于Sigma-Delta ADC的基准电路，通过正温度系数电压电路产生正温度系数电压并发送至负温度系数电压电路，通过负温度系数电压电路产生负温度系数电压，并按照预设权重叠加正温度系数电压和负温度系数电压得到基准电压，然后直接利用负温度系数电压电路内产生负温度系数电压的晶体管的发射极输出基准电压，提高基准电路的驱动能力，进而实现无需LDO或缓冲器便具有很强的驱动能力，可直接用于音频Sigma-Delta的参考电压、运放共模电压等模块，并且，相比于传统结构，基准电路内不需要运算放大器，结构简单。同时，设置基极电流抵消电路，用于抵消负温度系数电压电路内晶体管的基极电流，避免其对正温度系数电压的影响，保证基准电路在全温范围内具有良好的温度系数。
在一种可能的实施方式中，该应用于Sigma-Delta ADC的基准电路，还包括片外电容电路；片外电容电路与负温度系数电压电路输出基准电压的端口连接。通过设置片外电容电路来减小输出阻抗，防止基准电压输出不稳定。
具体的，所述片外电容电路包括第一电容器C1以及第二电容器C2；第一电容器C1的正端以及第二电容器C2的正端均与负温度系数电压电路输出基准电压的端口连接，第一电容器C1的负端以及第二电容器C2的负端均接地。
在一种可能的实施方式中，所述正温度系数电压电路包括第一PNP晶体管Q1、第二PNP晶体管Q2、第三PNP晶体管Q3、第四PNP晶体管Q4、第一电阻器R1、第二电阻器R2、第零PMOS晶体管MP0、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第七PMOS晶体管MP7、第八PMOS晶体管MP8、第九PMOS晶体管MP9、第十PMOS晶体管MP10、第十一PMOS晶体管MP11、第十二PMOS晶体管MP12、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第五NMOS晶体管MN5以及第六NMOS晶体管MN6；第一电阻器R1第一端与第二电阻器R2第一端连接，第一电阻器R1第二端与第十二PMOS晶体管MP12的漏极连接，第二电阻器R2第二端接地；第一PNP晶体管Q1的基极和集电极接地，发射极与第二PNP晶体管Q2的基极以及第四PMOS晶体管MP4的漏极相连；第二PNP晶体管Q2的集电极接地，发射极与第二NMOS晶体管MN2的基极相连；第三PNP晶体管Q3的基极与第四PNP晶体管Q4的发射极均连接，发射极与第四NMOS晶体管MN4的源极相连，集电极接地；第四PNP晶体管Q4的基极与第一电阻器R1与第二电阻器R2的连接线连接，发射极与第三PNP晶体管Q3的基极以及第十PMOS晶体管MP10的漏极均连接，集电极接地；第零PMOS晶体管MP0的栅极与第零PMOS晶体管MP0的漏极、第二PMOS晶体管MP2的栅极、第四PMOS晶体管MP4的栅极、第六PMOS晶体管MP6的栅极、第八PMOS晶体管MP8的栅极、第十PMOS晶体管MP10的栅极以及第十二PMOS晶体管MP12的栅极均连接，漏极与第六NMOS晶体管MN6的漏极连接，源极用于连接电源；第一PMOS晶体管MP1的栅极与第三PMOS晶体管MP3的栅极、第五PMOS晶体管MP5的栅极、第七PMOS晶体管MP7的栅极、第九PMOS晶体管MP9的栅极、第十一PMOS晶体管MP11的栅极均连接，源极用于连接电源，漏极与第二PMOS晶体管MP2的源极连接；第二PMOS晶体管MP2的漏极与第五NMOS晶体管MN5的漏极连接；第三PMOS晶体管MP3的源极、第五PMOS晶体管MP5的源极、第七PMOS晶体管MP7的源极、第九PMOS晶体管MP9的源极以及第十一PMOS晶体管MP11的源极均用于连接电源；第三PMOS晶体管MP3的漏极与第四PMOS晶体管MP4的源极连接；第五PMOS晶体管MP5的漏极与第六PMOS晶体管MP6的源极连接；第七PMOS晶体管MP7的漏极与第八PMOS晶体管MP8的源极连接；第九PMOS晶体管MP9的漏极与第十PMOS晶体管MP10的源极连接；第十一PMOS晶体管MP11的漏极与第十二PMOS晶体管MP12的源极连接；第六PMOS晶体管MP6的漏极与第一NMOS晶体管MN1的漏极连接；第八PMOS晶体管MP8的漏极与第七PMOS晶体管MP7的栅极以及第三NMOS晶体管MN3的漏极均连接；第一NMOS晶体管MN1的栅极与第三NMOS晶体管MN3的栅极、第五NMOS晶体管MN5的栅极以及第六NMOS晶体管MN6的栅极均连接，基极与第二NMOS晶体管MN2的漏极连接；第二NMOS晶体管MN2的栅极与第四NMOS晶体管MN4的栅极以及第一NMOS晶体管MN1的漏极均连接；第三NMOS晶体管MN3的源极与第四NMOS晶体管MN4的漏极连接；第五NMOS晶体管MN5的栅极与第五NMOS晶体管MN5的漏极连接，源极接地；第六NMOS晶体管MN6的源极接地；第一PMOS晶体管MP1栅极、第零PMOS晶体管MP0栅极以及第十二PMOS晶体管MP12的漏极均与负温度系数电压电路连接。
在一种可能的实施方式中，所述第三PMOS晶体管MP3、第五PMOS晶体管MP5、第七PMOS晶体管MP7、第九PMOS晶体管MP9以及第十一PMOS晶体管MP11的宽长比相同，第四PMOS晶体管MP4、第六PMOS晶体管MP6、第八PMOS晶体管MP8、第十PMOS晶体管MP10以及第十二PMOS晶体管MP12的宽长比相同，第一NMOS晶体管MN1以及第三NMOS晶体管MN3的宽长比相同，第二NMOS晶体管MN2以及第四NMOS晶体管MN4的宽长比相同。
在一种可能的实施方式中，所述负温度系数电压电路包括第十三PMOS晶体管MP13、第十四PMOS晶体管MP14、第十五PMOS晶体管MP15、第十六PMOS晶体管MP16、第十七PMOS晶体管MP17、第十八PMOS晶体管MP18、第十九PMOS晶体管MP19、第二十PMOS晶体管MP20、第六PNP晶体管Q6以及第八PNP晶体管Q8；第十三PMOS晶体管MP13的栅极、第十五PMOS晶体管MP15的栅极、第十七PMOS晶体管MP17的栅极以及第十九PMOS晶体管MP19的栅极均与第一PMOS晶体管MP1栅极连接；第十四PMOS晶体管MP14的栅极、第十六PMOS晶体管MP16的栅极、第十八PMOS晶体管MP18的栅极以及第二十PMOS晶体管MP20的栅极均与第零PMOS晶体管MP0栅极连接；第十三PMOS晶体管MP13的源极、第十五PMOS晶体管MP15的源极、第十七PMOS晶体管MP17的源极以及第十九PMOS晶体管MP19的源极均用于连接电源；第十三PMOS晶体管MP13的漏极与第十四PMOS晶体管MP14的源极连接；第十五PMOS晶体管MP15的漏极与第十六PMOS晶体管MP16的源极连接；第十七PMOS晶体管MP17的漏极与第十八PMOS晶体管MP18的源极连接；第十九PMOS晶体管MP19的漏极与第二十PMOS晶体管MP20的源极连接；第六PNP晶体管Q6的基极与第十二PMOS晶体管MP12的漏极连接，发射极与第十六PMOS晶体管MP16的漏极连接，集电极接地；第八PNP晶体管Q8的基极与第六PNP晶体管Q6的发射极连接，集电极接地，发射极与第二十PMOS晶体管MP20的漏极连接，并作为基准电压的输出端口；第十四PMOS晶体管MP14的漏极、第十八PMOS晶体管MP18的漏极、第六PNP晶体管Q6的发射极以及第六PNP晶体管Q6的基极均与基极电流抵消电路连接。
在一种可能的实施方式中，所述第十三PMOS晶体管MP13以及第十五PMOS晶体管MP15的宽长比为k1倍的第一PMOS晶体管MP1的宽长比；第十四PMOS晶体管MP14以及第十六PMOS晶体管MP16的宽长比为k1倍的第二PMOS晶体管MP2的宽长比。
具体的，基于上述设计：
其中，式(1)～(4)中表示PMOS晶体管的宽长比，则有：
IE,Q1＝IE,Q2＝IE,Q3＝IE,Q4＝I0 (5)
其中，IE表示PNP晶体管的发射极电流；由于第一NMOS晶体管MN1和第三NMOS晶体管MN3的尺寸相等，第二NMOS晶体管MN2和第四NMOS晶体管MN4的尺寸相等，且第一NMOS晶体管MN1/第三NMOS晶体管MN3与第二NMOS晶体管MN2/第四NMOS晶体管MN4流过的电流相等，因此结点X和结点Y处的电压相等。第一PNP晶体管Q1和第二PNP晶体管Q2为两个面积相同的PNP晶体管，第三PNP晶体管Q3和第四PNP晶体管Q4为面积与第一PNP晶体管Q1和第二PNP晶体管Q2相同的N个PNP晶体管的并联；则有：
其中，VT表示热电压，IS表示三极管的饱和电流，则第二电阻器R2上两端的电压为：
ΔVBE＝2VBE1,2-2VBE3,4＝2VT·ln(N) (8)
电路稳定后，电流I0稳定为：
I0＝ΔVBE/R2 (9)
其中，ΔVBE具有正温度特性，通过将第一电阻器R1和第二电阻器R2串联便可得到输出的正温度系数电压为：
通过调整第一电阻器R1和第二电阻器R2的比值大小便可调节正温度系数电压VPTAT的大小。
负温度系数电压VCTAT由第六PNP晶体管Q6和第八PNP晶体管Q8的基极-发射极电压之和构成：
VCTAT＝VBE6+VBE8 (11)
作为基准电压的输出级，第十九PMOS晶体管MP19与第二十PMOS晶体管MP20设置为较大尺寸以流过较大电流，确保为第八PNP晶体管Q8提供较大的集电极电流以增加VREF的驱动能力；在前后两个具有相反的温度系数时，基准电压VREF近乎与温度无关，可得到基准输出电压：
在一种可能的实施方式中，所述基极电流抵消电路包括第五PNP晶体管Q5、第七PNP晶体管Q7、第三电阻器R3、第四电阻器R4、第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9以及第十NMOS晶体管MN10；第五PNP晶体管Q5的基极与第三电阻器R3第一端以及第七NMOS晶体管MN7的漏极均连接，发射极与第三电阻器R3第二端以及第十四PMOS晶体管MP14的漏极连接，集电极接地；第七PNP晶体管Q7的基极与第九NMOS晶体管MN9的漏极连接，发射极与第十八PMOS晶体管MP18的漏极连接，集电极接地；第四电阻器R4第一端与第六PNP晶体管Q6的基极连接，第二端与第六PNP晶体管Q6的发射极连接；第七NMOS晶体管MN7的栅极与第七NMOS晶体管MN7的漏极以及第八NMOS晶体管MN8的栅极连接，源极接地；第八NMOS晶体管MN8的源极接地，漏极与第六PNP晶体管Q6的基极连接；第九NMOS晶体管MN9的栅极与第九NMOS晶体管MN9的漏极以及第十NMOS晶体管MN10的栅极连接，源极接地；第十NMOS晶体管MN10的源极接地。
在一种可能的实施方式中，所述第七NMOS晶体管MN7与第八NMOS晶体管MN8的宽长比相同；第八PNP晶体管Q8的宽长比为k2/k1倍的第七PNP晶体管Q7宽长比；第十NMOS晶体管MN10的宽长比为k2/k1倍的第九NMOS晶体管MN9的宽长比。
具体的，由于产生负温度系数电压部分的PNP晶体管的集电极电流较大，并且三极管的放大系数β有限，因此也会产生较大的基极电流，该电路直接流入正温度系数产生电路会对正温度系数电压产生影响，因此需要对第六PNP晶体管Q6和第八PNP晶体管Q8的基极电流进行抵消。第六PNP晶体管Q6的基极电流抵消通过第五PNP晶体管Q5、第七NMOS晶体管MN7及第八NMOS晶体管MN8实现。第五PNP晶体管Q5和第六PNP晶体管Q6的面积相同；由于第三电阻器R3和第四电阻器R4的阻值很大，又：
因此：
其中，IB表示三极管的基极电流，又：
因此，第六PNP晶体管Q6的基极电流几乎全部流入第八NMOS晶体管MN8的漏极，实现了第六PNP晶体管Q6基极电流的抵消。
同理，第八PNP晶体管Q8的基极电流抵消通过第七PNP晶体管Q7、第九NMOS晶体管MN9以及第十NMOS晶体管MN10实现。第八PNP晶体管Q8的面积是第七PNP晶体管Q7的(k2/k1)倍，第八PNP晶体管Q8的基极电流是第七PNP晶体管Q7的(k2/k1)倍，将晶体管第十NMOS晶体管MN10的尺寸设置为第九NMOS晶体管MN9的(k2/k1)倍，便能实现将第八PNP晶体管Q8的基极电流几乎全部流入第十NMOS晶体管MN10的漏极，实现了第八PNP晶体管Q8基极电流的抵消。
本发明再一实施例中，提供一种应用于Sigma-Delta ADC的基准电压器，所述应用于Sigma-Delta ADC的基准电压器的基准电路为上述的应用于Sigma-Delta ADC的基准电路，其余部分均为现有设计，可将现有的基准电压器的基准电路采用上述的应用于Sigma-Delta ADC的基准电路替代得到。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。
Claims (7)
1.一种应用于Sigma-Delta ADC的基准电路，其特征在于，包括正温度系数电压电路、负温度系数电压电路以及基极电流抵消电路；
正温度系数电压电路以及基极电流抵消电路均与负温度系数电压电路连接，正温度系数电压电路用于产生正温度系数电压并发送至负温度系数电压电路，负温度系数电压电路用于产生负温度系数电压，并按照预设权重叠加正温度系数电压和负温度系数电压得到基准电压，并通过内部用于产生负温度系数电压的晶体管的集电极输出基准电压；基极电流抵消电路用于抵消负温度系数电压电路内晶体管的基极电流；
还包括片外电容电路；
片外电容电路与负温度系数电压电路输出基准电压的端口连接；
所述正温度系数电压电路包括第一PNP晶体管Q1、第二PNP晶体管Q2、第三PNP晶体管Q3、第四PNP晶体管Q4、第一电阻器R1、第二电阻器R2、第零PMOS晶体管MP0、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第七PMOS晶体管MP7、第八PMOS晶体管MP8、第九PMOS晶体管MP9、第十PMOS晶体管MP10、第十一PMOS晶体管MP11、第十二PMOS晶体管MP12、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第五NMOS晶体管MN5以及第六NMOS晶体管MN6；
第一电阻器R1第一端与第二电阻器R2第一端连接，第一电阻器R1第二端与第十二PMOS晶体管MP12的漏极连接，第二电阻器R2第二端接地；
第一PNP晶体管Q1的基极和集电极接地，发射极与第二PNP晶体管Q2的基极以及第四PMOS晶体管MP4的漏极相连；第二PNP晶体管Q2的集电极接地，发射极与第二NMOS晶体管MN2的基极相连；第三PNP晶体管Q3的基极与第四PNP晶体管Q4的发射极均连接，发射极与第四NMOS晶体管MN4的源极相连，集电极接地；第四PNP晶体管Q4的基极与第一电阻器R1与第二电阻器R2的连接线连接，发射极与第三PNP晶体管Q3的基极以及第十PMOS晶体管MP10的漏极均连接，集电极接地；
第零PMOS晶体管MP0的栅极与第零PMOS晶体管MP0的漏极、第二PMOS晶体管MP2的栅极、第四PMOS晶体管MP4的栅极、第六PMOS晶体管MP6的栅极、第八PMOS晶体管MP8的栅极、第十PMOS晶体管MP10的栅极以及第十二PMOS晶体管MP12的栅极均连接，漏极与第六NMOS晶体管MN6的漏极连接，源极用于连接电源；第一PMOS晶体管MP1的栅极与第三PMOS晶体管MP3的栅极、第五PMOS晶体管MP5的栅极、第七PMOS晶体管MP7的栅极、第九PMOS晶体管MP9的栅极、第十一PMOS晶体管MP11的栅极均连接，源极用于连接电源，漏极与第二PMOS晶体管MP2的源极连接；第二PMOS晶体管MP2的漏极与第五NMOS晶体管MN5的漏极连接；第三PMOS晶体管MP3的源极、第五PMOS晶体管MP5的源极、第七PMOS晶体管MP7的源极、第九PMOS晶体管MP9的源极以及第十一PMOS晶体管MP11的源极均用于连接电源；第三PMOS晶体管MP3的漏极与第四PMOS晶体管MP4的源极连接；第五PMOS晶体管MP5的漏极与第六PMOS晶体管MP6的源极连接；第七PMOS晶体管MP7的漏极与第八PMOS晶体管MP8的源极连接；第九PMOS晶体管MP9的漏极与第十PMOS晶体管MP10的源极连接；第十一PMOS晶体管MP11的漏极与第十二PMOS晶体管MP12的源极连接；第六PMOS晶体管MP6的漏极与第一NMOS晶体管MN1的漏极连接；第八PMOS晶体管MP8的漏极与第七PMOS晶体管MP7的栅极以及第三NMOS晶体管MN3的漏极均连接；
第一NMOS晶体管MN1的栅极与第三NMOS晶体管MN3的栅极、第五NMOS晶体管MN5的栅极以及第六NMOS晶体管MN6的栅极均连接，基极与第二NMOS晶体管MN2的漏极连接；第二NMOS晶体管MN2的栅极与第四NMOS晶体管MN4的栅极以及第一NMOS晶体管MN1的漏极均连接；第三NMOS晶体管MN3的源极与第四NMOS晶体管MN4的漏极连接；第五NMOS晶体管MN5的栅极与第五NMOS晶体管MN5的漏极连接，源极接地；第六NMOS晶体管MN6的源极接地；
第一PMOS晶体管MP1栅极、第零PMOS晶体管MP0栅极以及第十二PMOS晶体管MP12的漏极均与负温度系数电压电路连接；
所述负温度系数电压电路包括第十三PMOS晶体管MP13、第十四PMOS晶体管MP14、第十五PMOS晶体管MP15、第十六PMOS晶体管MP16、第十七PMOS晶体管MP17、第十八PMOS晶体管MP18、第十九PMOS晶体管MP19、第二十PMOS晶体管MP20、第六PNP晶体管Q6以及第八PNP晶体管Q8；
第十三PMOS晶体管MP13的栅极、第十五PMOS晶体管MP15的栅极、第十七PMOS晶体管MP17的栅极以及第十九PMOS晶体管MP19的栅极均与第一PMOS晶体管MP1栅极连接；
第十四PMOS晶体管MP14的栅极、第十六PMOS晶体管MP16的栅极、第十八PMOS晶体管MP18的栅极以及第二十PMOS晶体管MP20的栅极均与第零PMOS晶体管MP0栅极连接；
第十三PMOS晶体管MP13的源极、第十五PMOS晶体管MP15的源极、第十七PMOS晶体管MP17的源极以及第十九PMOS晶体管MP19的源极均用于连接电源；
第十三PMOS晶体管MP13的漏极与第十四PMOS晶体管MP14的源极连接；第十五PMOS晶体管MP15的漏极与第十六PMOS晶体管MP16的源极连接；第十七PMOS晶体管MP17的漏极与第十八PMOS晶体管MP18的源极连接；第十九PMOS晶体管MP19的漏极与第二十PMOS晶体管MP20的源极连接；
第六PNP晶体管Q6的基极与第十二PMOS晶体管MP12的漏极连接，发射极与第十六PMOS晶体管MP16的漏极连接，集电极接地；
第八PNP晶体管Q8的基极与第六PNP晶体管Q6的发射极连接，集电极接地，发射极与第二十PMOS晶体管MP20的漏极连接，并作为基准电压的输出端口；
第十四PMOS晶体管MP14的漏极、第十八PMOS晶体管MP18的漏极、第六PNP晶体管Q6的发射极以及第六PNP晶体管Q6的基极均与基极电流抵消电路连接。
2.根据权利要求1所述的应用于Sigma-Delta ADC的基准电路，其特征在于，所述片外电容电路包括第一电容器C1以及第二电容器C2；第一电容器C1的正端以及第二电容器C2的正端均与负温度系数电压电路输出基准电压的端口连接，第一电容器C1的负端以及第二电容器C2的负端均接地。
3.根据权利要求1所述的应用于Sigma-Delta ADC的基准电路，其特征在于，所述第三PMOS晶体管MP3、第五PMOS晶体管MP5、第七PMOS晶体管MP7、第九PMOS晶体管MP9以及第十一PMOS晶体管MP11的宽长比相同，第四PMOS晶体管MP4、第六PMOS晶体管MP6、第八PMOS晶体管MP8、第十PMOS晶体管MP10以及第十二PMOS晶体管MP12的宽长比相同，第一NMOS晶体管MN1以及第三NMOS晶体管MN3的宽长比相同，第二NMOS晶体管MN2以及第四NMOS晶体管MN4的宽长比相同。
4.根据权利要求1所述的应用于Sigma-Delta ADC的基准电路，其特征在于，所述第十三PMOS晶体管MP13以及第十五PMOS晶体管MP15的宽长比为k1倍的第一PMOS晶体管MP1的宽长比；第十四PMOS晶体管MP14以及第十六PMOS晶体管MP16的宽长比为k1倍的第二PMOS晶体管MP2的宽长比。
5.根据权利要求1所述的应用于Sigma-Delta ADC的基准电路，其特征在于，所述基极电流抵消电路包括第五PNP晶体管Q5、第七PNP晶体管Q7、第三电阻器R3、第四电阻器R4、第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9以及第十NMOS晶体管MN10；
第五PNP晶体管Q5的基极与第三电阻器R3第一端以及第七NMOS晶体管MN7的漏极均连接，发射极与第三电阻器R3第二端以及第十四PMOS晶体管MP14的漏极连接，集电极接地；第七PNP晶体管Q7的基极与第九NMOS晶体管MN9的漏极连接，发射极与第十八PMOS晶体管MP18的漏极连接，集电极接地；第四电阻器R4第一端与第六PNP晶体管Q6的基极连接，第二端与第六PNP晶体管Q6的发射极连接；
第七NMOS晶体管MN7的栅极与第七NMOS晶体管MN7的漏极以及第八NMOS晶体管MN8的栅极连接，源极接地；第八NMOS晶体管MN8的源极接地，漏极与第六PNP晶体管Q6的基极连接；第九NMOS晶体管MN9的栅极与第九NMOS晶体管MN9的漏极以及第十NMOS晶体管MN10的栅极连接，源极接地；第十NMOS晶体管MN10的源极接地。
6.根据权利要求5所述的应用于Sigma-Delta ADC的基准电路，其特征在于，所述第七NMOS晶体管MN7与第八NMOS晶体管MN8的宽长比相同；第八PNP晶体管Q8的宽长比为k2/k1倍的第七PNP晶体管Q7宽长比；第十NMOS晶体管MN10的宽长比为k2/k1倍的第九NMOS晶体管MN9的宽长比。
7.一种应用于Sigma-Delta ADC的基准电压器，其特征在于，所述应用于Sigma-DeltaADC的基准电压器的基准电路为权利要求1至6中任一项所述的应用于Sigma-Delta ADC的基准电路。
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