CN212135266U

CN212135266U - 一种消除失调电压影响的带隙基准电路

Info

Publication number: CN212135266U
Application number: CN202021261728.7U
Authority: CN
Inventors: 钱栋良
Original assignee: Wuxi Zhongke Microelectronic Industrial Technology Research Institute Co ltd
Current assignee: Wuxi Zhongke Microelectronic Industrial Technology Research Institute Co ltd
Priority date: 2020-07-02
Filing date: 2020-07-02
Publication date: 2020-12-11
Anticipated expiration: 2030-07-02

Abstract

本实用新型属于模拟集成电路设计领域，具体公开了一种消除失调电压影响的带隙基准电路，包括具有PMOS和NMOS输入差动对的折叠式共源共栅运放、选择器、偏置电路和双极带隙输出电路；其中，选择器由两相不交叠时钟控制，使得共源共栅运放能够在失调存储和差动放大两种工作模式之间来回切换。失调存储模式下，断开共源共栅运放与带隙输出电路之间的连接，并通过反馈将失调电压存储在NMOS差动对上；差动放大模式下，恢复共源共栅运放与带隙输出电路之间的连接，由于PMOS差动对上的失调与存储在NMOS差动对上的失调相减抵消，因此共源共栅运放仅对来自带隙输出电路的信号进行差动放大，基准不受失调电压的影响。

Description

一种消除失调电压影响的带隙基准电路

技术领域

本实用新型属于模拟集成电路设计领域，更具体地，涉及一种消除失调电压影响的带隙基准电路。

背景技术

带隙基准是一种输出电压不随温度和供电电压变化的电路，广泛应用于模拟集成电路和混合信号集成电路，如模数转换器、数模转换器、温度传感器、锁相环、存储器等。带隙基准作为提供参考电压的模块，其电压精度往往决定了整个电路的精度。随着人们对电路精度的不断追求，高精度带隙基准设计成为集成电路设计人员越来越关注的课题。

带隙基准的工作原理是将正温度系数和负温度系数的两个电压进行权重相加，得到零温度系数的输出电压。正温度系数电压通常选择热电势V_T，负温度系数电压选择三极管的基极-发射极电压V_BE。由于二者不是与温度呈理想的线性关系，带隙基准的温度曲线具有有限的曲率。二阶温度补偿技术和电阻温度补偿技术能够有效地校准曲率，提高带隙基准的精度。电流镜失配也会影响带隙基准的精度，可以通过使用长沟道晶体管和共源共栅电流镜加以解决。此外，运放的输入失调电压V_OS也会在带隙基准V_REF中引入误差，具体如式(1)所示：

V_REF＝V_BE+(R₂/R₁)(V_Tln n-V_OS) (1)

可以看出，失调电压V_OS被放大了R₂/R₁倍，极大地影响了带隙基准的精度。因此，消除运放失调电压影响是设计高精度带隙基准的关键。

T.Oshita等人在IEEE Transactions on Very Large Scale IntegrationSystems，2019：发表的“High-Volume Testing and DC Offset Trimming Technique ofOn-Die Bandgap Voltage Reference for SOCs and Microprocessors”论文中，采用了修调技术来消除带隙基准电路中的直流失调。将基准电压送入一阶Σ-Δ调制器转化为数字代码，再将该代码和目标电压代码一起送入数字比较器，产生修调代码，从而控制嵌入在基准中的数模转换器，将基准电压修调到目标电压。该修调技术能够消除包括运放失调、电流镜失配、三极管不匹配在内的所有直流失调，但芯片面积和功耗都非常大。

H.D.Roh等人在2010 International SoC Design Conference，2010：发表的“AllMOS Transistors Bandgap Reference Using Chopper Stabilization Technique”论文中，采用了斩波稳定技术来改善带隙基准的精度。将运放的输入信号调制到高频，与低频失调一起送入运放进行放大，再将放大后的输入信号调制回到低频，同时放大后的失调被调制到高频，最后经过低通滤波仅保留放大后的输入信号和纹波。斩波稳定技术能够有效的消除运放的失调，但该方法导致基准电压的纹波非常大，需要加上大面积的滤波电路，甚至需要大容量的片外滤波电容。

实用新型内容

本实用新型的目的是为了克服上述运放失调消除技术的不足，提出一种消除失调电压影响的带隙基准电路，该电路能够有效消除运放失调电压的影响，同时输出基准的纹波很小，不需要将滤波网络设计的很大，而且电路的面积和功耗都很小。

作为本实用新型的第一个方面，提供一种消除失调电压影响的带隙基准电路，包括折叠式共源共栅运放、第一选择器、第二选择器、第三选择器、第四选择器、偏置电路和双极带隙输出电路，其中，所述第一选择器、第二选择器、第三选择器和第四选择器的结构相同；

所述折叠式共源共栅运放具有PMOS和NMOS输入差动对，所述PMOS输入差动对用于放大来自所述双极带隙输出电路的两路信号vp和vn，所述NMOS输入差动对用于存储所述折叠式共源共栅运放的失调电压；

所述第一选择器、第二选择器、第三选择器和第四选择器均由两相不交叠时钟cp和cpn控制，能够周期性切换所述折叠式共源共栅运放的连接方式，半个周期内与所述偏置电路相连，另半个周期内与所述双极带隙输出电路相连；

偏置电路，用于提供偏置电压vb3和vb4，当所述偏置电压vb3和vb4被送至所述折叠式共源共栅运放时，所述折叠式共源共栅运放进入失调存储模式，两个输入差动对上的失调电压相减抵消，为差动放大模式做好准备；

双极带隙输出电路，用于提供两路信号vp和vn，当所述两路信号vp和vn被送至所述折叠式共源共栅运放时，所述折叠式共源共栅运放进入差动放大模式，vp和vn相等，从而输出不受失调电压影响的基准vref。

进一步地，所述折叠式共源共栅运放包括：PMOS管MP1、MP2、MP3、MP4、MP5、MP6，NMOS管MN1、MN2、MN3、MN4，电流源I1、I2、I3、I4和电容C1、C2；其中，电流源I1的正极接电源VDD，负极接PMOS管MP1、MP2的源极，PMOS管MP1、MP2构成PMOS输入差分对；PMOS管MP1的栅极接inp，漏极接NMOS管MN3的源极和电流源I3的正极；PMOS管MP2的栅极接inn，漏极接NMOS管MN4的源极和电流源I4的正极；电流源I2的负极接地GND，正极接NMOS管MN1、MN2的源极，NMOS管MN1、MN2构成NMOS输入差分对；NMOS管MN1的栅极接电容C1的上极板并接到in1，漏极接PMOS管MP3的漏极和MP5的源极；NMOS管MN2的栅极接电容C2的上极板并接到in2，漏极接PMOS管MP4的漏极和MP6的源极；电容C1、C2的下极板和电流源I3、I4的负极接地GND；NMOS管MN3、MN4共栅并接到vb1，PMOS管MP5、MP6共栅并接到vb0，PMOS管MP3、MP4共栅并接到MP5的漏极和MN3的漏极；PMOS管MP3、MP4的源级接到电源VDD，PMOS管MP6的漏极和NMOS管MN4的漏极相接并接到out1。

进一步地，所述偏置电路包括：PMOS管MP7、MP8，电容C3、C4和PNP管Q1；其中，PMOS管MP7的源极接电源VDD，栅极和漏极接PMOS管MP8的源极和电容C3的上极板并接到vb3；PMOS管MP8的栅极接vb2，漏极接PNP管Q1的发射极和电容C4的上极板并接到vb4；电容C3、C4的下极板和PNP管Q1的基极、集电极接地GND。

进一步地，所述双极带隙输出电路包括：PMOS管MP9、MP10、MP11、MP12、MP13、MP14，电容C5、C6，PNP管Q2、Q3、Q4和电阻R1、R2、R3；其中，PMOS管MP9的源极接电源VDD，栅极接电容C5的上极板并接到out2，漏极接PMOS管MP10的源极；PMOS管MP10的栅极接vb2，漏极接电阻R1的一端并接到vp，PNP管Q2的发射极接电阻R1的另一端；PMOS管MP11的源极接电源VDD，栅极接out2，漏极接PMOS管MP12的源极；PMOS管MP12的栅极接vb2，漏极接PNP管Q3的发射极并接到vn；PMOS管MP13的源极接电源VDD，栅极接out2，漏极接PMOS管MP14的源极；PMOS管MP14的栅极接vb2，漏极接电阻R2、R3的一端；PNP管Q4的发射极接电阻R2的另一端；电容C6的上极板接电阻R3的另一端并接到vref；电容C5、C6的下极板和PNP管Q2、Q3、Q4的基极、集电极接地GND。

进一步地，所述第一选择器包括：PMOS管MP15、MP16、MP17、MP18、MP19、MP20，NMOS管MN15、MN16、MN17、MN18、MN19、MN20，反相器inv1、inv2；其中，反相器inv1的输入端、NMOS管MN15的栅极、PMOS管MP16、MP17的栅极接到cp，反相器inv2的输入端、NMOS管MN18的栅极、PMOS管MP19、MP20的栅极接到cpn，cp和cpn为两相不交叠时钟；反相器inv1的输出端与PMOS管MP15的栅极、NMOS管MN16、MN17的栅极相接，反相器inv2的输出端与PMOS管MP18的栅极、NMOS管MN19、MN20的栅极相接；NMOS管MN15的源极、MN18的漏极、MN17和MN19的源漏极、PMOS管MP15的漏极、MP18的源极、MP17和MP19的源漏极接到a；NMOS管MN15的漏极、MN16的源漏极、PMOS管MP15的源极、MP16的源漏极接到b；NMOS管MN18的源极、MN20的源漏极、PMOS管MP18的漏极、MP20的源漏极接到c。

本实用新型提供的消除失调电压影响的带隙基准电路具有以下优点：相比修调技术，在同样能够消除运放失调的情况下，本实用新型的面积和功耗开销非常小；相比斩波稳定技术，本实用新型不需要将失调电压放大后再滤波，而是在两个输入差分对上相减抵消，因此基准的纹波很小。

附图说明

附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。

图1为本实用新型消除失调电压影响的带隙基准电路的结构示意图。

图2为本实用新型消除失调电压影响的带隙基准电路中选择器的结构示意图。

具体实施方式

为更进一步阐述本实用新型为达成预定实用新型目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本实用新型提出的消除失调电压影响的带隙基准电路其具体实施方式、结构、特征及其功效，详细说明如后。显然，所描述的实施例为本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型的保护范围。

在本实施例中提供了一种消除失调电压影响的带隙基准电路，如图1所示，该电路包括折叠式共源共栅运放1、第一选择器21、第二选择器22、第三选择器23、第四选择器24、偏置电路3和双极带隙输出电路4，其中，所述第一选择器21、第二选择器22、第三选择器23和第四选择器24的结构相同；

所述折叠式共源共栅运放1具有PMOS和NMOS输入差动对，所述PMOS输入差动对用于放大来自所述双极带隙输出电路4的两路信号vp和vn，所述NMOS输入差动对用于存储所述折叠式共源共栅运放1的失调电压；

所述第一选择器21、第二选择器22、第三选择器23和第四选择器24均由两相不交叠时钟cp和cpn控制，能够周期性切换所述折叠式共源共栅运放1的连接方式，半个周期内与所述偏置电路3相连，另半个周期内与所述双极带隙输出电路4相连；

偏置电路3，用于提供偏置电压vb3和vb4，当所述偏置电压vb3和vb4被送至所述折叠式共源共栅运放1时，所述折叠式共源共栅运放1进入失调存储模式，两个输入差动对上的失调电压相减抵消，为差动放大模式做好准备；

双极带隙输出电路4，用于提供两路信号vp和vn，当所述两路信号vp和vn被送至所述折叠式共源共栅运放1时，所述折叠式共源共栅运放1进入差动放大模式，vp和vn相等，从而输出不受失调电压影响的基准vref。

具体地，四个选择器由两相不交叠时钟cp和cpn控制，能够周期性切换折叠式共源共栅运放1的连接方式。当cp为高电平，cpn为低电平时，out1连接到out2，vb3连接到浮空的一个结点，inp连接到vp，inn连接到vn，此时折叠式共源共栅运放1与双极带隙输出电路4相连，所述折叠式共源共栅运放1进入差动放大模式；为防止in1和in2出现浮空，加入电容C1和C2保持电压。当cp为低电平，cpn为高电平时，out1连接到in2，vb3连接到in1，inp连接到vb4，inn连接到vb4，此时折叠式共源共栅运放1与偏置电路3相连，并且运放输出端out1与NMOS输入差分对输入端in2存在反馈通路，所述折叠式共源共栅运放1进入失调存储模式；为防止out2出现浮空，加入电容C5保持电压；同时电容C5还起到环路稳定的作用，将折叠式共源共栅运放1的输出极点定为主极点。

假设PMOS输入差分对的跨导为G_mp，输入失调电压V_OSP，NMOS输入差分对的跨导为G_mn，输入失调电压V_OSN，折叠式共源共栅运放1的输出电阻为R，两个跨导与输出电阻的乘积都远大于1。在失调存储模式下，有：

inp＝vb4 (2)

inn＝vb4 (3)

in1＝vb3 (4)

in2＝out1 (5)

out1＝G_mp*R(inp+V_OSP-inn)+G_mn*R(in1+V_OSN-in2) (6)

根据式(2)～(6)，可得存储在电容C2上的失调电压：

in2≈(G_mp/G_mn)V_OSP+vb3+V_OSN (7)

在差动放大模式下，由于电容C1和C2的电压保持作用，式(4)、(7)仍成立。式(6)为运放的工作原理，也成立。同时有：

inp＝vp (8)

inn＝vn (9)

out2＝out1 (10)

根据式(4)、(6)～(10)，可得：

out2≈G_mp*R(vp-vn) (11)

因此，折叠式共源共栅运放1只对来自双极带隙输出电路4的信号vp和vn进行差分放大，最终输出的基准vref不受折叠式共源共栅运放1失调电压的影响。

优选地，所述折叠式共源共栅运放1包括：PMOS管MP1、MP2、MP3、MP4、MP5、MP6，NMOS管MN1、MN2、MN3、MN4，电流源I1、I2、I3、I4和电容C1、C2；其中，电流源I1的正极接电源VDD，负极接PMOS管MP1、MP2的源极，PMOS管MP1、MP2构成PMOS输入差分对；PMOS管MP1的栅极接inp，漏极接NMOS管MN3的源极和电流源I3的正极；PMOS管MP2的栅极接inn，漏极接NMOS管MN4的源极和电流源I4的正极；电流源I2的负极接地GND，正极接NMOS管MN1、MN2的源极，NMOS管MN1、MN2构成NMOS输入差分对；NMOS管MN1的栅极接电容C1的上极板并接到in1，漏极接PMOS管MP3的漏极和MP5的源极；NMOS管MN2的栅极接电容C2的上极板并接到in2，漏极接PMOS管MP4的漏极和MP6的源极；电容C1、C2的下极板和电流源I3、I4的负极接地GND；NMOS管MN3、MN4共栅并接到vb1，PMOS管MP5、MP6共栅并接到vb0，PMOS管MP3、MP4共栅并接到MP5的漏极和MN3的漏极；PMOS管MP3、MP4的源级接到电源VDD，PMOS管MP6的漏极和NMOS管MN4的漏极相接并接到out1。

优选地，所述偏置电路3包括：PMOS管MP7、MP8，电容C3、C4和PNP管Q1；其中，PMOS管MP7的源极接电源VDD，栅极和漏极接PMOS管MP8的源极和电容C3的上极板并接到vb3；PMOS管MP8的栅极接vb2，漏极接PNP管Q1的发射极和电容C4的上极板并接到vb4；电容C3、C4的下极板和PNP管Q1的基极、集电极接地GND。

优选地，所述双极带隙输出电路4包括：PMOS管MP9、MP10、MP11、MP12、MP13、MP14，电容C5、C6，PNP管Q2、Q3、Q4和电阻R1、R2、R3；其中，PMOS管MP9的源极接电源VDD，栅极接电容C5的上极板并接到out2，漏极接PMOS管MP10的源极；PMOS管MP10的栅极接vb2，漏极接电阻R1的一端并接到vp，PNP管Q2的发射极接电阻R1的另一端；PMOS管MP11的源极接电源VDD，栅极接out2，漏极接PMOS管MP12的源极；PMOS管MP12的栅极接vb2，漏极接PNP管Q3的发射极并接到vn；PMOS管MP13的源极接电源VDD，栅极接out2，漏极接PMOS管MP14的源极；PMOS管MP14的栅极接vb2，漏极接电阻R2、R3的一端；PNP管Q4的发射极接电阻R2的另一端；电容C6的上极板接电阻R3的另一端并接到vref；电容C5、C6的下极板和PNP管Q2、Q3、Q4的基极、集电极接地GND。

偏置电路3设计的与双极带隙输出电路4相似，保证了偏置电压vb3与out2相近，偏置电压vb4与vp、vn相近。这样在两种工作模式下，折叠式共源共栅运放1的输入inp、inn和输出out1的变化很小，有利于减小输出基准的纹波。电容C3和C4用于稳压，防止时钟跳变对偏置电压vb3和vb4的干扰。电阻R3和电容C6构成低通滤波器，由于此处基准的纹波很小，滤波器可以设计的很小，R3和C6完全可以在片上实现。

具体地，如图2所示，所述第一选择器21、第二选择器22、第三选择器23和第四选择器24均包括：PMOS管MP15、MP16、MP17、MP18、MP19、MP20，NMOS管MN15、MN16、MN17、MN18、MN19、MN20，反相器inv1、inv2；其中，反相器inv1的输入端、NMOS管MN15的栅极、PMOS管MP16、MP17的栅极接到cp，反相器inv2的输入端、NMOS管MN18的栅极、PMOS管MP19、MP20的栅极接到cpn，cp和cpn为两相不交叠时钟；反相器inv1的输出端与PMOS管MP15的栅极、NMOS管MN16、MN17的栅极相接，反相器inv2的输出端与PMOS管MP18的栅极、NMOS管MN19、MN20的栅极相接；NMOS管MN15的源极、MN18的漏极、MN17和MN19的源漏极、PMOS管MP15的漏极、MP18的源极、MP17和MP19的源漏极接到a；NMOS管MN15的漏极、MN16的源漏极、PMOS管MP15的源极、MP16的源漏极接到b；NMOS管MN18的源极、MN20的源漏极、PMOS管MP18的漏极、MP20的源漏极接到c。

第一选择器21、第二选择器22、第三选择器23和第四选择器24均由两相不交叠时钟cp和cpn控制，能够选择b端或c端的电压传输至a端(此时b、c为输入，a为输出)，或者将a端的电压选择传输至b端或c端(此时a为输入，b、c为输出)。MN15管和MP15管构成一个传输门，分别受时钟cp和cp的反相信号cp_n控制，传输门相比单管的好处是在传输电压的过程中不会出现损失一个阈值电压的情况。MN16管、MN17管、MP16管和MP17管为MN15管和MP15管的虚拟管，能够缓解时钟馈通的影响。MN18管和MP18管也构成一个传输门，分别受时钟cpn和cpn的反相信号cpn_n控制，MN19管、MN20管、MP19管和MP20管为虚拟管。当cp为高电平，cpn为低电平时，MN15管和MP15管导通，MN18管和MP18管截止，a端和b端电压将保持相等。当cp为低电平，cpn为高电平时，MN15管和MP15管截止，MN18管和MP18管导通，a端和c端电压将保持相等。值得注意的是，当a为输入，b、c为输出时，为防止输出端b和c出现浮空，都需加上一个电容以保持电压，这一点在图1中有体现。

本实用新型提供的消除失调电压影响的带隙基准电路，相比修调技术，在同样能够消除运放失调的情况下，本实用新型的面积和功耗开销非常小；相比斩波稳定技术，本实用新型不需要将失调电压放大后再滤波，而是在两个输入差分对上相减抵消，因此基准的纹波很小。

以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制，虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型,任何熟悉本专业的技术人员，在不脱离本实用新型技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。

Claims

1.一种消除失调电压影响的带隙基准电路，其特征在于，包括折叠式共源共栅运放（1）、第一选择器（21）、第二选择器（22）、第三选择器（23）、第四选择器（24）、偏置电路（3）和双极带隙输出电路（4），其中，所述第一选择器（21）、第二选择器（22）、第三选择器（23）和第四选择器（24）的结构相同；

所述折叠式共源共栅运放（1）具有PMOS和NMOS输入差动对，所述PMOS输入差动对用于放大来自所述双极带隙输出电路（4）的两路信号vp和vn，所述NMOS输入差动对用于存储所述折叠式共源共栅运放（1）的失调电压；

所述第一选择器（21）、第二选择器（22）、第三选择器（23）和第四选择器（24）均由两相不交叠时钟cp和cpn控制，能够周期性切换所述折叠式共源共栅运放（1）的连接方式，半个周期内与所述偏置电路（3）相连，另半个周期内与所述双极带隙输出电路（4）相连；

偏置电路（3），用于提供偏置电压vb3和vb4，当所述偏置电压vb3和vb4被送至所述折叠式共源共栅运放（1）时，所述折叠式共源共栅运放（1）进入失调存储模式，两个输入差动对上的失调电压相减抵消，为差动放大模式做好准备；

双极带隙输出电路（4），用于提供两路信号vp和vn，当所述两路信号vp和vn被送至所述折叠式共源共栅运放（1）时，所述折叠式共源共栅运放（1）进入差动放大模式，vp和vn相等，从而输出不受失调电压影响的基准vref。

2.根据权利要求1所述的一种消除失调电压影响的带隙基准电路，其特征在于，所述折叠式共源共栅运放（1）包括：PMOS管MP1、MP2、MP3、MP4、MP5、MP6，NMOS管MN1、MN2、MN3、MN4，电流源I1、I2、I3、I4和电容C1、C2；其中，电流源I1的正极接电源VDD，负极接PMOS管MP1、MP2的源极，PMOS管MP1、MP2构成PMOS输入差分对；PMOS管MP1的栅极接inp，漏极接NMOS管MN3的源极和电流源I3的正极；PMOS管MP2的栅极接inn，漏极接NMOS管MN4的源极和电流源I4的正极；电流源I2的负极接地GND，正极接NMOS管MN1、MN2的源极，NMOS管MN1、MN2构成NMOS输入差分对；NMOS管MN1的栅极接电容C1的上极板并接到in1，漏极接PMOS管MP3的漏极和MP5的源极；NMOS管MN2的栅极接电容C2的上极板并接到in2，漏极接PMOS管MP4的漏极和MP6的源极；电容C1、C2的下极板和电流源I3、I4的负极接地GND；NMOS管MN3、MN4共栅并接到vb1，PMOS管MP5、MP6共栅并接到vb0，PMOS管MP3、MP4共栅并接到MP5的漏极和MN3的漏极；PMOS管MP3、MP4的源级接到电源VDD，PMOS管MP6的漏极和NMOS管MN4的漏极相接并接到out1。

3.根据权利要求1所述的一种消除失调电压影响的带隙基准电路，其特征在于，所述偏置电路（3）包括：PMOS管MP7、MP8，电容C3、C4和PNP管Q1；其中，PMOS管MP7的源极接电源VDD，栅极和漏极接PMOS管MP8的源极和电容C3的上极板并接到vb3；PMOS管MP8的栅极接vb2，漏极接PNP管Q1的发射极和电容C4的上极板并接到vb4；电容C3、C4的下极板和PNP管Q1的基极、集电极接地GND。

4.根据权利要求1所述的一种消除失调电压影响的带隙基准电路，其特征在于，所述双极带隙输出电路（4）包括：PMOS管MP9、MP10、MP11、MP12、MP13、MP14，电容C5、C6，PNP管Q2、Q3、Q4和电阻R1、R2、R3；其中，PMOS管MP9的源极接电源VDD，栅极接电容C5的上极板并接到out2，漏极接PMOS管MP10的源极；PMOS管MP10的栅极接vb2，漏极接电阻R1的一端并接到vp，PNP管Q2的发射极接电阻R1的另一端；PMOS管MP11的源极接电源VDD，栅极接out2，漏极接PMOS管MP12的源极；PMOS管MP12的栅极接vb2，漏极接PNP管Q3的发射极并接到vn；PMOS管MP13的源极接电源VDD，栅极接out2，漏极接PMOS管MP14的源极；PMOS管MP14的栅极接vb2，漏极接电阻R2、R3的一端；PNP管Q4的发射极接电阻R2的另一端；电容C6的上极板接电阻R3的另一端并接到vref；电容C5、C6的下极板和PNP管Q2、Q3、Q4的基极、集电极接地GND。

5.根据权利要求1所述的一种消除失调电压影响的带隙基准电路，其特征在于，所述第一选择器（21）包括：PMOS管MP15、MP16、MP17、MP18、MP19、MP20，NMOS管MN15、MN16、MN17、MN18、MN19、MN20，反相器inv1、inv2；其中，反相器inv1的输入端、NMOS管MN15的栅极、PMOS管MP16、MP17的栅极接到cp，反相器inv2的输入端、NMOS管MN18的栅极、PMOS管MP19、MP20的栅极接到cpn，cp和cpn为两相不交叠时钟；反相器inv1的输出端与PMOS管MP15的栅极、NMOS管MN16、MN17的栅极相接，反相器inv2的输出端与PMOS管MP18的栅极、NMOS管MN19、MN20的栅极相接；NMOS管MN15的源极、MN18的漏极、MN17和MN19的源漏极、PMOS管MP15的漏极、MP18的源极、MP17和MP19的源漏极接到a；NMOS管MN15的漏极、MN16的源漏极、PMOS管MP15的源极、MP16的源漏极接到b；NMOS管MN18的源极、MN20的源漏极、PMOS管MP18的漏极、MP20的源漏极接到c。