KR20050072547A

KR20050072547A - 오토 튜닝 기능을 갖는 전압-전류 변환회로를 구비한전류원 회로

Info

Publication number: KR20050072547A
Application number: KR1020040000889A
Authority: KR
Inventors: 김재완
Original assignee: 삼성전자주식회사
Priority date: 2004-01-07
Filing date: 2004-01-07
Publication date: 2005-07-12
Also published as: US20050146316A1; US7102342B2; KR100588339B1

Abstract

오토 튜닝 기능을 갖는 전압-전류 변환회로를 구비한 전류원 회로가 개시되어 있다. 전류원 회로는 밴드 갭 전압 발생회로, 전압버퍼, 전압-전류 변환회로, 및 오토 튜너를 구비한다. 밴드 갭 전압 발생회로는 온도변화에 안정적인 밴드 갭 기준전압을 발생시킨다. 전압버퍼는 밴드 갭 기준전압을 수신하고 온도변화에 안정적인 제 1 바이어스전압과 제 2 바이어스 전압을 발생시킨다. 전압-전류 변환회로는 제 1 바이어스 전압과 제 2 바이어스 전압을 수신하고 튜닝전압에 응답하여 온도와 공정조건에 대해 안정적인 전원전류를 발생시킨다. 오토 튜너는 입력 클럭신호를 수신하고 튜닝전압을 발생시켜 gm 회로들의 gm 값을 일정한 값으로 유지시킨다. 오토 튜너는 위상동기루프를 사용하여 구성될 수 있다. 따라서, 전류원 회로는 트랜스 컨덕턴스 회로의 gm 값을 자동 조절함으로써, 온도와 공정조건에 대해 안정적인 전원전류를 공급할 수 있다.

Description

오토 튜닝 기능을 갖는 전압-전류 변환회로를 구비한 전류원 회로{CURRENT REFERENCE CIRCUIT WITH VOLTAGE-CURRENT CONVERTER HAVING AUTO-TUNING FUNCTION}

본 발명은 전류원 회로에 관한 것으로, 특히 오토 튜닝 기능을 갖는 전압-전류 변환회로를 구비한 전류원 회로에 관한 것이다.

전류원 회로는 연산증폭기, 필터, A/D 컨버터, 및 D/A 컨버터 등에 바이어스 전류를 공급하는 필수적인 회로이다. 일반적으로, 전류원 회로는 기준전압을 발생시키기 위한 기준전압 발생회로와 기준전압을 전류로 변환하는 전압-전류 변환 회로(voltage to current converter)를 구비한다. CMOS(Complementary Metal Oxide Semiconductor) 공정을 사용한 반도체 집적회로의 설계에서 기준전압은 온도 변화에 안정적인 밴드 갭(bandgap) 회로를 사용하여 발생시킨다. 밴드 갭 회로에 의해 발생된 기준전압을 밴드 갭 기준전압(bandgap reference voltage)이라 한다. 밴드 갭 기준전압 발생회로는 Heinz Zitta에 의해 발명된 미국등록특허 제 4,931,718호 등에 개시되어 있다.

도 1은 종래기술에 따른 전압-전류 변환회로를 나타내는 개략도로서, 미국등록특허 제 5,231,316호에 개시되어 있다. 도 1을 참조하면, 전압-전류 변환회로는 연산 증폭기(2)의 정 입력단자에 연결된 라인(1)에 기준전압(VREF)이 인가된다. 연산 증폭기(2)의 출력라인(3)은 NMOS 트랜지스터(9)의 게이트에 연결되어 있다. 피드백 루프(6)는 NMOS 트랜지스터(9)의 소스를 연산 증폭기(2)의 부 입력단자에 결합한다. 또한, NMOS 트랜지스터(9)의 소스는 저항(R1)의 일단에 연결되고, 저항(R)의 타단은 접지전압(GND)에 연결된다. 출력전류(IO)는 트랜지스터(9)의 드레인에 연결된 라인(5)을 통해 제공된다. 전압-전류 변환은 연산 증폭기(2)를 사용하여 저항(R)에 기준전압(VREF)이 유지되도록 함으로써 달성할 수 있다. 정의에 의해, 연산 증폭기(2)의 정 입력단자에 연결된 라인(1) 상의 전압(VREF)은 또한 노드(8)에 나타난다. 출력전류(IO)는 VREF/R로 나타낼 수 있다.

그런데, 저항(R)은 공정과 온도의 변화에 민감하게 변화함으로, 도 1에 도시된 바와 같은 전압-전류 변환회로의 정확도는 크게 제한된다. 저항(R)의 저항 값이 온도와 공정 변화에 따라 크게 변화하면 출력전류(IO)가 크게 변화하고, 이 전류(IO)를 사용하는 반도체 집적회로 내의 회로 블록들이 오동작 할 수 있다.

따라서, 공정과 온도 변화에 둔감한 전압-전류 변환회로 및 전류원 회로가 필요하게 된다.

본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 전달 컨덕턴스(transconductance; 이하 gm이라 함)를 기존의 저항 대신으로 사용하고 이를 공정과 온도변화에 따라 일정하게 조절함으로써 공정과 온도 변화에 둔감한 전류원 회로를 제공하는 것이다.

본 발명의 다른 목적은 MOS 저항을 기존의 저항 대신으로 사용하고 이를 공정과 온도변화에 따라 일정하게 조절함으로써 공정과 온도 변화에 둔감한 전류원 회로를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 제 1 실시형태에 따른 전류원 회로는 밴드 갭 전압 발생회로, 전압버퍼, 전압-전류 변환회로, 및 오토 튜너를 구비한다.

밴드 갭 전압 발생회로는 온도변화에 안정적인 밴드 갭 기준전압을 발생시킨다.

전압버퍼는 상기 밴드 갭 기준전압을 수신하고 온도변화에 안정적인 제 1 바이어스전압과 제 2 바이어스 전압을 발생시킨다.

전압-전류 변환회로는 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압을 수신하고 튜닝전압에 응답하여 온도와 공정조건에 대해 안정적인 전원전류를 발생시킨다.

오토 튜너는 입력 클럭신호를 수신하고 상기 튜닝전압을 발생시켜 gm 회로들의 gm 값을 일정한 값으로 유지시킨다. 오토 튜너는 위상동기루프를 사용하여 구성될 수 있다.

전압 버퍼는 연산증폭기, 피드백 저항, 및 n 개의 저항들로 구성될 수 있다.

연산증폭기는 상기 밴드 갭 기준전압을 수신하는 제 1 입력단자, 제 1 노드의 전압을 수신하는 제 2 입력단자, 및 출력단자를 구비하고, 상기 밴드 갭 기준전압과 상기 제 1 노드의 전압의 차이를 증폭하여 출력한다.

피드백 저항은 상기 연상증폭기의 출력단자와 상기 연산증폭기의 상기 제 2 입력단자 사이에 연결되고, n 개의 저항들은 상기 제 1 노드와 접지 사이에 직렬 연결된다.

상기 n 개의 저항 소자들 중 상기 제 1 노드로부터 i(i는 자연수) 번째의 저항의 일단에서 상기 제 1 바이어스 전압이 출력되고, 상기 제 1 노드로부터 i-1(i는 자연수) 번째의 저항의 일단에서 상기 제 2 바이어스 전압이 출력된다.

바람직하게는, 상기 n 개의 저항들은 모두 동일한 저항 값을 갖는다.

전압-전류 변환회로는 공통모드 전압 발생부, 균형잡힌 차동전압 발생부, 및 전압-전류 변환부를 구비한다.

공통모드 전압 발생부는 상기 튜닝전압에 응답하여 일정한 gm 값을 유지하고, 공통모드 전압을 발생시킨다. 균형잡힌 차동전압 발생부는 상기 제 1 바이어스 전압, 상기 제 2 바이어스 전압, 및 상기 공통모드 전압을 수신하고 상기 공통모드 전압을 중심으로 균형잡힌 차동전압쌍을 발생시킨다. 전압-전류 변환부는 상기 균형잡힌 차동전압쌍을 수신하고 상기 튜닝전압에 응답하는 일정한 gm 저항에 의해 온도와 공정조건에 대해 안정적인 전원전류를 발생시킨다.

오토 튜너는 위상/주파수 검출기, 차지 펌프, 루프 필터, 및 전압 제어 발진기를 구비한다.

위상/주파수 검출기는 입력 클럭신호와 피드백 신호 사이의 위상차와 주파수차를 검출하여 출력한다. 차지 펌프는 상기 위상/주파수 검출기의 출력신호에 응답하는 신호를 발생시킨다. 루프 필터는 상기 차지 펌프의 출력신호를 수신하여 고주파 성분을 제거하고 적분하여 상기 튜닝전압을 발생시킨다. 전압 제어 발진기는 상기 튜닝전압의 레벨에 대응하는 주파수를 갖는 상기 피드백 신호를 발생시킨다.

결국, 오토 튜너는 입력 클럭신호를 수신하고 상기 튜닝전압을 발생시켜 gm 회로들의 gm 값을 일정한 값으로 유지시킨다.

본 발명의 제 2 실시형태에 따른 전류원 회로는 밴드 갭 전압 발생회로, 전압버퍼, 전압-전류 변환회로, 및 오토 튜너를 구비한다.

전압버퍼는 상기 밴드 갭 기준전압을 수신하고 온도변화에 안정적인 바이어스 전압을 발생시킨다.

전압-전류 변환회로는 상기 바이어스 전압을 수신하고 튜닝전압에 응답하는 일정한 MOS 저항에 의해 온도와 공정조건에 대해 안정적인 전원전류를 발생시킨다.

오토 튜너는 제 1 실시형태에서와 마찬가지로 위상동기루프를 사용하여 구성될 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하고자 한다.

도 2는 전달 컨덕턴스 회로의 등가 저항을 나타내는 도면이다.

도 2를 참조하면, 전달 컨덕턴스 회로(10)는 출력단자가 반전 입력단자에 연결되어 있고, 비반전 입력단자는 접지전압(GND)에 연결되어 있다. 도 2의 회로의 입력 임피던스(Zin)는 1/gm이 되고, 이 값이 이 회로의 등가 저항이 된다.

도 3은 종래기술에 따른 전달 컨덕턴스 회로의 일례를 나타내는 도면으로서, 미국등록특허 제 6,191,655호에 개시되어 있다. 도 3의 전달 컨덕턴스 회로(이하, gm 회로라 함)는 Nauta가 맨 처음에 필터에 사용하였기 때문에 'Nauta의 gm 회로'라 불린다. 도 4의 gm 회로는 6 개의 인버터들(11 ~ 16)로 구성되어 있고, 인버터들(11, 12)은 이득(gm)을 생성하고, 인버터들(13 ~16)은 공통모드 전압을 고정시키는 기능을 한다.

도 3의 gm 회로의 차동 입력들(VIN+, VIN-)은 인버터들(11, 12)의 입력단자들(21, 22)에 각각 제공되고, gm 회로의 차동 출력(VOUT+, VOUT-)들은 인버터들(11, 12)의 출력단자들(23, 24)에 각각 출력된다. 공통모드 피드백 루프는 gm 회로의 출력단자들(23, 24)에 교차 연결되어 있다. 공통모드 피드백 루프는 직렬 연결된 인버터들(13, 16)을 포함하고, 인버터(16)는 그 입력단자와 출력단자가 결합되어 있다. 인버터(13)의 입력단자는 인버터(11)의 출력단자에 연결되어 있고, 인버터(16)의 출력단자는 인버터(12)의 출력단자에 연결되어 있다. 공통모드 피드백 루프는 또한 직렬 연결된 인버터들(14, 15)을 포함하고, 인버터(15)는 그 입력단자와 출력단자가 결합되어 있다. 인버터(14)의 입력단자는 인버터(12)의 출력단자에 연결되어 있고, 인버터(15)의 출력단자는 인버터(11)의 출력단자에 연결되어 있다. 인버터들(11 ~ 16)은 각각 PMOS(P-type Metal Oxide Semiconductor)로 구성된 풀업 트랜지스터(미도시)와 NMOS(N-type Metal Oxide Semiconductor)로 구성된 풀다운 트랜지스터(미도시)를 구비한다. PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 인버터의 gm 값은 수학식 1과 같이 표현된다. 여기서, Vdd는 전원전압, Vc는 인버터의 공통모드 전압, βp는 PMOS 트랜지스터의 이득인자, βn은 NMOS 트랜지스터의 이득인자를 나타낸다. 그리고, Vtp는 PMOS 트랜지스터의 문턱전압, Vtn은 NMOS 트랜지스터의 문턱전압을 나타낸다. gmp는 PMOS 트랜지스터의 gm을 나타내고, gmn은 NMOS 트랜지스터의 gm을 나타낸다.

수학식 1을 참조하면, gm은 전원전압(Vdd)을 변화시키면 조절할 수 있음을 알 수 있다. 도 3에서, 각 인버터들(11 ~16)에 공급되는 전원전압(Vdd)을 변화시키면 gm 회로의 gm 값을 조절할 수 있다.

도 4는 본 발명의 제 1 실시예에 따른 전류원 회로를 나타내는 블록도이다.

도 4를 참조하면, 전류원 회로는 밴드 갭 전압 발생회로(110), 전압버퍼(120), 전압-전류 변환회로(130), 및 오토 튜너(140)를 구비한다.

도 4의 회로의 동작은 다음과 같다.

밴드 갭 전압 발생회로(110)는 온도변화에 안정적인 밴드 갭 기준전압(VBG)을 발생시킨다. 전압 버퍼(120)는 밴드 갭 기준전압(VBG)을 수신하고 온도 변화에 안정적인 제 1 바이어스 전압(VBIAS)과 제 2 바이어스 전압(VBIAS + △V)을 발생시킨다. 전압-전류 변환회로(130)는 제 1 바이어스 전압(VBIAS)과 제 2 바이어스 전압(VBIAS + △V)을 수신하고, 튜닝전압(VTUNE)에 응답하여 gm 회로들의 gm 값을 변화시키고 온도와 공정조건에 대해 안정적인 전원전류(IS)를 발생시킨다. 오토 튜너(140)는 위상동기루프(Phase-Locked-Loop) 회로로 구성되며, 입력 클럭신호(FIN)를 수신하고 gm을 일정한 값으로 유지시켜주는 튜닝전압(VTUNE)을 발생시킨다.

도 5는 도 4의 전류원 회로의 전압 버퍼 블록을 구체적으로 나타낸 도면이다.

도 5를 참조하면, 전압 버퍼(120)는 연산증폭기(121), 연산증폭기(121)의 출력단자와 반전 입력단자 사이에 연결된 피드백 저항(RF), 및 연산증폭기(121)의 반전 입력단자와 접지전압(GND) 사이에 직렬 연결된 저항들(R1 ~ Rn)을 구비한다.

연산증폭기(121)의 비반전 입력 단자로 밴드 갭 기준전압(VBG)이 인가되고, 연산증폭기의 특성에 의해 연산증폭기(121)의 반전 입력 단자의 전압도 밴드 갭 기준전압(VBG)이 된다. 온도 변화에 안정적으로 동작하도록 하기 위하여 저항들(R1 ~ Rn)과 피드백 저항(RF)은 모두 동일한 저항 값을 가지도록 설계한다. 도 5의 회로에서, R1 = R2 = ···= Rn = RF 일 때, P2 점에서의 전압을 VBIAS라 하면, VBIAS = VBG ×(n-2)/n이 되고, △V는 VBG/n이 된다.

도 6은 도 4의 전류원 회로의 전압-전류 변환회로 블록의 일례를 나타내는 회로도이다.

도 6을 참조하면, 전압-전류 변환회로는 공통모드 전압 발생부(133), 균형잡힌 차동전압 발생부(131), 및 전압-전류 변환부(135)를 구비한다.

공통모드 전압 발생부(133)는 튜닝전압(VTUNE)에 응답하여 공통모드 전압(VC)을 발생시킨다.

균형잡힌 차동전압 발생부(131)는 제 1 바이어스 전압(VBIAS), 제 2 바이어스 전압(VBIAS + △V), 및 공통모드 전압(VC)을 수신하고, 공통모드 전압(VC)을 중심으로 균형잡힌 차동전압쌍(VO+, VO-)을 발생시킨다. 제 1 차동전압(VO+)은 VO+ = VC + △V/2로 나타낼 수 있고, 제 2 차동전압(VO-)은 VO- = VC - △V/2로 나타낼 수 있다.

전압-전류 변환부(135)는 균형잡힌 차동전압쌍(VO+, VO-)을 수신하고, 튜닝전압(VTUNE)에 응답하여 gm 값을 변화시키고 온도와 공정조건에 대해 안정적인 전원전류(IS)를 발생시킨다.

공통모드 전압 발생부(133)는 도 3에 도시된 Nauta의 gm 회로와 같이 차동출력쌍(VOUT+, VOUT-)을 갖는 gm 회로(134)의 두 출력단자를 단락시키고 두 개의 입력단자들을 gm 회로(134)의 출력단자에 단락시켜 구성한다. 단락된 출력단자로 출력되는 전압이 공통모드 전압이다.

균형잡힌 차동전압 발생부(131)는 완전 차동 증폭기(Fully-Differential Difference Amplifier; 이하, FDDA라 함)(132)의 제 1 차동 입력단(input stage)의 입력단자(VIN1+)는 출력단자(VO-)에 연결되고, 제 1 차동 입력단(input stage)의 입력단자(VIN1-)는 제 1 바이어스 전압(VBIAS)을 입력받는다. 제 2 차동 입력단의 입력단자(VIN2-)는 출력단자(VO+)에 연결되고, 제 2 차동 입력단의 입력단자(VIN2+)는 제 2 바이어스 전압(VBIAS+△V)을 입력받는다.

전압-전류 변환부(135)는 연산증폭기(136), gm 회로(137), NMOS 트랜지스터(MN1), NMOS 트랜지스터(MN2), NMOS 트랜지스터(MN3)를 구비한다.

연산증폭기(136)는 균형잡힌 차동전압 발생부(131)의 제 1 출력전압(VO+)과 노드(N1)의 전압과의 차신호를 증폭하여 출력한다. gm 회로(137)는 제 1 입력단자와 제 2 출력단자가 연결되어 있고, 제 2 입력단자는 제 1 출력단자와 공통으로 노드(N1)에 연결되어 있다. gm 회로(137)는 튜닝전압(VTUNE)에 응답하여 gm 값을 변화시킨다. NMOS 트랜지스터(MN3)는 연산증폭기(136)의 출력신호를 수신하는 게이트와 노드(N1)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN1)는 게이트와 소스가 서로 연결되어 있고, 전원전압(VDD)에 연결된 드레인과 NMOS 트랜지스터(MN3)의 드레인에 연결된 소스를 갖는다. NMOS 트랜지스터(MN2)는 전원전압(VDD)에 연결된 드레인과 NMOS 트랜지스터(MN1)의 게이트에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN2)의 소스로 전원전류(IS)가 출력된다.

이하, 도 6의 전압-전류 변환회로의 동작을 설명한다.

균형잡힌 차동전압 발생부(131)는 제 1 바이어스 전압(VBIAS)과 제 2 바이어스 전압(VBIAS + △V)을 수신하고, 차동출력쌍(VO+, VO-)을 발생시킨다. 차동출력(VO+)은 VC + △V/2의 값을 갖고 연산증폭기(136)의 비반전 입력단자에 입력된다. 차동출력(VO-)은 VC - △V/2의 값을 갖고 gm 회로(137)의 제 1 입력단자에 입력된다. 연산증폭기의 특성에 의해 노드(N1)에는 VC + △V/2의 전압이 걸리고, 이 전압은 gm 회로(137)의 제 2 입력단자에 입력된다. 따라서, gm 회로(137)의 제 1 입력단자와 제 2 입력단자 사이에는 △V의 전압이 걸리게 된다.

공통모드 전압 발생부(133)를 구성하는 gm 회로(134)와 전압-전류 변환부(135) 내에 있는 gm 회로(137)의 gm 값은 튜닝전압(VTUNE)에 응답하여 변화하면서 결국 일정한 값을 유지한다. 튜닝전압(VTUNE)은 온도 또는 공정조건의 변동에 대해 gm 회로의 gm 값을 일정하게 유지해주는 기능을 하므로, gm 회로(134)와 전압-전류 변환부(135) 내에 있는 gm 회로(137)의 gm 값은 온도 또는 공정조건이 변화하더라도 일정한 값을 유지한다. gm 회로(137)의 두 입력단자 사이에 걸리는 전압과 gm 값이 일정하게 유지된다면 전원전류(IS)는 온도 또는 공정조건이 변화하더라도 일정한 값을 유지하게 된다.

도 7은 도 6의 전압-전류 변환회로의 완전차동 증폭기(FDDA)(132)의 일례를 나나내는 도면이다. 도 7의 FDDA는 "Fully Differential Basic Building Blocks Based on Fully Differential Difference Amplifiers with Unity-gain Difference Feedback", IEEE Transaction on Circuits and Systems I, Vol. 42, No. 3, March 1995에 J. F. Duque-Carrillo에 의해 개시되어 있다. 도 7의 FDDA는 차동증폭부와 공통모드 피드백부로 구성되어 있다. 여기서는 도 7의 FDDA의 동작에 대한 설명은 생략한다.

도 8은 도 4의 전류원 회로의 오토 튜너 블록을 구체적으로 나타낸 도면이다. 오토 튜너 블록(140)은 gm 회로를 사용한 위상동기루프(Phase-Locked-Loop) 회로로 구성되며, 입력 클럭신호(FIN)를 수신하고 튜닝전압(VTUNE)을 발생시킨다.

도 8을 참조하면, 오토 튜너 블록(140)은 위상/주파수 검출기(Phase Frequency Detector; 이하 PFD라 함)(141), 차지 펌프(143), 루프 필터(145), 전압제어 발진기(Voltage-Controlled Oscillator; 이하 VCO라 함), 및 분주기(divider)(149)를 구비한다.

PFD(141)는 입력 클럭신호(FIN)와 피드백 신호(FFEED) 사이의 위상차와 주파수차를 검출하여 출력한다. 차지 펌프(143)는 PFD(141)의 출력신호의 상태에 따라 다른 레벨을 갖는 신호를 출력한다. 루프 필터(145)는 차지 펌프(143)의 출력신호를 수신하여 고주파 성분이 제거되고 적분된 튜닝전압(VTUNE)을 발생시킨다. VCO(147)는 튜닝전압(VTUNE)의 레벨에 대응하는 주파수를 갖는 신호(FOUT)를 발생시킨다. 분주기(149)는 VCO(147)의 출력신호(FOUT)를 수신하여 분주시키는 기능을 한다.

도 9는 도 8의 오토 튜너의 VCO 블록을 구체적으로 나타낸 도면이다.

도 9를 참조하면, VCO(147)는 제 1 gm 회로(148), 제 2 gm 회로(149), 커패시터(Ct1), 커패시터(Ct2), 저항(Rt), 및 저항(-Rt)을 구비한다. 제 1 gm 회로(148)의 반전 출력단자와 제 2 gm 회로(149)의 반전 입력단자 사이에 커패시터(Ct1)가 연결되어 있다. 제 1 gm 회로(148)의 비반전 출력단자는 제 2 gm 회로(149)의 반전 입력단자에 연결되어 있고, 제 2 gm 회로(149)의 비반전 입력단자는 제 1 gm 회로(148)의 반전 출력단자에 연결되어 있다. 제 1 gm 회로(148)의 비반전 입력단자와 제 2 gm 회로(149)의 반전 출력단자 사이에 커패시터(Ct2), 저항(Rt), 및 저항(-Rt)이 연결되어 있다. 제 1 gm 회로(148)의 비반전 입력단자는 제 2 gm 회로(149)의 비반전 출력단자에 연결되어 있고, 제 2 gm 회로(149)의 반전 출력단자는 제 1 gm 회로(148)의 반전 입력단자에 연결되어 있다. 제 1 gm 회로(148)의 비반전 입력단자와 제 2 gm 회로(149)의 반전 출력단자 사이의 전압이 출력전압(FOUT)이다.

제 1 gm 회로(148)와 제 2 gm 회로(149)는 튜닝전압(VTUNE)에 응답하여 gm 값을 변화시킨다. gm 회로들(148, 149)과 커패시터(Ct1)는 인덕터의 기능을 하므로, 도 9의 오토 튜너 회로는 발진을 한다. 제 1 gm 회로(148)의 비반전 입력단자와 제 2 gm 회로(149)의 반전 출력단자 사이에 저항(Rt)과 저항(-Rt)을 병렬로 연결한 이유는 VCO의 발진 진폭이 감쇠하지 않고 영원히 안정적으로 발진하도록 하는 기능을 한다.

이하, 도 8과 도 9를 참조하여 오토 튜너(140)의 동작을 설명한다.

먼저, 온도 또는 공정조건에 의해 gm 값이 감소할 때의 오토 튜너(140)의 동작을 설명한다. gm 값이 감소하면 VCO(147)의 출력전압(FOUT)의 주파수가 감소하게 되고 피드백 신호(FFEED)의 주파수가 감소하게 된다. PFD(141)의 출력신호는 하이 상태가 되고 차지펌프(143)의 출력신호의 크기는 증가하게 된다. 따라서, 루프 필터(145)의 출력신호인 튜닝전압(VTUNE)이 증가하고 VCO 내의 gm 회로들(148, 149)의 gm 값들이 증가하게 된다.

다음, 온도 또는 공정조건에 의해 gm 값이 증가할 때의 오토 튜너(140)의 동작을 설명한다. gm 값이 증가하면 VCO(147)의 출력전압(FOUT)의 주파수가 증가하게 되고 피드백 신호(FFEED)의 주파수가 증가하게 된다. PFD(141)의 출력신호는 로우 상태가 되고 차지펌프(143)의 출력신호의 크기는 감소하게 된다. 따라서, 루프 필터(145)의 출력신호인 튜닝전압(VTUNE)이 감소하고 VCO 내의 gm 회로들(148, 149)의 gm 값들이 감소하게 된다.

이런 식으로 즉, gm 값은 일정한 값을 유지하게 된다.

도 10은 도 4의 전류원 회로의 전압-전류 변환회로 블록의 다른 예를 나타내는 회로도이다. 도 10의 전압-전류 변환회로는 단일 출력을 갖는 gm 회로 (single-ended transconductance circuit)를 사용하여 구성한 예이다.

도 10을 참조하면, 전압-전류 변환회로(130)는 연산증폭기(136), gm 회로(138), NMOS 트랜지스터(MN1), NMOS 트랜지스터(MN2), NMOS 트랜지스터(MN3)를 구비한다.

연산증폭기(136)는 바이어스 전압(VBIAS + △V)과 노드(N1)의 전압과의 차신호를 증폭하여 출력한다. gm 회로(138)는 비반전 입력단자에는 바이어스 전압(VBIAS)이 인가되고, 반전입력단자는 출력단자와 공통으로 노드(N1)에 연결되어 있다. gm 회로(138)는 튜닝전압(VTUNE)에 응답하여 gm 값을 변화시킨다. NMOS 트랜지스터(MN3)는 연산증폭기(136)의 출력신호를 수신하는 게이트와 노드(N1)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN1)는 게이트와 소스가 서로 연결되어 있고, 전원전압(VDD)에 연결된 드레인과 NMOS 트랜지스터(MN3)의 드레인에 연결된 소스를 갖는다. NMOS 트랜지스터(MN2)는 전원전압(VDD)에 연결된 드레인과 NMOS 트랜지스터(MN1)의 게이트에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN2)의 소스로 전원전류(IS)가 출력된다.

이하, 도 10의 전압-전류 변환회로의 동작을 설명한다.

연산증폭기(136)의 비반전 입력단자에 바이어스 전압(VBIAS + △V)이 인가되고, gm 회로(138)의 비반전 입력단자에 바이어스 전압(VBIAS)이 인가된다. 연산증폭기의 특성에 의해 노드(N1)에는 VC + △V의 전압이 걸리고, 이 전압은 gm 회로(138)의 반전 입력단자에 입력된다. 따라서, gm 회로(138)의 비반전 입력단자와 반전 입력단자 사이에는 △V의 전압이 걸리게 된다.

gm 회로(138)의 gm 값은 튜닝전압(VTUNE)에 응답하여 변화한다. 튜닝전압(VTUNE)은 온도 또는 공정조건의 변동에 대해 gm 회로의 gm 값을 일정하게 유지해주는 기능을 하므로, gm 회로(138)의 gm 값은 온도 또는 공정조건이 변화하더라도 일정한 값을 유지한다. gm 회로(138)의 두 입력단자 사이에 걸리는 전압과 gm 값이 일정하게 유지된다면 전원전류(IS)는 온도 또는 공정조건이 변화하더라도 일정한 값을 유지하게 된다.

도 11은 본 발명의 제 2 실시예에 따른 전류원 회로를 나타내는 블록도이다. 도 11의 전류원 회로(200)는 전압-전류 변환회로(130)가 하나의 바이어스 전압(VBIAS)을 사용하고 트라이오드 영역(triode region)에서 동작하는 NMOS 트랜지스터를 저항소자로 사용한다는 점이 도 4의 전류원 회로와 다르다.

도 11을 참조하면, 전류원 회로는 밴드 갭 전압 발생회로(210), 전압버퍼(220), 전압-전류 변환회로(230), 및 오토 튜너(240)를 구비한다.

밴드 갭 전압 발생회로(210)는 온도변화에 안정적인 밴드 갭 기준전압(VBG)을 발생시킨다. 전압 버퍼(220)는 밴드 갭 기준전압(VBG)을 수신하고 온도 변화에 안정적인 바이어스 전압(VBIAS)을 발생시킨다. 전압-전류 변환회로(230)는 바이어스 전압(VBIAS)을 수신하고, 튜닝전압(VTUNE)에 응답하여 gm 회로들의 gm 값을 변화시키고 온도와 공정조건에 대해 안정적인 전원전류(IS)를 발생시킨다. 오토 튜너(240)는 위상동기루프(Phase-Locked-Loop) 회로로 구성되며, 입력 클럭신호(FIN)를 수신하고 gm을 일정한 값으로 유지시켜주는 튜닝전압(VTUNE)을 발생시킨다.

전압-전류 변환회로(230)는 연산증폭기(231), gm 회로(232), NMOS 트랜지스터(MN4), NMOS 트랜지스터(MN5), NMOS 트랜지스터(MN6), 및 NMOS 트랜지스터(MN7)를 구비한다.

연산증폭기(231)는 바이어스 전압(VBIAS)과 노드(N2)의 전압과의 차신호를 증폭하여 출력한다. gm 회로(232)는 도 3에 도시된 Nauta의 gm 회로와 같이 차동출력쌍(VOUT+, VOUT-)을 갖는 gm 회로(232)의 두 출력단자를 단락시키고 두 개의 입력단자들을 gm 회로(232)의 출력단자에 단락시켜 구성한다. 단락된 출력단자로 출력되는 전압이 공통모드 전압(VC)이다. gm 회로(232)는 튜닝전압(VTUNE)에 응답하여 gm 값을 변화시킨다. NMOS 트랜지스터(MN7)는 공통모드 전압(VC)을 수신하는 게이트와 접지에 연결된 소스와 노드(N2)에 연결된 드레인을 갖는다. NMOS 트랜지스터(MN6)는 연산증폭기(231)의 출력신호를 수신하는 게이트와 노드(N2)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN4)는 게이트와 소스가 서로 연결되어 있고, 전원전압(VDD)에 연결된 드레인과 NMOS 트랜지스터(MN6)의 드레인에 연결된 소스를 갖는다. NMOS 트랜지스터(MN5)는 전원전압(VDD)에 연결된 드레인과 NMOS 트랜지스터(MN4)의 게이트에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN5)의 소스로 전원전류(IS)가 출력된다.

이하, 전압-전류 변환회로의 동작을 설명한다.

연산증폭기(231)의 비반전 입력단자에 바이어스 전압(VBIAS)이 인가된다. 연산증폭기의 특성에 의해 노드(N2)에는 VBIAS가 걸리고, 이 전압은 노드(N2)에 걸린다. gm 회로(232)는 공통모드 전압(VC)을 발생시키고, 튜닝전압(VTUNE)에 의해 gm 값이 변화된다.

도 11의 전류원 회로(200)는 트라이오드 영역(triode region)에서 동작하는 NMOS 트랜지스터를 저항소자로 사용한다. Nauta의 gm 회로에서 인버터를 구성하는 PMOS 트랜지스터의 전달 컨덕턴스 gmp와 NMOS 트랜지스터의 전달 컨덕턴스 gmn이 동일하면, 수학식 1은 수학식 2와 같이 표현할 수 있다.

한편, NMOS 트랜지스터가 선형영역에서 동작할 때, 드레인 전류는 수학식 3과 같이 나타낼 수 있다.

여기서, Ids는 드레인-소스 전류이며, Vgs는 게이트-소스간 전압, Vds는 드레인-소스간 전압, Vtn은 NMOS 트랜지스터의 문턱전압을 나타낸다. NMOS 트랜지스터가 트라이오드 영역에서 동작할 때, Vds는 매우 작은 값을 가지므로 수학식 3은 수학식 4와 같이 나타낼 수 있다.

따라서, NMOS 트랜지스터의 저항은 수학식 5와 같이 나타낼 수 있다.

여기서, Vc는 공통모드 전압을 나타낸다.

수학식 2와 수학식 5를 참조하면, 오토 튜너(240)에 의해 발생되는 튜닝전압(VTUNE)에 의해 gm이 일정한 값을 유지하면, NMOS 트랜지스터의 저항도 일정한 값을 유지할 수 있다. 수학식 5를 더욱 근사시키기 위해서는 MOS 트랜지스터를 딥 트라이오드(deep triode) 영역에서 동작시키는 것이 유리하다. 즉, Vds가 작은 영역에서 동작시키는 것이 유리하다. 그리고, 도 11에서 저항으로 사용하는 NMOS 트랜지스터(MN7)의 길이(length)를 수 um 이상이 되도록 크게 설계하는 것이 공정 미스매치(mismatch)를 줄일 수 있다.

표 1은 도 11의 전류원 회로를 0.18 um CMOS 공정으로 설계한 후 온도와 공정 변화에 따른 전원전류(IS)의 변화를 모의 실험한 결과이다. 공정 코너(Corner)에서 T = Typical, F = Fast, S = Slow를 나타내고, NMOS 트랜지스터와 PMOS 트랜지스터의 공정 코너를 같이 나타내었다.

Corner	Temp[C]	Vtune[V]	IS[uA]	Deviation of IS
TT	27	2.14	1.2
TT	-40	2.08	1.21	0.8%
TT	100	2.21	1.17	-2.5%
FF	-40	1.89	1.28	6.7%
SS	100	2.40	1.13	-5.8%
SF	-40	2.02	1.17	-2.5%
FS	100	2.23	1.19	-0.8%

표 1을 참조하면, 모의 실험 결과 공정과 온도 변화의 최악의 경우(worst case)에서도 전원전류(IS)의 정확도가 ㅁ10% 이내에 들어가고 있음을 알 수 있다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에 따른 전류원 회로는 트랜스 컨덕턴스 회로의 gm 값을 자동 조절함으로써, 온도와 공정조건에 대해 안정적인 전원전류를 공급할 수 있다.

도 1은 종래기술에 따른 전압-전류 변환회로를 나타내는 개략도이다.

도 3은 종래기술에 따른 전달 컨덕턴스 회로의 일례를 나타내는 도면이다.

도 7은 도 6의 전압-전류 변환회로의 완전차동 증폭기의 일례를 나타내는 도면이다.

도 8은 도 4의 전류원 회로의 오토 튜너 블록을 구체적으로 나타낸 도면이다.

도 10은 도 4의 전류원 회로의 전압-전류 변환회로 블록의 다른 예를 나타내는 회로도이다.

도 11은 본 발명의 제 2 실시예에 따른 전류원 회로를 나타내는 블록도이다.

* 도면의 주요부분에 대한 부호의 설명 *

110, 210 : 밴드 갭 전압 발생회로

120, 220 : 전압 버퍼

130, 230 : 전압-전류 변환회로

131 : 균형잡힌 차동전압 발생부

133 : 공통모드 전압 발생부

135 : 전압-전류 변환부

140, 240 : 오토 튜너

141 : 위상/주파수 검출기

143 : 차지 펌프

145 : 루프 필터

147 : 전압 제어 발진기

149 : 분주기

Claims

온도변화에 안정적인 밴드 갭 기준전압을 발생시키는 밴드 갭 전압 발생회로;

상기 밴드 갭 기준전압을 수신하고 온도변화에 안정적인 제 1 바이어스전압과 상기 제 2 바이어스 전압을 발생시키는 전압 버퍼;

상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압을 수신하고 튜닝전압에 응답하는 gm 회로에 의해 온도와 공정조건에 대해 안정적인 전원전류를 발생시키는 전압-전류 변환회로; 및

위상동기루프 회로를 사용하여 구성되고, 입력 클럭신호를 수신하고 상기 튜닝전압을 발생시켜 gm 회로들의 gm 값을 일정한 값으로 유지시키기 위한 오토 튜너를 구비하는 것을 특징으로 하는 전류원 회로.
제 1 항에 있어서, 상기 전압 버퍼는

상기 밴드 갭 기준전압을 수신하는 제 1 입력단자, 제 1 노드의 전압을 수신하는 제 2 입력단자, 및 출력단자를 구비하고, 상기 밴드 갭 기준전압과 상기 제 1 노드의 전압의 차이를 증폭하여 출력하는 연산증폭기;

상기 연상증폭기의 출력단자와 상기 연산증폭기의 상기 제 2 입력단자 사이에 연결된 피드백 저항; 및

상기 제 1 노드와 접지 사이에 직렬 연결된 n(n은 자연수) 개의 저항들을 구비하는 것을 특징으로 하는 전류원 회로.
제 2 항에 있어서,

상기 n 개의 저항 소자들 중 상기 제 1 노드로부터 i(i는 자연수) 번째의 저항의 일단에서 상기 제 1 바이어스 전압이 출력되고, 상기 제 1 노드로부터 i-1(i는 자연수) 번째의 저항의 일단에서 상기 제 2 바이어스 전압이 출력되는 것을 특징으로 하는 전류원 회로.
제 2 항에 있어서,

상기 n 개의 저항들은 모두 동일한 저항 값을 갖는 것을 특징으로 하는 전류원 회로.
제 1 항에 있어서, 상기 전압-전류 변환회로는

상기 튜닝전압에 응답하여 일정한 gm 값을 유지하고, 공통모드 전압을 발생시키는 공통모드 전압 발생부;

상기 제 1 바이어스 전압, 상기 제 2 바이어스 전압, 및 상기 공통모드 전압을 수신하고 상기 공통모드 전압을 중심으로 균형잡힌 차동전압쌍을 발생시키는 균형잡힌 차동전압 발생부; 및

상기 균형잡힌 차동전압쌍을 수신하고 상기 튜닝전압에 응답하는 gm 회로에 의해 온도와 공정조건에 대해 안정적인 전원전류를 발생시키는 전압-전류 변환부를 구비하는 것을 특징으로 하는 전류원 회로.
제 5 항에 있어서, 상기 공통모드 전압 발생부는

서로 단락된 두 개의 출력단자들과 상기 출력단자들에 공통 연결된 두 개의 입력단자들을 갖고 상기 공통모드 전압을 발생시키는 제 1 gm 회로를 구비하는 것을 특징으로 하는 전류원 회로.
제 5 항에 있어서, 상기 균형잡힌 차동전압 발생부는

제 1 출력단자와 제 2 출력단자를 가지고,

상기 제 2 출력단자에 연결된 제 1 입력단자와 상기 제 1 바이어스 전압을 수신하는 제 2 입력단자를 갖는 제 1 차동 입력단; 및

상기 제 1 출력단자에 연결된 제 1 입력단자와 상기 제 2 바이어스 전압을 수신하는 제 2 입력단자를 갖는 제 2 차동 입력단을 구비하는 것을 특징으로 하는 전류원 회로.
제 5 항에 있어서, 상기 전압-전류 변환부는

상기 균형잡힌 차동전압 발생부의 제 1 출력전압과 제 1 노드의 전압과의 차신호를 증폭하여 출력하는 연산증폭기;

제 1 입력단자와 제 2 출력단자가 연결되어 있고, 제 2 입력단자는 제 1 출력단자와 공통으로 상기 제 1 노드에 연결되어 있고, 상기 제 1 입력단자로 상기 균형잡힌 차동전압 발생부의 제 2 출력전압을 수신하고 상기 튜닝전압에 응답하여 gm 값이 변화되는 제 2 gm 회로;

상기 연산증폭기의 출력신호를 수신하는 게이트와 상기 제 1 노드에 연결된 소스를 갖는 제 1 NMOS 트랜지스터; 및

상기 제 1 NMOS 트랜지스터의 드레인에 연결되고 상기 제 1 NMOS 트랜지스터에 제 1 전류를 공급하고 상기 제 1 전류에 대응하는 상기 전원전류를 발생시키는 전류미러 회로를 구비하는 것을 특징으로 하는 전류원 회로.
제 8 항에 있어서, 상기 전류미러 회로는

게이트와 소스가 서로 연결되어 있고 전원전압에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 소스를 갖는 제 2 NMOS 트랜지스터; 및

상기 전원전압에 연결된 드레인과 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 전원전류가 출력되는 소스를 갖는 구비하는 것을 특징으로 하는 전류원 회로.
제 1 항에 있어서, 상기 오토 튜너는

입력 클럭신호와 피드백 신호 사이의 위상차와 주파수차를 검출하여 출력하는 위상/주파수 검출기;

상기 위상/주파수 검출기의 출력신호에 응답하는 신호를 발생시키는 차지 펌프;

상기 차지 펌프의 출력신호를 수신하여 고주파 성분을 제거하고 적분하여 상기 튜닝전압을 발생시키는 루프 필터; 및

상기 튜닝전압의 레벨에 대응하는 주파수를 갖는 상기 피드백 신호를 발생시키는 전압 제어 발진기를 구비하는 것을 특징으로 하는 전류원 회로.
제 10 항에 있어서, 상기 오토 튜너는

상기 전압 제어 발진기의 출력신호인 상기 피드백 신호를 분주(dividing)하여 상기위상/주파수 검출기에 피드백시키는 분주기(divider)를 더 구비하는 것을 특징으로 하는 전류원 회로.
제 10 항에 있어서, 상기 전압 제어 발진기는

제 1 및 제 2 입력단자, 및 제 1 및 제 2 출력단자를 가지고, 상기 튜닝전압에 응답하여 일정한 값으로 유지되는 gm 값을 가지는 제 1 gm 회로;

상기 제 1 gm 회로의 상기 제 1 출력단자에 연결된 제 2 입력단자, 상기 제 1 gm 회로의 상기 제 2 출력단자에 연결된 제 1 입력단자, 상기 제 1 gm 회로의 상기 제 1 입력단자에 연결된 제 1 출력단자, 및 상기 제 1 gm 회로의 상기 제 2 입력단자에 연결된 제 2 출력단자를 가지고, 상기 튜닝전압에 응답하여 일정한 값으로 유지되는 gm 값을 가지는 제 2 gm 회로;

상기 제 1 gm 회로의 제 2 출력단자와 상기 제 2 gm 회로의 제 2 입력단자 사이에 연결된 제 1 커패시터;

상기 제 1 gm 회로의 제 1 입력단자와 상기 제 2 gm 회로의 제 2 출력단자 사이에 연결된 제 2 커패시터;

상기 제 1 gm 회로의 제 1 입력단자와 상기 제 2 gm 회로의 제 2 출력단자 사이에 연결된 제 1 저항; 및

상기 제 1 gm 회로의 제 1 입력단자와 상기 제 2 gm 회로의 제 2 출력단자 사이에 연결되고, 상기 제 1 저항과 반대의 극성을 갖는 제 2 저항을 구비하는 것을 특징으로 하는 전류원 회로.
제 1 항에 있어서, 상기 전압-전류 변환회로는

상기 제 2 바이어스 전압과 제 1 노드의 전압과의 차신호를 증폭하여 출력하는 연산증폭기;

제 1 입력단자와 제 2 출력단자가 연결되어 있고, 제 2 입력단자는 제 1 출력단자와 공통으로 상기 제 1 노드에 연결되어 있고, 상기 제 1 입력단자로 상기 제 1 바이어스 전압을 수신하고 상기 튜닝전압에 응답하여 gm 값이 변화되는 gm 회로;

상기 연산증폭기의 출력신호를 수신하는 게이트와 상기 제 1 노드에 연결된 소스를 갖는 제 1 NMOS 트랜지스터; 및

상기 제 1 NMOS 트랜지스터의 드레인에 연결되고 상기 제 1 NMOS 트랜지스터에 제 1 전류를 공급하고 상기 제 1 전류에 대응하는 상기 전원전류를 발생시키는 전류미러 회로를 구비하는 것을 특징으로 하는 전류원 회로.
제 13 항에 있어서, 상기 전류미러 회로는

게이트와 소스가 서로 연결되어 있고 전원전압에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 소스를 갖는 제 2 NMOS 트랜지스터; 및

상기 전원전압에 연결된 드레인과 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 전원전류가 출력되는 소스를 갖는 제 3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전류원 회로.
온도변화에 안정적인 밴드 갭 기준전압을 발생시키는 밴드 갭 전압 발생회로;

상기 밴드 갭 기준전압을 수신하고 온도변화에 안정적인 바이어스전압을 발생시키는 전압 버퍼;

상기 바이어스 전압을 수신하고 튜닝전압에 응답하여 온도와 공정조건에 대해 안정적인 전원전류를 발생시키는 전압-전류 변환회로; 및

입력 클럭신호를 수신하고 상기 튜닝전압을 발생시켜 gm 회로들의 gm 값을 일정한 값으로 유지시키기 위한 오토 튜너를 구비하는 것을 특징으로 하는 전류원 회로.
제 15 항에 있어서, 상기 전압-전류 변환회로는

상기 바이어스 전압과 제 1 노드의 전압과의 차신호를 증폭하여 출력하는 연산증폭기;

상기 연산증폭기의 출력신호를 수신하는 게이트와 상기 제 1 노드에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;

상기 제 1 NMOS 트랜지스터의 드레인에 연결되고 상기 제 1 NMOS 트랜지스터에 제 1 전류를 공급하고 상기 제 1 전류에 대응하는 상기 전원전류를 발생시키는 전류미러 회로;

서로 단락된 두 개의 출력단자들과 상기 출력단자들에 공통 연결된 두 개의 입력단자들을 갖고 공통모드 전압을 발생시키는 gm 회로; 및

상기 공통모드 전압을 수신하는 게이트와 상기 제 1 노드에 연결된 드레인과 접지에 연결된 소스를 갖는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전류원 회로.
제 16 항에 있어서, 상기 전류미러 회로는

게이트와 소스가 서로 연결되어 있고 전원전압에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 소스를 갖는 제 3 NMOS 트랜지스터; 및

상기 전원전압에 연결된 드레인과 상기 제 3 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 전원전류가 출력되는 소스를 갖는 제 4 NMOS 트랜지스터의 구비하는 것을 특징으로 하는 전류원 회로.
튜닝전압에 응답하여 일정한 gm 값을 유지하고, 공통모드 전압을 발생시키는 공통모드 전압 발생부;

상기 제 1 바이어스 전압, 상기 제 1 바이어스 전압보다 소정의 값이 큰 제 2 바이어스 전압, 및 상기 공통모드 전압을 수신하고 상기 공통모드 전압을 중심으로 균형잡힌 차동전압쌍을 발생시키는 균형잡힌 차동전압 발생부; 및

상기 균형잡힌 차동전압쌍을 수신하고 상기 튜닝전압에 응답하여 온도와 공정조건에 대해 안정적인 전원전류를 발생시키는 전압-전류 변환부를 구비하는 것을 특징으로 하는 전압-전류 변환회로.
제 18 항에 있어서, 상기 공통모드 전압 발생부는

서로 단락된 두 개의 출력단자들과 상기 출력단자들에 공통 연결된 두 개의 입력단자들을 갖고 상기 공통모드 전압을 발생시키는 제 1 gm 회로를 구비하는 것을 특징으로 하는 전압-전류 변환회로.
제 18 항에 있어서, 상기 균형잡힌 차동전압 발생부는

제 1 출력단자와 제 2 출력단자를 가지고,

상기 제 2 출력단자에 연결된 제 1 입력단자와 상기 제 1 바이어스 전압을 수신하는 제 2 입력단자를 갖는 제 1 차동 입력단; 및

상기 제 1 출력단자에 연결된 제 1 입력단자와 상기 제 2 바이어스 전압을 수신하는 제 2 입력단자를 갖는 제 2 차동 입력단을 구비하는 것을 특징으로 하는 전압-전류 변환회로.
제 18 항에 있어서, 상기 전압-전류 변환부는

상기 균형잡힌 차동전압 발생부의 제 1 출력전압과 제 1 노드의 전압과의 차신호를 증폭하여 출력하는 연산증폭기;

제 1 입력단자와 제 2 출력단자가 연결되어 있고, 제 2 입력단자는 제 1 출력단자와 공통으로 상기 제 1 노드에 연결되어 있고, 상기 제 1 입력단자로 상기 균형잡힌 차동전압 발생부의 제 2 출력전압을 수신하고 상기 튜닝전압에 응답하여 gm 값이 변화되는 제 2 gm 회로;

상기 연산증폭기의 출력신호를 수신하는 게이트와 상기 제 1 노드에 연결된 소스를 갖는 제 1 NMOS 트랜지스터; 및

상기 제 1 NMOS 트랜지스터의 드레인에 연결되고 상기 제 1 NMOS 트랜지스터에 제 1 전류를 공급하고 상기 제 1 전류에 대응하는 상기 전원전류를 발생시키는 전류미러 회로를 구비하는 것을 특징으로 하는 전압-전류 변환회로.
제 21 항에 있어서, 상기 전류미러 회로는

게이트와 소스가 서로 연결되어 있고 전원전압에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 소스를 갖는 제 2 NMOS 트랜지스터; 및

상기 전원전압에 연결된 드레인과 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 전원전류가 출력되는 소스를 갖는 구비하는 것을 특징으로 하는 전압-전류 변환회로.