KR102069956B1 - 짝수 고조파 신호를 포획하는 무메모리 능동 디바이스 - Google Patents

짝수 고조파 신호를 포획하는 무메모리 능동 디바이스 Download PDF

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Abstract

능동 디바이스 및 능동 디바이스와 함께 사용되는 회로들이 개시된다. 일 양태에 있어서, 능동 디바이스는 드레인, 게이트 및 벌크를 가진 n형 트랜지스터와 드레인, 게이트 및 벌크를 가진 p형 트랜지스터를 포함한다. n형 트랜지스터와 p형 트랜지스터는 공통 소스를 포함한다. 디바이스는 n형 트랜지스터의 게이트와 p형 트랜지스터의 게이트 사이에 결합된 제1 커패시터, n형 트랜지스터의 드레인과 p형 트랜지스터의 드레인 사이에 결합된 제2 커패시터, 및 n형 트랜지스터의 벌크와 p형 트랜지스터의 벌크 사이에 결합된 제3 커패시터를 포함한다. 능동 디바이스는 높은 항복 전압을 갖고 메모리가 없으며 짝수 고조파 신호를 포획한다.

Description

짝수 고조파 신호를 포획하는 무메모리 능동 디바이스{MEMORYLESS ACTIVE DEVICE WHICH TRAPS EVEN HARMONIC SIGNALS}
이 출원은 "광대역의 고도로 선형인 저잡음 증폭기"(BROADBAND HIGHLY LINEAR LOW NOISE AMPLIFIER)의 명칭으로 2014년 6월 19일자 출원된 미국 가특허 출원 제62/014,575호의 35 USC 119(e)하의 이익을 주장하고, 이 가특허 출원의 내용은 인용에 의해 그 전부가 본원에 통합된다. 이 출원은 2010년 7월 27일자 허여된 미국 특허 제7,764,124호, 2010년 11월 16일자 허여된 미국 특허 제7,834,690호, 2010년 11월 16일자 허여된 미국 특허 제7,834,691호, 2011년 11월 1일자 허여된 미국 특허 제8,049,566호, 2011년 11월 15일자 허여된 미국 특허 제8,058,938호, 2011년 12월 20일자 허여된 미국 특허 제8,081,032호, 2012년 3월 27일자 허여된 미국 특허 제8,143,946호 및 2012년 4월 3일자 허여된 미국 특허 제8,150,352호와 관련이 있다.
본 발명은 일반적으로 무선 디바이스에 관한 것으로, 특히 그러한 디바이스에서 사용하는 증폭기 회로에 관한 것이다.
무선 제품은 모바일(예를 들면, 핸드셋용의 셀룰러 및 와이파이(Wi-Fi)) 또는 비-모바일(예를 들면, 접근점 및 라우터용의 와이파이)과 같은 다양한 환경에서 활용된다. 증폭기는 무선 제품으로부터 수신 또는 전송된 신호를 증폭하기 위해 무선 제품에서 사용된다. 무선 제품의 시장이 발달함에 따라, 고효율 및 고선형성에 대한 더 많은 수요와 함께 모바일 및 비-모바일 네트워크에 걸쳐 더 많은 대역폭 및 더 많은 데이터의 필요성이 증가하고 있다. 그러므로 이러한 네트워크를 통한 데이터의 통신이 점점 더 어려워지고 있다. 예를 들면, 네트워크가 진화함에 따라 대역폭이 상승하고, 이와 동시에 신호 합병이 더욱 밀집된다. 그 결과, 디바이스로부터의 출력 신호를 더욱 선형으로 할 필요조건이 존재한다. 선형성이 의미하는 것은 신호의 내용을 다르게 변경하지 않고 입력 신호의 전력 레벨을 증가시키는 능력을 증가시키는 것이다.
그러므로 신호들이 더욱 밀집되기 때문에, 선형성을 유지하고 정확한 정보를 제공하는 것이 더욱 어려워졌다. 따라서, 대역폭 및 신호 복잡도가 증가할 때 선형성을 유지하는 증폭기를 제공하는 것이 중요하다. 본 발명에 따른 디바이스 및 회로는 그러한 필요성을 다룬다.
능동 디바이스 및 능동 디바이스와 함께 사용되는 회로들이 개시된다. 제1 양태에 있어서, 능동 디바이스는 드레인, 게이트, 벌크 및 소스를 가진 n형 트랜지스터와 드레인, 게이트, 벌크 및 소스를 가진 p형 트랜지스터를 포함한다. n형 트랜지스터와 p형 트랜지스터는 공통 소스를 포함한다. 디바이스는 n형 트랜지스터의 게이트와 p형 트랜지스터의 게이트 사이에 결합된 제1 커패시터, n형 트랜지스터의 드레인과 p형 트랜지스터의 드레인 사이에 결합된 제2 커패시터, 및 n형 트랜지스터의 벌크와 p형 트랜지스터의 벌크 사이에 결합된 제3 커패시터를 포함한다. 능동 디바이스는 n형 및 p형 디바이스가 각각 총 전원 전압의 일부를 받기 때문에 높은 항복 전압을 갖고, 메모리가 없으며 짝수 고조파 신호를 포획(trap)한다. n형 및 p형의 이러한 조합은 클래스 AB 또는 B 또는 C 동작 중에 발생되는 짝수 신호와 홀수 신호를 또한 구별한다.
도 1a는 본 발명에 따른 능동 디바이스의 개략도이다.
도 1b는 도 1a에 도시된 능동 디바이스의 블록도이다.
도 2a는 본 발명에 따른 동조(tuning) 블록의 제1 실시형태를 보인 도이다.
도 2b는 본 발명에 따른 동조 블록의 제2 실시형태를 보인 도이다.
도 3a는 본 발명에 따른 공통 게이트 증폭기의 블록도이다.
도 3b는 본 발명에 따른 조합형 공통 게이트 및 공통 소스 증폭기의 블록도이다.
도 4a는 본 발명에 따른 차동 공통 게이트 증폭기의 제1 실시형태의 블록도이다.
도 4b는 본 발명에 따른 차동 공통 게이트 증폭기의 제2 실시형태의 블록도이다.
도 4c는 본 발명에 따른 차동 조합형 공통 게이트 및 공통 소스 증폭기 실시형태의 블록도이다.
도 5a는 본 발명에 따른 결합형 인덕터 커패시터 탭 동조 블록의 개략도이다.
도 5b는 본 발명에 따른 결합형 변압기 조합형 동조 블록의 개략도이다.
도 5c는 본 발명에 따른 결합형 변압기 권수비 동조 블록의 개략도이다.
도 6a는 본 발명에 따른 구분적 이차 권선 동조 블록을 구비한 결합형 변압기의 개략도이다.
도 6b는 본 발명에 따른 커패시턴스 동조 블록을 구비한 결합형 변압기의 개략도이다.
도 7a는 본 발명에 따른 공통 게이트 전력 증폭기를 보인 도이다.
도 7b는 본 발명에 따른 조합형 공통 게이트 및 조합형 소스 전력 증폭기를 보인 도이다.
도 7c는 본 발명에 따른 복수의 공통 게이트 증폭기와 복수의 조합형 공통 게이트 및 공통 소스 증폭기 둘 다를 포함한 전력 증폭기를 보인 도이다.
도 8은 본 발명에 따른 전력 증폭기의 블록도이다.
도 9는 본 발명에 따른, 도 8의 부하의 제1 실시형태의 개략도이다.
도 10a는 본 발명에 따른, 도 8의 부하의 제2 실시형태의 개략도이다.
도 10b는 본 발명에 따른, 도 8의 부하의 제2 실시형태의 개략도이다.
본 발명은 일반적으로 무선 디바이스에 관한 것이고, 특히 무선 디바이스에서 사용하는 증폭기 회로에 관한 것이다. 이하의 설명은 당업자가 발명을 구성하고 이용할 수 있게 하기 위해 제공되고 특허 출원 및 그 필요조건의 상황으로 제공된다. 여기에서 설명하는 양호한 실시형태 및 일반적인 원리와 특징에 대한 각종 수정이 당업자라면 가능할 것이다. 따라서, 본 발명은 도시된 실시형태로 제한되지 않고 여기에서 설명하는 원리 및 특징과 일치하는 최광의의 범위로 고려되어야 한다.
도 1a는 본 발명에 따른 능동 디바이스(100)의 개략도이다. 능동 디바이스(100)는 게이트(gn), 드레인(dn) 및 벌크(bn)를 가진 n형 트랜지스터(102)와 게이트(gp), 드레인(dp) 및 벌크(bp)를 가진 p형 트랜지스터(104)를 포함한다. n형 트랜지스터(102)와 p형 트랜지스터(104)는 공통 소스(s)를 공유한다. 능동 디바이스(100)는 gn과 gp 사이에 결합된 제1 커패시터(106), dn과 dp 사이에 결합된 제2 커패시터(108), 및 bn과 bp 사이에 결합된 제3 커패시터(110)를 포함한다. 능동 디바이스(100)는 4개의 단자(게이트, 드레인, 벌크 및 소스) 때문에 높은 항복 전압을 갖고, 메모리가 없으며, 클래스 AB 증폭기와 같은 소정의 증폭기와 함께 사용될 때 짝수 고조파 신호를 포획한다.
도 1b는 도 1a에 도시된 능동 디바이스(100)의 블록도이다. n형 트랜지스터(102)는 NPN 바이폴라 또는 GaAs로 이루어진 임의의 다른 능동 요소일 수 있다. p형 트랜지스터(104)는 PNP 바이폴라 또는 GaAs로 이루어진 임의의 다른 능동 상보 요소일 수 있다. n형 트랜지스터(102)는 캐스케이드 NMOS 회로에 의해 추가로 보호될 수 있다. p형 트랜지스터(104)는 캐스케이드 PMOS 회로에 의해 추가로 보호될 수 있다. 커패시터(106)는 가변 커패시터일 수 있고, 모두 가변성인 직렬 레지스터 및/또는 직렬 인덕터를 가질 수 있다. 커패시터(106)는 또한 임의의 직렬 요소와 함께 N개의 커패시터로 분할될 수 있다. 커패시터(108)는 가변 커패시터일 수 있고, 모두 가변성인 직렬 레지스터 및/또는 직렬 인덕터를 가질 수 있다. 커패시터(108)는 또한 임의의 직렬 요소와 함께 N개의 커패시터로 분할될 수 있다. 커패시터(110)는 가변 커패시터일 수 있고, 모두 가변성인 직렬 레지스터 및/또는 직렬 인덕터를 가질 수 있다. 커패시터(110)는 또한 임의의 직렬 요소와 함께 N개의 커패시터로 분할될 수 있다.
더 많은 커패시터가 dn과 gn 사이, dn과 gp 사이, dp와 gp 사이 및 dp와 gn 사이에 결합될 수 있다(기생 또는 비기생). 이러한 커패시터는 가변적일 수 있고 및/또는 인덕터, 레지스터, 변압기 등과 같은 직렬 수동 또는 능동 요소를 가질 수 있다. gp 노드는 바이어스 네트워크에 접속할 수 있다. 이 바이어스 네트워크는 레지스터, 커패시터, 인덕터, 변압기 및 이들의 임의 조합과 같은 임의의 수동 요소를 포함할 수 있다. 바이어스 네트워크는 임의의 능동 요소를 또한 포함할 수 있다.
n형 및/또는 p형 트랜지스터로 캐스케이드 트랜지스터를 이용하는 경우에, 커패시터(110)와 유사하게 캐스케이드 n형의 드레인을 캐스케이드 p형의 드레인에 접속하기 위해 추가의 커패시터가 필요할 수 있다. 또한, 캐스케이드 n형의 벌크를 캐스케이드 p형의 벌크에 결합하는 커패시터는 커패시터(108)와 유사할 수 있다. 추가로, 커패시터가 커패시터(106)와 유사하게 캐스케이드 n형의 게이트와 캐스케이드 p형의 게이트 사이에 접속될 수 있다.
만일 도 1a의 디바이스(100)가 클래스 AB 또는 B 또는 C 또는 D, 또는 클래스 A를 제외한 임의의 다른 클래스로 구동되면, 능동 디바이스(100)는 dn 노드와 dp 노드를 통해 흐르는 짝수 및 홀수 고조파 출력 전류를 발생한다. 능동 디바이스(100)는 주 신호 또는 제3 고조파와 같은 홀수 고조파의 경우에 dn 노드와 dp 노드에서 흐르는 유사한 방향의 전류를 발생함으로써 짝수 고조파와 홀수 고조파를 구별할 수 있다. 그러나 능동 디바이스(100)는 제2, 제4, 제6 등과 같은 짝수 고조파의 경우에 dn 노드와 dp 노드에서 반대 방향의 전류를 발생할 것이다. 또한, 커패시터(110, 108, 106)에 의해 야기되는 필터링 동작이 dn 노드와 dp 노드를 통해 흐르는 짝수 고조파의 크기에 영향을 줄 것이다.
능동 디바이스(100)는 선형 출력 신호를 제공하는 증폭기를 제공하기 위해 동조 블록과 함께 사용될 수 있다. 이하에서는 능동 디바이스(100)와 함께 사용될 수 있는 2개의 기본 단일 단부 동조 블록에 대하여 설명한다.
도 2a는 본 발명에 따른 동조 블록(200)의 제1 실시형태를 보인 도이다. 단일 단부 동조 블록(200)은 2개의 입력(dn, dp), 하나의 출력(s), 전압원(vdd) 및 접지(gnd)를 포함한다. 전류 형태의 입력 신호는 dn 노드와 dp 노드에 각각 I_in_n 및 I_in_p로서 제공될 수 있다. 수동 인덕터, 커패시터, 레지스터 및 변압기 중 일부 또는 모든 부품의 조합을 포함할 수 있는(임의의 것으로 제한되지 않음) 동조 블록(200)은 I_in_n 및 I_in_p를 수신하고 I_s > I_in_n + I_in_p의 조건일 때 노드 S에서 출력 전류(I_s)를 제공하는 기능을 갖는다. 동조 블록(200)은 전력에 관계없이 선형 출력 신호를 제공하도록 활용된다. 동조 블록(200)과 능동 디바이스(100)의 조합은 공통 게이트 증폭기를 형성한다.
도 3a는 본 발명에 따른 단일 단부 공통 게이트 증폭기의 블록도이다. 공통 게이트 증폭기는 동조 블록(200)에 결합된 능동 디바이스(100)를 포함한다. 이 실시형태에서, 동조 블록(200)으로부터의 전류(I_s)는 능동 디바이스(100)의 소스 접속(S)에 제공된다. 디바이스(100)의 공통 게이트 작용 때문에, 전류(I_s)는 분할되고, 그 일부가 출력 전류 I_out_n으로서 dn에 지향되고 다른 부분이 출력 전류 I_out_p로서 dp에 지향된다. 능동 디바이스(100)의 게이트(gn, gp)는 바이어스 라인에 결합된다(gn과 gp에는 신호가 인가되지 않는다). 벌크 노드(bn, bp)도 또한 그 각각의 바이어스 라인에 결합된다.
능동 디바이스(100)가 클래스 AB, B, C, C 및 F 모드에서 동작하는 경우에, 다른 짝수 및 홀수 고조파 전류가 능동 디바이스(100)의 내부에서 발생한다. 이 전류들은 dn과 dp 쪽으로 지향된다. 진폭 변조(AM) 전류 및 제2 고조파와 같은 짝수 고조파의 경우에, dn 및 dp를 통해 흐르는 전류의 방향은 반대이다. 그러나 주 신호 전류 및 제3 고조파와 같은 홀수 고조파의 경우에, dn 및 dp를 통해 흐르는 출력 전류의 방향은 동일하다.
도 2b는 본 발명에 따른 동조 블록(200')의 제2 실시형태를 보인 도이다. 단일 단부 동조 블록(200')은 2개의 입력(dn, dp)과 3개의 출력(s, gn, gp)을 포함한다. 단일 단부 동조 블록(200')은 전압원(vdd) 및 접지(gnd)를 갖는다. 전류 형태의 입력 신호는 dn 노드와 dp 노드에 각각 I_in_n 및 I_in_p로서 삽입된다. 수동 인덕터, 커패시터, 레지스터 및 변압기 중 일부 또는 모든 부품의 조합을 포함할 수 있는(임의의 것으로 제한되지 않음) 동조 블록(200')은 I_in_n 및 I_in_p를 수신하는 기능을 갖고, 그 다음에 I_s > I_in_n + I_in_p의 조건일 때 노드 S에서 출력 전류(I_s)를 제공한다. 출력 gp와 gn은 능동 디바이스(100)의 gn 및 gp 노드를 구동하는 전압이다. 도 3b에 도시된 바와 같이, 동조 블록(200')과 능동 디바이스(100)의 조합은 공통 게이트/공통 소스 증폭기 작용을 형성한다.
또한, 동조 블록(200')은 gn 및 gp 노드에서만 게이트 정보를 송출하고 S 노드에서는 정보를 송출하지 않는다. 이 경우에, S 노드는 접지되거나, 또는 레지스터, 커패시터, 인덕터, 변압기와 같은 임의의 수동 디바이스에 또는 능동 디바이스에 또는 수동 디바이스와 능동 디바이스 모두에 결합될 수 있다. 이 특수한 경우에, 동조 블록(200')과 능동 디바이스(100)의 조합은 공통 소스 증폭기를 형성한다.
도 3b는 본 발명에 따른 단일 단부 형태인 조합형 공통 게이트 및 공통 소스 증폭기의 블록도이다. 공통 게이트 및 공통 소스 증폭기는 동조 블록(200')에 결합된 능동 디바이스(100)를 포함한다. 이 실시형태에 있어서, 동조 블록(200')으로부터의 전류(I_s)는 능동 디바이스(100)의 소스 접속(S)에 제공된다. 노드(s)에 입력되는 임의의 전류에 대한 디바이스의 공통 게이트 작용 때문에, 전류(I_s)는 분할되어 그 일부가 출력 전류 I_out_n으로서 dn에 지향되고 다른 부분이 출력 전류 I_out_p로서 dp에 지향된다. 능동 디바이스(100)의 게이트(gn, gp)는 바이어스 라인에 결합되고 동조 블록의 출력 노드(gn, gp)에 의해 구동된다. 벌크 노드(bn, bp)도 또한 그들 각각의 바이어스 라인에 결합된다. 노드 gn과 gp는 주 신호로부터 격리된 그들 각각의 바이어스에 또한 접속될 수 있다.
도 4a는 본 발명에 따른 차동 공통 게이트 증폭기(400)의 제1 실시형태의 블록도이다. 증폭기(400)는 제1 및 제2 능동 디바이스(100)에 결합된 차동 동조 블록(200)을 포함한다. 차동 동조 블록(200)은 4개의 입력(dn_in+, dp_in+, dn_in-, dp_in-)과 2개의 출력(s+, s-)을 포함한다. 전압원(vdd)과 접지(gnd)가 제공된다. 전류 형태의 입력 신호가 노드 dn_in+, dp_in+, dn_in- 및 dp_in-에 각각 I_in_n+, I_in_p+, I_in_n- 및 I_in_p-로서 삽입된다. 수동 인덕터, 커패시터, 레지스터 및 변압기 중 일부 또는 모든 부품의 조합을 포함할 수 있는(임의의 것으로 제한되지 않음) 동조 블록(200)은 I_in_n+, I_in_p+, I_in_n- 및 I_in_p-를 수신하는 기능을 갖고, I_s+ > (I_in_n+) + (I_in_p+) 및 I_s- > (I_in_n-) + (I_in_p-)의 조건일 때 노드 S+ 및 S-에서 출력 전류 I_s+ 및 I_s-로서 이들을 처리한다.
이 실시형태에 있어서, 동조 블록(200)으로부터의 전류(I_s)는 능동 디바이스+(100)의 소스 접속(S)에 제공된다. 디바이스(100+)의 공통 게이트 작용 때문에, 전류(I_s)는 분할되어 그 일부가 출력 전류 I_out_n으로서 dn에 지향되고 다른 부분이 출력 전류 I_out_p로서 dp에 지향된다. 능동 디바이스의 게이트(gn, gp)는 바이어스 라인에 결합된다(gn과 gp에는 신호가 인가되지 않는다). 벌크 노드(bn, bp)도 또한 그들 각각의 바이어스 라인에 결합된다.
유사하게, 이 실시형태에 있어서, 동조 블록(200)으로부터의 전류(I_s)는 능동 디바이스(100-)의 소스 접속(S)에 제공된다. 디바이스(100-)의 공통 게이트 작용 때문에, 전류(I_s)는 분할되어 그 일부가 출력 전류 I_out_n으로서 dn에 지향되고 다른 부분이 출력 전류 I_out_p로서 dp에 지향된다. 능동 디바이스의 게이트(gn, gp)는 바이어스 라인에 결합된다(gn과 gp에는 신호가 인가되지 않는다). 벌크 노드(bn, bp)도 또한 그들 각각의 바이어스 라인에 결합된다.
임의 수의 커패시터 또는 가변 커패시터가 입력 및 동조 블록(200)의 + 노드와 - 노드 사이에 결합될 수 있다. 또한, 임의 수의 커패시터 또는 가변 커패시터가 입력, 출력, 게이트, 벌크의 + 노드와 - 노드 사이에, 및 능동 디바이스+(100)와 능동 디바이스-(100)의 입력과 출력에 접속될 수 있다. 예를 들면, 교차 커패시터 또는 가변 커패시터가 dn+와 dn- 사이; dp+와 dp- 사이; dn-와 dp+ 사이; dn+와 dp- 사이 및/또는 이들의 임의 조합에 결합될 수 있다. 또한, 이러한 커패시터 또는 가변 커패시터는 발명에 영향을 주거나 발명을 변경하지 않는 직렬 레지스터 또는 직렬 인덕턴스 또는 병렬 레지스터 또는 병렬 인덕터를 포함할 수 있다.
도 4b는 본 발명에 따른 차동 공통 게이트 증폭기의 제2 실시형태의 블록도이다. 증폭기(400)는 제1 및 제2 능동 디바이스(100)에 결합된 차동 동조 블록(200)을 포함한다. 차동 동조 블록(200)은 4개의 입력(dn_in+, dp_in+, dn_in-, dp_in-)과 2개의 출력(s+, s-)을 포함한다. 전압원(vdd)과 접지(gnd)가 제공된다. 전류 형태의 입력 신호가 노드 dn_in+, dp_in+, dn_in- 및 dp_in-에 각각 I_in_n+, I_in_p+, I_in_n- 및 I_in_p-로서 삽입된다. 전압원(vdd)은 좌측에 제공되고 접지(gnd)는 우측에 제공된다. 수동 인덕터, 커패시터, 레지스터 및 변압기 중 일부 또는 모든 부품의 조합을 포함할 수 있는(임의의 것으로 제한되지 않음) 동조 블록(200)은 I_in_n+, I_in_p+, I_in_n- 및 I_in_p-를 수신하는 기능을 갖고, I_s+ > (I_in_n+) + (I_in_p+) 및 I_s- > (I_in_n-) + (I_in_p-)의 조건일 때 노드 S+ 및 S-에서 출력 전류 I_s+ 및 I_s-로서 이들을 처리한다.
이 실시형태에 있어서, 동조 블록(200)으로부터의 전류(I_s)는 능동 디바이스+(100)의 소스 접속(S)에 제공된다. 디바이스(100+)의 공통 게이트 작용 때문에, 전류(I_s)는 분할되어 그 일부가 출력 전류 I_out_n으로서 dn에 지향되고 다른 부분이 출력 전류 I_out_p로서 dp에 지향된다. 능동 디바이스의 게이트(gn, gp)는 +측과 -측 사이에 가상 접지를 형성하는 바이어스 라인에 결합된다(gn과 gp에는 차동 신호가 인가되지 않는다). 벌크 노드(bn, bp)도 또한 그들 각각의 바이어스 라인에 결합된다.
유사하게, 이 실시형태에 있어서, 동조 블록(200)으로부터의 전류(I_s)는 능동 디바이스(100-)의 소스 접속(S)에 제공된다. 디바이스(100-)의 공통 게이트 작용 때문에, 전류(I_s)는 분할되어 그 일부가 출력 전류 I_out_n으로서 dn에 지향되고 다른 부분이 출력 전류 I_out_p로서 dp에 지향된다. 게이트(gn-)가 게이트(gn+)에 결합되어 가상 접지를 형성하고 이들은 공통 바이어스 전압(vbias_n)을 공유한다. 유사하게, gp-와 gp+가 함께 결합되어 가상 접지를 형성하고 이들은 공통 바이어스 전압(bias_p)을 공유한다. 벌크 노드(bn-, bp-)도 또한 그들 각각의 바이어스 라인에 결합된다.
임의 수의 커패시터 또는 가변 커패시터가 동조 블록(200)의 입력 및 출력의 + 노드와 - 노드 사이에 결합될 수 있다. 또한, 임의 수의 커패시터 또는 가변 커패시터가 능동 디바이스+(100)와 능동 디바이스-(100)의 입력과 출력, 게이트, 벌크 및 소스의 + 노드와 - 노드 사이에 접속될 수 있다. 예를 들면, 교차 커패시터 또는 가변 커패시터가 dn+와 dn- 사이; dp+와 dp- 사이; dn-와 dp+ 사이; dn+와 dp- 사이 또는 이들의 임의 조합에 결합될 수 있다. 또한, 이러한 커패시터 또는 가변 커패시터는 발명에 영향을 주거나 발명을 변경하지 않는 직렬 레지스터 또는 직렬 인덕턴스 또는 병렬 레지스터 또는 병렬 인덕터를 포함할 수 있다.
도 4c는 본 발명에 따른 차동 조합형 공통 게이트 및 공통 소스 증폭기의 실시형태의 블록도이다. 증폭기(400)는 제1 및 제2 능동 디바이스(100)에 결합된 차동 동조 블록(200)을 포함한다. 차동 동조 블록(200)은 4개의 입력(n+, p+, n-, p-)과 6개의 출력(s+, s-, gn+, gn-, gp+, gp-)을 포함한다. 또한, 전압원(vdd)과 접지(gnd)가 공급 노드(dn+, dn-, dp+, dp-)인 임의의 능동 디바이스의 필요한 바이어싱을 위해 제공된다.
입력 신호는 전류 형태이고 노드 n+, p+, n- 및 p-에 각각 I_in_n+, I_in_p+, I_in_n- 및 I_in_p-로서 제공된다. 인덕터, 커패시터, 레지스터 및 변압기 와 같은 수동 디바이스(s) 중 일부 또는 전부의 조합을 포함할 수 있는(임의의 것으로 제한되지 않음) 동조 블록(200)은 I_in_n+, I_in_p+, I_in_n- 및 I_in_p-를 수신하는 기능을 갖고, I_s+ > (I_in_n+) + (I_in_p+) 및 I_s- > (I_in_n-) + (I_in_p-)의 조건일 때 노드 S+ 및 S-에서 각각 출력 전류 I_s+ 및 I_s-로서 이들을 처리한다.
동조 블록(200)의 다른 4개의 출력 노드는 능동 디바이스+(100)와 능동 디바이스-(100)의 포지티브 및 네가티브 n형 및 p형 게이트에 각각 접속되어 차동 공통 게이트-공통 소스 증폭기를 형성한다.
전류(I_s+)는 능동 디바이스+(100)의 소스 접속(S)에 제공된다. 이 디바이스의 공통 게이트 작용 때문에, 전류(I_s+)는 분할되어 그 일부가 출력 전류 I_out_n+로서 dn+에 지향되고 다른 부분이 출력 전류 I_out_p+로서 dp+에 지향된다. 능동 디바이스+(100)의 게이트(gn+, gp+)는 바이어스 라인에 결합된다(gn+와 gp+에는 신호가 인가되지 않는다). 벌크 노드(bn+, bp+)도 또한 그들 각각의 바이어스 라인에 결합된다.
유사하게, 전류(I_s-)는 능동 디바이스-(100)의 소스 접속(S)에 입력된다. 능동 디바이스-(100)의 공통 게이트 작용 때문에, 전류(I_s-)는 분할되어 그 일부가 출력 전류 I_out_n-로서 dn-에 지향되고 다른 부분이 출력 전류 I_out_p-로서 dp-에 지향된다.
임의 수의 커패시터 또는 가변 커패시터가 동조 블록(200)의 입력과 출력, 게이트, 벌크 및 소스의 + 노드와 - 노드 사이에 및 접속될 수 있다. 또한, 임의 수의 커패시터 또는 가변 커패시터가 능동 디바이스+(100)와 능동 디바이스-(100)의 입력 및 출력의 + 노드와 - 노드 사이에 접속될 수 있다. 예를 들면, 교차 커패시터 또는 가변 커패시터가 dn+와 dn- 사이; dp+와 dp- 사이; dn-와 dp+ 사이; dn+와 dp- 사이 및 이들의 임의 조합에 접속될 수 있다. 또한, 이러한 커패시터 또는 가변 커패시터는 발명에 영향을 주거나 발명을 변경하지 않는 직렬 레지스터 또는 직렬 인덕턴스 또는 병렬 레지스터 또는 병렬 인덕터를 포함할 수 있다.
도 5a는 본 발명에 따른 차동 결합형 인덕터 커패시터 탭 동조 블록(500)의 개략도이다. 이것은 도 4a에 도시된 4개의 입력과 2개의 출력 및 vdd와 gnd를 가진 차동 동조 블록(200)의 일 예이다.
도시된 바와 같이, 동조 블록(500)은 커패시터(506a-506d)를 포함한다. 이 동조 블록(500)의 주 기능은 전력이 증가되지 않도록 입력으로부터 출력까지 전압을 감소시키는 대신 전류를 증폭하는 것이다. 결합된 인덕터(502, 504)와 함께 4개의 입력을 사용하는 것이 이 구현예의 핵심적 특징이다.
만일 이 동조 블록(500)이 도 1a 내지 도 4c에 도시된 바와 같은 차동 능동 디바이스(100)에 의해 구동되고 능동 디바이스(100)가 짝수 및 홀수 고조파의 조합을 생성하는 클래스 AB 또는 B, C, D, E, F에서 동작하면, 결합된 인덕터(502, 504)는 중요한 임무를 수행한다. 인덕터(502, 504)는 홀수 고조파 또는 차동 모드를 증대시키고 짝수 고조파를 결합 인수의 강도에 의해 소거한다. 그렇게 함에 있어서, 동조 블록(500)은 목표 중심 주파수에서 홀수 고조파에 대하여 정상적으로 작용하고, 회로가 양측 1차로부터의 짝수 고조파 정보를 2차에 결합하지 않고 짝수 고조파에 대해 더 높은 중심 주파수를 부여할 때 짝수 고조파를 소거한다.
인덕터(502, 504)는 완전하게 결합될 수도 있고 부분적으로 결합될 수도 있다. 또한, 이들은 다른 권수비와 같이 다른 인덕턴스 값을 가질 수 있다. 결합된 인덕턴스는 dn+, dp+ 및 dn-, dp-로부터 전원(vdd) 및 접지로의 인덕턴스 경로 및 라인을 또한 감소시켜서 성능을 향상시킨다.
도 5b는 본 발명에 따른 차동 결합형 변압기 조합형 동조 블록(500')의 개략도이다. p+와 p- 사이에 접속된 510a의 인덕터 집합과 n+와 n- 사이에 접속된 510b의 인덕터 집합은 변압기의 2개의 1차 권선을 형성한다. 2개의 1차 권선(510a, 510b)은 함께 결합될 수도 있고 결합되지 않을 수도 있다. N개의 구획된 인덕터(512a, 512b, 512c, 512d)는 변압기의 2차 권선을 형성한다. 2차 구획들은 모두 서로 동일할 수도 있고 다를 수도 있다. 2차 인덕터는 1차 인덕터(510a 및/또는 510b)에 결합할 수 있다(514a-514n으로 도시됨).
각각의 구획된 인덕터의 양극 노드 및 음극 노드는 각각 함께 접속되어 S+ 및 S- 출력 노드를 형성한다. 각 구획의 인덕터(512a, 512b, 512c, ... 512d)를 통과하는 전류는 1차(510a + 510b)를 통과하는 전류와 동일하기 때문에, S+ 및 S-에서의 총 전류는 Iout = N*(I_in_p + I_in_n)이다.
또한 S+ 및 S- 사이의 전압은 1차 선 n+, n- 및 p+, p- 사이의 전압보다 N배 더 작다. 커패시터는 dn+와 dn- 사이, dp+와 dp- 사이 및 S+와 S- 사이에 결합될 수 있다. 또한, 커패시터는 dn+와 p+ 사이, dn-와 p- 사이, dn+와 dp- 사이 및 dp+와 dn- 사이에 결합될 수 있고, 커패시터는 S+와 dn+ 및 dp+ 사이, S-와 dp- 및 dn- 사이, 및 이들의 임의 조합에 결합될 수 있다. 이러한 커패시터들은 가변 커패시터일 수 있고, 이들은 N개의 병렬 커패시터일 수 있다. 이들은 직렬 레지스터 또는 인덕터 또는 스위치를 가질 수 있다.
도 5c는 본 발명에 따른 차동 결합형 변압기 권수비 동조 블록(500")의 개략도이다. 전압을 감소시키는 대신에 전류를 증폭하는 동조 회로의 다른 하나의 예는 2차의 권수비보다 더 큰 1차의 상이한 권수비를 가진 변압기이다. 다시 말해서, 1차의 인덕턴스(520a, 520b)는 2차의 인덕턴스(522)보다 더 크다. 이것은 새로운 것이 아니다. 그러나 만일 2개의 1차 인덕터(520a, 520b)가 514로 도시된 것처럼 함께 결합되면, 능동 디바이스+(100)와 능동 디바이스-(100)로 구동될 수 있는 것은 본 발명에 고유한 것이다. 중간 탭(vdd, vss)은 이전 스테이지의 능동 디바이스+와 능동 디바이스-를 바이어싱하기 위한 것이다. 회로는 이것을 필요로할 수도 있고 그렇지 않을 수도 있다. 또한, 임의의 회로, 즉 수동 회로 또는 능동 회로가 vdd 및 vss 중간 탭에 결합될 수 있다. 출력 전류 Iout = M*(I_in_p + I_in_n)이고, 여기에서 M은 1차 인덕터와 2차 인덕터의 비율과 관계되고, 이 네트워크에서 수동 회로의 결합 계수 및 Q 손실이다.
커패시터는 dn+와 dn- 사이, dp+와 dp- 사이 및 S+와 S- 사이에 결합될 수 있다. 또한, 커패시터는 dn+와 dp+ 사이, dn-와 dp- 사이, dn+와 dp- 사이 및 dp+와 dn- 사이에 결합될 수 있고, 커패시터는 S+와 dn+ 및 dp+ 사이, S-와 dp- 및 dn- 사이, 및 이들의 임의 조합에 결합될 수 있다. 이러한 커패시터들은 가변 커패시터일 수 있고, 이들은 N개의 병렬 커패시터일 수 있다. 이들은 직렬 레지스터 또는 인덕터 또는 스위치를 가질 수 있다.
도 6a는 본 발명에 따른 구분적 이차 권선 동조 블록을 구비한 차동 결합형 변압기(600)의 개략도이다. 도 6a의 차동 결합형 변압기는 인덕터 및 커패시터의 크기가 적당한 때 S- 및 S+에서의 출력 전류(I_out_+ 또는 I_out_-)가 조합형 I_in_n+ 및 I_in_p+ 또는 I_in_n- 및 I_in_p-보다 더 크게 되는 방식으로 4개의 입력(dn+, dp+ 및 dn-, dp-) 및 6개의 출력(S+, S-; gn+, gn-; gp+, gp-)를 취하는 수동 네트워크의 일 구현예이다. 노드 gn+, gn-, gp+ 및 gp-는 능동 디바이스(100)에서 공통 게이트, 공통 소스 작용을 개시하기 위해 능동 디바이스(100)의 각 게이트에 접속할 것이다.
dp+를 dp-에 접속하는 인덕터 집합은 제1의 1차 인덕터 집합(610a)을 형성하고, dn+를 dn-에 접속하는 인덕터 집합은 제2의 1차 인덕터 집합(610b)을 형성한다. 이러한 1차 인덕터 집합(610a, 610b)은 결합 인수 k를 갖고서 서로 결합될 수 있고, 또한, 도 6a에서 점선 타원으로 나타내고 구획 602a, 602b, 602c, ... 602n으로 표시된 바와 같이 각 구획에 대한 2차 인덕터 집합에 결합될 수 있다. 각 구획 내의 1차 인덕터들이 함께 결합하기 때문에, 동조 블록(600)은 신호의 홀수 고조파와 짝수 고조파를 구별할 수 있고, 그러므로 각 경우에 다르게 작용한다. 홀수 고조파 모드에서, 노드 dn+ 및 dp+를 통과하는 전류의 방향은 동일 방향이고, 따라서 전류는 2차 인덕터에 결합된다. 또한, 이전 스테이지의 구동하는 능동 또는 수동은 변압기 작용에 따라서 조합형 1차 및 2차의 완전한 인덕턴스를 나타낸다. 짝수 고조파 모드에서, 노드 dn+ 및 dp+에서의 전류의 방향은 서로 반대이다. 그러므로 전류는 2차 인덕터에 결합하지 않을 것이다. 또한, dn+, dn- 및 dp+, dp- 사이에서 나타나는 인덕턴스는 짝수 고조파 모드에서보다 더 낮다.
도 6b는 본 발명에 따른 커패시턴스 동조 블록(600')을 구비한 결합형 변압기의 개략도이다. 동조 블록(600)은 4개의 입력(dn+, dp+ 및 dn-, dp-) 및 6개의 출력(S+, S-; gn+, gn-; gp+, gp-)을 포함한 수동 네트워크의 일 구현예이다. 수동 네트워크는 인덕터 및 커패시터의 크기가 적당한 때 S- 및 S+에서의 출력 전류(I_out_+ 또는 I_out_-)가 조합형 I_in_n+ 및 I_in_p+ 또는 I_in_n- 및 I_in_p-보다 더 크게 되는 방식으로 설계된다. 노드 gn+, gn-, gp+ 및 gp-는 능동 디바이스(100)에서 공통 게이트, 공통 소스 작용을 개시하기 위해 능동 디바이스(100)의 각 게이트에 접속할 것이다.
인덕터(610a)는 p+를 p-에 접속하는 1차 인덕터이다. 인덕터(610b)는 n+를 n-에 접속하는 역시 1차 인덕터이다. 이러한 1차 인덕터(610a, 610b)는 결합 인수 k를 갖고서 서로 결합될 수 있고, 그래서 회로는 신호의 홀수 고조파와 짝수 고조파를 구별하고 각 경우에 대하여 다르게 작용한다. 홀수 고조파 모드에서, 노드 dn+ 및 dp+를 통과하는 전류의 방향은 동일 방향이고 2차 인덕터(616, 620)에 추가되며, 따라서 624a와 624b의 결합을 통해 610a와 610b의 완전한 인덕턴스를 나타낸다. 동조 블록(600')은 커패시터(622a-622d), 커패시터(614) 및 커패시터(618)를 포함한다. 짝수 고조파 모드에서의 신호의 경우, 노드 dn+ 및 dp+에서의 전류의 방향은 서로 반대이다. 그러므로 전류는 2차 인덕터(616, 620)에 결합하지 않을 것이다. 또한, dn+, dn- 및 dp+, dp- 사이에서 나타나는 인덕턴스는 홀수 고조파 모드보다 더 낮다.
도 7a는 본 발명에 따른 공통 게이트 전력 증폭기(700)를 보인 도이다. 증폭기(700)는 능동 디바이스(100)들 사이에서 하나 걸러 직렬 접속되는 복수의 공통 게이트 동조 블록(200)을 포함한다. 최종의 능동 디바이스는 그 다음에 부하(300)에 의해 종결된다.
도 7b는 본 발명에 따른 조합형 공통 게이트 및 공통 소스 전력 증폭기(700')를 보인 도이다. 증폭기(700')는 능동 디바이스(100)들 사이에서 하나 걸러 직렬 접속되는 복수의 공통 게이트 및 공통 소스 게이트 동조 블록(200')을 포함한다. 최종의 능동 디바이스(100)는 그 다음에 부하(300)에 의해 종결된다.
도 7c는 본 발명에 따른 공통 게이트 또는 공통 게이트, 공통 소스 또는 짝수 공통 소스의 혼합 및 정합이 구현될 수 있는 것을 제안한다.
도 8은 본 발명에 따른 전력 증폭기(800)의 블록도이다. 증폭기(800)는 동조 블록(200)에 입력 신호를 전달하는 한 쌍의 트랜지스터(802a, 802b)를 포함한다. 동조 블록(200)은 6개의 출력(gn-, gn+, gp-, gp+, S+, S-)을 제공한다. 이 신호들은 능동 디바이스(100)에 입력되고, 능동 디바이스(100)는 부하(300)에 출력 신호(dn+, dp+, dp-, dn-)를 제공한다. 이것은 본 발명의 공통 게이트 또는 공통 게이트 공통 소스 증폭기가 이 출원에서 소개하는 유사한 증폭기에 의해 구동될 필요가 없다는 것을 의미한다. n형 또는 p형 또는 캐스케이드가 있거나 없는 n-p형인 임의의 전통적인 공통 소스 또는 공통 게이트 트랜지스터가 이것을 또한 구동할 수 있다. 그러나 성능이 최적화되지 않는다.
도 9는 본 발명에 따른, 도 8에 도시된 부하의 제1 실시형태의 개략도이다. 도 9는 노드 dn+, dn- 및 dp+, dp-에 제공된 신호의 홀수 고조파와 짝수 고조파를 구별할 수 있는 전력 증폭기에 대한 출력 정합 회로(900)의 일 예이다. 인덕터(520a, 520b)는 1차 인덕터이다. 이들은 함께 결합된다. 인덕터(522)는 520a 및 520b 둘 다에 결합된 2차 인덕터이다. 2차 인덕터는 부하(550)에 결합된다. 일 실시형태에 있어서, 부하(550)는 예를 들면 안테나 또는 SAW 필터일 수 있다. 2차 인덕터(522)의 음극 측은 접지될 수 있고, 이것은 차동 입력을 단일 단부 출력으로 변환할 것이다. 1차 인덕터(520a, 520b)에 대한 2차 인덕터(522)의 다른 권수비는 다른 정합 구성을 야기할 수 있다.
핵심적인 특징은 2개의 1차 인덕터(520a, 520b)가 함께 결합된다는 점이다. 결합(524)에 의해, 노드 n+로부터 n-까지 및 p+로부터 p-까지 나타나는 인덕턴스는 입력 신호의 홀수 모드와 짝수 모드에 대하여 다르다. 만일 출력 정합 회로가 능동 디바이스+ 및 능동 디바이스-에 의해 구동되면, 짝수 모드에서 2개의 1차 인덕터(520a, 520b) 사이의 전류 방향은 반대이다. 홀수 모드에서, 2개의 1차 인덕터(520a, 520b) 사이의 전류 방향은 정상 동작의 경우 동일하다. 이것은 성능을 크게 향상시킨다.
중간 탭 vdd와 vss는 이전 스테이지의 능동 디바이스에 적당한 바이어스를 제공하기 위한 것이다. 커패시터는 정합 변압기를 동조시키기 위해 dn+와 dn- 사이, dp+와 dp- 사이 및 S+와 S- 사이에 결합될 수 있다. 또한, 커패시터는 dn+와 dp+ 사이, dn-와 dp- 사이, dn+와 dp- 사이 및 p+와 n- 사이에 결합될 수 있고, 커패시터는 S+와 dn+ 및 dp+ 사이, S-와 dp- 및 dn- 사이, 및 이들의 임의 조합에 결합될 수 있다. 이러한 커패시터들은 가변 커패시터일 수 있고, 이들은 N개의 병렬 커패시터일 수 있다. 이들은 직렬 레지스터 또는 인덕터 또는 스위치를 가질 수 있다.
도 10a는 본 발명에 따른, 도 8에 도시된 부하의 제2 실시형태의 개략도이다. 이것은 컴바이너 네트워크(1000)라고 부르는 출력 정합 네트워크의 다른 예이다. 만일 이 네트워크(1000)가 N개의 차동 능동 디바이스+(100) 및 능동 디바이스-(100)에 의해 구동되면, 1차의 dn1+, dn1- 측을 통해 흐르는 전류의 방향은 홀수 고조파의 경우에 dp1+, dp1- 측을 통해 흐르는 전류와 동일 방향이고, 그러므로 정상 동작시에, 관련 결합 인수 및 손실을 고려해서, 1차(1020a)의 dn1 및 dp1의 입력 전류가 결합(1010a-1010n)을 통해 추가되고 결합(1010a-1010b)을 통해 2차(1022a-1022n)에 결합한다. 그러나 만일 이 네트워크가 차동 능동 디바이스+(100) 및 능동 디바이스-(100)에 의해 구동되면, 1차의 dn+, dn- 측을 통해 흐르는 전류의 방향은 1차의 p+, p- 측을 통해 흐르는 전류와 반대 방향이고, 그러므로 결합 인수 및 손실에 따라서 소거 효과가 있을 뿐만 아니라 노드 dn1+, dn1- 및 dp1+, dp1- 사이에서 나타나는 인덕턴스를 감소시킨다. 신호의 짝수 고조파 대 홀수 고조파의 이러한 구별은 본 발명의 핵심 특징이다. 짝수 및 홀수 고조파 신호에 대한 회로의 응답도 또한 각각의 서브섹션에 대하여 참이다. 이 동작은 특히 메모리 효과 및 신호 대역폭에 관한 문제에 대하여 성능을 크게 향상시킬 것이다. 2차(1022a-1022n)는 부하의 일측을 접지 또는 차동에 접속함으로써 단일 단부화될 수 있다.
커패시터는 노드 dn1+와 dn1- 사이, dp1+와 dp1- 사이, dn1+와 dp1+ 사이, dn1-와 dp1- 사이, dn1+와 dp1- 사이, dp1+와 dn1- 사이, 및 유사하게 제2 섹션 및 N 섹션에 추가될 수 있다. 또한, 커패시터는 출력+ 및 출력-에 접속될 수 있다. 커패시터는 또한 가변형일 수 있다. 커패시터는 직렬 저항 등을 가질 수 있다. 컴바이너의 각 서브섹션은 독립적으로 단락되거나 임의의 수단에 의해 디스에이블될 수 있고, 이것은 드라이버에 의해 나타나는 부하 선을 변경할 수 있다. 이것은 각 전력 모드에 대한 전력 증폭기의 부하 특성을 변경하기 위해 행하여질 것이다. 각 섹션의 인덕터 값은 동일하거나 다를 수 있다. 변환은 온칩 또는 오프칩으로 구현될 수 있다.
도 10b는 본 발명에 따른, 도 8에 도시된 부하의 제3 실시형태의 개략도이다. 이것은 출력 정합 네트워크(1000')의 다른 예이다. 부하는 함께 결합된 2개의 1차 인덕터를 갖는 것, 및 등전위 입력 노드를 함께 접속함으로써 서브섹션들 간의 임의의 공통 모드 차를 고르게 하는 것과 관련된다.
dn1+, dn2+, ...dnn+를 함께 접속하여 dn+를 형성하고, dn1-, dn2-, ...dnn-를 함께 접속하여 dn-를 형성하며, dp1+, dp2+, ...dpn+를 함께 접속하여 dp+를 형성하고, dp1-, dp2-, ...dpn-를 함께 접속하여 dp-를 형성한다.
이 구성은 입력의 수를 감소시키면서 성능을 증대시킨다. 만일 이 네트워크워크가 차동 능동 디바이스+(100) 및 능동 디바이스-(100)에 의해 구동되면, 1차의 dn+, dn- 측을 통해 흐르는 전류의 방향은 홀수 고조파의 경우에 dp+, dp- 측을 통해 흐르는 전류와 동일 방향이고, 그러므로 정상 동작시에, 관련 결합 인수 및 손실을 고려해서, 1차의 dn 및 dp의 입력 전류가 추가되고 2차에 결합한다. 그러나 만일 이 네트워크가 차동 능동 디바이스+(100) 및 능동 디바이스-(100)에 의해 구동되면, 1차의 dn+, dn- 측을 통해 흐르는 전류의 방향은 1차의 p+, p- 측을 통해 흐르는 전류와 반대 방향이고, 그러므로 결합 인수 및 손실에 따라서 소거 효과가 있을 뿐만 아니라 노드 dn+, dn- 및 dp+, dp- 사이에서 나타나는 인덕턴스를 감소시킨다. 신호의 짝수 고조파 대 홀수 고조파의 이러한 구별은 본 발명의 핵심 특징이다. 이 동작은 특히 메모리 효과 및 신호 대역폭에 관한 문제에 대하여 성능을 크게 향상시킬 것이다.
2차는 부하의 일측을 접지 또는 차동에 접속함으로써 단일 단부화될 수 있다. 커패시터는 노드 dn+와 dn- 사이, dp+와 dp- 사이, dn+와 dp+ 사이, dn-와 dp- 사이, dn+와 dp- 사이, dp+와 dn- 사이, 출력+와 출력- 사이 및 이들의 임의 조합에 추가될 수 있다. 커패시터는 가변형일 수 있다. 커패시터는 직렬 저항 등을 가질 수 있다. 컴바이너의 각 서브섹션은 독립적으로 단락되거나 임의의 수단에 의해 디스에이블될 수 있고, 이것은 드라이버에 의해 나타나는 부하 선을 변경할 수 있다. 이것은 각 전력 모드에 대한 전력 증폭기의 부하 특성을 변경하기 위해 행하여질 것이다. 각 섹션의 인덕터 값은 동일하거나 다를 수 있다. 변환은 온칩 또는 오프칩으로 구현될 수 있다.
비록 본 발명을 도시된 실시형태에 따라 설명하였지만, 당업자라면 실시형태에 대하여 각종 변형이 이루어질 수 있고 그러한 변형은 본 발명의 정신 및 범위에 속한다는 것을 쉽게 인식할 것이다. 따라서, 많은 수정이 본 발명의 정신 및 범위로부터 벗어나지 않고 당업자에 의해 이루어질 수 있다.

Claims (6)

  1. 능동 디바이스에 있어서,
    드레인, 게이트, 벌크 및 소스를 가진 n형 트랜지스터;
    드레인, 게이트, 벌크 및 소스를 가진 p형 트랜지스터 ― 공통 소스를 형성하도록 상기 n형 트랜지스터의 소스는 상기 p형 트랜지스터의 소스와 직접 결합됨 ― ;
    상기 n형 트랜지스터의 게이트와 상기 p형 트랜지스터의 게이트 사이에 결합된 제1 커패시터;
    상기 n형 트랜지스터의 드레인과 상기 p형 트랜지스터의 드레인 사이에 결합된 제2 커패시터; 및
    상기 n형 트랜지스터의 벌크와 상기 p형 트랜지스터의 벌크 사이에 결합된 제3 커패시터
    를 포함하며,
    상기 능동 디바이스는 소정의 항복 전압을 갖고, 메모리가 없으며, 짝수 고조파 신호(even harmonic signal)를 포획하는(trap) 것인, 능동 디바이스.
  2. 제1항에 있어서,
    공통 게이트 증폭기를 형성하도록 상기 공통 소스에 결합된 동조 블록(tuning block)을 포함하는 것인, 능동 디바이스.
  3. 제2항에 있어서,
    상기 제1, 제2 및 제3 커패시터 각각은, 가변 커패시터, 레지스터와 직렬 결합된 커패시터, 레지스터와 병렬 결합된 커패시터, 인덕터와 직렬 결합된 커패시터, 인덕터와 병렬 결합된 커패시터 중 임의의 것을 포함하는 것인, 능동 디바이스.
  4. 제1항에 있어서,
    공통 소스/공통 게이트 증폭기를 형성하도록 상기 n형 트랜지스터 및 상기 p형 트랜지스터의 공통 소스 및 게이트에 결합된 동조 블록을 포함하는 것인, 능동 디바이스.
  5. 제4항에 있어서,
    상기 제1, 제2 및 제3 커패시터 각각은, 가변 커패시터, 레지스터와 직렬 결합된 커패시터, 레지스터와 병렬 결합된 커패시터, 인덕터와 직렬 결합된 커패시터, 인덕터와 병렬 결합된 커패시터 중 임의의 것을 포함하는 것인, 능동 디바이스.
  6. 제1항에 있어서,
    인덕터, 커패시터, 레지스터, 및 변압기의 임의의 조합을 포함하는 동조 블록을 포함하며, 상기 동조 블록은 2개의 입력과 1개의 출력을 포함하는 것인, 능동 디바이스.
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