KR100295044B1 - 차동지연회로를사용하는전압제어발진기 - Google Patents

차동지연회로를사용하는전압제어발진기 Download PDF

Info

Publication number
KR100295044B1
KR100295044B1 KR1019980023489A KR19980023489A KR100295044B1 KR 100295044 B1 KR100295044 B1 KR 100295044B1 KR 1019980023489 A KR1019980023489 A KR 1019980023489A KR 19980023489 A KR19980023489 A KR 19980023489A KR 100295044 B1 KR100295044 B1 KR 100295044B1
Authority
KR
South Korea
Prior art keywords
differential
transistor
signal
output
output node
Prior art date
Application number
KR1019980023489A
Other languages
English (en)
Other versions
KR20000002641A (ko
Inventor
안병권
한병훈
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980023489A priority Critical patent/KR100295044B1/ko
Priority to US09/274,401 priority patent/US6100769A/en
Publication of KR20000002641A publication Critical patent/KR20000002641A/ko
Application granted granted Critical
Publication of KR100295044B1 publication Critical patent/KR100295044B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0231—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells

Landscapes

  • Pulse Circuits (AREA)

Abstract

동작 가능 주파수를 높고 다이나믹 레인지가 넓으며, 스위칭 레벨 전후에서 각 출력신호들이 선형적으로 변화하는 차동 지연 회로형 링 발진기를 제공한다.
본 발명의 전압제어 발진기는 복수의 차동 지연 회로, 차동증폭기 및 비교기를 포함한다. 상기 복수의 차동 지연 회로는 각각이 제1 차동입력 신호 및 제2 차동입력 신호를 받아들이고 소정의 제어 신호에 응답해서 소정시간 지연하여 제1 차동출력 신호 및 제2 차동출력 신호를 발생하며, 링 형태로 연결되어 있다. 차동증폭기는 상기 차동 지연 회로 중 어느 한 회로의 상기 제1 및 제2 차동출력 신호를 받아들이고 증폭하여 제1 차동증폭 신호 및 제2 차동증폭 신호를 발생한다. 비교기는 제1 차동증폭 신호 및 제2 차동증폭 신호를 받아들이고, 상기 제1 및 제2 차동증폭 신호를 비교하여 비교 결과에 따라 발진 신호를 발생한다.

Description

차동 지연 회로를 사용하는 전압제어 발진기{Voltage controlled oscillator employing differential delay cells}
본 발명은 위상고정루프에 사용되는 전압제어 발진기에 관한 것으로서, 보다 상세하게는 링 발진기형 전압제어 발진기에 관한 것이다.
전압제어 발진기(voltage controlled oscillator; 이하, VCO라 함)는 통상 위상고정루프(phase locked loop; 이하 'PLL'라 한다.)에서 입력되는 전압에 따라 그 발진주파수가 가변하는 발진 장치이다. 이러한 전압제어 발진기로는 보통 RC 멀티바이브레이터나 링 발진기(Ring Oscillator)가 사용된다. 이중 링 발진기는 복수의 인버터 또는 차동 지연 셀들을 링 형태로 연결하여 각 인버터 내에서의 지연시간을 이용하여 발진을 행하게 된다.
일반적으로 VCO의 발진 신호에는 내외부의 잡음으로 인한 지터가 포함된다. 상기 내부의 잡음원으로는 VCO 회로를 구성하는 능동소자 및 수동소자의 열잡음(Thermal Noise)과 숏 잡음(Shot Noise)가 있다. 외부 잡음은 주로 전원으로부터 유입되는데, 링 발진기의 경우 이러한 외부 잡음은 차동형 지연 회로(Differential Type Delay Cell)를 사용하여 잡음 지수(Power Supply Ripple Rejection Ratio)를 좋게 함으로써 감소시킬 수 있다.
차동 지연 회로를 사용하는 종래의 VCO의 일 예가 도 1에 도시되어 있다. 도 1에 있어서, VCO는 복수의 차동 지연 셀들(1, 2, 3)과 비교기(5)를 포함한다. 각각의 차동 지연 셀들(1, 2, 3)은 입력되는 차동입력을 지연시키고 지연된 신호를 출력한다. 비교기(5)는 차동 지연 셀(3)의 차동출력 신호를 비교하여 논리 레벨을 결정한다. 이에 따라 VCO는 주기적으로 논리 레벨이 반전되는 펄스 신호를 발진시킬 수 있게 된다.
도 2는 도 1의 차동 지연 셀을 구체적으로 보여준다. 제1 차동입력 신호(VIP)가 '하이(high)' 레벨을 가지고 제2 차동입력 신호(VIN)가 '로우(low)' 레벨을 가지는 경우, 트랜지스터(MP1)는 턴-오프되고 트랜지스터(MP2)는 턴-온된다. 이에 따라 양의 출력(VOP)은 '하이' 레벨을 가지고 음의 출력(VON)은 '로우' 레벨을 가지게 된다. 이때 입력 신호들(VIP, VIN)과 출력 신호들(VOP, VON) 사이에는 약간의 지연시간이 있게 된다. 마찬가지로, 제1 차동입력 신호(VIP)가 '로우' 레벨을 가지고 제2 차동입력 신호(VIN)가 '하이' 레벨을 가지는 경우에는, 양의 출력(VOP)은 '로우' 레벨을 가지고 음의 출력(VON)은 '하이' 레벨을 가지게 되며, 입출력 신호들 사이에는 지연시간이 있게 된다. 한편, 가변저항들(R1, R2)은 제어 전압(VR)에 의해 그 저항치가 가변되어, 전류원(ISource)에 의해 공급되는 전류가 가변하는 경우에도 저항치가 일정하게 유지된다.
상기와 같은 차동 지연 셀에 있어서, 셀에 의한 전달 지연시간(Propagation Delay)은 다음 수학식 1에 의해 개략적으로 표시된다.
여기에서, Vpp는 차동입력 전압의 피크간(Peak-to-peak) 레벨이고, CL은 부하 캐패시턴스로서 차동 지연 셀의 출력단에서의 총 기생용량이며, ISource는 전류원에 의해 공급되는 전류의 크기이다.
수학식 1에서 볼 수 있는 바와 같이, 전달 지연시간은 차동입력 전압의 피크간 레벨에 비례하고 전류(ISource)에 반비례한다. 따라서, VCO의 동작 가능 주파수를 높여서 다이나믹 레인지를 넓게 하기 위해서는, 차동입력 전압의 피크간 레벨(Vpp)을 작게 하거나 전류(ISource)의 크기를 크게 함으로써 전달 지연시간을 단축시키는 것이 바람직하다. 그런데, 차동입력 전압의 피크간 레벨(Vpp)을 일정 수준 이하로 작게 할 경우에는, 비교기(5)가 지연 셀들의 출력에 응답하지 못하는 문제점이 있다. 따라서, 비교기(5)의 동작에 영향을 주지 않으면서 차동입력 전압의 피크간 레벨(Vpp)을 작게 할 수 있는 방안이 요망된다.
한편, 도 2의 지연 셀 회로에 있어서, 가변저항(R1, R2)은 다이오드 결선된 트랜지스터들로 구성된다. 그런데, 이러한 트랜지스터들이 활성화되어 전류가 흐르기 시작한 후 완전히 턴온될 때까지는, 트랜지스터들이 비선형적으로 동작하게 된다. 이에 따라 도 3에 도시된 바와 같이, 도 2의 지연 셀의 입출력 특성에는 왜곡이 발생한다. 즉, 바람직하기로는 스위칭 레벨 전후에서 각 출력신호들이 선형적으로 변화하고 차동입력이 '하이' 레벨일 때와 '로우' 레벨일 때의 차동출력 레벨이 동일하여야만 하는데, 도 2의 지연 셀에 있어서는 스위칭 레벨 전후에서 각 출력신호들이 비선형적으로 변화하고 차동입력이 '하이'일 때보다 '로우'일 때 차동 출력이 작게 된다. 이러한 비선형성은 VCO의 동작을 불안정하게 할 수 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 동작 가능 주파수가 높고 다이나믹 레인지가 넓으며, 스위칭 레벨 전후에서 각 출력신호들이 선형적으로 변화하는 차동 지연 회로형 링 발진기를 제공하는 것을 그 기술적 과제로 한다.
도 1은 차동 지연 회로를 사용하는 종래의 전압제어 발진기의 블록도.
도 2는 도 1의 차동 지연 회로의 회로도.
도 3은 도 2의 차동 지연 회로의 입출력 특성을 보여주는 그래프.
도 4는 본 발명에 의한 전압제어 발진기의 블록도.
도 5는 도 4의 차동 지연 회로의 개략적 회로도.
도 6은 도 5의 차동 지연 회로의 상세 회로도.
도 7은 도 4의 증폭기의 상세 회로도.
도 8은 도 5의 차동 지연 회로의 각 트랜지스터를 흐르는 전류를 보여주는 그래프.
도 9는 도 4의 차동 지연 회로의 입출력 특성을 보여주는 그래프.
상기 기술적 과제를 달성하기 위한 본 발명의 전압제어 발진기는 복수의 차동 지연 회로, 차동증폭기 및 비교기를 포함한다. 상기 복수의 차동 지연 회로는 각각이 제1 차동입력 신호 및 제2 차동입력 신호를 받아들이고 소정의 제어 신호에 응답해서 소정시간 지연하여 제1 차동출력 신호 및 제2 차동출력 신호를 발생하며, 링 형태로 연결되어 있다. 차동증폭기는 상기 차동 지연 회로 중 어느 한 회로의 상기 제1 및 제2 차동출력 신호를 받아들이고 증폭하여 제1 차동증폭 신호 및 제2 차동증폭 신호를 발생한다. 비교기는 제1 차동증폭 신호 및 제2 차동증폭 신호를 받아들이고, 상기 제1 및 제2 차동증폭 신호를 비교하여 비교 결과에 따라 발진 신호를 발생한다.
복수의 차동 지연 회로 각각에 있어서, 전류원은 상기 소정의 제어 신호에 따라 크기가 가변하는 전류를 발생하여 지연 회로에 공급한다. 제1 트랜지스터는 소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 제1 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제1 차동입력 신호를 받아들인다. 제2 트랜지스터는 소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 상기 제1 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제2 차동입력 신호를 받아들인다. 제3 트랜지스터는 소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 제2 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제1 차동입력 신호를 받아들인다. 제4 트랜지스터는 소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 상기제2 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제2 차동입력 신호를 받아들인다. 제1 및 제2 능동부하는 일 단자가 각각 상기 제1 및 제2 출력 노드에 연결되어 있고 타 단자는 접지되어 있다. 이처럼 각 출력 노드들에 상보적인 입력을 게이트로 받아들이는 트랜지스터 쌍들이 사용되기 때문에, 입력 신호에 대한 출력 신호의 선형성이 높아지고, 차동입력이 '하이' 레벨 일 때와 '로우' 레벨일 때 출력 신호가 대칭적인 크기를 가지게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 4는 본 발명에 의한 전압제어 발진기의 블록도이다.
전압제어 발진기(VCO)는 복수의 차동 지연 셀들(11, 12, 13), 증폭기(16) 및 비교기(18)를 포함한다. 각각의 차동 지연 셀(11, 12, 13)은 차동입력 신호 및 제어신호를 받아들이고, 상기 제어 신호에 따라 상기 차동입력을 소정시간 지연시키고 지연된 차동출력 신호를 출력한다. 증폭기(16)는 차동 지연 셀(13)의 차동출력 신호를 받아들이고 증폭하여 제1 차동증폭 신호 및 제2 차동증폭 신호를 발생하여 출력한다. 비교기(18)는 증폭기(16)로부터의 제1 차동증폭 신호 및 제2 차동증폭 신호를 받아들이고, 상기 제1 및 제2 차동증폭 신호를 비교하여 비교 결과에 따라 발진 신호를 발생한다.
도 5는 도 4의 각 차동 지연 셀(11, 12, 13)을 구체적으로 보여준다. 트랜지스터(MP3)는 소스가 상기 전류원(15)의 출력 단자(19)에 연결되어 있고 드레인이 저항(R3)을 통해 접지(VSS)되어 있으며, 게이트를 통해 제1 차동입력 신호(Vip)를받아들인다. 트랜지스터(MP4)는 소스가 상기 전류원(15)의 출력 단자(19)에 연결되어 있고 드레인이 저항 R4를 통하여 접지되어 있으며 게이트를 통해 제1 차동입력 신호(Vip)를 받아들인다. 트랜지스터(MP5)는 소스가 상기 전류원(15)의 출력 단자(19)에 연결되어 있고 드레인이 저항 R3을 통해 접지되어 있으며, 게이트를 통해 제2 차동입력 신호(Vin)를 받아들인다. 트랜지스터(MP6)는 소스가 상기 전류원(15)의 출력 단자(19)에 연결되어 있고 드레인이 저항 R4를 통하여 접지되어 있으며, 게이트를 통해 제2 차동입력 신호(Vin)를 받아들인다. 저항들(R3, R4)은 제어 전압(VR)에 의해 저항치가 가변하는 가변저항이다.
본 발명의 바람직한 실시예에 있어서, 트랜지스터들(MP3, MP6)의 외관비(W/L Ratio)는 각각 동일하며, 또한 트랜지스터들(MP4, MP5)의 외관비(W/L)도 동일하다. 특히, 트랜지스터들(MP3, MP6)의 외관비는 트랜지스터들(MP4, MP5)의 외관비의 4배 내지 5배가 되는 것이 바람직하다. 그렇지만, 트랜지스터들의 외관비가 반드시 이에 한정되지는 않으며, 본 발명의 다른 실시예에서는 다른 비율을 가질 수 있다.
도 6은 도 4 및 도 5의 차동 지연 셀(11, 12, 13)을 보다 상세하게 보여준다. 전류원은 소스가 전원 레벨(VDD)에 연결되어 있고, 드레인이 트랜지스터들(MP3, MP4, MP5 및 MP6)의 소스에 공통 연결된 트랜지스터(MP7)에 의해 구성된다. 트랜지스터(MP7)의 게이트에는 제어 신호(VCTL)가 입력된다. 이에 따라, 트랜지스터(MP7)에 의해 공급되는 전류(ISource)는 제어 신호(VCTL)에 의해 가변된다. 제어 신호(VCTL)는 PLL의 위상검출기(미도시됨)에서 검출된 위상차 검출 신호가저역통과필터링(low pass filtering)된 신호이다.
저항(R3)은 NMOS 트랜지스터들(MN1, MN2)을 포함한다. 트랜지스터(MN1)의 드레인은 노드(20)에 연결되어 있고, 소스는 접지되어 있으며, 게이트로 제어 전압(VR)을 받아들인다. 트랜지스터(MN2)는 드레인과 게이트가 서로 연결되어 다이오드 결선되어 노드(20)에 연결되어 있으며, 소스는 접지되어 있다. 따라서, 제어 전압(VR)에 따라 저항(R3)은 가변하는데, 제어 전압(VR)은 전류원으로부터 전류(ISource)의 크기가 가변할 때 전류 레벨을 일정하게 유지할 수 있도록 외부의 회로로부터 입력된다. 한편, 저항(R4)은 NMOS 트랜지스터들(MN3, MN4)을 포함한다. 트랜지스터(MN4)의 드레인은 노드(22)에 연결되어 있고, 소스는 접지되어 있으며, 게이트로 제어 전압(VR)을 받아들인다. 트랜지스터(MN3)는 드레인과 게이트가 서로 연결되어 다이오드 결선되어 노드(22)에 연결되어 있으며, 소스는 접지되어 있다. 따라서, 제어 전압(VR)에 따라 저항(R4)은 가변한다.
이하, 도 5의 차동 지연 셀(11, 12, 13)의 동작을 도 8 및 도 9를 참조하여 설명한다. 도 8은 도 5의 차동 지연 셀(11, 12, 13)의 각 트랜지스터를 흐르는 전류를 보여주는 그래프이고, 도 9는 도 5의 차동 지연 셀(11, 12, 13)의 입출력 특성을 보여주는 그래프이다.
제1 차동입력 신호(Vip)가 '하이' 레벨을 가지고 제2 차동입력 신호(Vin)가 '로우' 레벨을 가져서 차동 지연 셀(11, 12, 13)의 차동 입력전압이 낮은 값을 가지는 경우를 생각해보자. 이때 트랜지스터들(MP3, MP4)은 턴-오프(turn- off)되고 트랜지스터들(MP5, MP6)은 턴-온(turn-on)된다. 따라서 도 8에서 볼 수 있는 바와같이 트랜지스터들(MP3, MP4)에는 적은 전류만이 흐르고 트랜지스터들(MP5, MP6)에는 큰 전류가 흐르게 된다. 여기에서 트랜지스터들의 외관비(W/L) 차이로 인해, 트랜지스터(MP3)를 흐르는 전류는 트랜지스터(MP4)를 흐르는 전류의 4배 내지 5 배가 되도록 트랜지스터(MP6)를 흐르는 전류는 트랜지스터(MP5)를 흐르는 전류의 4배 내지 5배가 되도록 설정된다고 가정한다.
이와 반대로 제1 차동입력 신호(Vip)가 '로우' 레벨을 가지고 제2 차동입력 신호(Vin)가 '하이' 레벨을 가져서 차동 지연 셀(11, 12, 13)의 차동 입력전압이 높은 값을 가지는 경우를 생각해보자. 이때 트랜지스터들(MP3, MP4)은 턴-온되고 트랜지스터들(MP5, MP6)은 턴-오프된다. 따라서 도 8에서 볼 수 있는 바와 같이 트랜지스터들(MP3, MP4)에는 큰 전류가 흐르고 트랜지스터들(MP5, MP6)에는 적은 전류만이 흐르게 된다.
트랜지스터들(MP3, MP5)을 흐르는 전류는 합해져 저항(R3)을 흐르게 되고, 트랜지스터들(MP4, MP6)을 흐르는 전류는 합해져 저항(R4)을 흐르게 된다. 저항(R3)을 흐르는 전류 즉 I(MP3)+I(MP5)와, 저항(R4)을 흐르는 전류 즉 I(MP4)+I(MP6)가 도 8에 굵은 실선으로 표시되어 있다. 도시된 바와 같이, 저항들(R3, R4)을 흐르는 전류는 차동입력 전압 변화에 대해 대칭적인 크기를 가지게 된다. 차동출력 신호들(VOP, VON)은 각각 저항들(R4, R3)에서의 전압 강하와 같으므로, 도 9에 도시된 바와 같이 차동출력 신호들(VOP, VON)도 차동입력 전압 변화에 대해 대칭적인 형태를 가지게 된다. 아울러 차동입력 전압이 변화하는 동안 차동출력 전압의 선형성이 종래에 비해 높아지는 것을 볼 수 있다.
즉, 본 발명에 의한 전압제어 발진기에 있어서는 각 차동 지연 셀 내에서 소스-결합된(Source-Coupled) 트랜지스터 쌍들이 사용됨으로 말미암아, 차동 지연 셀의 입력에 대한 출력의 선형성이 높아지게 된다.
도 7은 도 4의 증폭기(16)의 상세 회로도이다.
본 발명에 있어서, 증폭기(16)는 차동 지연 셀들(11, 12, 13)과 유사한 구조를 가진다. 즉, 전류원(MP8)은 제어신호(VCTL)에 따라 크기가 가변하는 전류를 공급해준다. 트랜지스터(MP9)는 소스가 상기 전류원(MP8)의 출력 단자(25)에 연결되어 있고 드레인이 노드(24)에 연결되어 있으며, 게이트를 통해 차동 지연 셀(13)로부터의 차동출력 신호(Von)를 받아들인다. 트랜지스터(MP10)는 소스가 상기 전류원(MP8)의 출력 단자(25)에 연결되어 있고 드레인이 노드(26)에 연결되어 있으며, 게이트를 통해 차동 지연 셀(13)로부터의 차동출력 신호(Von)를 받아들인다. 트랜지스터(MP11)는 소스가 상기 전류원(MP8)의 출력 단자(25)에 연결되어 있고 드레인이 노드(24)에 연결되어 있으며, 게이트를 통해 차동 지연 셀(13)로부터의 차동출력 신호(Vop)를 받아들인다. 트랜지스터(MP12)는 소스가 상기 전류원의 출력 단자(25)에 연결되어 있고 드레인이 노드(26)에 연결되어 있으며, 게이트를 통해 차동 지연 셀(13)로부터의 차동출력 신호(Vop)를 받아들인다.
트랜지스터(MN5)는 드레인과 게이트가 서로 연결되어 다이오드 결선되어 노드(24)에 연결되어 있으며, 소스는 접지되어 있다. 트랜지스터(MN6)의 드레인은 노드(24)에 연결되어 있고, 소스는 접지되어 있으며, 게이트로 노드(26)의 전압을받아들인다. 트랜지스터(MN7)의 드레인은 노드(26)에 연결되어 있고, 소스는 접지되어 있으며, 게이트로 노드(24)의 전압을 받아들인다. 트랜지스터(MN8)는 드레인과 게이트가 서로 연결되어 다이오드 결선되어 노드(26)에 연결되어 있으며, 소스는 접지되어 있다. 이러한 구성을 가지는 증폭기(16)는 차동 지연 셀(13)의 출력 신호를 증폭시켜 증폭된 신호들(VAON, VAOP)을 비교기(18)로 출력한다.
상술한 바와 같이, 본 발명에 따르면, 각 차동 지연 셀 회로 내에서 입력 신호에 대한 출력 신호의 선형성이 크게 향상된다. 이에 따라 전압제어 발진기의 안정성이 높아지는 효과가 있다. 또한, 차동 지연 셀들과 비교기 사이에 별도로 증폭기를 구비하기 때문에, 각 차동 지연 셀의 입출력 전압을 종래에 비해 낮게 유지할 수 있다. 이로 말미암아 VCO의 발진 주파수를 높일 수 있다. 이에 따라, VCO의 동작 가능 주파수를 높여서 다이나믹 레인지를 넓게 해주는 효과가 있다.

Claims (6)

  1. 각각이 제1 차동입력 신호 및 제2 차동입력 신호를 받아들이고 소정의 제어 신호에 응답해서 소정시간 지연하여 제1 차동출력 신호 및 제2 차동출력 신호를 발생하며, 링 형태로 연결되어 있는 복수의 차동 지연 회로;
    상기 차동 지연 회로 중 어느 한 회로의 상기 제1 및 제2 차동출력 신호를 받아들이고 증폭하여 제1 차동증폭 신호 및 제2 차동증폭 신호를 발생하는 차동증폭기; 및
    제1 차동증폭 신호 및 제2 차동증폭 신호를 받아들이고, 상기 제1 및 제2 차동증폭 신호를 비교하여 비교 결과에 따라 발진 신호를 발생하는 비교기;를 포함하는 전압제어 발진기.
  2. 제1항에 있어서, 상기 복수의 차동 지연 회로 각각은
    제1 출력 노드;
    제2 출력 노드;
    상기 소정의 제어 신호에 따라 크기가 가변하는 전류를 발생하는 전류원;
    소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 상기 제1 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제1 차동입력 신호를 받아들이는 제1 트랜지스터;
    소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 상기 제1 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제2 차동입력 신호를 받아들이는 제2 트랜지스터;
    소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 상기 제2 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제1 차동입력 신호를 받아들이는 제3 트랜지스터;
    소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 상기 제2 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제2 차동입력 신호를 받아들이는 제4 트랜지스터;
    일 단자가 상기 제1 출력 노드에 연결되어 있고 타 단자는 접지되어 있는 제1 능동부하; 및
    일 단자가 상기 제2 출력 노드에 연결되어 있고 타 단자는 접지되어 있는 제2 능동부하;를 포함하는 전압제어 발진기.
  3. 제2항에 있어서, 상기 제1 트랜지스터 및 제4 트랜지스터의 외관비가 같고, 상기 제2 트랜지스터 및 제3 트랜지스터의 외관비가 같은 전압제어 발진기.
  4. 제3항에 있어서, 상기 제1 트랜지스터의 및 제4 트랜지스터의 외관비가 각각 제2 트랜지스터 및 제3 트랜지스터의 외관비의 4배인 전압제어 발진기.
  5. 제3항에 있어서, 상기 제1 트랜지스터의 및 제4 트랜지스터의 외관비가 각각 제2 트랜지스터 및 제3 트랜지스터의 외관비의 5배인 전압제어 발진기.
  6. 제1항에 있어서, 상기 증폭기는
    제1 출력 노드;
    제2 출력 노드;
    상기 소정의 제어 신호에 따라 크기가 가변하는 전류를 발생하는 전류원;
    소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 상기 제1 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제1 차동입력 신호를 받아들이는 제1트랜지스터;
    소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 상기 제1 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제2 차동입력 신호를 받아들이는 제2 트랜지스터;
    소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 상기 제2 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제1 차동입력 신호를 받아들이는 제3 트랜지스터;
    소스가 상기 전류원의 출력 단자에 연결되어 있고 드레인이 상기 제2 출력 노드에 연결되어 있으며, 게이트를 통해 상기 제2 차동입력 신호를 받아들이는 제4 트랜지스터;
    일 단자가 상기 제1 출력 노드에 연결되어 있고 타 단자는 접지되어 있는 제1 능동부하; 및
    일 단자가 상기 제2 출력 노드에 연결되어 있고 타 단자는 접지되어 있는 제2 능동부하;를 포함하는 전압제어 발진기.
KR1019980023489A 1998-06-22 1998-06-22 차동지연회로를사용하는전압제어발진기 KR100295044B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980023489A KR100295044B1 (ko) 1998-06-22 1998-06-22 차동지연회로를사용하는전압제어발진기
US09/274,401 US6100769A (en) 1998-06-22 1999-03-23 Differential delay circuit for a voltage-controlled oscillator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980023489A KR100295044B1 (ko) 1998-06-22 1998-06-22 차동지연회로를사용하는전압제어발진기

Publications (2)

Publication Number Publication Date
KR20000002641A KR20000002641A (ko) 2000-01-15
KR100295044B1 true KR100295044B1 (ko) 2001-07-12

Family

ID=19540334

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980023489A KR100295044B1 (ko) 1998-06-22 1998-06-22 차동지연회로를사용하는전압제어발진기

Country Status (2)

Country Link
US (1) US6100769A (ko)
KR (1) KR100295044B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316987B1 (en) * 1999-10-22 2001-11-13 Velio Communications, Inc. Low-power low-jitter variable delay timing circuit
JP2002176340A (ja) * 2000-12-06 2002-06-21 Toshiba Corp 遅延回路及び電圧制御発振回路
KR20030005771A (ko) * 2001-07-10 2003-01-23 삼성전자 주식회사 외부클락의 주기에 따라 지연시간을 조절할 수 있는ｄｌｌ 회로 및 이를 포함하는 메모리 장치
US6593820B2 (en) 2001-08-10 2003-07-15 Agilent Technologies, Inc. High frequency voltage controlled oscillator
US7339770B2 (en) * 2002-04-24 2008-03-04 Intel Corporation Electrostatic discharge protection circuit having a ring oscillator timer circuit
US6756853B2 (en) * 2002-06-11 2004-06-29 Lsi Logic Corporation Supply variation tolerant VCO
US7595697B2 (en) * 2005-04-15 2009-09-29 Ivy Biomedical Systems, Inc. Wireless transmitter
US8480577B2 (en) * 2005-04-15 2013-07-09 Ivy Biomedical Systems, Inc. Wireless patient monitoring system
KR100877300B1 (ko) * 2007-05-02 2009-01-09 주식회사 티엘아이 미세적으로 조절가능하면서도 넓은 범위의 주파수를 가지는출력신호를 생성하는 전압제어 발진기 및 이에 포함되는가변지연회로
US8224604B1 (en) * 2009-08-11 2012-07-17 Indian Institute Of Science Gate delay measurement circuit and method of determining a delay of a logic gate
KR101940194B1 (ko) * 2012-11-13 2019-01-18 에스케이하이닉스 주식회사 차동지연회로 및 그를 포함하는 발진회로
US20160134264A1 (en) * 2014-11-07 2016-05-12 Lattice Semiconductor Corporation Meta-stability prevention for oscillators
CN110070898A (zh) * 2018-01-24 2019-07-30 长鑫存储技术有限公司 一种差分延迟电路、压控延迟线调谐电路及芯片
CN109150172B (zh) * 2018-08-27 2023-12-22 济南国科芯微电子科技有限公司 一种vco启动电路
CN115378406A (zh) * 2022-08-19 2022-11-22 普源精电科技股份有限公司 一种可调节延时电路和电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5568099A (en) * 1995-09-27 1996-10-22 Cirrus Logic, Inc. High frequency differential VCO with common biased clipper
US5961577A (en) * 1996-12-05 1999-10-05 Texas Instruments Incorporated Random binary number generator
US5847616A (en) * 1996-12-12 1998-12-08 Tritech Microelectronics International, Ltd. Embedded voltage controlled oscillator with minimum sensitivity to process and supply
US5994969A (en) * 1997-12-22 1999-11-30 Advanced Micro Devices, Inc. Ring oscillator having automatic gain and low frequency shut off circuits

Also Published As

Publication number Publication date
KR20000002641A (ko) 2000-01-15
US6100769A (en) 2000-08-08

Similar Documents

Publication Publication Date Title
EP1056207B1 (en) Voltage-controlled ring oscillator with differential amplifiers
KR100295044B1 (ko) 차동지연회로를사용하는전압제어발진기
US5994939A (en) Variable delay cell with a self-biasing load
KR100588339B1 (ko) 오토 튜닝 기능을 갖는 전압-전류 변환회로를 구비한전류원 회로
JP3506259B2 (ja) Ｃｍｏｓラッチ式コンパレータ
US6229403B1 (en) Voltage-controlled oscillator
US7205813B2 (en) Differential type delay cells and methods of operating the same
JP4289361B2 (ja) 電流検出回路
JPH02260915A (ja) トランジスタ回路
US7167050B2 (en) Operational amplifier having large output current with low supply voltage
JP3616268B2 (ja) リングオシレータ用遅延回路
JP2000077985A (ja) 電圧制御発振器
US6611177B2 (en) Voltage controlled oscillator including fluctuation transmitter for transmitting potential fluctuation by noise
JPH0234490B2 (ko)
CN112769419B (zh) 迟滞比较器
JP3468532B2 (ja) 位相同期ループ回路および複合回路
US6894552B2 (en) Low-jitter delay cell
JP2004304632A (ja) パワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路
US11626868B1 (en) Comparator circuit with dynamic biasing
JPH09148894A (ja) 電源電圧の変動に強い電圧制御発振器
KR0134916B1 (ko) 피.엘.엘. 클럭 발생기의 자지 펌프 회로
JP2001285038A (ja) ウインドウコンパレータ
JP3048774B2 (ja) センス回路及びこれを用いたメモリ回路
JPH07183736A (ja) 電子回路
KR20030054932A (ko) 이단으로 구성된 저전력 링 오실레이터

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120402

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee