CN217954988U

CN217954988U - 一种带隙基准电路

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Publication number: CN217954988U
Application number: CN202222035928.6U
Authority: CN
Inventors: 彭浩; 林海军; 柴智
Original assignee: Xiamen University of Technology
Current assignee: Xiamen University of Technology
Priority date: 2022-08-04
Filing date: 2022-08-04
Publication date: 2022-12-02
Anticipated expiration: 2032-08-04

Abstract

本实用新型涉及电路技术领域，特别地涉及一种带隙基准电路。本实用新型公开了一种带隙基准电路，包括带隙基准核心电路、负反馈环路、非线性温度补偿电路和偏置电路，负反馈环路用于对带隙基准核心电路进行负反馈，稳定带隙基准核心电路输出的基准电压V_REF，负反馈环路采用晶体管构成，非线性温度补偿电路用于对带隙基准核心电路输出的基准电压V_REF进行非线性温度补偿，偏置电路用于给负反馈环路提供偏置电压，偏置电路采用共栅共源电流源电路来实现。本实用新型具有低的温漂系数和高的电源抑制比，且没有使用传统的运算放大器结构，有效地减小了电路功耗和电路面积。

Description

一种带隙基准电路

技术领域

本实用新型属于电路技术领域，具体地涉及一种带隙基准电路。

背景技术

带隙基准源是模拟电路设计中一个关键的单元模块，它向电路系统提供稳定的基准电压或基准电流，被广泛应用于电源管理芯片、高精度比较器、数模转换器、锁相环等电路中。但是在模拟电路中，电源的抖动、环境温度的迅速变化会引起输出的基准电压发生无法预测的波动，所以设计的带隙基准电压源需要具备较高的电源抑制比(PSRR)以及较低的温漂系数。

现有的带隙基准电路大多数都是采用运算放大器构成负反馈环路来提高电源抑制比。采用运算放大器电路构成的负反馈环路，无法克服运算放大器输入端产生的失调电压对输出基准电压精度的影响，且功耗大，电路面积也较大，无法满足小型化需求。

发明内容

本实用新型的目的在于提供一种带隙基准电路用以解决上述存在的技术问题。

为实现上述目的，本实用新型采用的技术方案为：一种带隙基准电路，包括带隙基准核心电路、负反馈环路、非线性温度补偿电路和偏置电路，负反馈环路用于对带隙基准核心电路进行负反馈，稳定带隙基准核心电路输出的基准电压V_REF，负反馈环路采用晶体管构成，非线性温度补偿电路用于对带隙基准核心电路输出的基准电压V_REF进行非线性温度补偿，偏置电路用于给负反馈环路提供偏置电压，偏置电路采用共栅共源电流源电路来实现。

进一步的，所述带隙基准核心电路包括PMOS管MP9、PMOS管MP10、NPN三极管Q1、NPN三极管Q2、电阻R3和电阻R4，PMOS管MP9和PMOS管MP10的源极作为带隙基准核心电路的输入端，PMOS管MP9和PMOS管MP10的漏极分别接NPN三极管Q1和NPN三极管Q2的集电极，PMOS管MP9和PMOS管MP10的栅极相连且与PMOS管MP9的漏极连接，NPN三极管Q1的发射极依次串联电阻R3和电阻R4接地，NPN三极管Q2的发射极串联电阻R4接地，NPN三极管Q1和NPN三极管Q2的基极相连作为带隙基准核心电路的基准电压输出端。

更进一步的，还包括电阻分压电路，电阻分压电路的输入端接带隙基准核心电路的基准电压输出端。

更进一步的，所述电阻分压电路包括分压电阻R6和R7，分压电阻R6和R7串联后接在带隙基准核心电路的基准电压输出端与地之间，分压电阻R6和R7之间的节点作为分压输出端。

更进一步的，还包括电流镜电路，电流镜电路包括电阻R1、电阻R2、PMOS管MP7和PMOS管MP8，PMOS管MP7和PMOS管MP8的源极分别串联电阻R1和电阻R2接带隙基准核心电路的输入端，PMOS管MP8的漏极接带隙基准核心电路的基准电压输出端，同时接PMOS管MP7和PMOS管MP8的栅极，PMOS管MP7的漏极作为电流输出端。

进一步的，所述负反馈环路包括PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP6、NMOS管MN1、NMOS管MN2、NMOS管MN3和NMOS管MN4，PMOS管MP1和PMOS管MP2的源极接电源端VDD，PMOS管MP1的漏极接PMOS管MP3的源极，PMOS管MP3的漏极接NMOS管MN1的漏极，NMOS管MN1的源极接地，PMOS管MP2的漏接NMOS管MN2的漏极和带隙基准核心电路的输入端，PMOS管MP1、PMOS管MP2和PMOS管MP3的栅极同时接偏置电路的输出端，NMOS管MN2的源极接NMOS管MN3的漏极，NMOS管MN3的源极接地，NMOS管MN2的栅极接NPN三极管Q2的集电极，PMOS管MP6的源极接带隙基准核心电路的输入端，PMOS管MP6的漏极接NMOS管MN4的漏极，NMOS管MN4的源极接地，PMOS管MP6的栅极接NPN三极管Q1的集电极，NMOS管MN1、NMOS管MN3和NMOS管MN4的栅极相连接。

更进一步的，所述偏置电路包括电阻R5、PMOS管MP4、PMOS管MP5、NMOS管MN6、NMOS管MN7、NMOS管MN8和NMOS管MN9，PMOS管MP4和MP5的源极接电源端VDD，PMOS管MP4的漏极依次串联NMOS管MN6、NMOS管MN8和电阻R5接地，PMOS管MP5的漏极依次串联NMOS管MN7和NMOS管MN9接地，PMOS管MP4和MP5的栅极同时接PMOS管MP4的漏极和PMOS管MP3的栅极，NMOS管MN6和NMOS管MN7的栅极相连且与NMOS管MN7的漏接连接，NMOS管MN8和NMOS管MN9的栅极相连且与NMOS管MN9的漏接连接。

更进一步的，所述非线性温度补偿电路包括NPN三极管Q3，NPN三极管Q3的集电极接NPN三极管Q3的集电极，NPN三极管Q3的基极和发射极接地。

本实用新型的有益技术效果：

本实用新型具有低的温漂系数和高的电源抑制比，且没有使用传统的运算放大器结构，有效地减小了电路功耗和电路面积。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型具体实施例的电路图。

具体实施方式

为进一步说明各实施例，本实用新型提供有附图。这些附图为本实用新型揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。配合参考这些内容，本领域普通技术人员应能理解其他可能的实施方式以及本实用新型的优点。图中的组件并未按比例绘制，而类似的组件符号通常用来表示类似的组件。

现结合附图和具体实施方式对本实用新型进一步说明。

如图1所示，一种带隙基准电路，包括带隙基准核心电路、负反馈环路、非线性温度补偿电路和偏置电路，本具体实施例中，带隙基准核心电路包括PMOS管MP9、PMOS管MP10、NPN三极管Q1、NPN三极管Q2、电阻R3和电阻R4，PMOS管MP9和PMOS管MP10的源极作为带隙基准核心电路的输入端Vpre用于接电源端VDD，PMOS管MP9和PMOS管MP10的漏极分别接NPN三极管Q1和NPN三极管Q2的集电极，PMOS管MP9和PMOS管MP10的栅极相连且与PMOS管MP9的漏极连接，NPN三极管Q1的发射极依次串联电阻R3和电阻R4接地，NPN三极管Q2的发射极串联电阻R4接地，NPN三极管Q1和NPN三极管Q2的基极相连作为带隙基准核心电路的基准电压输出端，输出基准电压VREF，NPN三极管Q1和NPN三极管Q2的发射极结面积之比为8:1。该带隙基准核心电路的工作原理可以参考现有技术，此已是非常成熟且被普遍应用的电路，是本领域技术人员可以轻易实现的，不再细说。

本具体实施例中，还包括电阻分压电路，电阻分压电路包括分压电阻R6和R7，分压电阻R6和R7串联后接在带隙基准核心电路的基准电压输出端与地之间，分压电阻R6和R7之间的节点作为分压输出端V_OUT，分压电阻R6和R7将带隙基准核心电路输出的基准电压V_REF进行分压，得到所需要的输出电压。采用该电阻分压电路，电路结构简单，易于实现，成本低，当然，在一些实施例中，电阻分压电路也可以采用现有的其它分压电路来实现。

本具体实施例中，还包括电流镜电路，电流镜电路包括电阻R1、电阻R2、PMOS管MP7和PMOS管MP8，PMOS管MP7和PMOS管MP8的源极分别串联电阻R1和电阻R2接带隙基准核心电路的输入端Vpre，PMOS管MP8的漏极接带隙基准核心电路的基准电压输出端，同时接PMOS管MP7和PMOS管MP8的栅极，PMOS管MP7的漏极作为电流输出端。该电流镜电路，复制基准电压V_REF产生的与温度无关的基准电流。

负反馈环路用于对带隙基准核心电路进行负反馈，稳定带隙基准核心电路输出的基准电压V_REF，负反馈环路采用晶体管构成，偏置电路用于给负反馈环路提供偏置电压，偏置电路采用共栅共源电流源电路来实现。

本具体实施例中，负反馈环路包括PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP6、NMOS管MN1、NMOS管MN2、NMOS管MN3和NMOS管MN4，PMOS管MP1和PMOS管MP2的源极接电源端VDD，PMOS管MP1的漏极接PMOS管MP3的源极，PMOS管MP3的漏极接NMOS管MN1的漏极，NMOS管MN1的源极接地，PMOS管MP2的漏接NMOS管MN2的漏极和带隙基准核心电路的输入端Vpre，PMOS管MP1、PMOS管MP2和PMOS管MP3的栅极同时接偏置电路的输出端，NMOS管MN2的源极接NMOS管MN3的漏极，NMOS管MN3的源极接地，NMOS管MN2的栅极接NPN三极管Q2的集电极，PMOS管MP6的源极接带隙基准核心电路的输入端Vpre，PMOS管MP6的漏极接NMOS管MN4的漏极，NMOS管MN4的源极接地，PMOS管MP6的栅极接NPN三极管Q1的集电极，NMOS管MN1、NMOS管MN3和NMOS管MN4的栅极相连接。

偏置电路包括电阻R5、PMOS管MP4、PMOS管MP5、NMOS管MN6、NMOS管MN7、NMOS管MN8和NMOS管MN9，PMOS管MP4和MP5的源极接电源端VDD，PMOS管MP4的漏极依次串联NMOS管MN6、NMOS管MN8和电阻R5接地，PMOS管MP5的漏极依次串联NMOS管MN7和NMOS管MN9接地，PMOS管MP4和MP5的栅极同时接PMOS管MP4的漏极后接PMOS管MP3的栅极，NMOS管MN6和NMOS管MN7的栅极相连且与NMOS管MN7的漏接连接，NMOS管MN8和NMOS管MN9的栅极相连且与NMOS管MN9的漏接连接。PMOS管MP4、PMOS管MP5、NMOS管MN6、NMOS管MN7、NMOS管MN8和NMOS管MN9构成共源共栅结构电流源电路，不仅能够增加输出阻抗，达到提高增益的目的，从而提高带隙基准电路的电源抑制比；还可以减小电流之间的失配。

当电源端VDD的电压稍微增大之后，二极管连接方式的PMOS管MP4会使得PMOS管MP2的栅极电压跟随电源端VDD的电压的变化而变化，但是由于偏置电流基本不受电源端VDD的电压的变化而变化，所以会使得PMOS管MP2的栅源电压V_GS保持稳定。又因为MOS管漏源之间存在电阻Rds，电源端VDD的电压上升会使流过PMOS管MP2电流增加。根据基尔霍夫电流定律可得，流出PMOS管MP2的电流增加，则流入带隙基准核心电路和PMOS管MP6、PMOS管MP7的支路电流也会增加，这样会使得带隙基准核心电路的输入端Vpre的电压升高。

对于PMOS管MP6，在输入端Vpre的电压和基准电压V_REF同时发生变化时，可以忽略PMOS管MP6栅极电压的变化，使得PMOS管MP6和偏置电流构成一组共栅极放大器，输入端Vpre的电压上升会造成PMOS管MP6所在的共栅极放大器的输出端电压上升。因而NMOS管MN2的栅极电压也会升高。如果将NMOS管MN2作为输入管，其余电路作为该输入管的负载，就会形成一个NMOS输出的共源级放大器。当NMOS管MN2的栅极电压上升时，输入端Vpre的电压下降。这样就实现了负反馈，极大的提高电路对电源纹波的抗干扰能力，且没有没有使用传统的运算放大器结构，有效地减小了电路功耗和电路面积。

非线性温度补偿电路用于对带隙基准核心电路输出的基准电压V_REF进行非线性温度补偿，实现低温漂系数。本具体实施例中，非线性温度补偿电路包括NPN三极管Q3，NPN三极管Q3的集电极接NPN三极管Q3的集电极，NPN三极管Q3的基极和发射极接地。

NPN三极管Q3的正向偏置电流增益具有指数关系的温度特性，可以用来校正基准电压V_REF的非线性分量。电流增益随着温度的增加而呈指数增加，随着温度的升高，NPN三极管Q3的导电能力越强。利用PN结反向饱和电流随温度敏感变化的原理，通过将与基准电压V_REF温度系数呈相反趋势的补偿电流注入到基准核心电路中，对基准电压V_REF进行温度补偿。采用该非线性温度补偿电路，不仅电路结构简单，易于实现，且仅仅使用微小的静态电流，大概安培量级的电流，就可以达到温度补偿的作用，实现低温漂系数。

尽管结合优选实施方案具体展示和介绍了本实用新型，但所属领域的技术人员应该明白，在不脱离所附权利要求书所限定的本实用新型的精神和范围内，在形式上和细节上可以对本实用新型做出各种变化，均为本实用新型的保护范围。

Claims

1.一种带隙基准电路，其特征在于：包括带隙基准核心电路、负反馈环路、非线性温度补偿电路和偏置电路，负反馈环路用于对带隙基准核心电路进行负反馈，稳定带隙基准核心电路输出的基准电压V_REF，负反馈环路采用晶体管构成，非线性温度补偿电路用于对带隙基准核心电路输出的基准电压V_REF进行非线性温度补偿，偏置电路用于给负反馈环路提供偏置电压，偏置电路采用共栅共源电流源电路来实现。

2.根据权利要求1所述的带隙基准电路，其特征在于：所述带隙基准核心电路包括PMOS管MP9、PMOS管MP10、NPN三极管Q1、NPN三极管Q2、电阻R3和电阻R4，PMOS管MP9和PMOS管MP10的源极作为带隙基准核心电路的输入端，PMOS管MP9和PMOS管MP10的漏极分别接NPN三极管Q1和NPN三极管Q2的集电极，PMOS管MP9和PMOS管MP10的栅极相连且与PMOS管MP9的漏极连接，NPN三极管Q1的发射极依次串联电阻R3和电阻R4接地，NPN三极管Q2的发射极串联电阻R4接地，NPN三极管Q1和NPN三极管Q2的基极相连作为带隙基准核心电路的基准电压输出端。

3.根据权利要求2所述的带隙基准电路，其特征在于：还包括电阻分压电路，电阻分压电路的输入端接带隙基准核心电路的基准电压输出端。

4.根据权利要求3所述的带隙基准电路，其特征在于：所述电阻分压电路包括分压电阻R6和R7，分压电阻R6和R7串联后接在带隙基准核心电路的基准电压输出端与地之间，分压电阻R6和R7之间的节点作为分压输出端。

5.根据权利要求4所述的带隙基准电路，其特征在于：还包括电流镜电路，电流镜电路包括电阻R1、电阻R2、PMOS管MP7和PMOS管MP8，PMOS管MP7和PMOS管MP8的源极分别串联电阻R1和电阻R2接带隙基准核心电路的输入端，PMOS管MP8的漏极接带隙基准核心电路的基准电压输出端，同时接PMOS管MP7和PMOS管MP8的栅极，PMOS管MP7的漏极作为电流输出端。

6.根据权利要求2所述的带隙基准电路，其特征在于：所述负反馈环路包括PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP6、NMOS管MN1、NMOS管MN2、NMOS管MN3和NMOS管MN4，PMOS管MP1和PMOS管MP2的源极接电源端VDD，PMOS管MP1的漏极接PMOS管MP3的源极，PMOS管MP3的漏极接NMOS管MN1的漏极，NMOS管MN1的源极接地，PMOS管MP2的漏接NMOS管MN2的漏极和带隙基准核心电路的输入端，PMOS管MP1、PMOS管MP2和PMOS管MP3的栅极同时接偏置电路的输出端，NMOS管MN2的源极接NMOS管MN3的漏极，NMOS管MN3的源极接地，NMOS管MN2的栅极接NPN三极管Q2的集电极，PMOS管MP6的源极接带隙基准核心电路的输入端，PMOS管MP6的漏极接NMOS管MN4的漏极，NMOS管MN4的源极接地，PMOS管MP6的栅极接NPN三极管Q1的集电极，NMOS管MN1、NMOS管MN3和NMOS管MN4的栅极相连接。

7.根据权利要求6所述的带隙基准电路，其特征在于：所述偏置电路包括电阻R5、PMOS管MP4、PMOS管MP5、NMOS管MN6、NMOS管MN7、NMOS管MN8和NMOS管MN9，PMOS管MP4和MP5的源极接电源端VDD，PMOS管MP4的漏极依次串联NMOS管MN6、NMOS管MN8和电阻R5接地，PMOS管MP5的漏极依次串联NMOS管MN7和NMOS管MN9接地，PMOS管MP4和MP5的栅极同时接PMOS管MP4的漏极和PMOS管MP3的栅极，NMOS管MN6和NMOS管MN7的栅极相连且与NMOS管MN7的漏接连接，NMOS管MN8和NMOS管MN9的栅极相连且与NMOS管MN9的漏接连接。

8.根据权利要求7所述的带隙基准电路，其特征在于：所述非线性温度补偿电路包括NPN三极管Q3，NPN三极管Q3的集电极接NPN三极管Q3的集电极，NPN三极管Q3的基极和发射极接地。