KR950003134B1 - 반도체 기억장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 기억장치
제 1 도는 본 발명의 실시예를 도시한 블록도.
제 2 도는 본 발명의 다른 실시예를 도시한 블록도.
제 3 도는 앤드게이트를 다른 게이트를 사용하여 구성한 예를 도시한 회로도.
제 4 도는 메모리 칩의 영역을 복수의 메모리셀어레이로 분할하여 메모리를 형성하는 예를 나타낸 블록도.
제 5 도는 종래의 워드선 제어수단(100)의 구성을 도시한 블록도.
제 6 도는 회로의 동작을 설명하기 위한 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
3a-3h : 메모리셀어레이 4a-4h : 로디코더
5a-5h : 센스앰프/컬럼디코더 6a-6h : 워드선 구동회로
10, 23 : 지연회로 11 : 센스앰프 구동회로
26 : 구동신호 검지수단.
본 발명은 반도체기억장치에 관한 것으로, 특히 메모리셀로부터 데이터를 독출할때의 에러방지에 관한 것이다.
근년 메모리 용량의 비약적인 확대에 따라서 데이터를 유지하는 메모리셀에 기록/독출을 지령하는 워드선이나, 메모리셀에서 독출하여 신호를 전송하는 비트선이 길어져서 그 배선저항이나 부하용량이 증대하고 있다. 이때문에 로(행) 어드레스 디코더의 출력에 의하여 상기 워드선을 구동하는 워드선 구동회로의 구동능력의 상대적인 저하, 비트선의 S/N의 저하, 신호지연등이 발생한다.
이것을 방지하기 위하여, 제 4 도에 도시한 바와 같이 메모리칩상의 영역을 복수로 분할하고, 메모리셀어레이(3a-3h)를 복수로 형성하여 각 메모리셀어레이에 로디코더 및 센스앰프/컬럼(열)디코더를 배치한다. 외부에서 공급되는 어드레스 신호는 로어드레스버퍼(1) 및 컬럼 어드레스버퍼(2)에 일단 기억된다. 로어드레스버퍼(1)는 로어드레스신호를 각 메모리셀 어레이의 로디코더(4a-4h)에 공급한다. 각 로디코더의 출력이 동일할 때에는 로디코더를 공용할 수가 있다. 컬럼 어드레스 버퍼(2)는 컬럼 어드레스 신호를 각 메모리셀 어레이의 센스 앰프/컬럼디코더(5a-5h)에 공급한다.
제 5 도는 로디코더와 메모리셀어레이의 보다 상세한 구성을 도시하고 있고, 로어들스 버퍼(1)에서의 로어드레스 신호는 로디코더(4a-4h)에 공급된다. 각 로디코더는 로어드레스 신호에 대응하는 하나의 워드선(Wi)를 선택하는 선택신호를 제6도의 실선으로 도시한 바와 같이 출력한다. 로디코더(4a-4h)의 선택신호는 각각 워드선 구동회로(6a-6h)에 공급된다. 메모리셀 어레이마다 설치된 각 워드선 구동회로는, 메모리셀 어레이의 다수의 워드선 중에서 선택된 워드선(Wi)로 구동신호를 공급한다. 워드선에 구동신호가 공급되면 이 워드에 접속된 메모리셀에서 도시하지 않은 비트선대 B,에 유지신호가 출력된다.
워드선 구동회로(6a)의 출력은 지연회로(10)에도 공급된다. 지연회로(10)은, 워드 구동회로(6a)에서 구동신호가 공급되면, 이것을 메모리셀에서 비트선 B,로의 독출시간 t1만 지연되고, 동작지령 신호로서 센스앰프 구동회로(11)에 공급한다. 센스앰프 구동회로(11)은, 상기 동작지령 신호에 응답하여 구동신호 SE를 발생하고, 이것을 센스 앰프를 동작시켜야 하는 각 메모리셀 어레이의 센스 앰프/컬럼 디코더(5a-5h)에 공급한다. 로디코더(4a-4h), 워드선 구동회로(6a-6h), 지연회로(10) 및 센스앰프 구동회로(11)은, 워드선 제어수단(100)을 형성한다.
이와 같은 메모리의 기억 영역을 분할하면, 하나의 메모리셀에 있어서의 워드선 및 비트선이 짧아져서, 그 배선저항이나 용량을 경감할 수가 있고, 워드선 구동회로(6a-6h)의 부하용량이 경감되어 데이터 액세스의 고속화등을 도모할 수 있다.
상기 메모리 장치는 안정된 전원전압하에 있어서 각 메모리셀 어레이를 작동시키는 것을 전제로 하여, 지연회로(10)의 지연 시간 t1을 적절하게 설정함으로써 센스 앰프의 동작 타이밍을 정해서 오센스 출력을 방지하고 있다.
그러나, 메모리의 내부회로의 동작에 의한 전원전압 VCC, 접지전원 VSS의 변동이 발생할 경우가 있다. 이것이 메모리칩상에서 다양하게 발생하면, 워드선 구동회로의 출력(Wi)의 발생 타이밍이 제6도에 일점쇄선 혹은 이전쇄선으로 표시한 것처럼 분균일해진다.
이때문에 지연회로(10)의 입력에 사용하지 않은 워드선 구동회로의 출력발생시점에서 센스앰프 구동까지의 여유시간은 설정된 최적시간 t1보다도 단축되어 비트선의 오센스가 유발되고, 리프레시되는 메모리셀의 데이터를 파괴하는 경우가 생긴다. 또 워드선 구동회로와 비동기에 다수의 회로동작을 발생시킨다. 특히, 멀티포트 메모리나 필드 메모리에서는 이와 같은 경향이 현저해진다.
거기에서 본 발명은, 메모리칩내에 있어서 전원의 요란등이 발생하여 각 워드선 구동회로의 출력발생 타이밍이 불균형한 경우가 있어도, 센스앰프 구동회로의 오센스를 억제할 수 있는 반도체 메모리 장치를 공급하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에 관한 반도체 기억장치에 있어서는, 워드선에 인가되는 구동신호에 응답하여 비트선에 유지신호를 출력하는 다이나믹형 메모리셀이 매트릭스 모양으로 배치된 복수의 메모리셀 어레이와, 각 메모리셀 어레이의 행방향으로 배치되고, 로디코더의 출력에 따라서 상기 구동신호를 발생하는 복수의 워드선 구동회로와, 각 메모리셀 어레이의 열방향으로 배치되고, 상기 비트선으로의 출력을 논리레벨로 도출하는 복수의 센스앰프와 상기 복수의 워드선 구동회로의 모든것으로부터 상기 구동신호가 발생한 것을 검지하여 검지신호를 발생하는 구동신호 검지수단과, 지령신호에 응답하여 각 센스앰프를 동작시키는 센스 앰프 구동회로와, 상기 검지신호를 소정시간 지연시켜서 상기 센스앰프 구동회로에 상기 지령신호로서 공급하는 지연회로를 구비한 것을 특징으로 한다.
복수 존재하는 메모리셀 어레이의 각각에 설치된 복수의 워드선 구동회로는 로 어드레스 디코더의 출력에 따라서 메모리셀 어레이의 워드선에 선택적으로 구동신호를 인가한다. 워드선에 구동신호가 인가되면, 이 워드선에 접속된 메모리셀에서 비트선에 유지신호(유지전하가)가 출력되고, 비트선의 전위는 미립변화한다.
구동신호 검지수단은, 각 워드선 구동회로가 출력하는 구동신호의 모두를 감지하고, 모든 워드선 구동회로에서 구동회로가 출력된 것을 검지하면 지연회로에 검지신호를 출력한다. 상기 유지신호가 메모리셀에서 비트선에 독출되는 데에 요하는 시간만큼 상기 검지신호를 지연회로에 의하여 지연시켜서, 센스앰프 구동회로에 공급한다. 센스앰프 구동회로는 , 상기 검지신호에 응답하여 비트선으로의 출력을 논리 레벨로 도출하는 센스앰프군을 구동한다.
이 결과, 전원 노이즈증에 기인하여 복수의 워드 구동회로가 출력하는 구동 신호의 발생 타이밍에 불균형이 생긴 경우에는 최후에 발생한 구동신호에 의한 메모리셀로부터의 신호의 독출이 행하여진 다음 센스앰프가 작동하므로 오센스가 방지된다.
이하, 본 발명의 실시예를 제 1 도를 참조하여 설명한다.
제 1 도는 본 발명에 있어서의 종래 회로의 개량부분인 워드선제어수단(100)의 구서을 도시한다. 제 1 도에 있어서 제 5 도와 대응하는 부분은 동일부호를 붙이고 이에 관한 부분의 설명은 생략한다.
제 1 도에 있어서, 워드선 구동회로(6a)의 각 출력단은, 도시하지 않은 메모리셀 어레이(3a)가 대응하는 워드선에 접촉되는 이외, 오어(OR)게이트(21a)의 입력단에 접속된다. 오어게이트(21a)는 워드선 구동회로(6a)의 어느것인가의 출력단자에 구동신호가 발생하면 고레벨신호를 앤드게이트(22)에 공급한다. 워드선 구동회로(6b-6h)의 각 출력단자도 동일하게 도시않은 메모리셀 어레이(3a-3h)의 워드선, 오어게이트(21b-21h)의 입력단에 접속된다. 오어게이트(21b-21h)의 출력은 앤드게이트(22)에 입력된다. 따라서, 앤드게이트(22)는 워드선 구동회로(6a-6h)의 전부가 구동신호를 발생하고 있는 상태에 있어서, 고레벨 신호를 출력한다. 오어게이트(21a-21h) 및 앤드게이트(22)는 구동신호 검지수단(26)을 형성한다. 이 앤드게이트(22)의 출력은 검지신호로서, 지연회로(23)에 공급된다.
지연회로(23)의 지연시간 t2는, 지연시간 T1의 설정과 동일하게 워드선이 구동되어 메모리셀 Ci로부터 비트선 상으로 전하가 이동하여 비트선쌍의 전위가 미소변화하는데 충분한 시간이 설정된다. 지연회로(23)은 앤드게이트의 출력이 발생한 후 시간 t2를 경과하면, 센스앰프 구동히로(11)에 작동을 지령한다.
센스앰프 구동회로(11)은 센스앰프/컬럼 디코더(5a-5h)에 구동신호를 공급한다. 다른 구성은 제5도에 도시된 종래 회로와 동일하다.
따라서, 각 메모리셀 어레이의 단위 센스앰프는 워드선 구동회로(6a-6h)중에서 가장 늦게 발생한 구동신호(예를 들면 제6도의 일점쇄선으로 표시된다)를 기준으로 하여 시간 t2만큼 경과한 후 기동한다. 이때문에, 메모리칩이 분할된 각 영역에서 전원전압이 변동하는 등 하여 워드선 구동회로의 구동신호가 불균형하다고 하더라도 늦게 최후가 된 비트선쌍에의 독출을 기다려서 센스앰프가 기동하므로 센스앰프의 오센스가 방지된다.
제 2 도는 본 발명의 다른 실시예를 도시한다. 이 실시예에서는 각 로디코더가 같은 출력을 발생할 경우에 각 워드선 구동회로의 대응하는 출력단자끼리를 같은 앤드게이트에 접속하고, 이것과 동일하게 접속한 앤드게이트를 워드선 구동회로의 출력단자의 수만큼 설치한 구성으로 되어 있다.
즉, 워드선 구동회로(6a-6h)의 제 1 출력단자끼리를 앤드게이트(24a)의 입력단에 접속하고, 워드선 구동회로(6a-6h)의 제2출력단자끼리를 앤드게이트(24b)의 입력단에 접속한다. 동일하게 워드선 구동회로(6a-6h)의 제n출력단자끼리를 n번째의 앤드게이트 24n의 입력단에 접속한다. 앤드게이트(24a-24n)중, 어느 하나의 출력이 고레벨이 되고, 오어게이트(25)를 경유하여 지연회로(23)를 작동한다. 앤드게이트(24a-24n) 및 오어게이트(25)는 구동신호 검지수단(26)를 구성한다.
앤드게이트(24a-24n) 및 오어게이트(25)의 동작은 제 1 도의 회로와 같고, 설명을 생략한다.
제 3 도는 제 1 도 및 제 2 도에 도시한 회로중의 앤드게이트(22, 24a-24n)을 인버터와 노어(NOR)게이트에 의해서 형성하는 경우를 도시하고 있다. 다른 입력의 앤드게이트를 사용하지 않으므로 트랜지스터가 직렬로 다수접속되는 것에 기인하는 소위 백게이트 바이어스 효과를 방지할 수 있는 이점이 있다.
이상 설명한 바와 같이 본 발명의 반도체 기억장치에 있어서는 모든 워드선 구동 회로에서 구동신호가 출력된 후 소정시간의 경과를 기다려서 센스앰프를 동작시킨다. 다시 말하자면, 가장 늦게 출력된 구동신호를 기준으로 하여 메모리셀부터의 소정 독출 시간을 경과한 후부터, 센스앰프를 동작시키는 구성으로 하고 있다. 따라서, 메모리센에 유지된 미소신호의 비트선쌍에의 독출이 모두 행하여지고 나서 센스 앰프가 동작하므로 전원 노이즈등에 기인하는 구동신호의 타이밍의 불균형이 생겨도 오센스할 가능성이 낮다.

Claims (1)

  1. 워드선에 인가되는 구동신호에 응답하여 비트선에 유지신호를 출력하는 다이나믹형 메모리셀이 매트릭스 모양으로 배치된 복수의 메모리셀 어레이(3a-3h)와, 각 메모리셀 어레이의 행방향으로 배치되고, 행디코더(4a-4h)의 출력에 따라서 상기 구동신호를 발생하는 복수의 워드선 구동회로(6a-6h)와, 각 메모리셀 어레이의 열방향으로 배치되고, 상기 비트선으로의 출력을 논리 레벨로 도출하는 복수의 센스앰프(5a-5h)와, 상기 복수의 워드선 구동회로의 전부에서 상기 구동신호가 발생한 것을 검지하고 검지신호를 발생시키는 구동신호검지수단(26)과, 지령신호에 응답하여 각 센스앰프를 동작시키는 센스앰프구동회로(11)와, 상기 검지신호를 소정시간 지연시켜서 상기 센스앰프 구동회로에 상기 지령 신호로서 공급하는 지연회로(23)를 구비한 것을 특징으로 하는 반도체 기억장치.
KR1019910021790A 1990-11-30 1991-11-29 반도체 기억장치 KR950003134B1 (ko)

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