JP2001291389A5 - - Google Patents

Claims (18)

1. ワード線と、
   前記ワード線に接続され、記憶情報電圧によって選択的に所定電位との経路を形成することのできるメモリセルと、
   前記メモリセルの記憶情報を出力するための第１データ線と、
   前記第１データ線と対をなす第２データ線と、
   前記第１データ線を第１プリチャージ電位にプリチャージするとともに前記第２データ線を前記第１プリチャージ電位と異なる第２プリチャージ電位にプリチャージするためのプリチャージ回路とを有し、
   前記ワード線が選択状態のとき、前記第１データ線の電位は前記第１プリチャージ電位となり、前記第２データ線の電位は前記第２プリチャージ電位となることを特徴とした半導体集積回路。
2. 記憶情報電圧によって選択的に所定電位との経路を形成することのできるメモリセルと、
   前記メモリセルの記憶情報を出力するための第１データ線と、
   前記第１データ線と対をなす第２データ線と、
   前記第１データ線を第１プリチャージ電位にプリチャージするとともに前記第２データ線を前記第１プリチャージ電位と異なる第２プリチャージ電位にプリチャージするためのプリチャージ回路とを有し、
   前記第１データ線は、複数の第１ローカルデータ線と第１グローバルデータ線の階層構造を有し、前記階層構造は前記複数の第１ローカルデータ線のそれぞれに所定の数の前記メモリセルが接続されて成るブロックを単位として、前記ブロックを第１グローバルデータ線へ制御信号により選択的に接続させるものであり、
   前記第１ローカルデータ線と前記第１グローバルデータ線はそれぞれ異なるメタル配線層を用いて、メモリアレイ上で平行に配線されることを特徴とする半導体集積回路。
3. 請求項１において、
   前記第１データ線は、複数の第１ローカルデータ線と第１グローバルデータ線の階層構造を有し、当該階層構造は前記複数の第１ローカルデータ線のそれぞれに所定の数の前記メモリセルが接続されて成るブロックを単位として、前記ブロックを前記第１グローバルデータ線へ制御信号により選択的に接続させるものであり、
   前記第２データ線は、前記複数の第１ローカルデータ線とそれぞれ対をなす複数の第２ローカルデータ線と、前記第１グローバルデータ線と対を成す第２グローバルデータ線の階層構造を有し、当該階層構造は前記複数の第２ローカルデータ線のそれぞれに所定の数の前記メモリセルが接続されて成るブロックを単位として、前記ブロックを前記第２グローバルデータ線へ制御信号により選択的に接続させるものであり、
   前記プリチャージ回路は互いに対を成す前記複数の第１及び第２ローカルデータ線に対して設けられ、
   第１及び第２ローカルデータ線を第１メタル配線層を使用して配線し、第１及び第２グローバルデータ線を第２メタル配線層を利用して配線されることを特徴とする半導体集積回路。
4. 請求項３において、
   前記半導体装置は、前記第１及び第２データ線上の信号、もしくは第１及び第２グローバルデータ線上の信号電圧を増幅するための増幅器を更に有することを特徴とする半導体集積回路。
5. 請求項３において、
   前記メモリセルは記憶情報電圧によって選択的に第２電位より低い電位である第１電位への経路を生成するものであり、
   第１プリチャージ電位は、第２プリチャージ電位より高い電位であることを特徴とする半導体集積回路。
6. 請求項５において、
   前記半導体装置は、前記第１及び第２データ線上の信号、もしくは第１及び第２グローバルデータ線上の信号電圧を前記第１電位又は前記第２電位に増幅するための増幅器を更に有し、
   前記前記第１プリチャージ電位は、前記第２プリチャージ電位より、前記増幅装置で弁別できる最低電位差である識別電圧Δ以上高電位にあることを特徴とする半導体集積回路。
7. 請求項３において、
   前記メモリセルは記憶情報電圧によって選択的に第１電位より高い電位である第２電位への経路を生成するものであり、前記第１プリチャージ電位は、前記第２プリチャージ電位より低い電位を有することを特徴とする半導体集積回路。
8. 請求項７において、
   前記半導体装置は、前記第１及び第２データ線上の信号、もしくは第１及び第２グローバルデータ線上の信号電圧を増幅するための増幅器を更に有し、
   前記第１プリチャージ電位は、前記第２プリチャージ電位より、前記増幅装置で弁別できる最低電位差である識別電圧Δ以上低電位にあることを特徴とする半導体集積回路。
9. 請求項５乃至請求項８のいずれかにおいて、
   前記第１プリチャージ電位は前記第１電位であり、前記第２プリチャージ電位は前記第１電位と前記第２電位のおよそ半分の値の第３電位であることを特徴とする半導体集積回路。
10. 請求項２から９のいずれかにおいて、前記第１データ線は階層構造を有するものであって、前記各ブロック毎にプリチャージ回路を持つことを特徴とする半導体集積回路。
11. 請求項４において、
    前記メモリセルの記憶情報を前記増幅器にて増幅する際に、前記グローバルデータ対線を電気的に平衡させるために、前記ローカルデータ線とグローバルデータ線を接続する制御信号にて、ローカルデータ線をグローバルデータ線から遮断制御することを特徴とする半導体集積回路。
12. 請求項１から１１のいずれかにおいて、
    前記メモリセルは、３トランジスタセルであり、情報電圧をそのゲートに保持し、係る情報電圧に対応してオン状態またはオフ状態にされる第１トランジスタと、書込み信号を前記第１トランジスタのゲートに与える第２トランジスタと、前記第２トランジスタのゲートに係る情報電圧に対応してオン状態またはオフ状態の情報を読出し信号として出力するための第３トランジスタとを具備することを特徴とする半導体集積回路。
13. 請求項１２において、
    半導体集積回路は、前記メモリセルの前記第２トランジスタの制御端子と前記第３トランジスタの制御端子が接続されるワード線を含み、
    前記ワード線は、非選択状態では前記情報電圧とは無関係に前記第３トランジスタと前記第２トランジスタをオフにし、読出し選択状態として、前記第３トランジスタのみオン状態にするとともに前記第２トランジスタをオフ状態に保つ第１電圧に設定される第１選択期間と、書込み選択状態として、前記第２ローカルデータ線に伝えられた書込みデータをメモリセルへ書込むための前記第３トランジスタと第２トランジスタを同時にオン状態にする第２電圧に設定される第２選択期間とを有し、
    前記第１及び第２ローカルデータ線は、メモリセルの記憶情報を増幅する増幅器に接続された前記第１及び第２グローバルデータ線と平行に配置され、
    前記第１ローカルデータ線と前記第１グローバルデータ線は読出し転送用トランジスタで接続され、前記第２ローカルデータ線と前記第２グローバルデータ線は書き込み転送用トランジスタで接続され、
    メモリセルからの読み出し動作時には、前記第１ローカルデータ線は前記第１グローバルデータ線に読出し制御用トランジスタを用いて接続し、前記ワード線の第１選択期間にメモリセルから読み出されたデータを、読み出し制御用トランジスタをオンすることで、前記第１グローバルデータ線に伝達し、増幅器によって第２グローバルデータ線電圧を参照電圧として増幅し、
    メモリセルへの書込み動作時には、前記書込みデータ線を第２グローバルデータ線に前記書込み制御用トランジスタを用いて接続し、前記ワード線の第２選択期間に第２グローバルデータ線へ伝達された書込みデータを、前記第２ローカルデータ線へ伝えることを特徴とする半導体集積回路。
14. メモリセルと、
    前記メモリセルの記憶情報信号出力ノードに接続される第１データ線と、
    前記第１データ線と対を成す第２データ線と、
    前記第１データ線を第１プリチャージ電位にプリチャージするとともに前記第２データ線を前記第１プリチャージ電位と異なる第２プリチャージ電位にプリチャージするためのプリチャージ回路と、
    前記第１データ線上で前記メモリセルからの記憶情報を第１電位及び第２電位の一方に増幅するための増幅回路とを有し、
    前記第１プリチャージ電位は前記第２電位であり、前記第２プリチャージ電位は前記第１電位と前記第２電位の間にある第３電位であることを特徴とする半導体集積回路。
15. 請求項１４において、
    前記増幅器は、前記第１データ線に出力された記憶情報を受ける第１入力ノードと前記第２データ線の前記第２プリチャージ電位を参照電位として受ける第２入力ノードを持つ差動増幅器を含むことを特徴とする半導体集積回路。
16. 請求項１４から１５のいずれかにおいて、
    前記メモリセルは、３個のトランジスタを含み、前記第１データ線に接続される前記記憶情報信号出力ノードに加えて前記第２データ線に接続される記憶情報信号入力ノードとを有することを特徴とする半導体集積回路。
17. メモリセルと、
    前記メモリセルの記憶情報信号出力ノードに接続される第１ローカルデータ線と、
    前記メモリセルの記憶情報信号入力ノードに接続される第２ローカルデータ線と、
    前記第１ローカルデータ線に接続される第１グローバルデータ線と、
    前記第２のローカルデータ線に接続される第２のグローバルデータ線と、
    前記第１および第２のローカルデータ線を第１プリチャージ電位にプリチャージすると共に、前記第１および第２のグローバルデータ線を前記第１プリチャージ電位と異なる第２プリチャージ電位にプリチャージするためのプリチャージ回路とを有することを特徴とする半導体集積回路。
18. 第１と第２配線と、第１スイッチと、複数の第１ワード線と、複数の第１メモリセルとを具備する第１メモリブロックと、
    第２スイッチと、複数の第２ワード線と、複数の第２メモリセルとを具備する第２メモリブロックとを具備し、
    前記複数の第１メモリセルのそれぞれは、第１と第２と第３トランジスタを具備し、前記第１と第２トランジスタのゲートは前記複数の第１ワード線のうちの一つと接続され、前記第３トランジスタのドレインは前記第２トランジスタのソース・ドレイン経路と接続され、
    前記複数の第２メモリセルのそれぞれは、第４と第５と第６トランジスタを具備し、前記第４と第５トランジスタのゲートは前記複数の第２ワード線のうちの一つと接続され、前記第６トランジスタのドレインは前記第５トランジスタのソース・ドレイン経路と接続され、前記複数の第１メモリセルの前記第１トランジスタのソース・ドレイン経路は前記第１配線に接続され、
    前記複数の第２メモリセルの前記第４トランジスタのソース・ドレイン経路は前記第２配線に接続され、
    前記複数の第１メモリセルの前記第２トランジスタのソース・ドレイン経路は前記第１スイッチを介して前記第２配線に接続され、
    前記複数の第２メモリセルの前記第４トランジスタのソース・ドレイン経路は前記第２スイッチを介して前記第１配線に接続される半導体集積回路。