KR19980037417A - 폴디드 비트라인 구조를 갖는 불휘발성 반도체 메모리 장치의 프로그램방법 - Google Patents

폴디드 비트라인 구조를 갖는 불휘발성 반도체 메모리 장치의 프로그램방법 Download PDF

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Abstract

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체기판에 형성된 N웰 및 P웰 영역에 각각 기생하는 기생 바이폴라 트랜지스터들에 의한 래치업을 방지하기 위한 불휘발성 반도체 메모리 장치의 프로그램 방법에 관한 것으로써, 이러한 방법에 의하면, 비트라인을 프리챠지한 후 프로그램 모드로 진행하기 전에 상기 비트라인을 프리챠지하는 트랜지스터의 소오스 및 벌크를 금지전압으로 충분하게 챠징시킨 후 프로그램을 진행한다. 이로써, 상기 트랜지스터가 형성된 N웰 영역의 기생 바이폴라 트랜지스터를 구동시키는 드레인과 벌크 사이에 흐르는 베이스 전류를 차단할 수 있다. 이로인해, 반도체기판에 형성된 N웰 및 P웰 영역에서 각각 기생하는 기생 바이폴라 트랜지스터들에 의해 발생한 래치업을 방지할 수 있게 되었다.

Description

폴디드 비트라인 구조를 갖는 불휘발성 반도체 메모리 장치의 프로그램방법.(a method of programming of non volatile semiconductor memory device with folded bit line structure)
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체기판에 형성된 N웰 및 P웰 영역에 각각 기생하는 기생 바이폴라 트랜지스터들에 의한 래치업을 방지하기 위한 불휘발성 반도체 메모리 장치의 프로그램 방법에 관한 것이다.
NAND형 불휘발성 플래쉬 메모리에 있어서, 유저가 원하는 데이터를 메모리 셀에 프로그램할 때 데이터의 패턴에 따라 비트 라인에 인가되는 전압이 다르게 된다. 도 1에는 NAND 플래쉬 메모리의 셀 어레이의 스트링 내의 프로그램 및 금지조건을 나타내는 도면이 도시되어 있다. 도 1에 도시된 셀 어레이의 각 스트링(string1 - string2)은 제 1 선택라인(SSL)에 연결된 제 1 선택트랜지스터(ST1)와 제 2 선택라인(GSL)에 연결된 제 2 선택트랜지스터(ST2) 사이에 미리 예정된 수의 메모리 셀 트랜지스터들이 직렬 연결되어 있다. 상기 각 제 1 선택트랜지스터(ST1)의 각 드레인 단자에는 각각 비트라인(B/L1 - B/L2)이 연결되어 있다. 여기서, 제 1 스트링(string1)에 대응되는 비트라인을 제 1 비트라인(B/L1), 그리고 제 2 스트링(string2)에 대응되는 비트라인을 제 2 비트라인(B/2)이라 하자. 그리고, 상기 각 스트링 내의 메모리 셀 트랜지스터들의 제어 게이트 단자에는 각각 대응되는 워드라인들(WL1 - WL8)이 연결되어 있다. 상기 각 메모리 셀 트랜지스터는, 도면에는 도시되지 않았지만, 반도체 기판과 상기 반도체 기판에 채널을 사이에 두고 소오스 및 드레인 영역이 형성되어 있다. 그리고, 상기 채널 상부에 산화막, 플로팅 게이트, ONO막, 그리고 제어 게이트가 순차적으로 상기 소오스 및 드레인 영역의 상부에 일부분 걸쳐 형성되어 있다.
상기 제 1 스트링(string1) 내의 임의의 메모리 셀 트랜지지터(M1)는 데이터 '1'(소거된 셀)로, 상기 셀에 대응되는 상기 제 2 스트링(string2) 내의 임의의 메모리 셀 트랜지스터(M2)는 데이터 '0'(프로그램된 셀)을 기입한다고 가정하자. 이러한 경우, 제 1 비트라인(B/L1)은 전원전압{(또는 금지전압(4.5V)}이 인가되고, 제 2 비트라인(B/L2)은 상기 제 2 스트링(string2) 내의 선택된 셀에 데이터를 프로그램하기 위해 0볼트가 인가된다. 따라서, 선택된 셀 트랜지스터의 제어 게이트에 공통 연결된 제 1 워드라인(W/L1)에는 프로그램 전압(Vpgm, 18V)이 인가된다. 그리고, 상기 제 1 워드라인(W/L1)을 제외한 나머지 제 2 내지 제 8 워드라인들(W/L2 - W/L8)에는 패스전압(Vpass, 10V)이 인가된다. 이에따라, 상기 제 1 스트링(string1) 내의 선택된 메모리 셀 트랜지스터(M1)는 자기 부스팅(self boosting)된 채널에 의해 금지전압이 형성되어 프로그램이 방지된다. 반면, 상기 제 2 스트링(string2) 내의 선택된 메모리 셀 트랜지스터는 채널이 0볼트이므로 F-N 터널링에 의해 프로그램이 완료된다.
도 2에는 폴디드 비트라인 구조를 갖는 불휘발성 반도체 메모리 장치의 페이지 버퍼의 구성을 보여주는 블록도가 도시되어 있다.
도 2에 도시된 페이지 버퍼는 셀 어레이(10), 상기 셀 어레이(10)에 전기적으로 연결된 제 1 및 제 2 비트라인들(B/L, REF), 프리챠지 및 등화수단(20), 분리수단(30), 그리고 감지증폭수단(40)으로 구성되어 있다. 상기 제 1 및 제 2 비트라인들(B/L, REF)에 각각 대응되는 제 1 및 제 2 서브비트라인들(SBL, SBLB)이 상기 분리수단(30)을 통해 전기적으로 분리되거나 연결된다. 즉, 외부로부터 인가되는 절연 인에이블 신호(ISOe, ISOo)에 응답하여 인에이블 또는 디세이블되어 상기 한쌍의 비트라인들(B/L, REF)과 상기 한쌍의 서브비트라인들(SBL, SBLB)을 분리하거나 연결시킨다. 상기 분리수단(30)은 상기 제 1 및 제 2 비트라인들(B/L, REF)과 이에 대응되는 상기 제 1 및 제 2 서브비트라인들(SBL, SBLB) 사이에 각각 연결된 분리용 NMOS 트랜지스터들(104, 105)이 연결되어 있다.
상기 프리챠지 및 등화수단(40)은 고속의 센싱동작을 수행하기 위해 상기 제 1 및 제 2 비트라인들(B/L, REF)을 1/2Vcc로 프리챠지하고 이를 등화하기 위한 수단으로써, PMOS 트랜지스터들(100, 102, 103)로 이루어졌다. 즉, 상기 PMOS 트랜지스터들(100, 102)은 외부로부터 인가되는 프리챠지 인에이블 신호들(EQEB, EQOB)에 응답하여 소정의 전압레벨로 대응되는 각 비트라인을 프리챠지한다. 그리고, 상기 PMOS 트랜지스터(103)는 외부로부터 인가되는 등화 인에이블 신호(EQB)에 응답하여 인에이블되며 이에 따라 프리챠지된 상기 제 1 및 제 2 비트라인들(B/L, REF)을 등화(equalizing)한다. 여기서, 상기 프리챠지용 PMOS 트랜지스터들(100, 102)은 바디 효과(body effect)를 줄이기 위해 벌크를 소오스 단자에 연결한 구조를 사용하였다. 상기 감지증폭수단(40)은 외부로부터 로딩된 데이터를 저장하거나 상기 셀 어레이(10) 내의 메모리 셀의 데이터를 센싱하여 저장하기 위한 것이다. 상기 감지증폭수단(40)은 래치된 NMOS 트랜지스터들(106, 107)과 PMOS 트랜지스터들(108, 109)로 이루어졌다.
폴디드 비트라인 구조에서 메모리 셀이 프로그램되는 과정을 보면 선택된 비트라인은 분리용 NMOS 트랜지스터(104)를 통해 감지증폭수단(40)에 래치된 데이터가 인가되며 이에의해 선택된 메모리 셀이 프로그램되거나 프로그램 금지된다. 반면, 제 2 비트라인(또는 기준 비트라인, reference bit line)은 전원전압 또는 Vpp(4.5볼트)레벨의 금지전압(Vhv), 제 2 프리챠지 인에이블 신호(EQOB)는 0볼트가 인가되며, 분리용 NMOS 트랜지스터(105)에는 0볼트가 인가되어 셔트-오프(shut off)됨으로써 제 2 비트라인(REF)으로는 금지전압이 인가된다. 이에 대한 동작 타이밍도가 도 3에 도시되어 있다.
도 4에는 프리챠지용 PMOS 트랜지스터와 감지증폭수단의 래치 타입의 NMOS 트랜지스터의 구조를 보여주는 단면도가 도시되어 있다.
도 4를 참조하면, 반도체기판(미도시된)에 P웰 영역(1)이 형성되어 있고 상기 P웰 영역(1) 상에 N웰 영역(2)이 형성되어 있다. 상기 N웰 영역(2)에는 채널 영역(3)을 사이에 두고 P형 불순물의 소오스 영역(4) 및 드레인 영역(5)이 형성되어 있다. 그리고, 상기 채널(3) 상부에는 게이트 단자(7)가 형성되어 있다. 상기 소오스 영역(4)과 상기 드레인 영역(5) 사이에 형성된 상기 채널(3)이 형성되지 않은 상기 소오스 영역(4)에 인접한 곳에 N형 불순물 영역(6)이 형성되며, 상기 소오스 영역(4)과 상기 N형 불순물 영역(6)은 외부로부터 인가되는 금지전압(Vhv)이 공통으로 인가됨으로써 바디 효과를 줄일 수 있다. 상기 게이트 단자(7)에는 외부로부터 인가되는 프리챠지 인에이블 신호라인(EQEB)이 그리고 상기 드레인 영역(5)에는 제 1 비트라인(B/L)이 각각 연결되어 있다. 여기서, 상기 N웰 영역(2)에 형성된 MOS 소자는 도 2에 도시된 프리챠지용 NMOS 트랜지스터(100)이다.
그리고, 상기 P웰 영역(1)에는 채널 영역(8)을 사이에 두고 N형 불순물의 소오스 영역(10) 및 드레인 영역(9)이 형성되어 있다. 그리고, 상기 채널(8) 상부에는 게이트 단자(12)가 형성되어 있다. 상기 채널(8)이 형성되지 않은 상기 소오스 영역(10)에 인접한 곳에 P형 불순물 영역(11)이 형성되며, 상기 소오스 영역(10)과 상기 P형 불순물 영역(11)은 외부로부터 인가되는 구동전압(LAB)이 공통으로 인가되며, 이로써 바디 효과를 줄일 수 있다. 상기 게이트 단자(12)에는 외부로부터 인가되는 제 2 서브비트라인(SBLB)이, 드레인 영역(9)에는 제 1 서브비트라인(SBL), 그리고 상기 소오스 영역(10)에는 외부로부터 구동전압(LAB)이 인가되는 라인에 각각 연결되어 있다. 여기서, 상기 P웰 영역(1)에 형성된 MOS 소자는 도 2에 도시된 감지증폭수단(40)의 PMOS 트랜지스터(106)이다.
선택된 비트라인에 금지전압(Vhv)이 인가되는 경우를 생각하면 프리챠지용 PMOS 트랜지스터(100)의 소오스 단자와 벌크는 프로그램 모드로 진입되면서 전원전압 혹은 Vpp로 챠징된다. 그리고, 상기 프리챠지용 PMOS 트랜지스터(100)의 드레인 단자(B/L)와 래치 타입의 감지증폭수단(40)의 NMOS 트랜지스터(106)의 드레인 단자(SBL)에는 동일한 전원전압(VCC) 혹은 Vpp로 챠징된다. 상기 프리챠지용 PMOS 트랜지스터(100)의 소오스 단자와 벌크가 전원전압(VCC) 혹은 Vpp로 프리챠지되기 이전에 비트라인 전압이 전원전압(VCC) 또는 Vpp 레벨로 챠지-업되면 상기 프리챠지용 PMOS 트랜지스터(100)의 드레인 단자와 벌크 사이의 전압차에 의해 P-N 다이오드가 턴-온되게 된다. 이로인해, 상기 전압차는 도 4에 도시된 N웰 영역(2)에 기생하는 기생 바이폴라 트랜지스터(B1, P-N-P)의 베이스 전류가 되어 상기 기생 바이폴라 트랜지스터(B1)가 동작하게 된다. 상기 기생 바이폴라 트랜지스터(B1)의 전류는 다시 P웰 영역(1)에서 기생하는 기생 바이폴라 트랜지스터(B2, N-P-N)의 베이스 전류로 작용하여 기생 바이폴라 트랜지스터(B2)를 동작하게 한다. 따라서, 상술한 바와같은 종래의 프로그램 방법에 의하면, N웰 및 P웰 영역(2, 1)에 기생하는 기생 바이폴라 트랜지스터들(B1, B2) 중 N웰 영역(2)의 기생 바이폴라 트랜지스터(B1)가 턴-온되어 래치업이 발생하는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, N웰 및 P웰 영역에 각각 기생하는 기생 바이폴라 트랜지스터들에 의한 래치업을 방지할 수 있는 불휘발성 반도체 메모리 장치의 프로그램방법을 제공하는데 있다.
도 1은 NAND 플래쉬 메모리의 셀 구조를 보여주는 도면;
도 2는 불휘발성 반도체 메모리 장치의 페이지 버퍼의 구성을 보여주는 블록도;
도 3은 종래 기술에 따른 동작 타이밍도;
도 4는 래치업이 발생되는 구조를 보여주는 단면도;
도 5는 본 발명에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
10 : 셀 어레이20 : 프리챠지 및 등화수단
30 : 분리수단40 : 감지증폭수단
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 데이터를 저장하기 위한 셀 어레이와, 상기 셀 어레이에 전기적으로 연결된 제 1 및 제 2 비트라인들과, 상기 제 1 및 제 2 비트라인들을 소정 전압레벨로 프리챠지하고 이를 등화하기 위해 상기 제 1 및 제 2 비트라인들에 각각 드레인 단자가 연결되고 소오스 및 벌크가 금지전압라인에 연결되며 제 1 및 제 2 프리챠지 신호라인에 게이트가 연결된 제 1 및 제 2 프리챠지용 트랜지스터들 및 상기 제 1 및 제 2 비트라인들 사이에 채널이 연결되고 등화신호라인에 게이트가 연결된 등화용 트랜지스터로 이루어진 프리챠지 및 등화수단과, 외부로부터 인가되는 제어신호에 응답하여 상기 제 1 및 제 2 비트라인들에 각각 대응되는 제 1 및 제 2 서브비트라인들을 전기적으로 절연시키기 위한 분리수단과, 상기 제 1 및 제 2 서브비트라인들 사이의 전압차를 감지하고 이를 증폭하거나 외부로부터 인가되는 데이터를 래치하기 위한 감지증폭수단을 구비한 불휘발성 반도체 메모리 장치의 프로그램방법에 있어서, 외부로부터 인가되는 제 1 및 제 2 프리챠지 신호에 응답하여, 이에 대응되는 상기 제 1 및 제 2 프리챠지용 트랜지스터들을 통해 상기 제 1 및 제 2 비트라인들을 각각 소정 전압레벨로 프리챠지하는 제 1 단계와; 상기 제 1 및 제 2 프리챠지용 트랜지스터들의 소오스 및 벌크와 상기 제 1 비트라인을 미리 예정된 금지전압 레벨로 충분히 프리챠지하는 제 2 단계와; 상기 감지증폭수단에 래치된 데이터를 외부로부터 인가되는 제어신호들에 응답하여, 선택된 비트라인으로 상기 데이터를 전달함으로써 프로그램 동작을 수행하는 제 3 단계를 포함한다.
이와같은 방법에 의해서, 반도체기판에 형성된 N웰 영역에 기생하는 기생 바이폴라 트랜지스터를 동작시키는 드레인 영역과 벌크 사이의 베이스 전류를 차단함으로써 래치업이 발생되는 것을 방지할 수 있게 되었다.
이하 본 발명의 실시예에 따른 참조도면 도 5에 의거하여 상세히 설명한다.
도 5에는 본 발명의 바람직한 실시예에 따른 동작 타이밍도가 도시되어 있다.
본 발명은 비트라인 프리챠지 레벨이 독출 동작과 프로그램 동작시 서로 다른 전압레벨로 챠지되는 폴디드 비트라인 구조를 갖는 불휘발성 반도체 메모리 장치에 있어서, 프리챠지용 PMOS 트랜지스터의 바디 효과(body effect)를 없애기 위해 상기 트랜지스터의 소오스 및 벌크를 공통으로 연결할 경우 발생할 수 있는 래치 업을 방지하기 위한 프로그램 방법에 관한 것이다. 즉, 비트라인에 프로그램 금지전압을 인가하기 전에 프리챠지용 PMOS 트랜지스터(100)의 소오스와 벌크를 미리 예정된 전압으로 프리챠지한 후 소정 시간후에 상기 비트라인을 금지전압으로 챠징시킴으로써 기생 바이폴라 트랜지스터들(B1, B2)에 의한 래치-업을 방지할 수 있다.
참조도면 도 1 내지 도 4와 본 발명의 프로그램 제어방법에 따른 참조도면 도 5에 의거하여 동작을 설명하면 다음과 같다.
먼저, 프로그램 동작을 세분하여 보면 도 5에 도시된 바와같이 비트라인 프리챠지 구간(t1), 프리챠지용 트랜지스터의 소오스 및 벌크전압 인가 구간(t2), 그리고 프로그램 구간(t3)으로 나눌 수 있다. 상기 비트라인 프리챠지 구간(t1)은 제 1 및 제 2 비트라인들(B/L, REF)을 1/2Vcc로 프리챠지하기 위한 구간이다. 즉, 0볼트의 제 1 및 제 2 프리챠지 인에이블 신호들(EQEB, EQOB)에 의해 도 2에 도시된 프리챠지용 PMOS 트랜지스터들(100, 102)이 턴-온된다. 이로써, 외부로부터 인가되는 프리챠지 전압(Vhv)이 각 소오스 단자를 통해 대응되는 비트라인들로 전달된다. 이때, 도 2에 도시된 분리수단(30)의 NMOS 트랜지스터들(104, 105)은 0볼트의 분리 신호(ISOe, ISOo)에 의해 턴-오프된 상태이다.
다음, 본 발명에 따른 프리챠지용 트랜지스터(100)의 소오스 및 벌크전압 인가구간(t2)은 상기 프리챠지용 PMOS 트랜지스들(100, 102)의 소오스 영역 및 벌크를 전원전압(Vcc) 또는 Vpp 전압으로 챠징하기 위한 구간이다. 여기서, 상기 프리챠지용 PMOS 트랜지스터들(100, 102)의 소오스 단자로 전원전압 또는 Vpp 레벨의 금지전압(Vhv)이 인가된다. 이때, 종래의 경우 선택된 비트라인에 연결된 분리용 NMOS 트랜지스터(104)가 턴-온되어 상기 비트라인(B/L)으로 외부로부터 로딩된 데이터를 전달하게 된다. 그러나, 본 발명의 경우 상기 프리챠지용 PMOS 트랜지스터들(100, 102)의 소오스 단자 및 벌크가 전원전압 또는 Vpp 레벨의 금지전압으로 챠징되는 일정시간 동안 상기 분리용 트랜지스터(104)는 턴-오프된다. 이로써, 상기 프리챠지용 PMOS 트랜지스터들(100, 102)의 소오스 영역 및 벌크가 전원전압 또는 Vpp 레벨의 금지전압으로 충분히 챠징된다. 이 경우, N웰 영역(2)에 형성된 프리챠지용 PMOS 트랜지스터(100)의 드레인 영역(5)과 웰 영역(2) 사이의 P-N 다이오드에는 역바이어스가 가해진다. 이로인해, 기생 바이폴라 트랜지스터(B1)를 동작시키기 위한 베이스 전류가 주입되지 않게 된다. 이후, 종래와 동일한 방법으로 선택된 셀에 대해 프로그램이 진행된다.
다시말해서, 프리챠지용 PMOS 트랜지스터(100)의 바디 효과를 없애기 위해 이의 소오스 단자와 벌크를 공통으로 접속했을 때 종래의 프로그램 방법에 따르면 래치 업이 발생할 가능성이 높았다. 래치 업을 방지하기 위해 상기 래치 업이 발생된 프리챠지용 PMOS 트랜지스터(100)의 벌크를 미리 설정한 금지전압(Vhv)으로 챠징한 상태에서 래치된 데이터를 선택된 비트라인으로 인가하는 것이다. 즉, 프리챠지용 PMOS 트랜지스터(100)의 벌크가 먼저 금지전압으로 설정되면, 비트라인 전압으로 인한 드레인 영역과 벌크 사이에 순바이어스가 형성되지 않게 된다. 이로써, N웰 영역(2)에 기생하는 기생 바이폴라 트랜지스터(B1)를 동작시키는 베이스 전류가 주입되지 않아 상기 기생 바이폴라 트랜지스터(B1)가 동작하지 않게 된다. 따라서, 래치 업이 발생되지 않아 디비이스를 안전하게 동작시킬 수 있다. 결국, 프로그랭이 시작되는 구간에서 프리챠지용 PMOS 트랜지스터(100)가 1/2Vcc에서 전원전압(VCC) 혹은 Vpp 전압으로 천이가 완료된다. 이후, 일정 시간이 지난 다음에 분리용 NMOS 트랜지스터(104)의 게이트 신호인 절연 인에이블 신호(IOSe)를 전원전압에 비해 높은 Vpp2 전압으로 인가하여 래치된 데이터를 비트라인(B/L)으로 전달함으로써 프로그램이 수행된다.
상기한 바와같이, 비트라인을 프리챠지한 후 프로그램 모드로 진행하기 전에 상기 비트라인을 프리챠지하는 트랜지스터의 소오스 및 벌크를 금지전압으로 충분하게 챠징시킨 후 프로그램을 진행한다. 이로써, 상기 트랜지스터가 형성된 N웰 영역의 기생 바이폴라 트랜지스터를 구동시키는 드레인과 벌크 사이에 흐르는 베이스 전류를 차단할 수 있다. 이로인해, 반도체기판에 형성된 N웰 및 P웰 영역에서 각각 기생하는 기생 바이폴라 트랜지스터들에 의해 발생한 래치업을 방지할 수 있게 되었다.

Claims (1)

  1. 데이터를 저장하기 위한 셀 어레이(10)와, 상기 셀 어레이(10)에 전기적으로 연결된 제 1 및 제 2 비트라인들(B/L, REF)과, 상기 제 1 및 제 2 비트라인들(B/L, REF)을 소정 전압레벨로 프리챠지하고 이를 등화하기 위해 상기 제 1 및 제 2 비트라인들(B/L, REF)에 각각 드레인 단자가 연결되고 소오스 및 벌크가 금지전압라인(Vhv)에 연결되며 제 1 및 제 2 프리챠지 신호라인(EQEB, EQOB)에 게이트가 연결된 제 1 및 제 2 프리챠지용 트랜지스터들(100, 102) 및 상기 제 1 및 제 2 비트라인들(B/L, REF) 사이에 채널이 연결되고 등화신호라인(EQB)에 게이트가 연결된 등화용 트랜지스터(103)로 이루어진 프리챠지 및 등화수단(20)과, 외부로부터 인가되는 제어신호(ISOe, ISOo)에 응답하여 상기 제 1 및 제 2 비트라인들(B/L, REF)에 각각 대응되는 제 1 및 제 2 서브비트라인들(SBL, SBLB)을 전기적으로 절연시키기 위한 분리수단(30)과, 상기 제 1 및 제 2 서브비트라인들(SBL, SBLB) 사이의 전압차를 감지하고 이를 증폭하거나 외부로부터 인가되는 데이터를 래치하기 위한 감지증폭수단(40)을 구비한 폴디드 비트라인 구조를 갖는 불휘발성 반도체 메모리 장치의 프로그램방법에 있어서,
    외부로부터 인가되는 제 1 및 제 2 프리챠지 신호(EQEB, EQOB)에 응답하여, 이에 대응되는 상기 제 1 및 제 2 프리챠지용 트랜지스터들(100, 102)을 통해 상기 제 1 및 제 2 비트라인들(B/L, REF)을 각각 소정 전압레벨로 프리챠지하는 제 1 단계와;
    상기 제 1 및 제 2 프리챠지용 트랜지스터들(100, 102)의 소오스 및 벌크와 상기 제 1 비트라인(B/L)을 미리 예정된 금지전압 레벨로 충분히 프리챠지하는 제 2 단계와;
    상기 감지증폭수단(40)에 래치된 데이터를 외부로부터 인가되는 제어신호들에 응답하여, 선택된 비트라인으로 상기 데이터를 전달함으로써 프로그램 동작을 수행하는 제 3 단계를 포함하는 것을 특징으로 하는 폴디드 비트라인 구조를 갖는 불휘발성 반도체 메모리 장치의 프로그램방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010094995A (ko) * 2000-03-31 2001-11-03 가나이 쓰토무 반도체 집적회로

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