DE112012003882T5 - Multigate-Transistor mit Austausch-Gate für eingebetteten Dram - Google Patents

Multigate-Transistor mit Austausch-Gate für eingebetteten Dram Download PDF

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Abstract

Eine Speicherzelle, eine Gruppe von Speicherzellen und ein Verfahren zur Fertigung einer Speicherzelle mit Multigate-Transistoren wie z. B. vollständig verarmte finFET- oder Nanodraht-Transistoren in eingebettetem DRAM. Die Speicherzelle umfasst einen Grabenkondensator, einen nicht-planaren Transistor und eine selbstjustierende Silicid-Verbindung, die den Grabenkondensator mit dem nicht-planaren Transistor elektrisch verbindet.

Description

  • HINTERGRUND
  • Diese Erfindung betrifft die Fertigung von Computerspeicher. Insbesondere betrifft die Erfindung die Fertigung von eingebettetem DRAM mit Multigate-Transistoren, die mit herkömmlichen planaren SOI-CMOS-Einheiten kompatibel sind.
  • Eingebetteter DRAM (”eDRAM”) ist eine Speichertechnologie, die die Abwärtsskalierung einer Einheit auf 45-nm-Knoten und darüber hinaus ermöglicht. Sie ist ungefähr dreimal so dicht wie SRAM. Zudem ermöglichen vollständig verarmte (mit undotiertem Kanal) Multigate-Einheiten (FinFET, Trigate und Nanodraht) eine weitere Skalierung von CMOS-Einheiten über den 22-nm-Knoten hinaus. Derartige Einheit-Strukturen bieten eine verbesserte elektrostatische Abschirmung des Transistorkanals von benachbarten Zellen. Diese verbesserte Abschirmung kann Leckströme verringern und die Retentionszeit verbessern.
  • KURZDARSTELLUNG
  • Eine beispielhafte Ausführungsform der vorliegenden Erfindung ist ein Verfahren zum Bilden eines Speicherzellentransistors. Das Verfahren schließt ein Bilden eines Grabenkondensators in einem Substrat ein. Das Verfahren schließt ein Bilden eines nicht-planaren Transistors in dem Substrat ein. Das Verfahren schließt außerdem ein Bilden einer selbstjustierenden Silicid-Verbindung ein, die den Grabenkondensator mit dem nicht-planaren Transistor elektrisch verbindet.
  • Eine andere beispielhafte Ausführungsform der vorliegenden Erfindung ist eine Speicherzelle. Die Speicherzelle umfasst einen Grabenkondensator, einen nicht-planaren Transistor und eine selbstjustierende Silicid-Verbindung, die den Grabenkondensator mit dem nicht-planaren Transistor elektrisch verbindet.
  • Eine weitere beispielhafte Ausführungsform der Erfindung ist eine Speichergruppe. Die Speichergruppe schließt eine Vielzahl von DRAM-Speicherzellen ein. Die DRAM-Speicherzellen umfassen alle einen Grabenkondensator, einen nicht-planaren Transistor und eine selbstjustierende Silicid-Verbindung, die den Grabenkondensator mit dem nicht-planaren Transistor elektrisch verbindet. Die Speichergruppe weist auch einen Prozessor auf. Der Prozessor und die Vielzahl von DRAM-Zellen sind beide in einem monolithischen Siliciumsubstrat gebildet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Der als Erfindung betrachtete Gegenstand wird in den Ansprüchen am Ende der Patentschrift gesondert hervorgehoben und beansprucht. Die obigen und weitere Aufgaben, Merkmale und Vorteile der Erfindung gehen aus der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen hervor, wobei:
  • 1A eine beispielhafte Ausführungsform einer Speicherzelle zeigt, die Teil einer Speichergruppe gemäß der vorliegenden Erfindung ist.
  • 1B eine beispielhafte Transistor-Gate-Anordnung und einen beispielhaften Transistorkanal für den Zugriff auf eine Speicherzelle zeigt.
  • 2 eine beispielhafte Ausführungsform eines Verfahrens zur Fertigung einer Speicherzelle gemäß der vorliegenden Erfindung zeigt.
  • 3A einen Grundriss einer Silicium-auf-Isolator-Schicht über einer Isolationsschicht auf einem Substrat gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 3B eine Querschnittsansicht von 3A zeigt.
  • 3C eine isometrische Querschnittsansicht von 3A zeigt.
  • 4A die Bildung einer flossenähnlichen Hartmaske auf der SOI-Schicht gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 4B eine Querschnittsansicht von 4A zeigt.
  • 4C eine isometrische Querschnittsansicht von 4A zeigt.
  • 5A die Bildung einer Schutzschicht auf der flossenähnlichen Hartmaske gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 5B eine Querschnittsansicht von 5A zeigt.
  • 5C eine isometrische Querschnittsansicht von 5A zeigt.
  • 6A die Bildung eines Grabenkondensators und einer STI-Schicht gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 6B eine Querschnittsansicht von 6A zeigt.
  • 6C eine isometrische Querschnittsansicht von 6A zeigt.
  • 6D eine vergrößerte Querschnittsansicht von 6A zeigt.
  • 7A die Bildung einer Fotolackschicht über der Schutzschicht und der STI-Schicht gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 7B eine Querschnittsansicht von 7A zeigt.
  • 7C eine isometrische Querschnittsansicht von 7A zeigt.
  • 7D eine vergrößerte Querschnittsansicht von 7A zeigt.
  • 8A die partielle Entfernung mehrerer Schichten zeigt, um einen Isolationsgraben gemäß einer Ausführungsform der vorliegenden Erfindung zu bilden.
  • 8B eine Querschnittsansicht von 8A zeigt.
  • 8C eine isometrische Querschnittsansicht von 8A zeigt.
  • 8D eine vergrößerte Querschnittsansicht von 8A zeigt.
  • 9A die Weiterbildung der STI-Schicht in dem Isolationsgraben gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 9B eine Querschnittsansicht von 9A zeigt.
  • 9C eine isometrische Querschnittsansicht von 9A zeigt.
  • 9D eine vergrößerte Querschnittsansicht von 9A zeigt.
  • 10A die Bildung einer Dummy-Gate-Schicht über der Schutzschicht und der STI-Schicht gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 10B eine Querschnittsansicht von 10A zeigt.
  • 10C eine isometrische Querschnittsansicht von 10A zeigt.
  • 10D eine vergrößerte Querschnittsansicht von 10A zeigt.
  • 11A die Bildung eines Dummy-Gates durch Strukturieren der Dummy-Gate-Schicht gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 11B eine Querschnittsansicht von 11A zeigt.
  • 11C eine isometrische Querschnittsansicht von 11A zeigt.
  • 11D eine vergrößerte Querschnittsansicht von 11A zeigt.
  • 12A die Bildung einer selbstjustierenden Silicid-Verbindung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 12B eine Querschnittsansicht von 12A zeigt.
  • 12C eine isometrische Querschnittsansicht von 12A zeigt.
  • 12D eine vergrößerte Querschnittsansicht von 12A zeigt.
  • 13A die Abscheidung einer dielektrischen Schicht gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 13B eine Querschnittsansicht von 13A zeigt.
  • 13C eine isometrische Querschnittsansicht von 13A zeigt.
  • 13D eine vergrößerte Querschnittsansicht von 13A zeigt.
  • 14A die Entfernung des Dummy-Gates zeigt, um einen Gate-Graben gemäß einer Ausführungsform der vorliegenden Erfindung zu bilden.
  • 14B eine Querschnittsansicht von 14A zeigt.
  • 14C eine isometrische Querschnittsansicht von 14A zeigt.
  • 14D eine vergrößerte Querschnittsansicht von 14A zeigt.
  • 15A das Ätzen eines Transistorkanals in der SOI-Schicht gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 15B eine Querschnittsansicht von 15A zeigt.
  • 15C eine isometrische Querschnittsansicht von 15A zeigt.
  • 15D eine vergrößerte Querschnittsansicht von 15A zeigt.
  • 16A die Bildung eines Seitenwand-Abstandshalters gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 16B eine Querschnittsansicht von 16A zeigt.
  • 16C eine isometrische Querschnittsansicht von 16A zeigt.
  • 16D eine vergrößerte Querschnittsansicht von 16A zeigt.
  • 17A die Bildung einer Transistor-Gate-Anordnung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 17B eine Querschnittsansicht von 17A zeigt.
  • 17C eine isometrische Querschnittsansicht von 17A zeigt.
  • 18A die Bildung einer Passivierungsschicht für die Transistor-Gate-Anordnung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 18B eine Querschnittsansicht von 18A zeigt.
  • 18C eine isometrische Querschnittsansicht von 18A zeigt.
  • 18D eine vergrößerte Querschnittsansicht von 18A zeigt.
  • 19A die Bildung eines Gate-Kontakts gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 19B eine Querschnittsansicht von 19A zeigt.
  • 20A die Bildung einer beispielhaften Ausführungsform der Speicherzelle zeigt, die eine Nanodraht-Multigate-Einheit gemäß einer Ausführungsform der vorliegenden Erfindung aufweist.
  • 20B eine Querschnittsansicht von 20A zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Erfindung wird Bezug nehmend auf Ausführungsformen der Erfindung beschrieben. In der Beschreibung der Erfindung wird auf 1 bis 20 Bezug genommen. Die Figuren weisen Nummern auf, die durch Buchstaben ergänzt sind, die verschiedene perspektivische Ansichten desselben Gegenstands angeben. Außer bei anderslautender Angabe gelten die folgenden Beschreibungen. Figuren, die mit A beschriftet sind, zeigen einen Grundriss. Figuren, die mit B beschriftet sind, zeigen eine Querschnittsansicht. Figuren, die mit C beschriftet sind, zeigen eine isometrische Querschnittsansicht. Figuren, die mit D beschriftet sind, zeigen eine vergrößerte Querschnittsansicht.
  • Wie im Folgenden im Detail erläutert, schließen Ausführungsformen der vorliegenden Erfindung eine Speicherzelle, eine Gruppe von Speicherzellen und ein Verfahren zur Fertigung einer Speicherzelle ein, die Multigate-Transistoren in eingebettetem DRAM verwenden kann.
  • 1A bis B zeigen eine beispielhafte Ausführungsform einer Speicherzelle 102, die Teil einer Speichergruppe 103 ist. Die Speichergruppe 103 kann eine Vielzahl von Speicherzellen 102 und einen Prozessor einschließen. In einer Ausführungsform sind die Speicherzellen 102 DRAM-Speicherzellen. Der Prozessor und die Vielzahl von Speicherzellen 102 können beide im selben monolithischen Siliciumsubstrat gebildet sein. Obwohl die folgende Beschreibung sich auf eine einzelne Speicherzelle bezieht, versteht es sich, dass die Speicherzelle Teil einer Speichergruppe 103 ähnlicher oder identischer Speicherzellen sein kann.
  • In einer Ausführungsform der Erfindung schließt die Speicherzelle einen Grabenkondensator 104, einen nicht-planaren Transistor 106 und eine selbstjustierende Silicid-Verbindung 108 ein, die den Grabenkondensator 104 mit dem nicht-planaren Transistor 106 elektrisch verbindet. Der nicht-planare Transistor 106 kann eine Transistor-Gate-Anordnung 110 und einen Transistorkanal 112 einschließen. Die Transistor-Gate-Anordnung 110 kann mehrere Gate-Flächen 114 aufweisen, die mit dem Transistorkanal 112 verbunden sind. In einer Ausführungsform ist der nicht-planare Transistor 106 eine finFET-Einheit.
  • 2 zeigt eine beispielhafte Ausführungsform eines Verfahrens 202 zur Fertigung von Halbleiterstrukturen gemäß der vorliegenden Erfindung. In einer Ausführungsform umfasst das Verfahren 202 einen Kondensator-Bildungsschritt 204 des Bildens eines Grabenkondensators in einem Substrat, einen Transistor-Bildungsschritt 206 des Bildens eines nicht-planaren Transistors in dem Substrat, und einen Silicid-Bildungsschritt 208 des Bildens einer selbstjustierenden Silicid-Verbindung, die den Grabenkondensator mit dem nicht-planaren Transistor elektrisch verbindet. Das Verfahren 202 kann auch einen STI-Bildungsschritt 210 des Bildens eines Dielektrikums einer flachen Grabenisolation und einen Signalleitung-Bildungsschritt 212 des Bildens einer Signalleitung einschließen, die über dem Grabenkondensator verläuft. Im Signalleitung-Bildungsschritt 212 kann die Signalleitung durch das im STI-Bildungsschritt 210 gebildete Dielektrikum der flachen Grabenisolation vom Grabenkondensator getrennt sein. Das Verfahren 202 kann außerdem einen Entfernungsschritt 214 des Entfernens eines Teils des Dielektrikums der flachen Grabenisolation einschließen, um eine freiliegende Oberfläche des Grabenkondensators herzustellen. In einer Ausführungsform wird die selbstjustierende Silicid-Verbindung mindestens zum Teil auf der freiliegenden Oberfläche des Grabenkondensators gebildet. Das Verfahren 202 und all seine Schritte werden anhand von 3 bis 20 und ihrer zugehörigen Beschreibung im Detail erläutert.
  • 3A bis C zeigen eine Silicium-auf-Isolator(”SOI”)-Schicht 302 über einer Isolationsschicht 304 auf einem Substrat 306. Die SOI-Schicht 302 kann durch einen SOI-Abdünnungsprozess gebildet werden, der für die vorliegende Erfindung in Frage kommt. Dem Fachmann werden verschiedene herkömmliche Techniken einfallen, um eine SOI-Schicht 302 zu bilden. Ein beispielhaftes Verfahren zur Bildung der SOI-Schicht 302 ist eine Oxidation eines Siliciumsubstrats, gefolgt von einer Nassätzung mit verdünnter Flusssäure. In einer Ausführungsform ist die Zieldicke der SOI-Schicht 302 etwa 25 nm.
  • 4A bis C zeigen die Bildung einer flossenähnlichen Hartmaske 402 auf der SOI-Schicht 302. In einer Ausführungsform wird die flossenähnliche Hartmaske 402 durch Abscheiden einer Schicht Siliciumdioxid, Siliciumnitrid, Hafniumoxid, Aluminiumoxid oder anderen geeigneten Materials auf der SOI-Schicht 302 gebildet. In einer anderen Ausführungsform wird die flossenähnliche Hartmaske 402 gebildet, indem das verbleibende Abdünnungsoxid zurückgelassen wird. Dem Fachmann werden verschiedene Lithografie- und Ätztechniken einfallen, wie z. B. reaktives Ionenätzen, um flossenähnliche Hartmaskenstrukturen zu definieren.
  • 5A bis D zeigen die Bildung einer Schutzschicht 502 auf der flossenähnlichen Hartmaske 402. In einer Ausführungsform wird die Schutzschicht 502 durch Abscheiden einer Schicht Siliciumnitrid gebildet. Die Schutzschicht 502 kann durch ein chemisch-mechanisches Polieren planarisiert werden. Die Schutzschicht 502 kann gebildet werden, um die SOI-Schicht 302 während der Bildung eines Oxids einer flachen Grabenisolation, die weiter unten beschrieben wird, zu schützen. Die Schutzschicht 502 kann mit einer derartigen Dicke gebildet werden, dass nach der Bildung des Oxids der flachen Grabenisolation etwa 40 nm übrig bleiben.
  • 6A bis D zeigen die Bildung eines Grabenkondensators 104 und einer STI-Schicht 602. 6A bis D zeigen ein Beispiel des Kondensator-Bildungsschritts 204 und des STI-Bildungsschritts 210 aus dem oben beschriebenen Verfahren 202. In einer Ausführungsform kann der Grabenkondensator ein tiefer Grabenkondensator sein, der mit einer für eDRAM standardmäßigen Bearbeitung gebildet wird. Ein Dielektrikum einer flachen Grabenisolation kann über dem Grabenkondensator 104 gebildet werden, wodurch eine STI-Schicht 602 aus Siliciumdioxid oder einem anderen geeigneten Material gebildet wird, deren Oberseite koplanar zur Schutzschicht 502 ist. Der Grabenkondensator 104 kann n+-Polysilicium oder ein anderes geeignetes Material einschließen, das dem Fachmann bekannt ist. In einer Ausführungsform ist die Dicke der STI-Schicht 602 und der Schutzschicht 502 60 nm, und die der Hartmaskenschicht 20 nm. Der Grabenkondensator 104 kann so gebildet werden, dass die Oberseite des Grabenkondensators 104 koplanar zur Oberseite der SOI-Schicht 302 ist.
  • 7A bis D zeigen die Bildung einer Fotolackschicht 702 über der Schutzschicht 502 und der STI-Schicht 602. In einer Ausführungsform wird eine Aktivbereich-Lithografie durchgeführt, indem die Fotolackschicht 702 direkt über der flossenähnlichen Hartmaske 402 und einem Abschnitt der STI-Schicht 602 gebildet wird.
  • 8A bis D zeigen die partielle Entfernung mehrerer Schichten, um einen Isolationsgraben 802 zu bilden. In einer Ausführungsform wird ein reaktives Ionenätzen durchgeführt, wodurch die Fotolackschicht 502 und Abschnitte anderer Schichten, die nicht durch die Fotolackschicht geschützt sind, entfernt werden. Ungeschützte Abschnitte der Schutzschicht 502, der STI-Schicht 602, des tiefen Grabenkondensators 104 und der SOI-Schicht 302 können bis auf die Isolationsschicht 304 hinab entfernt werden, wodurch ein Isolationsgraben 802 übrig bleibt.
  • 9A bis D zeigen die Weiterbildung der STI-Schicht 602 im Isolationsgraben. Die STI-Schicht 602 kann aus einem Oxid bestehen. Dem Fachmann werden verschiedene Materialien einfallen, die für eine flache Grabenisolation geeignet sind. In einer Ausführungsform wird auch ein chemisch-mechanisches Polieren verwendet, um die STI-Schicht 602 koplanar zur Schutzschicht 502 zu bilden, wodurch die Dicke beider Schichten auf 40 nm verringert wird.
  • 10A bis D zeigen die Bildung einer Opfer- oder ”Dummy”-Gate-Schicht 1002 über der Schutzschicht 502 und der STI-Schicht 602. In einer Ausführungsform kann die Dummy-Gate-Schicht 1002 Siliciumnitrid einschließen. In einer anderen Ausführungsform kann die Dummy-Gate-Schicht Polysilicium einschließen. Eine geeignete Dicke der Dummy-Gate-Schicht 1002 kann 40 nm sein, die Dicke kann jedoch abhängig von der gewünschten Höhe einer später gebildeten Gate-Elektrode gewählt sein. Es ist anzumerken, dass die ursprüngliche Dicke durch nachfolgende Schritte im Prozessablauf geändert werden kann, um eine gewünschte Enddicke zu ergeben.
  • 11A bis D zeigen die Bildung eines Dummy-Gates 1102 durch Strukturieren der Dummy-Gate-Schicht 1002. In einer Ausführungsform werden Lithografie und reaktives Ionenätzen verwendet, um das Dummy-Gate 1102 zu strukturieren. Das reaktive Ionenätzen kann selektiv zum Material in der STI-Schicht 602 sein, wodurch die STI-Schicht 602 intakt bleibt.
  • 12A bis D zeigen die Bildung einer selbstjustierenden Silicid-Verbindung 108. 12A bis D zeigen außerdem ein Beispiel des Entfernungsschritts 214 und des Silicid-Bildungsschritts 208 des oben beschriebenen Verfahrens 202. In einer Ausführungsform wird die selbstjustierende Silicid-Verbindung 108 mit einem nicht-lithographischen Fertigungsprozess gebildet. Um die Silicid-Verbindung 108 zu bilden, können durch Ionenimplantation Implantationen durchgeführt werden, gefolgt von einer Dotandenaktivierung durch einen Wärmebehandlungsprozess. Die Ionenimplantation kann zum Beispiel Arsen oder Phosphor als Ionenquellen einschließen, um eine N-fet-Einheit zu bilden. In einer Ausführungsform kann die Silicid-Verbindung 108 Co20%Si sein, oder ein beliebiges Silicid, das die Temperaturen überstehen kann, die für Gate-Last-Integrationssyteme in Logik erforderlich sind, und einen dualen Silicid-Prozess annehmen kann.
  • In einer Ausführungsform kann die Silicid-Verbindung 108 nach einer Silicid-Vorreinigung gebildet werden. Während der Vorreinigung kann ein Teil des Dielektrikums der flachen Grabenisolation 602 entfernt werden, um eine freiliegende Oberfläche des Grabenkondensators 104 herzustellen. Die selbstjustierende Silicid-Verbindung 108 kann mindestens zum Teil auf der freiliegenden Oberfläche des Grabenkondensators 104 gebildet werden, der durch einen partiell entfernten Abschnitt des Dielektrikums der flachen Grabenisolation 602 hergestellt wurde.
  • Wie weiter unten veranschaulicht, kann die selbstjustierende Silicid-Verbindung 108 als Teil eines Austausch(Replacement)-Gate-Prozessablaufs gebildet werden, in welchem nach Bildung und Entfernung eines Dummy-Gates im nicht-planaren Transistor ein Transistor-Gate-Stapel gebildet wird. In einer Ausführungsform kann ein Abschnitt der Silicid-Verbindung eine(n) erhöhte(n) Source/Drain 1202 bilden.
  • 13A bis D zeigen die Abscheidung einer dielektrischen Schicht 1302. Die dielektrische Schicht 1302 kann aus Siliciumdioxid oder einer Dünnschicht auf Siliciumdioxid-Grundlage bestehen. Geeignete Abscheidungsprozesse können dielektrische Aufschleudermaterialien, PECVD, CVD und ALD oder eine Kombination dieser Techniken einschließen. In einer Ausführungsform wird die dielektrische Schicht 1302 rückpoliert, um die Oberseite des Dummy-Gates 1102 freizulegen. In diesem Stadium des Prozesses sind Beispieldicken wie folgt: 80 nm für die flossenähnliche Hartmaske, 80 nm für das Dummy-Gate über der flossenähnlichen Hartmaske, 40 nm für das Dummy-Gate über der STI-Schicht, und eine STI-Schicht, die von 40 nm an Abschnitten unter dem Dummy-Gate bis 30 nm am Rand in der Nähe der Silicid-Verbindung variiert.
  • 14A bis D zeigen die Entfernung des Dummy-Gates 1102, um einen Gate-Graben 1402 zu bilden. Das Dummy-Gate kann durch Nass- oder Trockenätzen entfernt werden. Der Prozess kann selektiv zu den Materialien der dielektrischen Schicht, der dielektrischen STI-Schicht und der SOI-Schicht sein. In einer Ausführungsform legt die Entfernung des Dummy-Gates die flossenähnliche Hartmaske 402, einen Abschnitt der SOI-Schicht und einen Abschnitt der STI-Schicht 602 frei. Der Gate-Graben kann über der flossenähnlichen Hartmaske 80 nm tief und über der STI-Schicht 40 nm tief sein.
  • 15A bis D zeigen das Ätzen eines Transistorkanals 112 in der SOI-Schicht 302. Der Transistorkanal 112 kann eine Flosse für eine finFet-Einheit sein. In einer Ausführungsform wird das Ätzen mit einer anisotropen reaktiven Ionenätzung durchgeführt, die selektiv zum Material der flossenähnlichen Hartmaske 402 ist. In einer anderen Ausführungsform kann die reaktive Ionenätzung der Flossen eine absichtliche BOX-Vertiefung einschließen, wodurch ein Teil der flossenähnlichen Hartmaske 402 entfernt wird. In einer Ausführungsform ist die neue Dicke der flossenähnlichen Hartmaske 15 nm. Die Dicke der STI-Schicht kann ebenfalls auf 35 nm vertieft werden.
  • 16A bis D zeigen die Bildung eines optionalen Seitenwand-Abstandshalters 1602 durch Abscheidung einer dünnen konturtreuen Schicht auf den Wänden der dielektrischen Schicht 1302 im Inneren des Gate-Grabens, gefolgt von einer reaktiven Ionenätzung. Der Seitenwand-Abstandshalter 1602 kann aus einem geeigneten Dielektrikum wie z. B. Siliciumnitrid, Bornitrid oder Siliciumdioxid gebildet werden. Geeignete Abscheidungsprozesse können LPCVD, RTCVD und ALD einschließen. In einer Ausführungsform kann der Ätzprozess hoch anisotrop sein und mit einer Überätzung durchgeführt werden, die ausreicht, um das Seitenwand-Abstandshaltermaterial vom Boden des Gate-Grabens 1402 zu entfernen. In diesem Stadium des Prozesses sind Beispieldicken wie folgt: 75 nm für den Gate-Graben über dem Transistorkanal, 40 nm für den Gate-Graben über der STI-Schicht, 65 nm für Abschnitte der dielektrischen Schicht über der Silicid-Verbindung, 30 nm für Abschnitte der dielektrischen Schicht über der STI-Schicht, und 25 nm für Abschnitte der STI-Schicht direkt unter der dielektrischen Schicht.
  • 17A bis C zeigen die Bildung einer Transistor-Gate-Anordnung 110. 17A bis C zeigen auch ein Beispiel des Signalleitung-Bildungsschritts 112 aus dem oben beschriebenen Verfahren 202. In einer Ausführungsform kann die Transistor-Gate-Anordnung 110 für eine Speicherzelle auch eine Signalleitung sein, die über dem Grabenkondensator einer anderen Zelle verläuft. Die Signalleitung kann durch die Dielektrikum-Schicht der flachen Grabenisolation 602 vom Grabenkondensator 104 getrennt sein. Vor dem Abscheiden der Transistor-Gate-Anordnung 1102 kann eine Nass- oder Trockenvorreinigung verwendet werden, um Beschädigungen an der Oberfläche des Transistorkanals zu beseitigen. Nach der Vorreinigung können die Materialien der Transistor-Gate-Anordnung in den Gate-Graben 1402 abgeschieden werden. In einer Ausführungsform schließt die Transistor-Gate-Anordnung 110 ein Gate-Dielektrikum und eine Gate-Elektrode ein. Das Gate-Dielektrikum kann SiO2, SiOxNy, HfO2, HfOxNy, HfOxSiNy, Al2O3, ZrO2 einschließen. Die Gate-Elektrode kann ein oder mehrere Materialien zur Einstellung der Austrittsarbeit und eine Deckschicht einschließen. Die Materialien zur Einstellung der Austrittsarbeit können TiN, TaN, La2O3, AIO, TaAIN, Al einschließen. Die Deckschicht kann Ti, Al, TiAI-Legierungen, W oder Ru einschließen. Nach der Abscheidung kann zusätzliches Material, das im Feld vorhanden ist, entfernt werden. Geeignete Techniken zur Entfernung können Trockenätzen oder chemisch-mechanisches Polieren einschließen.
  • 18A bis D zeigen die Bildung einer Passivierungsschicht 1802 für die Transistor-Gate-Anordnung. In einer Ausführungsform ist die Passivierungsschicht 1802 für die Transistor-Gate-Anordnung optional. Die Passivierungsschicht 1802 für die Transistor-Gate-Anordnung kann über der Transistor-Gate-Anordnung 110 abgeschieden werden. Geeignete dielektrische Materialien für die Passivierungsschicht 1802 der Transistor-Gate-Anordnung können SiN, Al2O3 oder HfO2 einschließen. Überschüssiges dielektrisches Material, das als Teil der Gate-Stapel-Passivierungsschicht 1802 abgeschieden wird, kann entweder durch chemisch-mechanisches Polieren oder durch einen reaktiven Ionenätzprozess aus dem Feld entfernt werden. In einer Ausführungsform ist in diesem Stadium der Bildungsprozesses die STI-Schicht 30 nm, die Transistor-Gate-Anordnung bei Abschnitten über dem Transistorkanal 60 nm und bei Abschnitten über der STI-Schicht einer anderen Speicherzelle 30 nm, und die dielektrische Schicht ist auf Abschnitten über der STI-Schicht 25 nm.
  • 19A bis B zeigen die Bildung eines Gate-Kontakts 1902. Der Gate-Kontakt 1902 kann durch Lithografie und reaktives Ionenätzen gebildet werden, gefolgt von Metallabscheidungs- und Feldentfernungstechniken. In einer Ausführungsform mit einer Passivierungsschicht für die Gate-Anordnung kann eine reaktive Ionenätzung mit randlosem Kontakt verwendet werden, wobei Oxid selektiv zu Si, SiN und Silicid geätzt wird.
  • 20A bis B zeigen die Bildung einer beispielhaften Ausführungsform der Speicherzelle 102, die eine Nanodraht-Multigate-Einheit einschließt. In diesen zwei Figuren werden aufeinanderfolgende Schritte von oben nach unten in zeitlicher Reihenfolge gezeigt. 20A zeigt dreidimensionale Ansichten einer Speicherzelle bei der Bildung eines Nanodrahts. 20B zeigt Querschnittsansichten der Speicherzelle entlang der Breite des Transistorkanals bei der Bildung des Nanodrahts. In einer Ausführungsform wird der Nanodraht so gebildet, dass der nicht-planare Transistor 106 eine Nanodraht-Multigate-Einheit ist. Die Nanodraht-Multigate-Einheit kann so gebildet werden, dass die Transistor-Gate-Anordnung 110 den Transistorkanal 112 auf Flächen 114 des Transistorkanals umgibt, die parallel zur Länge des Transistorkanals sind. In einer Ausführungsform der Erfindung kann eine Nanodraht- oder Gate-All-Around(GAA)-Multigate-Einheit gebildet werden, indem der Transistorkanal 112 während der Vorreinigung der Transistor-Gate-Anordnung unterhöhlt wird, wodurch unterhalb des Transistorkanals ein Gebiet 2002 entsteht, wo die Transistor-Gate-Anordnung 110 gebildet werden kann. Wie oben beschrieben, kann danach eine Transistor-Gate-Anordnung, eine Passivierungsschicht für die Transistor-Gate-Anordnung, und ein Kontakt gebildet werden, um die Bildung der Nanodraht- oder Gate-All-Around-Multigate-Einheit abzuschließen.
  • Obwohl die bevorzugten Ausführungsformen der Erfindung beschrieben wurden, versteht es sich, dass der Fachmann sowohl heute als auch in Zukunft verschiedene Verbesserungen und Ergänzungen vornehmen kann, die im Umfang der folgenden Ansprüche liegen. Diese Ansprüche sind so aufzufassen, dass sie den angemessenen Schutz für die zuerst beschriebene Erfindung aufrechterhalten.

Claims (20)

  1. Verfahren zur Fertigung eines Speicherzellentransistors, wobei das Verfahren aufweist: Bilden eines Grabenkondensators in einem Substrat; Bilden eines nicht-planaren Transistors in dem Substrat; und Bilden einer selbstjustierenden Silicid-Verbindung, die den Grabenkondensator mit dem nicht-planaren Transistor elektrisch verbindet.
  2. Verfahren nach Anspruch 1, außerdem aufweisend: Bilden eines Dielektrikums einer flachen Grabenisolation über dem Grabenkondensator; und Bilden einer Signalleitung, die über dem Grabenkondensator verläuft, wobei die Signalleitung durch das Dielektrikum der flachen Grabenisolation vom Grabenkondensator getrennt wird.
  3. Verfahren nach Anspruch 2, außerdem aufweisend: Entfernen eines Teils des Dielektrikums der flachen Grabenisolation, um eine freiliegende Oberfläche des Grabenkondensators herzustellen; wobei die selbstjustierende Silicid-Verbindung mindestens zum Teil auf der freiliegenden Oberfläche des Grabenkondensators gebildet wird.
  4. Verfahren nach Anspruch 1, wobei der nicht-planare Transistor eine Transistor-Gate-Anordnung und einen Transistorkanal einschließt, wobei die Transistor-Gate-Anordnung mehrere Gate-Flächen aufweist, die mit dem Transistorkanal verbunden sind.
  5. Verfahren nach Anspruch 4, wobei der nicht-planare Transistor eine vollständig verarmte finFET-Einheit ist.
  6. Verfahren nach Anspruch 4, wobei der nicht-planare Transistor eine Nanodraht-Multigate-Einheit ist, wobei die Transistor-Gate-Anordnung den Transistorkanal auf Flächen des Transistorkanals umgibt, die parallel zur Länge des Transistorkanals sind.
  7. Verfahren nach Anspruch 1, wobei die selbstjustierende Silicid-Verbindung als Teil eines Austausch-Gate-Prozessablaufs gebildet wird, in welchem das Transistor-Gate nach Bildung und Entfernung eines Dummy-Gates im nicht-planaren Transistor gebildet wird.
  8. Verfahren nach Anspruch 1, wobei die selbstjustierende Silicid-Verbindung mit einem nicht-lithographischen Fertigungsprozess gebildet wird.
  9. Speicherzelle, aufweisend: einen Grabenkondensator; einen nicht-planaren Transistor; und eine selbstjustierende Silicid-Verbindung, die den Grabenkondensator mit dem nicht-planaren Transistor elektrisch verbindet.
  10. Speicherzelle nach Anspruch 9, außerdem aufweisend: ein über dem Grabenkondensator gebildetes Dielektrikum einer flachen Grabenisolation; und eine Signalleitung, die über dem Grabenkondensator verläuft, wobei die Signalleitung durch das Dielektrikum der flachen Grabenisolation vom Grabenkondensator getrennt ist.
  11. Speicherzelle nach Anspruch 10, wobei die selbstjustierende Silicid-Verbindung mindestens zum Teil auf einer freiliegenden Oberfläche des Grabenkondensators gebildet wird, der durch einen partiell entfernten Abschnitt des Dielektrikums der flachen Grabenisolation hergestellt wird.
  12. Speicherzelle nach Anspruch 9, wobei der nicht-planare Transistor eine Transistor-Gate-Anordnung und einen Transistorkanal aufweist, wobei die Transistor-Gate-Anordnung mehrere Gate-Flächen aufweist, die mit dem Transistorkanal verbunden sind.
  13. Speicherzelle nach Anspruch 12, wobei der nicht-planare Transistor eine vollständig verarmte finFET-Einheit ist.
  14. Speicherzelle nach Anspruch 12, wobei der nicht-planare Transistor eine Nanodraht-Multigate-Einheit ist, wobei die Transistor-Gate-Anordnung den Transistorkanal auf Flächen des Transistorkanals umgibt, die parallel zur Länge des Transistorkanals sind.
  15. Speichergruppe, aufweisend: eine Vielzahl von DRAM-Speicherzellen, wobei die DRAM-Speicherzellen alle aufweisen: einen Grabenkondensator; einen nicht-planaren Transistor; und eine selbstjustierende Silicid-Verbindung, die den Grabenkondensator mit dem nicht-planaren Transistor elektrisch verbindet; und einen Prozessor, wobei der Prozessor und die Vielzahl von DRAM-Zellen beide in einem monolithischen Siliciumsubstrat gebildet sind.
  16. Speichergruppe nach Anspruch 15, wobei die DRAM-Speicherzellen außerdem aufweisen: ein über dem Grabenkondensator gebildetes Dielektrikum einer flachen Grabenisolation; und eine Signalleitung, die über dem Grabenkondensator verläuft, wobei die Signalleitung durch das Dielektrikum der flachen Grabenisolation vom Grabenkondensator getrennt ist, wobei die Signalleitung so konfiguriert ist, dass sie elektrische Signale von der Vielzahl von DRAM-Speicherzellen überträgt.
  17. Speichergruppe nach Anspruch 16, wobei die selbstjustierende Silicid-Verbindung mindestens zum Teil auf einer freiliegenden Oberfläche des Grabenkondensators gebildet ist, die durch einen partiell entfernten Abschnitt des Dielektrikums der flachen Grabenisolation freigelegt ist.
  18. Speichergruppe nach Anspruch 15, wobei der nicht-planare Transistor eine Transistor-Gate-Anordnung und einen Transistorkanal aufweist, wobei die Transistor-Gate-Anordnung mehrere Gate-Flächen aufweist, die mit dem Transistorkanal verbunden sind.
  19. Speichergruppe nach Anspruch 18, wobei der nicht-planare Transistor ein vollständig verarmter finFET-Transistor ist.
  20. Speichergruppe nach Anspruch 18, wobei der nicht-planare Transistor eine Nanodraht-Multigate-Einheit ist, wobei die Transistor-Gate-Anordnung Flächen des Transistorkanals umgibt, die parallel zur Länge des Transistorkanals sind.
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