WO2020255656A1 - 半導体記憶装置 - Google Patents

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WO2020255656A1
WO2020255656A1 PCT/JP2020/020978 JP2020020978W WO2020255656A1 WO 2020255656 A1 WO2020255656 A1 WO 2020255656A1 JP 2020020978 W JP2020020978 W JP 2020020978W WO 2020255656 A1 WO2020255656 A1 WO 2020255656A1
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transistors
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雅庸 廣瀬
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株式会社ソシオネクスト
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    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Definitions

  • the present disclosure relates to a semiconductor storage device including a three-dimensional structure transistor, and particularly to a layout structure of a 1-port SRAM (Static Random Access Memory) cell using a three-dimensional structure transistor.
  • SRAM Static Random Access Memory
  • SRAM is widely used in semiconductor integrated circuits.
  • the transistor which is a basic component of the LSI, has realized an improvement in the degree of integration, a reduction in the operating voltage, and an improvement in the operating speed by reducing (scaling) the gate length.
  • off-current due to excessive scaling and the resulting significant increase in power consumption have become problems.
  • three-dimensional structure transistors in which the transistor structure is changed from the conventional planar type to the three-dimensional type are being actively studied.
  • Non-Patent Documents 1 and 2 as new devices, a three-dimensional structure device in which a three-dimensional structure P-type FET and an N-type FET are laminated in a direction perpendicular to a substrate, and an SRAM cell using the same (hereinafter, simply referred to as a cell) Is disclosed.
  • a three-dimensional structure device in which a three-dimensional structure P-type FET and an N-type FET are laminated in a direction perpendicular to a substrate is referred to as a CFET (Complementary FET), following the description of Non-Patent Document 1. To do. Further, the direction perpendicular to the substrate is called the depth direction.
  • CFET Complementary FET
  • FIG. 4 of Non-Patent Document 1 discloses a layout structure of a 1-port SRAM cell using a CFET.
  • each of the six transistors constituting the 1-port SRAM circuit in the 1-port SRAM cell is composed of one nanowire transistor.
  • the capacity ratio of the 6 transistors constituting the 1-port SRAM circuit is determined in consideration of the operating speed and stability of the circuit. So far, no concrete study has been made on the layout of a 1-port SRAM cell in which 6 transistors are composed of different numbers of nanowire transistors.
  • a semiconductor storage device including a 1-port SRAM cell, in which one node supplies a first voltage to a first power source and the other node is a first node.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a second node connected to the first node.
  • a transistor, a third transistor having a gate connected to the first node, a second power supply to which one node supplies a second voltage different from the first voltage, and a third transistor having a gate connected to the second node.
  • the first node has a fifth transistor whose gate is connected to a word line, one node has a second bit line forming a complementary bit line pair with the first bit line, and the other node has the second bit line.
  • the node includes a sixth transistor, each of which has a gate connected to the word line.
  • the third to sixth transistors are each composed of a first conductive type three-dimensional structure transistor formed in the first layer.
  • the first and second transistors are each composed of a second conductive type three-dimensional structure transistor different from the first conductive type formed in a second layer different from the first layer.
  • the number of three-dimensional structure transistors constituting the first and second transistors is smaller than the number of three-dimensional structure transistors constituting the third transistor, and the number of three-dimensional structure transistors constituting the fourth transistor is larger than the number of three-dimensional structure transistors. There are few. At least a part of the first and second transistors overlaps with the third and fourth transistors in a plan view, respectively.
  • the 1-port SRAM circuit is composed of the 1st to 6th transistors, and the 1st to 6th transistors are each composed of a three-dimensional structure transistor. Further, the number of three-dimensional structure transistors constituting the first and second transistors is smaller than the number of three-dimensional structure transistors constituting the third transistor, and is smaller than the number of three-dimensional structure transistors constituting the fourth transistor, respectively. Few. As a result, in the layout structure of the 1-port SRAM cell using the CFET, the layout structure of the 1-port SRAM cell in which the 6 transistors constituting the 1-port SRAM circuit are composed of different numbers of nanowire transistors can be realized. it can.
  • the first and second transistors overlaps with the third and fourth transistors in a plan view, respectively. That is, the first and second transistors are laminated with the third and fourth transistors, respectively. As a result, the area of the 1-port SRAM cell can be reduced.
  • the semiconductor storage device includes a 1-port SRAM cell, in which one node supplies a first voltage to a first power source and the other node is a first node.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a second node connected to the first node.
  • a transistor, a third transistor having a gate connected to the first node, a second power supply to which one node supplies a second voltage different from the first voltage, and a third transistor having a gate connected to the second node.
  • the first node has a fifth transistor whose gate is connected to a word line, one node has a second bit line forming a complementary bit line pair with the first bit line, and the other node has the second bit line.
  • the node includes a sixth transistor, each of which has a gate connected to the word line.
  • the third and fourth transistors are the first three-dimensional structure transistor which is the first conductive type three-dimensional structure transistor formed in the first layer, respectively, and at least a part thereof is viewed in plan with the first three-dimensional structure transistor.
  • the fifth and sixth transistors include the first conductive three-dimensional structure transistor formed on at least one of the first and second layers, respectively.
  • the first and second transistors each include a second conductive type three-dimensional structure transistor formed in the second layer, which is different from the first conductive type.
  • the number of three-dimensional structure transistors constituting the first and second transistors is smaller than the number of three-dimensional structure transistors constituting the third transistor, and the number of three-dimensional structure transistors constituting the fourth transistor is larger than the number of three-dimensional structure transistors. There are few.
  • the 1-port SRAM circuit is composed of the 1st to 6th transistors, and the 1st to 6th transistors are each composed of a three-dimensional structure transistor. Further, the number of three-dimensional structure transistors constituting the first and second transistors is smaller than the number of three-dimensional structure transistors constituting the third transistor, and is smaller than the number of three-dimensional structure transistors constituting the fourth transistor, respectively. Few. As a result, in the layout structure of the 1-port SRAM cell using the CFET, the layout structure of the 1-port SRAM cell in which the 6 transistors constituting the 1-port SRAM circuit are composed of different numbers of nanowire transistors can be realized. it can.
  • the third and fourth transistors at least a part of the first three-dimensional structure transistor overlaps with the second three-dimensional structure transistor in a plan view. That is, in each of the third and fourth transistors, the first three-dimensional structure transistor is laminated with the second three-dimensional structure transistor. As a result, the area of the 1-port SRAM cell can be reduced.
  • the 6 transistors constituting the 1-port SRAM circuit realize the layout structure of the 1-port SRAM cell composed of different numbers of nanowire transistors. be able to.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the second embodiment.
  • FIG. 5 is a cross-sectional view showing the structure of a semiconductor device including a CFET.
  • FIG. 5 is a cross-sectional view showing the structure of a semiconductor device including a CFET.
  • FIG. 5 is a cross-sectional view showing the structure of a semiconductor device including a CFET.
  • the semiconductor storage device comprises a plurality of SRAM cells (in the present specification, as appropriate, simply referred to as cells), and at least a part of the plurality of SRAM cells is a CFET, that is, a three-dimensional structure. It is assumed that a three-dimensional structure device in which P-type FETs and N-type FETs are laminated in a direction perpendicular to a substrate is provided.
  • FIGS. 10 to 13 are views showing the structure of a semiconductor device provided with a CFET
  • FIG. 10 is a sectional view in the X direction
  • FIG. 11 is a sectional view of a gate portion in the Y direction
  • FIG. 12 is a source / drain in the Y direction.
  • a cross-sectional view of the portion, FIG. 13 is a plan view.
  • the X direction is the direction in which the nanowires extend
  • the Y direction is the direction in which the gate extends
  • the Z direction is the direction perpendicular to the substrate surface.
  • FIGS. 10 to 13 are schematic views, and the dimensions and positions of the respective parts are not necessarily consistent.
  • an element separation region 302 is formed on the surface of a semiconductor substrate 301 such as a silicon (Si) substrate, and the element active region 30a is defined by the element separation region 302.
  • a semiconductor substrate 301 such as a silicon (Si) substrate
  • the element active region 30a is defined by the element separation region 302.
  • an N-type FET is formed on the P-type FET.
  • a laminated transistor structure 390a is formed on the semiconductor substrate 301.
  • the laminated transistor structure 390a includes a gate structure 391 formed on the semiconductor substrate 301.
  • the gate structure 391 includes a gate electrode 356, a plurality of nanowires 358, a gate insulating film 355, and an insulating film 357.
  • the gate electrode 356 extends in the Y direction and rises in the Z direction.
  • the nanowires 358 penetrate the gate electrode 356 in the X direction and are arranged in the Y and Z directions.
  • the gate insulating film 355 is formed between the gate electrode 356 and the nanowire 358.
  • the gate electrode 356 and the gate insulating film 355 are formed at positions recessed from both ends of the nanowire 358 in the X direction, and the insulating film 357 is formed at the recessed portions.
  • Insulating films 316 are formed on both sides of the insulating film 357 on the semiconductor substrate 301.
  • Reference numerals 321 and 322 are interlayer insulating films.
  • the gate electrode 356 is connected to the upper layer wiring by the via 385 provided in the opening 375.
  • titanium, titanium nitride, polycrystalline silicon, or the like can be used for the gate electrode 356.
  • a high dielectric constant material such as hafnium oxide, aluminum oxide, or oxides of hafnium and aluminum can be used for the gate insulating film 355.
  • silicon or the like can be used for the nanowire 358.
  • silicon oxide, silicon nitride, or the like can be used for the insulating film 316 and the insulating film 357.
  • the number of nanowires 358 arranged in the Z direction is 4, and in the element active region 30a, a P-type semiconductor layer 331p is formed at each end of the two nanowires 358 on the semiconductor substrate 301 side. ..
  • Two local wirings 386 in contact with the P-type semiconductor layer 331p are formed so as to sandwich the gate structure 391 in the X direction.
  • an N-type semiconductor layer 341n is formed at each end of the two nanowires 358 on the side separated from the semiconductor substrate 101.
  • Two local wirings 388 in contact with the N-type semiconductor layer 341n are formed so as to sandwich the gate structure 391 in the X direction.
  • An insulating film 332 is formed between the local wiring 386 and the local wiring 388.
  • An insulating film 389 is formed on the local wiring 388.
  • the P-type semiconductor layer 331p is a P-type SiGe layer
  • the N-type semiconductor layer 341n is an N-type Si layer.
  • a silicon oxide, a silicon nitride, or the like can be used for the insulating film 332.
  • the local wiring 388 is connected to the embedded wiring 3101 via the via 3071.
  • the local wiring 386 is connected to the embedded wiring 3102 via the via 3072.
  • the laminated transistor structure 390a has a P-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and a P-type semiconductor layer 331p.
  • a P-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and a P-type semiconductor layer 331p.
  • one P-type semiconductor layer 331p functions as a source region
  • the other P-type semiconductor layer 331p functions as a drain region
  • nanowire 358 functions as a channel.
  • the laminated transistor structure 390a also has an N-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and an N-type semiconductor layer 341n.
  • one N-type semiconductor layer 341n functions as a source region
  • the other N-type semiconductor layer 341n functions as a drain region
  • nanowire 358 functions as a channel.
  • wiring between transistors is performed by vias and metal wiring, but these can be realized by a known wiring process.
  • the number of nanowires in the P-type FET and the N-type FET is assumed to be four in the Y direction and two in the Z direction, respectively, for a total of eight, but the number of nanowires is limited to this. It is not something that can be done. Further, the number of nanowires of the P-type FET and the N-type FET may be different.
  • the semiconductor layer portion formed at both ends of the nanowire and forming the terminal serving as the source or drain of the transistor is referred to as a "pad".
  • the P-type semiconductor layer 331p and the N-type semiconductor layer 341n correspond to pads.
  • each insulating film and the like may be omitted.
  • the nanowires and the pads on both sides thereof may be described in a simplified linear shape.
  • expressions such as "same size” and the like that mean that the sizes and the like are the same include a range of manufacturing variation.
  • the source and drain of the transistor are appropriately referred to as "nodes" of the transistor. That is, one node of the transistor refers to the source or drain of the transistor, and both nodes of the transistor refer to the source and drain of the transistor.
  • the P-type FET and the N-type FET are basically laminated, but in some cases, the P-type FET or the N-type FET is formed only in the upper layer (or lower layer). ..
  • the forming method for example, after forming the upper layer (or lower layer) device, the upper layer (or lower layer) device is partially removed (for example, the removal of the pad portion or the removal of the gate wiring and the pad portion). As a result, a P-type FET or an N-type FET can be formed only in the upper layer (or lower layer).
  • the pad portion of the upper layer (or lower layer) device is formed by epitaxial growth, the upper layer (or lower layer) is partially non-formed, so that the P-type FET or the N-type FET is provided only in the upper layer (or lower layer). Can be formed.
  • a P-type FET and an N-type FET are basically laminated, but in some cases, the same conductive type FET (P-type FET or N-type FET) is formed in the upper layer and the lower layer. Are laminated. That is, different conductive FETs may be formed in at least one of the upper layer and the lower layer.
  • P-type FET or N-type FET conductive type FET
  • different conductive FETs may be formed in at least one of the upper layer and the lower layer.
  • VDD voltage or the power supply itself.
  • FIGS. 1 (a) to 1 (c) are plan views
  • FIGS. 2 (a) to 2 (c) are views. It is sectional drawing in the horizontal direction in a plan view.
  • FIG. 1A shows a portion including a three-dimensional structure transistor (here, an N-type nanowire FET) formed in the lower portion, that is, a side close to the substrate
  • FIG. 1B shows an upper portion, that is, from the substrate.
  • a portion including a three-dimensional structure transistor (here, a P-type nanowire FET) formed on the distant side is shown, and FIG.
  • FIG. 1 (c) shows an M1 and M2 wiring layer, that is, a metal wiring layer above the portion where the three-dimensional structure transistor is formed. Is shown.
  • FIG. 2A is a cross section of line X1-X1'
  • FIG. 2B is a cross section of line X2-X2'
  • FIG. 2C is a cross section of line X3-X3'.
  • FIG. 3 is a circuit diagram showing the configuration of the 1-port SRAM cell according to the first embodiment.
  • the 1-port SRAM cell includes a 1-port SRAM circuit composed of load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 and PG2.
  • the load transistors PU1 and PU2 are P-type FETs
  • the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are N-type FETs.
  • the load transistor PU1 is provided between the power supply VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply VSS.
  • the gate of the load transistor PU1 and the drive transistor PD1 is connected to the second node NB, and constitutes the inverter INV1.
  • the load transistor PU2 is provided between the power supply VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the gate of the load transistor PU2 and the drive transistor PD2 is connected to the first node NA, and constitutes the inverter INV2. That is, the output of one inverter is connected to the input of the other inverter, thereby forming a latch.
  • the access transistor PG1 is provided between the bit line BL and the first node NA, and the gate is connected to the word line WL.
  • the access transistor PG2 is provided between the bit line BLB and the second node NB, and the gate is connected to the word line WL.
  • the bit lines BL and BLB form a complementary bit line pair.
  • the bit lines BL and BLB constituting the complementary bit line pair are driven to high level and low level, respectively, and the word line WL is driven to high level
  • the high level is written to the first node NA.
  • the low level is written to the second node NB.
  • the bit lines BL and BLB are driven to low level and high level respectively and the word line WL is driven to high level
  • the low level is written to the first node NA and the high level is written to the second node NB. ..
  • the word line WL is driven to a low level while data is written to the first and second nodes NA and NB, respectively
  • the latch state is fixed and written to the first and second nodes NA and NB. Data is retained.
  • bit lines BL and BLB are precharged to a high level in advance and the word line WL is driven to a high level
  • the bit lines BL and BLB are driven according to the data written in the first and second nodes NA and NB. Since each of the states is fixed, data can be read from the SRAM cell. Specifically, if the first node NA is at a high level and the second node NB is at a low level, the bit line BL holds the high level and the bit line BLB is discharged to the low level. On the other hand, if the first node NA is low level and the second node NB is high level, the bit line BL is discharged to the low level and the bit line BLB holds the high level.
  • the 1-port SRAM cell has functions of writing data to the SRAM cell, holding data, and reading data from the SRAM cell by controlling the bit line BL, BLB and the word line WL.
  • the horizontal direction of the drawing is the X direction
  • the vertical direction of the drawing is the Y direction
  • the direction perpendicular to the substrate surface is the Z direction.
  • the solid line running vertically and horizontally in the plan view of FIG. 1 and the like and the solid line running vertically and horizontally in the cross-sectional view of FIG. 2 and the like indicate a grid used for arranging parts at the time of design.
  • the grids are evenly spaced in the X direction and evenly spaced in the Y direction.
  • the grid spacing may be the same or different in the X direction and the Y direction. Further, the grid spacing may be different for each layer.
  • each component does not necessarily have to be placed on the grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable that the parts are arranged on the grid.
  • the dotted line displayed so as to surround the cell in the plan view of FIG. 1 or the like indicates the cell frame of the 1-port SRAM cell (the outer edge of the 1-port SRAM cell).
  • the 1-port SRAM cell is arranged so that the cell frame is in contact with the cell frame of the adjacent cell in the X direction or the Y direction.
  • the 1-port SRAM cells when the 1-port SRAM cells are arranged adjacent to each other in the X direction, they are arranged inverted in the X direction.
  • the 1-port SRAM cells are arranged adjacent to each other in the Y direction, they are arranged so as to be inverted in the Y direction.
  • power supply wirings 11 and 12 extending in the Y direction are provided at both left and right ends of the cell at the lower part of the cell, respectively.
  • Both the power supply wirings 11 and 12 are embedded power supply wirings (BPR: Buried Power Rail) formed in the embedded wiring layer.
  • the power supply wirings 11 and 12 supply the voltage VSS.
  • transistors P1 and P2 correspond to load transistors PU1 and PU2, respectively.
  • Transistors N3 and N4 correspond to drive transistor PD1.
  • Transistors N5 and N6 correspond to drive transistor PD2.
  • Transistors N7 and N8 correspond to access transistor PG1.
  • Transistors N1 and N2 correspond to access transistors PG2.
  • Nanowires 21a to 21h extending in the Y direction are formed in the lower part of the cell, and nanowires 21i, 21j, 26a to 26d extending in the Y direction are formed in the upper part of the cell.
  • the nanowires 21a to 21d are formed side by side in the X direction.
  • the nanowires 21e to 21h are formed side by side in the X direction.
  • the nanowires 21i, 26a, 26b are formed side by side in the X direction.
  • the nanowires 21j, 26c, and 26d are formed side by side in the X direction.
  • nanowires 21a to 21d, 26a and 26b are formed side by side with the nanowires 21e to 21h, 26c and 26d in the Y direction, respectively.
  • nanowires 21a, 21c to 21f, 21h overlap with the nanowires 26a, 21i, 26b, 26c, 21j, 26d in a plan view, respectively.
  • the gate wirings (Gates) 31 to 34 extend in the Z direction from the lower part of the cell to the upper part of the cell, and extend in the X direction.
  • the gate wirings 31 and 32 are formed side by side in the X direction, and the gate wirings 33 and 34 are formed side by side in the X direction.
  • the gate wiring 31 serves as a gate for the transistors N1 and N2 and the dummy transistor P21.
  • the gate wiring 32 serves as a gate for the transistors N3, N4, P1 and the dummy transistor P22.
  • the gate wiring 33 serves as a gate for the transistors N5, N6, P2 and the dummy transistor P23.
  • the gate wiring 34 serves as a gate for the transistors N7 and N8 and the dummy transistor P24.
  • N-type semiconductor-doped pads 22a to 22l are formed at the lower end of the drawing of the nanowire 21g, the upper end of the drawing of the nanowire 21d, between the nanowires 21d and 21h, and at the lower end of the drawing of the nanowire 21h, respectively.
  • the nanowires 21a to 21h form the channel portions of the transistors N1 to N8, respectively.
  • the pads 22a and 22b form a node of the transistor N1.
  • the pads 22d and 22e form a node of the transistor N2.
  • the pads 22g and 22h form a node of the transistor N3.
  • the pads 22j and 22k form a node of the transistor N4.
  • the pads 22b and 22c form a node of the transistor N5.
  • the pads 22e and 22f form a node of the transistor N6.
  • the pads 22h and 22i form a node of the transistor N7.
  • the pads 22k and 22l form a node of the transistor N8.
  • the transistor N1 is composed of the nanowires 21a, the gate wiring 31 and the pads 22a and 22b.
  • the transistor N2 is composed of nanowires 21b, gate wiring 31 and pads 22d and 22e.
  • the transistor N3 is composed of nanowires 21c, gate wiring 32, and pads 22g and 22h.
  • the transistor N4 is composed of nanowires 21d, gate wiring 32, and pads 22j and 22k.
  • the transistor N5 is composed of nanowires 21e, gate wiring 33, and pads 22b and 22c.
  • the transistor N6 is composed of nanowires 21f, gate wiring 33, and pads 22e and 22f.
  • Transistor N7 is composed of nanowires 21g, gate wiring 34, and pads 22h and 22i.
  • the transistor N8 is composed of nanowires 21h, gate wiring 34, and pads 22k and 22l.
  • Pads 22m to 22p doped with a P-type semiconductor are formed at the upper end of the drawing of the nanowire 21i, the lower end of the drawing of the nanowire 21i, the upper end of the drawing of the nanowire 21j, and the lower end of the drawing of the nanowire 21j, respectively.
  • Nanowires 21i and 21j form channel portions of transistors P1 and P2, respectively.
  • the pads 22m and 22n form a node of the transistor P1.
  • the pads 22o and 22p form a node of the transistor P2.
  • the transistor P1 is composed of the nanowires 21i, the gate wiring 32, and the pads 22m and 22n.
  • the transistor P2 is composed of nanowires 21j, gate wiring 33, and pads 22o and 22p.
  • 27a to 27f are formed respectively.
  • the dummy pads 27a and 27b form a node of the dummy transistor P21.
  • the dummy pads 27d and 27e form a node of the dummy transistor P22.
  • the dummy pads 27b and 27c form a node of the dummy transistor P23.
  • the dummy pads 27e and 27f form a node of the dummy transistor P24.
  • the nanowires 26a to 26d form channel portions of the dummy transistors P21 to P24, respectively.
  • the dummy transistors P21 to P24 are transistors having no logic function. Further, in the circuit diagram of FIG. 3, dummy transistors P21 to P24 are omitted.
  • Some of the 1-port SRAM cells in the embodiments and variations thereof described below include dummy transistors, but since each dummy transistor does not affect the logical function of the 1-port SRAM cell, refer to the circuit diagram. Is omitted.
  • the transistors N1, N3 to N6, N8 overlap with the dummy transistor P21, the transistor P1, the dummy transistors P22, P23, the transistor P2, and the dummy transistor P24, respectively, in a plan view.
  • transistors N1 to N4 are formed side by side in the X direction.
  • Transistors N5 to N8 are formed side by side in the X direction.
  • Transistors P1 and dummy transistors P21 and P22 are formed side by side in the X direction.
  • Transistors P2 and dummy transistors P23 and P24 are formed side by side in the X direction.
  • the transistors N1 to N4 and the dummy transistors P21 and P22 are formed side by side with the transistors N5 to N8 and the dummy transistors P23 and P24, respectively, in the Y direction.
  • local wirings (LI: Local Interconnect) 41a to 41f extending in the X direction are formed in the lower part of the cell.
  • the local wiring 41a is connected to the pads 22a and 22d.
  • the local wiring 41b is connected to the pads 22b and 22e.
  • the local wiring 41c is connected to the pads 22c and 22f.
  • the local wiring 41d is connected to the pads 22g and 22j.
  • the local wiring 41e is connected to the pads 22h and 22k.
  • the local wiring 41f is connected to the pads 22i and 22l.
  • the pads of the transistors N1 and N2 are connected to each other by local wiring and share the gate wiring.
  • the pads of the transistors N3 and N4 are connected to each other by local wiring and share the gate wiring.
  • the pads of the transistors N5 and N6 are connected to each other by local wiring and share the gate wiring.
  • the pads of the transistors N7 and N8 are connected to each other by local wiring and share the gate wiring.
  • the transistors N1 and N2 correspond to the access transistor PG2.
  • Transistors N3 and N4 correspond to drive transistor PD1.
  • Transistors N5 and N6 correspond to drive transistor PD2.
  • Transistors N7 and N8 correspond to access transistor PG1. Therefore, in the 1-port SRAM cell according to the present embodiment, the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are each composed of two N-type FETs connected in parallel.
  • local wirings 41g to 41j extending in the X direction are formed in the upper part of the cell.
  • the local wiring 41 g is connected to the pad 22 m.
  • the local wiring 41h is connected to the pad 22n.
  • the local wiring 41i is connected to the pad 22o.
  • the local wiring 41j is connected to the pad 22p.
  • the local wiring 41b is connected to the local wiring 41i via the contact (via) 51a.
  • the local wiring 41c is connected to the power supply wiring 11 via the contact 51b.
  • the local wiring 41d is connected to the power supply wiring 12 via the contact 51c.
  • the local wiring 41e is connected to the local wiring 41h via the contact 51d.
  • the local wiring 41h is connected to the gate wiring 33 via the shared-contact 61a.
  • the local wiring 41i is connected to the gate wiring 32 via the shared contact 61b.
  • the local wiring 41e, 41h, contact 51d, shared contact 61a and gate wiring 33 correspond to the first node NA, and the local wiring 41b, 41i, contact 51a, shared contact 61b and gate wiring 32 correspond to the second node NB. To do.
  • wirings 71 to 73 extending in the Y direction are formed in the M1 wiring layer, which is a metal wiring layer, from both the upper and lower ends of the cell. Further, wirings 74 and 75 are formed.
  • the wiring 71 supplies the voltage VDD.
  • Wiring 72 and 73 correspond to bit lines BL and BLB, respectively.
  • the M2 wiring layer which is the upper layer of the M1 wiring layer, is formed with wiring 81 extending in the X direction from both left and right ends of the cell.
  • the wiring 81 corresponds to the word line WL.
  • the wiring 71 is connected to the local wiring 41g via the contact 91a, and is connected to the local wiring 41j via the contact 91b.
  • the wiring 72 is connected to the local wiring 41f via the contact 91c.
  • the wiring 73 is connected to the local wiring 41a via the contact 91d.
  • the wiring 74 is connected to the gate wiring 31 via the contact (Gate-contact) 61c, and is connected to the wiring 81 via the contact 91e.
  • the wiring 75 is connected to the gate wiring 34 via the contact 61d, and is connected to the wiring 81 via the contact 91f. That is, the wiring 81 is connected to the gate wiring 31 via the contact 91e, the wiring 74, and the contact 61c, and is connected to the gate wiring 34 via the contact 91f, the wiring 75, and the contact 61d.
  • the pad 22m is connected to the wiring 71 that supplies the voltage VDD
  • the pad 22n is connected to the local wiring 41h (first node NA)
  • the gate wiring 32 is the shared contact 61b (second). It is connected to each node NB).
  • the pad 22p is connected to the wiring 71 that supplies the voltage VDD
  • the pad 22o is connected to the local wiring 41i (second node NB)
  • the gate wiring 33 is connected to the shared contact 61a (first node NA). It is connected.
  • the pads 22h and 22k are supplied to the local wiring 41e (first node NA), the pads 22g and 22j are supplied to the power supply wiring 12, and the gate wiring 32 is the shared contact 61b (shared contact 61b). It is connected to the second node NB).
  • the pads 22b and 22e are supplied to the local wiring 41b (second node NB), the pads 22c and 22f are supplied to the power supply wiring 11, and the gate wiring 33 is the shared contact 61a (shared contact 61a). Each is connected to the first node NA).
  • the pads 22i and 22l are connected to the wiring 72 (bit line BL), the pads 22h and 22k are connected to the local wiring 41e (first node NA), and the gate wiring 34 is connected to the wiring 81 (word line). It is connected to each of the WL).
  • the pads 22a and 22d are connected to the wiring 73 (bit line BLB), the pads 22b and 22e are connected to the local wiring 41b (second node NB), and the gate wiring 31 is connected to the wiring 81 (word line). It is connected to each of the WL).
  • a 1-port SRAM circuit is composed of transistors N1 to N8, P1 and P2. Further, the transistors N1 to N8, P1 and P2 are three-dimensional structure transistors, respectively.
  • the transistors P1 and P2 correspond to the load transistors PU1 and PU2, respectively.
  • Transistors N1 and N2 connected in parallel correspond to access transistors PG2.
  • Transistors N3 and N4 connected in parallel correspond to drive transistor PD1.
  • the transistors N5 and N6 connected in parallel correspond to the drive transistor PD2.
  • the transistors N7 and N8 connected in parallel correspond to the access transistor PG1. That is, the load transistors PU1 and PU2 are each composed of one transistor, and the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are each composed of two transistors connected in parallel. Therefore, the number of transistors constituting the load transistors PU1 and PU2 is smaller than the number of transistors constituting the drive transistor PD1 and smaller than the number of transistors constituting the drive transistor PD2, respectively.
  • the 6 transistors load transistors PU1, PU2, drive transistors PD1, PD2 and access transistors PG1, PG2) constituting the 1-port SRAM circuit have different numbers. It is possible to realize a layout structure of a 1-port SRAM cell composed of nanowire transistors. This makes it possible to improve the operating speed and operating stability of the semiconductor storage device.
  • the transistors P1 and P2 overlap with the transistors N3 and N6 in a plan view, respectively. That is, the transistors P1 and P2 are laminated with the transistors N3 and N6, respectively. As a result, the area of the 1-port SRAM cell can be reduced.
  • the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are each composed of two transistors connected in parallel. This facilitates reading data from the 1-port SRAM cell and writing data to the 1-port SRAM cell, and speeds up the operation of the semiconductor storage device.
  • transistors N1 to N8 are formed in the lower part of the cell, and transistors P1 and P2 and dummy transistors P21 to P24 are formed in the upper part of the cell. That is, only an N-type FET is formed in the lower part of the cell, and only a P-type FET including a dummy transistor is formed in the upper part of the cell. This makes it possible to prevent the manufacturing process from becoming complicated.
  • the dummy transistors P21 to P24 do not affect the logical function of the 1-port SRAM cell. Further, the dummy transistors P21 to P24 may not be formed in the 1-port SRAM cell according to the present embodiment. However, when the dummy transistors P21 to P24 are formed, it is possible to suppress manufacturing variations in the semiconductor storage device, improve the yield, and improve the reliability.
  • the shared contact 61a connecting the local wiring 41h and the gate wiring 33 and the shared contact 61b connecting the local wiring 41i and the gate wiring 32 connect the wiring arranged in the M1 wiring layer and the gate wiring.
  • the contacts 61c and 61d may be formed in the same process step, or may be formed in another process step.
  • the power supply wiring for supplying the voltage VDD may be provided in the embedded wiring layer. Further, the power supply wiring for supplying the voltage VDD may be provided in both the M1 wiring layer and the embedded wiring layer. In this case, since the power supply for supplying the voltage VDD is strengthened, the power supply can be stabilized.
  • FIG. 4 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment. Specifically, FIG. 4A shows the lower part of the cell, FIG. 4B shows the upper part of the cell, and FIG. 4C shows the M1 and M2 wiring layers.
  • FIG. 4 an N-type FET is formed in the upper part of the cell, and a P-type FET is formed in the lower part of the cell. That is, in FIG. 4, the conductive type of the transistor formed in the upper part of the cell and the lower part of the cell is opposite to that of the 1-port SRAM cell shown in FIG.
  • transistors N1 to N8 and local wirings 41a to 41f are formed in the upper part of the cell, and transistors P1 and P2, dummy transistors P21 to P24, and local wirings 41g to 41j are formed in the lower part of the cell.
  • a power supply wiring 13 extending in the Y direction is formed in the embedded wiring layer.
  • the power supply wiring 13 supplies the voltage VDD.
  • the local wiring 41g is connected to the power supply wiring 13 via the contact 51e, and the local wiring 41j is connected to the power supply wiring 13 via the contact 51f.
  • the local wiring 41i is connected to the gate wiring 32 via the contact 51a, the local wiring 41b, and the shared contact 61b.
  • the local wiring 41h is connected to the gate wiring 33 via the contact 51d, the local wiring 41e, and the shared contact 61a.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment. Specifically, FIG. 5A shows the lower part of the cell, FIG. 5B shows the upper part of the cell, and FIG. 5C shows the M1 and M2 wiring layers.
  • the transistors N2 and N7 are not formed in the lower part of the cell. That is, in FIG. 5, the access transistors PG1 and PG2 are each composed of one transistor.
  • nanowires 21b, 21g and pads 22d, 22i are not formed in the lower part of the cell. Further, the local wiring 41a is connected to the pad 22a, and the local wiring 41f is connected to the pad 22l.
  • the transistors N1, N3 to N6, N8 overlap with the dummy transistor P21, the transistor P1, the dummy transistors P22, P23, the transistor P2 and the dummy transistor P24 in a plan view, respectively. That is, since each transistor is laminated with other transistors, it is not necessary to remove some of the transistors. Therefore, the complexity of the manufacturing process can be suppressed.
  • Transistors N1, N3 to N6, N8 may be formed in the upper part of the cell, and transistors P1, P2 and dummy transistors P21 to P24 may be formed in the lower part of the cell. That is, the conductive type of the transistor formed in the upper part of the cell and the lower part of the cell may be reversed. In this case, local wiring, contacts, and the like are formed in the 1-port SRAM cell so that the 1-port SRAM circuit is formed.
  • FIG. 6 is a plan view showing an example of the layout structure of the 1-port SRAM cell according to the second embodiment. Specifically, FIG. 6A shows the lower part of the cell, FIG. 6B shows the upper part of the cell, and FIG. 6C shows the M1 and M2 wiring layers.
  • transistors N1, N3, N5, N7 and dummy transistors N21, N22 are formed in the lower part of the cell, and transistors N2, N4, N6, N8, P1 are formed in the upper part of the cell. , P2 are formed.
  • the transistors P1 and P2 correspond to the load transistors PU1 and PU2, respectively.
  • Transistors N3 and N4 correspond to drive transistor PD1.
  • Transistors N5 and N6 correspond to drive transistor PD2.
  • Transistors N7 and N8 correspond to access transistor PG1.
  • Transistors N1 and N2 correspond to access transistors PG2.
  • Nanowires 21a, 21c, 21e, 21g are formed in the lower part of the cell. Further, nanowires 28a and 28b extending in the Y direction are formed in the lower part of the cell. Nanowires 21b, 21d, 21f, 21h, 21i, 21j are formed on the upper part of the cell.
  • the nanowires 21a, 21c, 28a are formed side by side in the X direction.
  • the nanowires 21e, 21g, and 28b are formed side by side in the X direction.
  • the nanowires 21b, 21d, 21i are formed side by side in the X direction.
  • the nanowires 21f, 21h, 21j are formed side by side in the X direction.
  • nanowires 21a to 21d are formed side by side with the nanowires 21e to 21h in the Y direction, respectively.
  • nanowires 21a, 21c, 21e, 21g, 28a, 28b overlap with the nanowires 21b, 21d, 21f, 21h, 21i, 21j in a plan view, respectively.
  • the gate wiring 32 serves as the gate of the dummy transistor N21
  • the gate wiring 33 serves as the gate of the dummy transistor N22.
  • N-type semiconductor-doped dummy pads 29a to 29d are formed at the upper end of the drawing of the nanowire 28a, the lower end of the drawing of the nanowire 28a, the upper end of the drawing of the nanowire 28b, and the lower end of the drawing of the nanowire 28b.
  • the nanowires 28a and 28b form the channel portions of the dummy transistors N21 and N22, respectively.
  • the dummy pads 29a and 29b form a node of the dummy transistor N21, and the dummy pads 29c and 29d form a node of the dummy transistor N22.
  • the dummy transistors N21 and N22 are transistors having no logic function.
  • the transistors N1, N3, N5, N7 and the dummy transistors N21, N22 overlap with the transistors N2, N4, N6, N8, P1, P2 in a plan view, respectively.
  • the transistors N1 and N3 and the dummy transistor N21 are formed side by side in the X direction.
  • the transistors N5 and N7 and the dummy transistor N22 are formed side by side in the X direction.
  • the transistors N2, N4, and P1 are formed side by side in the X direction.
  • Transistors N6, N8, and P2 are formed side by side in the X direction.
  • the local wiring 41a is connected to the pad 22a.
  • the local wiring 41b is connected to the pad 22b.
  • the local wiring 41c is connected to the pad 22c.
  • the local wiring 41d is connected to the pad 22g.
  • the local wiring 41e is connected to the pad 22h.
  • the local wiring 41f is connected to the pad 22i.
  • Local wirings 42a to 42d extending in the X direction are formed on the upper part of the cell.
  • the local wiring 42a is connected to the pad 22d.
  • the local wiring 42b is connected to the pad 22j.
  • the local wiring 42c is connected to the pad 22f.
  • the local wiring 42d is connected to the pad 22l.
  • the local wiring 41i is connected to the pads 22e and 22o.
  • the local wiring 41h is connected to the pads 22n and 22k.
  • the local wiring 42a is connected to the local wiring 41a via the contact 52a, and is connected to the wiring 73 via the contact 91d.
  • the local wiring 42b is connected to the local wiring 41d via the contact 52b.
  • the local wiring 42c is connected to the local wiring 41c via the contact 52c.
  • the local wiring 42d is connected to the local wiring 41f via the contact 52d, and is connected to the wiring 72 via the contact 91c.
  • the pads of the transistors N1 and N2 are connected to each other by local wiring and contacts, and share the gate wiring.
  • the pads of the transistors N3 and N4 are connected to each other by local wiring and contacts, and share the gate wiring.
  • the pads of the transistors N5 and N6 are connected to each other by local wiring and contacts, and share the gate wiring.
  • the pads of the transistors N7 and N8 are connected to each other by local wiring and contacts, and share the gate wiring.
  • the transistors N1 and N2 correspond to the access transistor PG2.
  • Transistors N3 and N4 correspond to drive transistor PD1.
  • Transistors N5 and N6 correspond to drive transistor PD2.
  • Transistors N7 and N8 correspond to access transistor PG1. Therefore, in the 1-port SRAM cell according to the present embodiment, the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are each composed of two N-type FETs connected in parallel.
  • the pad 22m supplies the voltage VDD to the wiring 71
  • the pad 22n connects to the local wiring 41h (first node NA)
  • the gate wiring 32 connects to the shared contact 61b (second). It is connected to each node NB).
  • the pad 22p is connected to the wiring 71 that supplies the voltage VDD
  • the pad 22o is connected to the local wiring 41i (second node NB)
  • the gate wiring 33 is connected to the shared contact 61a (first node NA). It is connected.
  • the pads 22h and 22k are in local wiring 41e and 41h (first node NA), the pads 22g and 22j are in power supply wiring 12, and the gate wiring 32 is in shared contact. They are connected to 61b (second node NB), respectively.
  • the pads 22b and 22e make local wiring 41b and 41i (second node NB)
  • the pads 22c and 22f supply voltage VSS to the power supply wiring 11, and the gate wiring 33 makes shared contact. It is connected to each of 61a (first node NA).
  • the pads 22i and 22l are connected to the wiring 72 (bit wire BL), the pads 22h and 22k are connected to the local wirings 41e and 41h (first node NA), and the gate wiring 34 is connected to the wiring 81 (bit wire BL). It is connected to each word line WL).
  • the pads 22a and 22d are connected to the wiring 73 (bit wire BLB), the pads 22b and 22e are connected to the local wirings 41b and 41i (second node NB), and the gate wiring 31 is connected to the wiring 81 (bit wire BLB). It is connected to each word line WL).
  • a 1-port SRAM circuit is composed of transistors N1 to N8, P1 and P2. Further, the transistors N1 to N8, P1 and P2 are three-dimensional structure transistors, respectively.
  • the transistors P1 and P2 correspond to the load transistors PU1 and PU2, respectively.
  • Transistors N1 and N2 connected in parallel correspond to access transistors PG2.
  • Transistors N3 and N4 connected in parallel correspond to drive transistor PD1.
  • the transistors N5 and N6 connected in parallel correspond to the drive transistor PD2.
  • the transistors N7 and N8 connected in parallel correspond to the access transistor PG1. That is, the load transistors PU1 and PU2 are each composed of one transistor, and the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are each composed of two transistors connected in parallel. Therefore, the number of transistors constituting the load transistors PU1 and PU2 is smaller than the number of transistors constituting the drive transistor PD1, and is smaller than the number of transistors constituting the drive transistor PD2, respectively.
  • the 6 transistors load transistors PU1, PU2, drive transistors PD1, PD2 and access transistors PG1, PG2) constituting the 1-port SRAM circuit have different numbers. It is possible to realize a layout structure of a 1-port SRAM cell composed of nanowire transistors. This makes it possible to improve the operating speed and operating stability of the semiconductor storage device.
  • the transistors N1, N3, N5 and N7 overlap with the transistors N2, N4, N6 and N8 in a plan view, respectively. That is, the transistors N1, N3, N5, and N7 are laminated with the transistors N2, N4, N6, and N8, respectively. As a result, the area of the 1-port SRAM cell can be reduced.
  • the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are each composed of two transistors connected in parallel. This facilitates reading data from the 1-port SRAM cell and writing data to the 1-port SRAM cell, and speeds up the operation of the semiconductor storage device.
  • the transistors N1, N3, N5, N7 and the dummy transistors N21, N22 overlap with the transistors N2, N4, N6, N8, P1, P2 in a plan view, respectively. That is, the transistors N1, N3, N5, N7 and the dummy transistors N21, N22 are laminated with the transistors N2, N4, N6, N8, P1, P2, respectively. As a result, since each transistor is laminated with other transistors, it is not necessary to remove some of the transistors. Therefore, the complexity of the manufacturing process can be suppressed.
  • transistors N1, N3, N5, N7 and dummy transistors N21, N22 are formed in the lower part of the cell, and transistors N2, N4, N6, N8, P1, P2 are formed in the upper part of the cell. That is, only the N-type FET is formed in the lower part of the cell, and the above configuration can be realized by replacing a part of the transistor formed in the upper part of the cell with the N-type FET. As a result, the complexity of the manufacturing process can be suppressed.
  • the dummy transistors N21 and N22 do not affect the logic function of the 1-port SRAM cell. Further, the dummy transistors N21 and N22 may not be formed in the 1-port SRAM cell according to the present embodiment. However, when the dummy transistors N21 and N22 are formed, it is possible to suppress manufacturing variations in the semiconductor storage device, improve the yield, and improve the reliability.
  • the power supply wiring for supplying the voltage VDD may be provided in the embedded wiring layer. Further, the power supply wiring for supplying the voltage VDD may be provided in both the M1 wiring layer and the embedded wiring layer. In this case, since the power supply for supplying the voltage VDD is strengthened, the power supply can be stabilized.
  • FIG. 7 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the second embodiment. Specifically, FIG. 7A shows the lower part of the cell, FIG. 7B shows the upper part of the cell, and FIG. 7C shows the M1 and M2 wiring layers.
  • the contacts 52a and 52d are not formed as compared with FIG. That is, the local wiring 41a and the local wiring 42a are not connected, and the local wiring 41f and the local wiring 42d are not connected. Therefore, in FIG. 7, the access transistors PG1 and PG2 are each composed of one transistor.
  • the contact 52a connecting the local wirings 41a and 42a and the contact 52d connecting the local wirings 41f and 42d are not formed. Therefore, the pad 22a of the transistor N1 does not receive the signal input via the local wiring 41a.
  • the pad 22i of the transistor N7 does not receive a signal input via the local wiring 41f. That is, the transistors N1 and N7 are dummy transistors having no logic function because one of the nodes is in a floating state. Therefore, in FIG. 7, the access transistor PG1 is composed of only the transistor N8, and the access transistor PG1 is composed of only the transistor N2.
  • the transistors N1, N3, N5, N7 and the dummy transistors N21, N22 overlap with the transistors N2, N4, N6, N8, P1, P2 in a plan view, respectively. That is, the transistors N1, N3, N5, N7 and the dummy transistors N21, N22 are laminated with the transistors N2, N4, N6, N8, P1, P2, respectively. As a result, since each transistor is laminated with other transistors, it is not necessary to remove some of the transistors. Therefore, the complexity of the manufacturing process can be suppressed.
  • FIG. 8 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the second embodiment. Specifically, FIG. 8A shows the lower part of the cell, FIG. 8B shows the upper part of the cell, and FIG. 8C shows the M1 and M2 wiring layers.
  • the transistors N2 and N8 are not formed in the upper part of the cell as compared with FIG. That is, in FIG. 8, the access transistors PG1 and PG2 are each composed of one transistor.
  • nanowires 21b, 21h and pads 22d, 22l are not formed on the upper part of the cell. That is, in FIG. 8, the access transistor PG1 is composed of only the transistor N7, and the access transistor PG2 is composed of only the transistor N1.
  • the transistors N2 and N8 are not formed on the upper part of the cell. As a result, the load capacity of the 1-port SRAM cell can be suppressed.
  • the transistors N2 and N8 are not formed on the upper part of the cell, but the present invention is not limited to this.
  • Transistors N2 and N8 may be formed in the upper part of the cell without forming the transistors N1 and N7 in the lower part of the cell.
  • FIG. 9 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the second embodiment. Specifically, FIG. 9A shows the lower part of the cell, FIG. 9B shows the upper part of the cell, and FIG. 9C shows the M1 and M2 wiring layers.
  • transistors N9 and N10 are formed in the lower part of the cell instead of the dummy transistors N21 and N22.
  • the drive transistors PD1 and PD2 are each composed of three transistors.
  • nanowires 21k and 21l extending in the Y direction are formed at the bottom of the cell.
  • the nanowires 21k are formed side by side with the nanowires 21a and 21c in the X direction
  • the nanowires 21l are formed side by side with the nanowires 21e and 21g in the X direction.
  • the nanowires 21k and 21l overlap with the nanowires 21i and 21j in a plan view, respectively.
  • the gate wiring 32 serves as the gate of the transistor N9, and the gate wiring 33 serves as the gate of the transistor N10.
  • Pads 22q to 22t doped with an N-type semiconductor are formed at the upper end of the drawing of the nanowire 21k, the lower end of the drawing of the nanowire 21k, the upper end of the drawing of the nanowire 21l, and the lower end of the drawing of the nanowire 21l, respectively.
  • Nanowires 21k and 21l form channel portions of transistors N9 and N10, respectively.
  • the pads 22q and 22r form the node of the transistor N9, and the pads 22s and 22t form the node of the transistor N10.
  • the transistor N9 is composed of nanowires 21k, gate wiring 32, and pads 22q and 22r.
  • the transistor N10 is composed of the nanowires 21l, the gate wiring 33, and the pads 22s and 22t.
  • the transistors N9 and N10 overlap with the transistors P1 and P2 in a plan view, respectively. Further, the transistor N9 is formed side by side with the transistors N1 and N3 in the X direction, and the transistor N10 is formed side by side with the transistors N5 and N7 in the X direction.
  • the local wiring 41b is connected to the pads 22b and 22s.
  • the local wiring 41c is connected to the pads 22c and 22t.
  • the local wiring 41d is connected to the pads 22g and 22q.
  • the local wiring 41e is connected to the pads 22h and 22r.
  • the transistors N3, N4, and N9 have their pads connected to each other by local wiring and share the gate wiring.
  • the pads of the transistors N5, N6, and N10 are connected to each other by local wiring and share the gate wiring.
  • the transistors N3, N4, and N9 correspond to the drive transistor PD1
  • the transistors N5, N6, and N10 correspond to the drive transistor PD2. Therefore, in FIG. 9, the drive transistors PD1 and PD2 are each composed of three N-type FETs connected in parallel.
  • the drive transistor PD1 is composed of transistors N3, N4, and N9 connected in parallel.
  • the drive transistor PD2 is composed of transistors N5, N6, and N10 connected in parallel.
  • the transistors N9 and N10 are arranged in the 1-port SRAM cell instead of the dummy transistors N21 and N22, respectively.
  • the drive capacity of the 1-port SRAM cell can be improved, the read operation speed can be increased, and the operation stability can be improved without changing the cell width (cell width in the X direction) of the 1-port SRAM cell. Can be done.
  • the number of three-dimensional structure transistors constituting the load transistors PU1 and PU2, the drive transistors PD1 and PD2, and the access transistors PG1 and PG2 is not limited to the number of the above-described embodiments and modifications, respectively.
  • the drive transistors PD1 and PD2 and access transistors PG1 and PG2 shown in the above-described embodiments are respectively
  • the three-dimensional structure transistors may be formed so as to line up in the X direction. In this case, either one of the drive transistor (drive transistor PD1, PD2) and the access transistor (access transistor PG1, PG2) may be increased, or both the drive transistor and the access transistor may be increased.
  • each transistor is provided with one nanowire, but a part or all of the transistors may be provided with a plurality of nanowires.
  • a plurality of nanowires may be provided in the X direction in a plan view, or a plurality of nanowires may be provided in the Z direction.
  • a plurality of nanowires may be provided in both the X direction and the Z direction.
  • the number of nanowires included in the transistor may be different between the upper part and the lower part of the cell.
  • each transistor may be composed of a plurality of transistors connected in parallel.
  • the cross-sectional shape of the nanowire is substantially square, but the present invention is not limited to this. For example, it may be circular or rectangular.
  • a nanowire FET has been described as an example as a three-dimensional structure transistor, but the description is not limited to this.
  • the transistor formed in the lower part of the cell may be a fin type transistor.
  • a 1-port SRAM cell using a CFET can be realized and the area of the 1-port SRAM cell can be reduced. be able to.

Landscapes

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Abstract

セル下部に、ドライブトランジスタ（ＰＤ１）に相当するトランジスタ（Ｎ３，Ｎ４）、ドライブトランジスタ（ＰＤ２）に相当するトランジスタ（Ｎ５，Ｎ６）、アクセストランジスタ（ＰＧ１）に相当するトランジスタ（Ｎ７，Ｎ８）、および、アクセストランジスタ（ＰＧ２）に相当するトランジスタ（Ｎ１，Ｎ２）が形成されている。セル上部に、ロードトランジスタ（ＰＵ１，ＰＵ２）にそれぞれ相当するトランジスタ（Ｐ１，Ｐ２）が形成されている。トランジスタ（Ｐ１，Ｐ２）は、トランジスタ（Ｎ３，Ｎ６）と平面視で重なっている。

Description

半導体記憶装置
　本開示は、立体構造トランジスタを備えた半導体記憶装置に関し、特に立体構造トランジスタを用いた１ポートＳＲＡＭ（Static Random Access Memory）セルのレイアウト構造に関する。
　ＳＲＡＭは半導体集積回路において広く用いられている。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
　非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたＳＲＡＭセル（以下、単に、セルともいう）が開示されている。
Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
　本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
　ところで、非特許文献１の図４には、ＣＦＥＴを用いた１ポートＳＲＡＭセルのレイアウト構造が開示されている。非特許文献１の図４では、１ポートＳＲＡＭセル内の１ポートＳＲＡＭ回路を構成する６つのトランジスタが、それぞれ、１つのナノワイヤトランジスタからなる。
　しかし、１ポートＳＲＡＭセルでは、回路の動作速度、動作安定性等を考慮して、１ポートＳＲＡＭ回路を構成する６つのトランジスタの能力比が決定される。これまでに、６つのトランジスタが異なる数のナノワイヤトランジスタで構成されている１ポートＳＲＡＭセルのレイアウトに関して、具体的な検討はまだされていない。
　本開示は、ＣＦＥＴを用いた１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタが異なる数のナノワイヤトランジスタで構成される１ポートＳＲＡＭセルのレイアウト構造を提供することを目的とする。
　本開示の第１態様では、１ポートＳＲＡＭセルを含む半導体記憶装置であって、前記１ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備える。前記第３～第６トランジスタは、それぞれ、第１層に形成された、第１導電型の立体構造トランジスタからなる。前記第１および第２トランジスタは、それぞれ、前記第１層と異なる第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタからなる。前記第１および第２トランジスタを構成する立体構造トランジスタの数は、それぞれ、前記第３トランジスタを構成する立体構造トランジスタの数よりも少なく、かつ、前記第４トランジスタを構成する立体構造トランジスタの数よりも少ない。前記第１および第２トランジスタは、少なくとも一部が、前記第３および第４トランジスタとそれぞれ平面視において重なっている。
　本開示によると、第１～第６トランジスタにより１ポートＳＲＡＭ回路が構成されており、第１～第６トランジスタは、それぞれ、立体構造トランジスタにより構成されている。また、第１および第２トランジスタを構成する立体構造トランジスタの数は、それぞれ、第３トランジスタを構成する立体構造トランジスタの数よりも少なく、かつ、第４トランジスタを構成する立体構造トランジスタの数よりも少ない。これにより、ＣＦＥＴを用いた、１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタが、異なる数のナノワイヤトランジスタで構成された１ポートＳＲＡＭセルのレイアウト構造を実現することができる。
　また、第１および第２トランジスタは、少なくとも一部が、第３および第４トランジスタとそれぞれ平面視において重なっている。すなわち、第１および第２トランジスタは、第３および第４トランジスタとそれぞれ積層されている。これにより、１ポートＳＲＡＭセルの小面積化を図ることができる。
　本開示の第２態様では、１ポートＳＲＡＭセルを含む半導体記憶装置であって、前記１ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備える。前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、少なくとも一部が、前記第１立体構造トランジスタと平面視で重なるように、前記第１層より上層の第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとを含む。前記第５および第６トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む。前記第１および第２トランジスタは、それぞれ、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含む。前記第１および第２トランジスタを構成する立体構造トランジスタの数は、それぞれ、前記第３トランジスタを構成する立体構造トランジスタの数よりも少なく、かつ、前記第４トランジスタを構成する立体構造トランジスタの数よりも少ない。
　本開示によると、第１～第６トランジスタにより１ポートＳＲＡＭ回路が構成されており、第１～第６トランジスタは、それぞれ、立体構造トランジスタにより構成されている。また、第１および第２トランジスタを構成する立体構造トランジスタの数は、それぞれ、第３トランジスタを構成する立体構造トランジスタの数よりも少なく、かつ、第４トランジスタを構成する立体構造トランジスタの数よりも少ない。これにより、ＣＦＥＴを用いた、１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタが、異なる数のナノワイヤトランジスタで構成された１ポートＳＲＡＭセルのレイアウト構造を実現することができる。
　また、第３および第４トランジスタにおいて、第１立体構造トランジスタは、少なくとも一部が、第２立体構造トランジスタと平面視において重なっている。すなわち、第３および第４トランジスタのそれぞれにおいて、第１立体構造トランジスタは、第２立体構造トランジスタと積層されている。これにより、１ポートＳＲＡＭセルの小面積化を図ることができる。
　本開示によると、ＣＦＥＴを用いた、１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタが、異なる数のナノワイヤトランジスタで構成された１ポートＳＲＡＭセルのレイアウト構造を実現することができる。
第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係る１ポートＳＲＡＭセルの構成を示す回路図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセル（本明細書では、適宜、単にセルという）を備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
　まず、ＣＦＥＴの基本構造について説明する。図１０～図１３はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１０はＸ方向における断面図、図１１はＹ方向におけるゲート部分の断面図、図１２はＹ方向におけるソース・ドレイン部分の断面図、図１３は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１０～図１３は概略図であり、各部の寸法や位置等は必ずしも整合していない。
　この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
　素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
　また、図１１に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
　例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にＰ型半導体層３３１ｐが形成されている。Ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にＮ型半導体層３４１ｎが形成されている。Ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、Ｐ型半導体層３３１ｐはＰ型ＳｉＧｅ層であり、Ｎ型半導体層３４１ｎはＮ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　また、図１２に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
　このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
　なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
　なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
　また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、Ｐ型半導体層３３１ｐおよびＮ型半導体層３４１ｎが、パッドに相当する。
　また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　また、本明細書では、Ｐ型ＦＥＴとＮ型ＦＥＴとが積層されていることを基本とするが、一部において、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴが形成される。その形成方法として、例えば、上層（または下層）のデバイスを形成した後に、上層（または下層）のデバイスを部分的に除去する（例えば、パッド部の除去、または、ゲート配線およびパッド部の除去）ことにより、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴを形成することができる。また、上層（または下層）のデバイスのパッド部のエピタキシャル成長による形成時に、上層（または下層）を部分的に非形成とすることにより、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴを形成することができる。
　また、本明細書では、Ｐ型ＦＥＴとＮ型ＦＥＴとが積層されていることを基本とするが、一部において、上層および下層に、同一導電型のＦＥＴ（Ｐ型ＦＥＴまたはＮ型ＦＥＴ）が積層される。すなわち、上層および下層のうち少なくとも一方に、異なる導電型のＦＥＴが形成されることがある。その形成方法として、例えば、上層（または下層）の一部にＮ型ＦＥＴ（またはＰ型ＦＥＴ）を形成する場合、Ｎ型ＦＥＴ（またはＰ型ＦＥＴ）を形成する部分にマスクをして、他の部分をＰ導電型（またはＮ導電型）にドーピングする。その後、Ｎ型ＦＥＴを形成する部分以外にマスクをして、Ｎ導電型（またはＰ導電型）にドーピングする。これにより、上層および下層のうち少なくとも一方に、異なる導電型のＦＥＴを形成できるため、同一導電型のＦＥＴを確実に積層することができる。
　また、以下の実施形態では、「ＶＤＤ」，「ＶＳＳ」は、電圧または電源自体を示すために用いるとする。
　また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。
　（第１実施形態）
　図１および図２は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ）～（ｃ）は平面図、図２（ａ）～（ｃ）は平面視横方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｃ）はＭ１，Ｍ２配線層、すなわち立体構造トランジスタが形成された部分より上部の金属配線層を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面である。
　図３は第１実施形態に係る１ポートＳＲＡＭセルの構成を示す回路図である。図３に示すように、１ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１，ＰＧ２とにより構成される１ポートＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、ビット線ＢＬと第１ノードＮＡとの間に設けられており、ゲートがワード線ＷＬに接続されている。アクセストランジスタＰＧ２は、ビット線ＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがワード線ＷＬに接続されている。なお、ビット線ＢＬ，ＢＬＢは、相補ビット線対を構成する。
　１ポートＳＲＡＭ回路では、相補ビット線対を構成するビット線ＢＬ，ＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ビット線ＢＬ，ＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ワード線ＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、ビット線ＢＬ，ＢＬＢを予めハイレベルにプリチャージしておき、ワード線ＷＬをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じてビット線ＢＬ，ＢＬＢの状態がそれぞれ確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、ビット線ＢＬはハイレベルを保持し、ビット線ＢＬＢはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、ビット線ＢＬはローレベルにディスチャージされ、ビット線ＢＬＢはハイレベルを保持する。
　以上に説明したように、１ポートＳＲＡＭセルは、ビット線ＢＬ，ＢＬＢおよびワード線ＷＬを制御することによって、ＳＲＡＭセルへのデータ書き込み、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向、図面縦方向をＹ方向、基板面に垂直な方向をＺ方向としている。また、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、１ポートＳＲＡＭセルのセル枠（１ポートＳＲＡＭセルの外縁）を示す。１ポートＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　また、図１等では、Ｘ方向に１ポートＳＲＡＭセルを隣接して配置する場合、Ｘ方向に反転させて配置される。また、Ｙ方向に１ポートＳＲＡＭセルを隣接して配置する場合、Ｙ方向に反転させて配置される。
　図１（ａ）に示すように、セル下部において、セル左右両端に、Ｙ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１，１２は電圧ＶＳＳを供給する。なお、図１では、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ１，ＰＵ２にそれぞれ相当する。トランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。トランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。トランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。
　セル下部に、Ｙ方向に延びるナノワイヤ（nanowire）２１ａ～２１ｈが形成されており、セル上部には、Ｙ方向に延びるナノワイヤ２１ｉ，２１ｊ，２６ａ～２６ｄが形成されている。
　また、ナノワイヤ２１ａ～２１ｄは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｅ～２１ｈは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｉ，２６ａ，２６ｂは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｊ，２６ｃ，２６ｄは、Ｘ方向に並んで形成されている。
　また、ナノワイヤ２１ａ～２１ｄ，２６ａ，２６ｂは、ナノワイヤ２１ｅ～２１ｈ，２６ｃ，２６ｄとそれぞれＹ方向に並んで形成されている。
　また、ナノワイヤ２１ａ，２１ｃ～２１ｆ，２１ｈは、ナノワイヤ２６ａ，２１ｉ，２６ｂ，２６ｃ，２１ｊ，２６ｄとそれぞれ平面視で重なっている。
　ゲート配線（Gate）３１～３４は、セル下部からセル上部にかけてＺ方向に延びており、かつ、Ｘ方向に延びている。ゲート配線３１，３２は、Ｘ方向に並んで形成されており、ゲート配線３３，３４は、Ｘ方向に並んで形成されている。ゲート配線３１は、トランジスタＮ１，Ｎ２およびダミートランジスタＰ２１のゲートとなる。ゲート配線３２は、トランジスタＮ３，Ｎ４，Ｐ１およびダミートランジスタＰ２２のゲートとなる。ゲート配線３３は、トランジスタＮ５，Ｎ６，Ｐ２およびダミートランジスタＰ２３のゲートとなる。ゲート配線３４は、トランジスタＮ７，Ｎ８およびダミートランジスタＰ２４のゲートとなる。
　ナノワイヤ２１ａの図面上端、ナノワイヤ２１ａ，２１ｅの間、ナノワイヤ２１ｅの図面下端、ナノワイヤ２１ｂの図面上端、ナノワイヤ２１ｂ，２１ｆの間、ナノワイヤ２１ｆの図面下端、ナノワイヤ２１ｃの図面上端、ナノワイヤ２１ｃ，２１ｇの間、ナノワイヤ２１ｇの図面下端、ナノワイヤ２１ｄの図面上端、ナノワイヤ２１ｄ，２１ｈの間、および、ナノワイヤ２１ｈの図面下端に、Ｎ型半導体がドーピングされたパッド２２ａ～２２ｌがそれぞれ形成されている。ナノワイヤ２１ａ～２１ｈが、トランジスタＮ１～Ｎ８のチャネル部をそれぞれ構成する。パッド２２ａ，２２ｂが、トランジスタＮ１のノードを構成する。パッド２２ｄ，２２ｅが、トランジスタＮ２のノードを構成する。パッド２２ｇ，２２ｈが、トランジスタＮ３のノードを構成する。パッド２２ｊ，２２ｋが、トランジスタＮ４のノードを構成する。パッド２２ｂ，２２ｃが、トランジスタＮ５のノードを構成する。パッド２２ｅ，２２ｆが、トランジスタＮ６のノードを構成する。パッド２２ｈ，２２ｉが、トランジスタＮ７のノードを構成する。パッド２２ｋ，２２ｌが、トランジスタＮ８のノードを構成する。
　すなわち、ナノワイヤ２１ａ、ゲート配線３１およびパッド２２ａ，２２ｂによって、トランジスタＮ１が構成される。ナノワイヤ２１ｂ、ゲート配線３１およびパッド２２ｄ，２２ｅによって、トランジスタＮ２が構成される。ナノワイヤ２１ｃ、ゲート配線３２およびパッド２２ｇ，２２ｈによって、トランジスタＮ３が構成される。ナノワイヤ２１ｄ、ゲート配線３２およびパッド２２ｊ，２２ｋによって、トランジスタＮ４が構成される。ナノワイヤ２１ｅ、ゲート配線３３およびパッド２２ｂ，２２ｃによって、トランジスタＮ５が構成される。ナノワイヤ２１ｆ、ゲート配線３３およびパッド２２ｅ，２２ｆによって、トランジスタＮ６が構成される。ナノワイヤ２１ｇ、ゲート配線３４およびパッド２２ｈ，２２ｉによって、トランジスタＮ７が構成される。ナノワイヤ２１ｈ、ゲート配線３４およびパッド２２ｋ，２２ｌによって、トランジスタＮ８が構成される。
　ナノワイヤ２１ｉの図面上端、ナノワイヤ２１ｉの図面下端、ナノワイヤ２１ｊの図面上端、および、ナノワイヤ２１ｊの図面下端に、Ｐ型半導体がドーピングされたパッド２２ｍ～２２ｐがそれぞれ形成されている。ナノワイヤ２１ｉ，２１ｊが、トランジスタＰ１，Ｐ２のチャネル部をそれぞれ構成する。パッド２２ｍ，２２ｎが、トランジスタＰ１のノードを構成する。パッド２２ｏ，２２ｐが、トランジスタＰ２のノードを構成する。
　すなわち、ナノワイヤ２１ｉ、ゲート配線３２およびパッド２２ｍ，２２ｎによって、トランジスタＰ１が構成される。ナノワイヤ２１ｊ、ゲート配線３３およびパッド２２ｏ，２２ｐによって、トランジスタＰ２が構成される。
　ナノワイヤ２６ａの図面上端、ナノワイヤ２６ａ，２６ｃの間、ナノワイヤ２６ｃの図面下端、ナノワイヤ２６ｂの図面上端、ナノワイヤ２６ｂ，２６ｄの間、および、ナノワイヤ２６ｄの図面下端に、Ｐ型半導体がドーピングされたダミーパッド２７ａ～２７ｆがそれぞれ形成されている。ダミーパッド２７ａ，２７ｂが、ダミートランジスタＰ２１のノードを構成する。ダミーパッド２７ｄ，２７ｅが、ダミートランジスタＰ２２のノードを構成する。ダミーパッド２７ｂ，２７ｃが、ダミートランジスタＰ２３のノードを構成する。ダミーパッド２７ｅ，２７ｆが、ダミートランジスタＰ２４のノードを構成する。ナノワイヤ２６ａ～２６ｄが、ダミートランジスタＰ２１～Ｐ２４のチャネル部をそれぞれ構成する。なお、ダミートランジスタＰ２１～Ｐ２４は、論理機能を有さないトランジスタである。また、図３の回路図では、ダミートランジスタＰ２１～Ｐ２４を省略して図示している。なお、以降に説明する実施形態およびその変形例における１ポートＳＲＡＭセルには、ダミートランジスタが含まれるものがあるが、各ダミートランジスタは、１ポートＳＲＡＭセルの論理機能に影響しないため、回路図への図示は省略する。
　したがって、トランジスタＮ１，Ｎ３～Ｎ６，Ｎ８が、ダミートランジスタＰ２１、トランジスタＰ１、ダミートランジスタＰ２２，Ｐ２３、トランジスタＰ２およびダミートランジスタＰ２４とそれぞれ平面視において重なっている。
　また、トランジスタＮ１～Ｎ４がＸ方向に並んで形成されている。トランジスタＮ５～Ｎ８がＸ方向に並んで形成されている。トランジスタＰ１およびダミートランジスタＰ２１，Ｐ２２がＸ方向に並んで形成されている。トランジスタＰ２およびダミートランジスタＰ２３，Ｐ２４がＸ方向に並んで形成されている。
　また、トランジスタＮ１～Ｎ４およびダミートランジスタＰ２１，Ｐ２２は、トランジスタＮ５～Ｎ８およびダミートランジスタＰ２３，Ｐ２４とそれぞれＹ方向に並んで形成されている。
　図１（ａ）に示すように、セル下部に、Ｘ方向に延びるローカル配線（LI：Local Interconnect）４１ａ～４１ｆが形成されている。ローカル配線４１ａは、パッド２２ａ，２２ｄと接続されている。ローカル配線４１ｂは、パッド２２ｂ，２２ｅと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｆと接続されている。ローカル配線４１ｄは、パッド２２ｇ，２２ｊと接続されている。ローカル配線４１ｅは、パッド２２ｈ，２２ｋと接続されている。ローカル配線４１ｆは、パッド２２ｉ，２２ｌと接続されている。
　すなわち、トランジスタＮ１，Ｎ２は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタＮ３，Ｎ４は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタＮ５，Ｎ６は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタＮ７，Ｎ８は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。また、トランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。トランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。トランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。したがって、本実施形態に係る１ポートＳＲＡＭセルにおいて、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのＮ型ＦＥＴにより構成されている。
　図１（ｂ）に示すように、セル上部に、Ｘ方向に延びるローカル配線４１ｇ～４１ｊが形成されている。ローカル配線４１ｇは、パッド２２ｍと接続されている。ローカル配線４１ｈは、パッド２２ｎと接続されている。ローカル配線４１ｉは、パッド２２ｏと接続されている。ローカル配線４１ｊは、パッド２２ｐと接続されている。
　ローカル配線４１ｂは、コンタクト（via）５１ａを介して、ローカル配線４１ｉと接続されている。ローカル配線４１ｃは、コンタクト５１ｂを介して、電源配線１１と接続されている。ローカル配線４１ｄは、コンタクト５１ｃを介して、電源配線１２と接続されている。ローカル配線４１ｅは、コンタクト５１ｄを介して、ローカル配線４１ｈと接続されている。
　ローカル配線４１ｈは、シェアードコンタクト(Shared-contact)６１ａを介して、ゲート配線３３と接続されている。ローカル配線４１ｉは、シェアードコンタクト６１ｂを介して、ゲート配線３２と接続されている。なお、ローカル配線４１ｅ，４１ｈ、コンタクト５１ｄ、シェアードコンタクト６１ａおよびゲート配線３３が第１ノードＮＡに相当し、ローカル配線４１ｂ，４１ｉ、コンタクト５１ａ、シェアードコンタクト６１ｂおよびゲート配線３２が第２ノードＮＢに相当する。
　図１（ｃ）に示すように、金属配線層であるＭ１配線層に、セル上下両端にかけてＹ方向に延びる配線７１～７３が形成されている。また、配線７４，７５が形成されている。配線７１は、電圧ＶＤＤを供給する。配線７２，７３が、ビット線ＢＬ，ＢＬＢにそれぞれ相当する。
　Ｍ１配線層の上層であるＭ２配線層に、セル左右両端にかけてＸ方向に延びる配線８１が形成されている。配線８１は、ワード線ＷＬに相当する。
　配線７１は、コンタクト９１ａを介して、ローカル配線４１ｇと接続されており、コンタクト９１ｂを介して、ローカル配線４１ｊと接続されている。配線７２は、コンタクト９１ｃを介して、ローカル配線４１ｆと接続されている。配線７３は、コンタクト９１ｄを介して、ローカル配線４１ａと接続されている。配線７４は、コンタクト（Gate-contact）６１ｃを介して、ゲート配線３１と接続されており、コンタクト９１ｅを介して、配線８１と接続されている。配線７５は、コンタクト６１ｄを介して、ゲート配線３４と接続されており、コンタクト９１ｆを介して、配線８１と接続されている。すなわち、配線８１は、コンタクト９１ｅ、配線７４およびコンタクト６１ｃを介して、ゲート配線３１と接続されており、コンタクト９１ｆ、配線７５およびコンタクト６１ｄを介して、ゲート配線３４と接続されている。
　以上の構成により、トランジスタＰ１（ロードトランジスタＰＵ１）は、パッド２２ｍが電圧ＶＤＤを供給する配線７１に、パッド２２ｎがローカル配線４１ｈ（第１ノードＮＡ）に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＰ２（ロードトランジスタＰＵ２）は、パッド２２ｐが電圧ＶＤＤを供給する配線７１に、パッド２２ｏがローカル配線４１ｉ（第２ノードＮＢ）に、ゲート配線３３がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ３，Ｎ４（ドライブトランジスタＰＤ１）は、パッド２２ｈ，２２ｋがローカル配線４１ｅ（第１ノードＮＡ）に、パッド２２ｇ，２２ｊが電圧ＶＳＳを供給する電源配線１２に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＮ５，Ｎ６（ドライブトランジスタＰＤ２）は、パッド２２ｂ，２２ｅがローカル配線４１ｂ（第２ノードＮＢ）に、パッド２２ｃ，２２ｆが電圧ＶＳＳを供給する電源配線１１に、ゲート配線３３がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ７，Ｎ８（アクセストランジスタＰＧ１）は、パッド２２ｉ，２２ｌが配線７２（ビット線ＢＬ）に、パッド２２ｈ，２２ｋがローカル配線４１ｅ（第１ノードＮＡ）に、ゲート配線３４が配線８１（ワード線ＷＬ）にそれぞれ接続されている。トランジスタＮ１，Ｎ２（アクセストランジスタＰＧ２）は、パッド２２ａ，２２ｄが配線７３（ビット線ＢＬＢ）に、パッド２２ｂ，２２ｅがローカル配線４１ｂ（第２ノードＮＢ）に、ゲート配線３１が配線８１（ワード線ＷＬ）にそれぞれ接続されている。
　すなわち、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２により１ポートＳＲＡＭ回路が構成される。また、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２は、それぞれ、立体構造トランジスタである。
　また、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ１，ＰＵ２にそれぞれ相当する。並列接続されたトランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。並列接続されたトランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。並列接続されたトランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。並列接続されたトランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。すなわち、ロードトランジスタＰＵ１，ＰＵ２は、それぞれ、１つのトランジスタにより構成されており、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのトランジスタにより構成されている。このため、ロードトランジスタＰＵ１，ＰＵ２を構成するトランジスタの数は、それぞれ、ドライブトランジスタＰＤ１を構成するトランジスタの数よりも少なく、かつ、ドライブトランジスタＰＤ２を構成するトランジスタの数よりも少ない。
　したがって、ＣＦＥＴを用いた、１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタ（ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２）が、異なる数のナノワイヤトランジスタで構成された１ポートＳＲＡＭセルのレイアウト構造を実現することができる。これにより、半導体記憶装置の、動作速度および動作安定性の向上を図ることができる。
　また、トランジスタＰ１，Ｐ２は、トランジスタＮ３，Ｎ６とそれぞれ平面視で重なっている。すなわち、トランジスタＰ１，Ｐ２は、トランジスタＮ３，Ｎ６とそれぞれ積層される。これにより、１ポートＳＲＡＭセルの小面積化を行うことができる。
　また、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのトランジスタにより構成されている。これにより、１ポートＳＲＡＭセルからのデータの読み出し、および、１ポートＳＲＡＭセルへのデータの書き込みを容易化するとともに、半導体記憶装置の動作の高速化を図ることができる。
　また、セル下部に、トランジスタＮ１～Ｎ８が形成されており、セル上部に、トランジスタＰ１，Ｐ２およびダミートランジスタＰ２１～Ｐ２４が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが形成され、セル上部には、ダミートランジスタを含むＰ型ＦＥＴのみが形成されている。これにより、製造プロセスの複雑化を防止することができる。
　なお、ダミートランジスタＰ２１～Ｐ２４の各ノードには、いずれもローカル配線が接続されていない。このため、ダミートランジスタＰ２１～Ｐ２４は、１ポートＳＲＡＭセルの論理機能に影響を与えない。また、本実施形態に係る１ポートＳＲＡＭセルに、ダミートランジスタＰ２１～Ｐ２４が形成されていなくてもよい。ただし、ダミートランジスタＰ２１～Ｐ２４を形成した方が、半導体記憶装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ローカル配線４１ｈとゲート配線３３とを接続するシェアードコンタクト６１ａ、および、ローカル配線４１ｉとゲート配線３２とを接続するシェアードコンタクト６１ｂは、Ｍ１配線層に配置された配線とゲート配線とを接続するコンタクト６１ｃ，６１ｄと同じプロセス工程において形成されてもよいし、別のプロセス工程において形成されてもよい。
　また、電圧ＶＤＤを供給する配線７１をＭ１配線層に設けているが、電圧ＶＤＤを供給する電源配線は埋め込み配線層に設けてもよい。また、電圧ＶＤＤを供給する電源配線をＭ１配線層および埋め込み配線層の両方に設けてもよい。この場合、電圧ＶＤＤを供給する電源が強化されるため、電源の安定化を図ることができる。
　（変形例１）
　図４は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図４（ａ）はセル下部を示し、図４（ｂ）はセル上部を示し、図４（ｃ）はＭ１，Ｍ２配線層を示す。図４では、セル上部にＮ型ＦＥＴが形成されており、セル下部にＰ型ＦＥＴが形成されている。すなわち、図４では、セル上部およびセル下部に形成されるトランジスタの導電型が、図１に示す１ポートＳＲＡＭセルと逆になっている。
　具体的に、セル上部にトランジスタＮ１～Ｎ８およびローカル配線４１ａ～４１ｆが形成されており、セル下部にトランジスタＰ１，Ｐ２、ダミートランジスタＰ２１～Ｐ２４およびローカル配線４１ｇ～４１ｊが形成されている。
　また、埋め込み配線層に、Ｙ方向に延びる電源配線１３が形成されている。電源配線１３は、電圧ＶＤＤを供給する。
　ローカル配線４１ｇは、コンタクト５１ｅを介して、電源配線１３と接続されており、ローカル配線４１ｊは、コンタクト５１ｆを介して、電源配線１３と接続されている。
　ローカル配線４１ｉは、コンタクト５１ａ、ローカル配線４１ｂおよびシェアードコンタクト６１ｂを介して、ゲート配線３２と接続されている。ローカル配線４１ｈは、コンタクト５１ｄ、ローカル配線４１ｅおよびシェアードコンタクト６１ａを介して、ゲート配線３３と接続されている。
　本変形例により、第１実施形態に係る１ポートＳＲＡＭセルと同様の効果を得ることができる。
　（変形例２）
　図５は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル下部を示し、図５（ｂ）はセル上部を示し、図５（ｃ）はＭ１，Ｍ２配線層を示す。図５では、図１と対比すると、トランジスタＮ２，Ｎ７がセル下部に形成されていない。すなわち、図５では、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、１つのトランジスタで構成されている。
　具体的に、セル下部に、ナノワイヤ２１ｂ，２１ｇおよびパッド２２ｄ，２２ｉが形成されていない。また、ローカル配線４１ａは、パッド２２ａと接続されており、ローカル配線４１ｆは、パッド２２ｌと接続されている。
　本変形例により、第１実施形態に係る１ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、トランジスタＮ１，Ｎ３～Ｎ６，Ｎ８は、ダミートランジスタＰ２１、トランジスタＰ１、ダミートランジスタＰ２２，Ｐ２３、トランジスタＰ２およびダミートランジスタＰ２４とそれぞれ平面視で重なっている。すなわち、各トランジスタは、他のトランジスタと積層されているため、一部のトランジスタの除去等を行う必要がない。このため、製造プロセスの複雑化を抑制することができる。
　なお、トランジスタＮ１，Ｎ３～Ｎ６，Ｎ８をセル上部に形成し、トランジスタＰ１，Ｐ２およびダミートランジスタＰ２１～Ｐ２４をセル下部に形成してもよい。すなわち、セル上部およびセル下部に形成されるトランジスタの導電型を逆にしてもよい。この場合、１ポートＳＲＡＭセルには、１ポートＳＲＡＭ回路が構成されるように、ローカル配線およびコンタクト等が形成される。
　（第２実施形態）
　図６は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的に、図６（ａ）はセル下部を示し、図６（ｂ）はセル上部を示し、図６（ｃ）はＭ１，Ｍ２配線層を示す。第２実施形態に係る１ポートＳＲＡＭセルでは、セル下部に、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２が形成されており、セル上部に、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２が形成されている。なお、図６では、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ１，ＰＵ２にそれぞれ相当する。トランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。トランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。トランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。
　セル下部に、ナノワイヤ２１ａ，２１ｃ，２１ｅ，２１ｇが形成されている。また、セル下部に、Ｙ方向に延びるナノワイヤ２８ａ，２８ｂが形成されている。セル上部に、ナノワイヤ２１ｂ，２１ｄ，２１ｆ，２１ｈ，２１ｉ，２１ｊが形成されている。
　ナノワイヤ２１ａ，２１ｃ，２８ａは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｅ，２１ｇ，２８ｂは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｄ，２１ｉは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｆ，２１ｈ，２１ｊは、Ｘ方向に並んで形成されている。
　また、ナノワイヤ２１ａ～２１ｄは、ナノワイヤ２１ｅ～２１ｈとそれぞれＹ方向に並んで形成されている。
　また、ナノワイヤ２１ａ，２１ｃ，２１ｅ，２１ｇ，２８ａ，２８ｂは、ナノワイヤ２１ｂ，２１ｄ，２１ｆ，２１ｈ，２１ｉ，２１ｊとそれぞれ平面視で重なっている。
　ゲート配線３２は、ダミートランジスタＮ２１のゲートとなり、ゲート配線３３は、ダミートランジスタＮ２２のゲートとなる。ナノワイヤ２８ａの図面上端、ナノワイヤ２８ａの図面下端、ナノワイヤ２８ｂの図面上端、および、ナノワイヤ２８ｂの図面下端に、Ｎ型半導体がドーピングされたダミーパッド２９ａ～２９ｄがそれぞれ形成されている。ナノワイヤ２８ａ，２８ｂがダミートランジスタＮ２１，Ｎ２２のチャネル部をそれぞれ構成する。ダミーパッド２９ａ，２９ｂがダミートランジスタＮ２１のノードを構成し、ダミーパッド２９ｃ，２９ｄがダミートランジスタＮ２２のノードを構成する。なお、ダミートランジスタＮ２１，Ｎ２２は、論理機能を有さないトランジスタである。
　したがって、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２は、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２とそれぞれ平面視で重なっている。
　また、トランジスタＮ１，Ｎ３およびダミートランジスタＮ２１は、Ｘ方向に並んで形成されている。トランジスタＮ５，Ｎ７およびダミートランジスタＮ２２は、Ｘ方向に並んで形成されている。トランジスタＮ２，Ｎ４，Ｐ１は、Ｘ方向に並んで形成されている。トランジスタＮ６，Ｎ８，Ｐ２はＸ方向に並んで形成されている。
　セル下部において、ローカル配線４１ａは、パッド２２ａと接続されている。ローカル配線４１ｂは、パッド２２ｂと接続されている。ローカル配線４１ｃは、パッド２２ｃと接続されている。ローカル配線４１ｄは、パッド２２ｇと接続されている。ローカル配線４１ｅは、パッド２２ｈと接続されている。ローカル配線４１ｆは、パッド２２ｉと接続されている。
　セル上部に、Ｘ方向に延びるローカル配線４２ａ～４２ｄが形成されている。ローカル配線４２ａは、パッド２２ｄと接続されている。ローカル配線４２ｂは、パッド２２ｊと接続されている。ローカル配線４２ｃは、パッド２２ｆと接続されている。ローカル配線４２ｄは、パッド２２ｌと接続されている。また、ローカル配線４１ｉは、パッド２２ｅ，２２ｏと接続されている。ローカル配線４１ｈは、パッド２２ｎ，２２ｋと接続されている。
　ローカル配線４２ａは、コンタクト５２ａを介して、ローカル配線４１ａと接続されており、コンタクト９１ｄを介して配線７３と接続されている。ローカル配線４２ｂは、コンタクト５２ｂを介して、ローカル配線４１ｄと接続されている。ローカル配線４２ｃは、コンタクト５２ｃを介して、ローカル配線４１ｃと接続されている。ローカル配線４２ｄは、コンタクト５２ｄを介して、ローカル配線４１ｆと接続されており、コンタクト９１ｃを介して、配線７２に接続されている。
　すなわち、トランジスタＮ１，Ｎ２は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ３，Ｎ４は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ５，Ｎ６は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ７，Ｎ８は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。また、トランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。トランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。トランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。したがって、本実施形態に係る１ポートＳＲＡＭセルにおいて、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのＮ型ＦＥＴにより構成されている。
　以上の構成により、トランジスタＰ１（ロードトランジスタＰＵ１）は、パッド２２ｍが電圧ＶＤＤを供給する配線７１に、パッド２２ｎがローカル配線４１ｈ（第１ノードＮＡ）に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＰ２（ロードトランジスタＰＵ２）は、パッド２２ｐが電圧ＶＤＤを供給する配線７１に、パッド２２ｏがローカル配線４１ｉ（第２ノードＮＢ）に、ゲート配線３３がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ３，Ｎ４（ドライブトランジスタＰＤ１）は、パッド２２ｈ，２２ｋがローカル配線４１ｅ，４１ｈ（第１ノードＮＡ）に、パッド２２ｇ，２２ｊが電圧ＶＳＳを供給する電源配線１２に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＮ５，Ｎ６（ドライブトランジスタＰＤ２）は、パッド２２ｂ，２２ｅがローカル配線４１ｂ，４１ｉ（第２ノードＮＢ）に、パッド２２ｃ，２２ｆが電圧ＶＳＳを供給する電源配線１１に、ゲート配線３３がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ７，Ｎ８（アクセストランジスタＰＧ１）は、パッド２２ｉ，２２ｌが配線７２（ビット線ＢＬ）に、パッド２２ｈ，２２ｋがローカル配線４１ｅ，４１ｈ（第１ノードＮＡ）に、ゲート配線３４が配線８１（ワード線ＷＬ）にそれぞれ接続されている。トランジスタＮ１，Ｎ２（アクセストランジスタＰＧ２）は、パッド２２ａ，２２ｄが配線７３（ビット線ＢＬＢ）に、パッド２２ｂ，２２ｅがローカル配線４１ｂ，４１ｉ（第２ノードＮＢ）に、ゲート配線３１が配線８１（ワード線ＷＬ）にそれぞれ接続されている。
　すなわち、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２により１ポートＳＲＡＭ回路が構成される。また、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２は、それぞれ、立体構造トランジスタである。
　また、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ１，ＰＵ２にそれぞれ相当する。並列接続されたトランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。並列接続されたトランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。並列接続されたトランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。並列接続されたトランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。すなわち、ロードトランジスタＰＵ１，ＰＵ２は、それぞれ、１つのトランジスタにより構成されており、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのトランジスタにより構成されている。このため、ロードトランジスタＰＵ１，ＰＵ２を構成するトランジスタの数は、それぞれ、ドライブトランジスタＰＤ１を構成するトランジスタの数よりも少なく、かつ、ドライブトランジスタＰＤ２を構成するトランジスタの数よりも少ない。
　したがって、ＣＦＥＴを用いた、１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタ（ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２）が、異なる数のナノワイヤトランジスタで構成された１ポートＳＲＡＭセルのレイアウト構造を実現することができる。これにより、半導体記憶装置の、動作速度および動作安定性の向上を図ることができる。
　また、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７は、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８とそれぞれ平面視で重なっている。すなわち、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７が、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８とそれぞれ積層される。これにより、１ポートＳＲＡＭセルの小面積化を行うことができる。
　また、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのトランジスタにより構成されている。これにより、１ポートＳＲＡＭセルからのデータの読み出し、および、１ポートＳＲＡＭセルへのデータの書き込みを容易化するとともに、半導体記憶装置の動作の高速化を図ることができる。
　また、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２は、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２とそれぞれ平面視で重なっている。すなわち、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２が、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２とそれぞれ積層される。これにより、各トランジスタは、他のトランジスタと積層されているため、一部のトランジスタの除去等を行う必要がない。このため、製造プロセスの複雑化を抑制することができる。
　また、セル下部に、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２が形成されており、セル上部に、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２が形成されている。すなわち、セル下部にＮ型ＦＥＴのみが形成されており、セル上部に形成されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
　なお、ダミートランジスタＮ２１，Ｎ２２の各ノードには、いずれもローカル配線が接続されていない。このため、ダミートランジスタＮ２１，Ｎ２２は、１ポートＳＲＡＭセルの論理機能に影響を与えない。また、本実施形態に係る１ポートＳＲＡＭセルに、ダミートランジスタＮ２１，Ｎ２２が形成されていなくてもよい。ただし、ダミートランジスタＮ２１，Ｎ２２を形成した方が、半導体記憶装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、電圧ＶＤＤを供給する配線７１をＭ１配線層に設けているが、電圧ＶＤＤを供給する電源配線は埋め込み配線層に設けてもよい。また、電圧ＶＤＤを供給する電源配線をＭ１配線層および埋め込み配線層の両方に設けてもよい。この場合、電圧ＶＤＤを供給する電源が強化されるため、電源の安定化を図ることができる。
　（変形例１）
　図７は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル下部を示し、図７（ｂ）はセル上部を示し、図７（ｃ）はＭ１，Ｍ２配線層を示す。図７では、図６と対比すると、コンタクト５２ａ，５２ｄが形成されていない。すなわち、ローカル配線４１ａとローカル配線４２ａが接続されておらず、ローカル配線４１ｆとローカル配線４２ｄが接続されていない。したがって、図７では、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、１つのトランジスタにより構成されている。
　具体的に、図７では、ローカル配線４１ａ，４２ａを接続するコンタクト５２ａ、および、ローカル配線４１ｆ，４２ｄを接続するコンタクト５２ｄが形成されていない。このため、トランジスタＮ１のパッド２２ａは、ローカル配線４１ａを介して、信号の入力を受けない。トランジスタＮ７のパッド２２ｉは、ローカル配線４１ｆを介して、信号の入力を受けない。すなわち、トランジスタＮ１，Ｎ７は、それぞれ、一方のノードがフローティング状態となるため、論理機能を有さないダミートランジスタとなる。したがって、図７では、アクセストランジスタＰＧ１がトランジスタＮ８のみにより構成されており、アクセストランジスタＰＧ１がトランジスタＮ２のみにより構成されている。
　本変形例により、第２実施形態に係る１ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２は、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２とそれぞれ平面視で重なっている。すなわち、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２が、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２とそれぞれ積層される。これにより、各トランジスタは、他のトランジスタと積層されているため、一部のトランジスタの除去等を行う必要がない。このため、製造プロセスの複雑化を抑制することができる。
　（変形例２）
　図８は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図８（ａ）はセル下部を示し、図８（ｂ）はセル上部を示し、図８（ｃ）はＭ１，Ｍ２配線層を示す。図８では、図６と対比すると、トランジスタＮ２，Ｎ８がセル上部に形成されていない。すなわち、図８では、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、１つのトランジスタにより構成されている。
　具体的に、セル上部にナノワイヤ２１ｂ，２１ｈおよびパッド２２ｄ，２２ｌが形成されていない。すなわち、図８では、アクセストランジスタＰＧ１がトランジスタＮ７のみにより構成されており、アクセストランジスタＰＧ２がトランジスタＮ１のみにより構成されている。
　本変形例により、第２実施形態に係る１ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、トランジスタＮ２，Ｎ８がセル上部に形成されていない。これにより、１ポートＳＲＡＭセルの負荷容量を抑えることができる。
　なお、本変形例では、トランジスタＮ２，Ｎ８をセル上部に形成していないが、これに限られない。トランジスタＮ１，Ｎ７をセル下部に形成せずに、トランジスタＮ２，Ｎ８をセル上部に形成してもよい。
　（変形例３）
　図９は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図９（ａ）はセル下部を示し、図９（ｂ）はセル上部を示し、図９（ｃ）はＭ１，Ｍ２配線層を示す。図９では、図６と対比すると、ダミートランジスタＮ２１，Ｎ２２に代えて、トランジスタＮ９，Ｎ１０がセル下部に形成されている。図９では、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ、３つのトランジスタにより構成されている。
　具体的に、セル下部に、Ｙ方向に延びるナノワイヤ２１ｋ，２１ｌが形成されている。ナノワイヤ２１ｋは、ナノワイヤ２１ａ，２１ｃとＸ方向に並んで形成されており、ナノワイヤ２１ｌは、ナノワイヤ２１ｅ，２１ｇとＸ方向に並んで形成されている。また、ナノワイヤ２１ｋ，２１ｌは、ナノワイヤ２１ｉ，２１ｊとそれぞれ平面視で重なっている。
　ゲート配線３２は、トランジスタＮ９のゲートとなり、ゲート配線３３は、トランジスタＮ１０のゲートとなる。ナノワイヤ２１ｋの図面上端、ナノワイヤ２１ｋの図面下端、ナノワイヤ２１ｌの図面上端、および、ナノワイヤ２１ｌの図面下端に、Ｎ型半導体にドーピングされたパッド２２ｑ～２２ｔがそれぞれ形成されている。ナノワイヤ２１ｋ，２１ｌが、トランジスタＮ９，Ｎ１０のチャネル部をそれぞれ構成する。パッド２２ｑ，２２ｒがトランジスタＮ９のノードを構成し、パッド２２ｓ，２２ｔがトランジスタＮ１０のノードを構成する。
　すなわち、ナノワイヤ２１ｋ、ゲート配線３２およびパッド２２ｑ，２２ｒによって、トランジスタＮ９が構成される。ナノワイヤ２１ｌ、ゲート配線３３およびパッド２２ｓ，２２ｔによって、トランジスタＮ１０が構成される。
　したがって、トランジスタＮ９，Ｎ１０は、トランジスタＰ１，Ｐ２とそれぞれ平面視で重なっている。また、トランジスタＮ９は、トランジスタＮ１，Ｎ３とＸ方向に並んで形成されており、トランジスタＮ１０は、トランジスタＮ５，Ｎ７とＸ方向に並んで形成されている。
　セル下部において、ローカル配線４１ｂは、パッド２２ｂ，２２ｓと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｔと接続されている。ローカル配線４１ｄは、パッド２２ｇ，２２ｑと接続されている。ローカル配線４１ｅは、パッド２２ｈ，２２ｒと接続されている。
　すなわち、トランジスタＮ３，Ｎ４，Ｎ９は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタＮ５，Ｎ６，Ｎ１０は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。また、図９では、トランジスタＮ３，Ｎ４，Ｎ９がドライブトランジスタＰＤ１に相当し、トランジスタＮ５，Ｎ６，Ｎ１０がドライブトランジスタＰＤ２に相当する。したがって、図９では、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ、並列接続された３つのＮ型ＦＥＴによって構成されている。
　本変形例により、第２実施形態に係る１ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ３，Ｎ４，Ｎ９で構成されている。ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ５，Ｎ６，Ｎ１０で構成されている。これにより、１ポートＳＲＡＭセルの、駆動能力の向上、読み出し動作の高速化および動作の安定性の向上を図ることができる。
　また、トランジスタＮ９，Ｎ１０は、ダミートランジスタＮ２１，Ｎ２２に代えて、１ポートＳＲＡＭセルにそれぞれ配置される。これにより、１ポートＳＲＡＭセルのセル幅（Ｘ方向におけるセルの幅）を変更せずに、１ポートＳＲＡＭセルの、駆動能力の向上、読み出し動作の高速化および動作の安定性の向上を図ることができる。
　なお、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２を構成する立体構造トランジスタの数は、それぞれ、上述の各実施形態および変形例の数に限られない。例えば、上述の各実施形態よりも、ドライブトランジスタＰＤ１,ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２の数をそれぞれ増やしたい場合、上述の各実施形態で示したドライブトランジスタＰＤ１,ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２とそれぞれＸ方向に並ぶように立体構造トランジスタを形成すればよい。この場合、ドライブトランジスタ（ドライブトランジスタＰＤ１,ＰＤ２）およびアクセストランジスタ（アクセストランジスタＰＧ１,ＰＧ２）のいずれか一方を増やしてもよいし、ドライブトランジスタおよびアクセストランジスタの両方を増やしてもよい。
　また、上述の各実施形態では、各トランジスタはそれぞれ１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＸ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｘ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
　また、上述の各実施形態では、各トランジスタを、並列接続された複数のトランジスタで構成してもよい。
　また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
　また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
　本開示では、ＣＦＥＴを用いたＳＲＡＭセルを備えた半導体記憶装置に適用することができるので、ＣＦＥＴを用いた１ポートＳＲＡＭセルを実現することができるとともに、１ポートＳＲＡＭセルの小面積化を図ることができる。
　１１，１２，１３　電源配線
　２１ａ～２１ｌ　ナノワイヤ
　２２ａ～２２ｔ　パッド
　Ｎ１～Ｎ１０，Ｐ１，Ｐ２　トランジスタ
　７２～７５，８１　配線
　ＰＵ１，ＰＵ２　ロードトランジスタ
　ＰＤ１，ＰＤ２　ドライブトランジスタ
　ＰＧ１，ＰＧ２　アクセストランジスタ
　ＷＬ　ワード線
　ＢＬ，ＢＬＢ　ビット線

Claims (18)

  1. 　１ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記１ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
    　を備え、
    　前記第３～第６トランジスタは、それぞれ、第１層に形成された、第１導電型の立体構造トランジスタからなり、
    　前記第１および第２トランジスタは、それぞれ、前記第１層と異なる第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタからなり、
    　前記第１トランジスタを構成する立体構造トランジスタの数は、前記第３トランジスタを構成する立体構造トランジスタの数よりも少なく、
    　前記第２トランジスタを構成する立体構造トランジスタの数は、前記第４トランジスタを構成する立体構造トランジスタの数よりも少なく、
    　前記第１トランジスタは、少なくとも一部が、前記第３トランジスタと平面視において重なり、
    　前記第２トランジスタは、少なくとも一部が、前記第４トランジスタと平面視において重なっている
    　ことを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第３および第４トランジスタは、それぞれ、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に並んで形成された第１および第２立体構造トランジスタを含むことを特徴とする半導体記憶装置。
  3. 　請求項２記載の半導体記憶装置において、
    　前記第５および第６トランジスタは、それぞれ、前記第２方向に並んで形成された第３および第４立体構造トランジスタを含むことを特徴とする半導体記憶装置。
  4. 　請求項３記載の半導体記憶装置において、
    　前記第３トランジスタにおける前記第１および第２立体構造トランジスタは、前記第５トランジスタにおける前記第３および第４立体構造トランジスタと、前記第１方向にそれぞれ並んで形成されており、
    　前記第４トランジスタにおける前記第１および第２立体構造トランジスタは、前記第６トランジスタにおける前記第３および第４立体構造トランジスタと、前記第１方向にそれぞれ並んで形成されている
    　ことを特徴とする半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記第２層は、前記第１層よりも上層にあることを特徴とする半導体記憶装置。
  6. 　請求項１記載の半導体記憶装置において、
    　前記第２層は、前記第１層よりも下層にあることを特徴とする半導体記憶装置。
  7. 　請求項２記載の半導体記憶装置において、
    　前記第５および第６トランジスタは、それぞれ、第３立体構造トランジスタからなり、
    　前記第５トランジスタにおける前記第３立体構造トランジスタは、前記第３トランジスタにおける前記第１および第２立体構造トランジスタのいずれか一方と、前記第１方向に並んで形成されており、
    　前記第６トランジスタにおける前記第３立体構造トランジスタは、前記第４トランジスタにおける前記第１および第２立体構造トランジスタのいずれか一方と、前記第１方向に並んで形成されている
    　ことを特徴とする半導体記憶装置。
  8. 　請求項７記載の半導体記憶装置において、
    　前記第２層は、前記第１層よりも上層にあることを特徴とする半導体記憶装置。
  9. 　１ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記１ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
    　を備え、
    　前記第３および第４トランジスタは、それぞれ、
    　　第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、
    　　少なくとも一部が、前記第１立体構造トランジスタと平面視で重なるように、前記第１層より上層の第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとを含み、
    　前記第５および第６トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含み、
    　前記第１および第２トランジスタは、それぞれ、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、
    　前記第１トランジスタを構成する立体構造トランジスタの数は、前記第３トランジスタを構成する立体構造トランジスタの数よりも少なく、
    　前記第２トランジスタを構成する立体構造トランジスタの数は、前記第４トランジスタを構成する立体構造トランジスタの数よりも少ない
    　ことを特徴とする半導体記憶装置。
  10. 　請求項９記載の半導体記憶装置において、
    　前記第５および第６トランジスタは、それぞれ、
    　　前記第１層に形成された第３立体構造トランジスタと、
    　　少なくとも一部が、前記第３立体構造トランジスタと平面視で重なるように、前記第２層に形成された第４立体構造トランジスタとを含む
    　ことを特徴とする半導体記憶装置。
  11. 　請求項１０記載の半導体記憶装置において、
    　前記第３トランジスタにおける前記第１および第２立体構造トランジスタは、前記第５トランジスタにおける前記第３および第４立体構造トランジスタと、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向に、それぞれ並んで形成されており、
    　前記第４トランジスタにおける前記第１および第２立体構造トランジスタは、前記第６トランジスタにおける前記第３および第４立体構造トランジスタと、前記第１方向にそれぞれ並んで形成されている
    　ことを特徴とする半導体記憶装置。
  12. 　請求項１０記載の半導体記憶装置において、
    　前記第３および第４トランジスタのそれぞれにおいて、
    　前記第１立体構造トランジスタは、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に並んで形成された複数の第１立体構造トランジスタを含むことを特徴とする半導体記憶装置。
  13. 　請求項１２記載の半導体記憶装置において、
    　前記第１トランジスタは、少なくとも一部が、前記第３トランジスタにおける前記複数の第１立体構造トランジスタのいずれかと平面視で重なっており、
    　前記第２トランジスタは、少なくとも一部が、前記第４トランジスタにおける前記複数の第１立体構造トランジスタのいずれかと平面視で重なっている
    　ことを特徴とする半導体記憶装置。
  14. 　請求項１２記載の半導体記憶装置において、
    　前記第５トランジスタにおける前記第３立体構造トランジスタは、前記第３トランジスタにおける前記複数の第１立体構造トランジスタのうちのいずれかと、前記第１方向に並んで形成されており、
    　前記第６トランジスタにおける前記第３立体構造トランジスタは、前記第４トランジスタにおける前記複数の第１立体構造トランジスタのうちのいずれかと、前記第１方向に並んで形成されている
    　ことを特徴とする半導体記憶装置。
  15. 　請求項９記載の半導体記憶装置において、
    　前記１ポートＳＲＡＭセルは、
    　　前記第１層に形成された前記第１導電型の立体構造トランジスタである、第１ダミートランジスタと、
    　　前記第１層に形成された前記第１導電型の立体構造トランジスタである、第２ダミートランジスタと
    　をさらに備え、
    　前記第５および第６トランジスタは、それぞれ、前記第２層に形成された立体構造トランジスタを含み、かつ、少なくとも一部が、前記第１および第２ダミートランジスタとそれぞれ平面視で重なっている
    　ことを特徴とする半導体記憶装置。
  16. 　請求項１５記載の半導体記憶装置において、
    　前記第５および第６トランジスタは、前記第３および第４トランジスタにおける前記第２立体構造トランジスタと、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向に、それぞれ並んで形成されており、
    　前記第１および第２ダミートランジスタは、前記第３および第４トランジスタにおける前記第１立体構造トランジスタと前記第１方向にそれぞれ並んで形成されている
    　ことを特徴とする半導体記憶装置。
  17. 　請求項９記載の半導体記憶装置において、
    　前記第５トランジスタは、前記第３トランジスタにおける前記第１および第２立体構造トランジスタの少なくとも一方と、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向に並んで形成されており、
    　前記第６トランジスタは、前記第４トランジスタにおける前記第１および第２立体構造トランジスタの少なくとも一方と前記第１方向に並んで形成されている
    　ことを特徴とする半導体記憶装置。
  18. 　請求項９記載の半導体記憶装置において、
    　前記第５および第６トランジスタは、それぞれ、前記第１層に形成された立体構造トランジスタを含み、
    　前記第５トランジスタは、前記第３トランジスタにおける前記第１立体構造トランジスタと、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向に並んで形成されており、
    　前記第６トランジスタは、前記第４トランジスタにおける前記第１立体構造トランジスタと前記第１方向に並んで形成されている
    　ことを特徴とする半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022109762A1 (zh) * 2020-11-24 2022-06-02 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
WO2024063886A1 (en) * 2022-09-23 2024-03-28 Apple Inc. Stacked fet standard cell architecture

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020255655A1 (ja) * 2019-06-21 2020-12-24

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661452A (ja) * 1992-08-11 1994-03-04 Mitsubishi Electric Corp 半導体装置
JP2013143536A (ja) * 2012-01-12 2013-07-22 Toshiba Corp 半導体装置及びその製造方法
WO2014185085A1 (ja) * 2013-05-14 2014-11-20 株式会社 東芝 半導体記憶装置
WO2014184911A1 (ja) * 2013-05-15 2014-11-20 三菱電機株式会社 数値制御加工プログラム作成装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8625334B2 (en) * 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
WO2014184933A1 (ja) * 2013-05-16 2014-11-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
WO2020051144A1 (en) * 2018-09-05 2020-03-12 Tokyo Electron Limited Architecture design and processes for manufacturing monolithically integrated 3d cmos logic and memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661452A (ja) * 1992-08-11 1994-03-04 Mitsubishi Electric Corp 半導体装置
JP2013143536A (ja) * 2012-01-12 2013-07-22 Toshiba Corp 半導体装置及びその製造方法
WO2014185085A1 (ja) * 2013-05-14 2014-11-20 株式会社 東芝 半導体記憶装置
WO2014184911A1 (ja) * 2013-05-15 2014-11-20 三菱電機株式会社 数値制御加工プログラム作成装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022109762A1 (zh) * 2020-11-24 2022-06-02 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
WO2024063886A1 (en) * 2022-09-23 2024-03-28 Apple Inc. Stacked fet standard cell architecture

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