CN101866925B - 半导体器件 - Google Patents

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Abstract

在栅极电极形成于柱状半导体层周围的纵型晶体管中，难以形成具有较各个纵型晶体管的栅极长度还大的栅极长度的晶体管。有鉴于所述问题，本发明提供一种半导体器件，其特征为：在形成于衬底上的第一扩散层上邻接形成有由2个柱状半导体层所形成的纵型晶体管，这些纵型晶体管具备共通的栅极电极，而形成于第一柱状半导体层的上部的第一上部扩散层连接于源极电极，形成于第二柱状半导体层的上部的第二上部扩散层连接于漏极电极，通过2个纵型晶体管串联连接，作为具有各个纵型晶体管的2倍栅极长度的晶体管而发挥功能。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，尤其涉及具有柱状半导体，且以该柱状半导体侧壁为沟道区域，形成为栅极电极包围沟道区域的纵型MOS(MetalOxide Semiconductor，金属氧化物半导体)晶体管的SGT(Surrounding GateTransistor，环绕式栅极晶体管)的构造。
背景技术
为了实现半导体器件的高集成化及高性能化，已提出一种在半导体衬底表面形成柱状半导体层，且于该柱状半导体层侧壁具有形成包围柱状半导体层的栅极的纵型栅极晶体管的SGT(请参照例如专利文献1：日本特开平2-188966)。在SGT中，由于漏极、栅极、源极呈垂直方向配置，因此相较于现有平面型晶体管(Planar Transistor)，可将占有面积大幅缩小。
兹将使用专利文献1的SGT所构成的CMOS反向器(inverter)的平面图显示于图50中的(a)、及将图50中的(a)的平面图中的A-A’的剖面线的剖面构造显示于图50中的(b)。
从图50中的(a)、(b)可得知，在Si衬底2501上形成有N井(well)2502及P井2503，在Si衬底表面形成有在N井区域形成PMOS的柱状硅层2505、及在P井区域形成NMOS的柱状硅层2506，且以包围各个柱状硅层的方式形成栅极2508。在形成PMOS的柱状半导体的下部所形成的P+漏极扩散层2510及在形成NMOS的柱状半导体的下部所形成的N+漏极扩散层2512连接于输出端子Vout，在形成PMOS的柱状硅层上部所形成的源极扩散层2509连接于电源电位Vcc，而在形成NMOS的柱状硅层上部所形成的源极扩散层2511连接于接地电位Vss，PMOS与NMOS的共通栅极2508连接于输入端子Vin，藉此而形成CMOS反向器。
[先前技术文献]
[专利文献]
[专利文献1]日本特开平2-188966号公报
发明内容
(发明所欲解决的问题)
为了将SGT应用于CPU(Central Processing Unit，中央处理单元)等的实际制品，会有以下问题。在CPU等的制品中，要求高速动作的逻辑(logic)电路虽由具有最小栅极尺寸L的晶体管而构成，惟在与外部收授数据的I/O部中，由于以较通常逻辑电路部为高的动作电压动作，因此使用具有较逻辑电路部为长的栅极长度的晶体管。例如，逻辑部的电压为V＝1.0V时，在I/O部中，使用V＝1.8V或2.5V的电压。因此，I/O部的晶体管的栅极长度具有逻辑部的2至3倍左右的长度。
此外，在使用于各种用途的模拟(analog)电路部或逻辑电路的一部分中，也使用具有较通常逻辑电路部为长的栅极长度的晶体管。
如此，在实际的制品中，在芯片上同时形成具有各种栅极长度的晶体管虽属不可或缺，惟在SGT中，要形成具有较单体SGT的栅极长度Ls更大长度的栅极长度的SGT，在其构造上有所困难。
本发明有鉴于所述问题而研创者，其目的在形成一种具有单体SGT的栅极长度Ls以上的栅极长度的晶体管。
(用于解决问题的手段)
本发明第1实施方式为一种半导体器件，于衬底上形成有第一及第二MOS晶体管，其特征为：
所述第一及第二MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层对于衬底朝垂直方向呈阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述第一及第二MOS晶体管具备共通的栅极电极，并且具备形成于衬底上的共通的第一平面状扩散层；
在形成所述第一MOS晶体管的柱状半导体层上部所形成的第一柱状扩散层为源极扩散层；
在形成所述第二MOS晶体管的柱状半导体层上部所形成的第二柱状扩散层为漏极扩散层；
将所述第一MOS晶体管及所述第二MOS晶体管予以串联连接，使栅极电极整体长度实质地成为各个MOS晶体管的栅极电极的2倍。
本发明第2实施方式的特征为：
将多个所述2串联MOS晶体管予以并联配置，且将所述多个2串联MOS晶体管所对应的栅极电极、源极电极及漏极电极予以共通化。
本发明的第3实施方式的特征为：
所述第一MOS晶体管为由多个柱状半导体层所构成的纵型晶体管；
所述第二MOS晶体管为由多个柱状半导体层所构成的纵型晶体管；
所述第一MOS晶体管具备第一栅极电极；
所述第二MOS晶体管具备第二栅极电极；
第一栅极电极及第二栅极电极分别通过不同的接触件连接于配线层，且在配线层彼此连接。
本发明第4实施方式的特征为：
所述第一栅极电极及第二栅极电极分别通过位于两端的多个接触件而连接于配线层。
本发明第5实施方式为一种半导体器件，于衬底上形成有3个MOS晶体管，其特征为：
所述3个MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层朝垂直方向呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述3个MOS晶体管具备共通的栅极电极；
第一MOS晶体管与第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管具备形成于衬底上的第二平面状扩散层；
在第二MOS晶体管及第三MOS晶体管的上部所形成的柱状扩散层通过接触件及配线层而彼此连接；
在形成第一MOS晶体管的柱状半导体层上部所形成的柱状扩散层为源极扩散层；
形成有第三MOS晶体管的第二平面状扩散层为漏极扩散层；
第一MOS晶体管、第二MOS晶体管及第三MOS晶体管串联连接，藉以作为栅极电极的长度具有各个MOS晶体管的3倍长度的MOS晶体管而动作。
本发明第6实施方式的特征为：
所述第一MOS晶体管、第二MOS晶体管及第三MOS晶体管串联连接，藉此将栅极电极的长度具有各个MOS晶体管的3倍长度的MOS晶体管予以并联配置；
通过将栅极电极、源极电极及漏极电极予以共通化而提升驱动电流。
本发明第7实施方式的特征为：
所述第一MOS晶体管为由多个柱状半导体层所构成的纵型晶体管；
所述第二MOS晶体管为由多个柱状半导体层所构成的纵型晶体管；
所述第三MOS晶体管为由多个柱状半导体层所构成的纵型晶体管；
所述第一MOS晶体管具备第一栅极电极；
所述第二MOS晶体管具备第二栅极电极；
所述第三MOS晶体管具备第三栅极电极；
第一栅极电极、第二栅极电极及第三栅极电极分别通过不同的接触件连接于配线层，且在配线层彼此连接。
本发明第8实施方式的特征为：
所述第一栅极电极、第二栅极电极及第三栅极电极分别通过位于两端的多个接触件而连接于配线层。
本发明第9实施方式为一种半导体器件，于衬底上形成有4个MOS晶体管，其特征为：
所述4个MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层朝垂直方向呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述4个MOS晶体管具备共通的栅极电极；
第一MOS晶体管与第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管与第四MOS晶体管具备形成于衬底上的共通的第二平面状扩散层；
在第二MOS晶体管及第三MOS晶体管的上部所形成的柱状扩散层通过接触件及配线层而彼此连接；
在形成第一MOS晶体管的柱状半导体层上部所形成的柱状扩散层为源极扩散层；
在形成第四MOS晶体管的柱状半导体层上部所形成的柱状扩散层为漏极扩散层；
第一MOS晶体管、第二MOS晶体管、第三MOS晶体管及第四MOS晶体管串联连接，藉以作为栅极电极的长度具有各个MOS晶体管的4倍长度的MOS晶体管而动作。
本发明第10实施方式的特征为：
所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管及第四MOS晶体管串联连接，藉此将栅极电极的长度具有各个MOS晶体管的4倍长度的MOS晶体管予以并联配置；
通过将栅极电极、源极电极及漏极电极予以共通化而提升驱动电流。
本发明第11实施方式的特征为：
对于所述栅极电极的接触件形成于第一平面状扩散层与第二平面状扩散层之间的元件分离区域上。
本发明第12实施方式的特征为：
所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管及第四MOS晶体管为由多个柱状半导体层所构成的纵型晶体管；
所述第一MOS晶体管具备第一栅极电极；
所述第二MOS晶体管具备第二栅极电极；
所述第三MOS晶体管具备第三栅极电极；
所述第四MOS晶体管具备第四栅极电极；
第一栅极电极、第二栅极电极、第三栅极电极及第四栅极电极分别通过不同的接触件而连接于配线层，且在配线层彼此连接。
本发明第13实施方式的特征为：
所述第一栅极电极、第二栅极电极、第三栅极电极及第四栅极电极分别通过位于两端的多个接触件而连接于配线层。
本发明第14实施方式为一种半导体器件，具备由4个MOS晶体管所形成的反向器，其特征为：
所述4个MOS晶体管各自为：
源极扩散层、漏极扩散层及柱状半导体层在衬底上呈垂直方向阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述4个MOS晶体管具备成为输入端子的共通的栅极电极；
第一MOS晶体管及第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管及第四MOS晶体管具备形成于衬底上的共通的第二平面状扩散层；
在形成第一MOS晶体管的柱状半导体层上部所形成的柱状扩散层连接于接地电位；
在形成第三MOS晶体管的柱状半导体层上部所形成的柱状扩散层连接于电源电位；
在形成第二MOS晶体管及第四MOS晶体管的柱状半导体层上部所形成的柱状扩散层均连接于输出端子；
第一MOS晶体管及第二MOS晶体管串联连接；
第三MOS晶体管及第四MOS晶体管串联连接，藉此由栅极电极的长度具有各个MOS晶体管的2倍长度的MOS晶体管而构成反向器。
本发明第15实施方式的特征为：
所述第一MOS晶体管及第二MOS晶体管为NMOS；
所述第三MOS晶体管及第四MOS晶体管为PMOS。
本发明第16实施方式的特征为：
将由所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管、及第四MOS晶体管所构成，且由栅极电极的长度具有各个MOS晶体管的2倍长度的MOS晶体管所构成的反向器予以并联配置；
通过将栅极电极、源极电极及漏极电极予以共通化而提升驱动电流。
本发明第17实施方式的特征为：
所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管、第四MOS晶体管为由多个柱状半导体层所构成的纵型晶体管；
所述第一MOS晶体管及第二MOS晶体管具备共通的第一栅极电极；
所述第三MOS晶体管及第四MOS晶体管具备共通的第二栅极电极；
第一栅极电极及第二栅极电极分别通过不同的接触件而连接于配线层，且在配线层彼此连接。
本发明第18实施方式的特征为：
形成于所述第一栅极电极及第二栅极电极上的接触件形成于在所述第一平面状扩散层与第二平面状扩散层之间所形成的元件分离区域。
本发明第19实施方式的特征为：
所述第一栅极电极及第二栅极电极分别通过位于两端的多个接触件而连接于配线层。
本发明第20实施方式为一种半导体器件，具备由6个MOS晶体管所形成的反向器，其特征为：
所述6个MOS晶体管各自为：
源极扩散层、漏极扩散层及柱状半导体层在衬底上呈垂直方向阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述6个MOS晶体管具备成为输入端子的共通的栅极电极；
第一MOS晶体管及第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管具备形成于衬底上的第二平面状扩散层；
第四MOS晶体管及第五MOS晶体管具备形成于衬底上的共通的第三平面状扩散层；
第六MOS晶体管具备形成于衬底上的第四平面状扩散层；
在形成第一MOS晶体管的柱状半导体层上部所形成的柱状扩散层连接于接地电位；
在形成第四MOS晶体管的柱状半导体层上部所形成的柱状扩散层连接于电源电位；
在形成第二MOS晶体管及第三MOS晶体管的柱状半导体层上部所形成的柱状扩散层在配线层彼此连接；
在形成第五MOS晶体管及第六MOS晶体管的柱状半导体层上部所形成的柱状扩散层在配线层彼此连接；
第二平面状扩散层及第四平面状扩散层通过形成于各自之上的接触件在成为输出端子的配线层彼此连接；
第一MOS晶体管、第二MOS晶体管及第三MOS晶体管串联连接；
第四MOS晶体管、第五MOS晶体管及第六MOS晶体管串联连接，藉此由栅极电极的长度具有各个MOS晶体管的3倍长度的MOS晶体管而构成反向器。
本发明第21实施方式的特征为：
所述第一MOS晶体管、第二MOS晶体管及第三MOS晶体管为NMOS；
所述第四MOS晶体管、第五MOS晶体管及第六MOS晶体管为PMOS。
本发明第22实施方式的特征为：
所述第二扩散层与第四扩散层经由形成于这些扩散层表面的硅化物层而彼此连接。
本发明第23实施方式的特征为：
在所述第二平面状扩散层与第四平面状扩散层的边界部中，形成连接于输出端子的接触件。
本发明第24实施方式的特征为：
将由所述第一MOS晶体管至第六MOS晶体管所构成，且由栅极电极的长度具有各个MOS晶体管的3倍长度的MOS晶体管所构成的反向器予以并联配置；
将栅极电极、源极电极及漏极电极予以共通化而提升驱动电流。
本发明第25实施方式的特征为：
所述第一MOS晶体管至第六MOS晶体管为由多个柱状半导体层所构成的纵型晶体管；
所述第一MOS晶体管及第四MOS晶体管具备共通的第一栅极电极；
所述第二MOS晶体管、第三MOS晶体管、第五MOS晶体管、及第六MOS晶体管具备共通的第二栅极电极；
第一栅极电极及第二栅极电极分别通过不同的接触件而连接于配线层，且在配线层彼此连接。
本发明第26实施方式为一种半导体器件，具备由8个MOS晶体管所形成的反向器，其特征为：
所述8个MOS晶体管各自为：
源极扩散层、漏极扩散层及柱状半导体层在衬底上呈垂直方向阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述8个MOS晶体管具备成为输入端子的共通的栅极电极；
第一MOS晶体管及第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管及第四MOS晶体管具备形成于衬底上的共通的第二平面状扩散层；
第五MOS晶体管及第六MOS晶体管具备形成于衬底上的共通的第三平面状扩散层；
第七MOS晶体管及第八MOS晶体管具备形成于衬底上的共通的第四平面状扩散层；
在形成第一MOS晶体管的柱状半导体层上部所形成的柱状扩散层连接于接地电位；
在形成第五MOS晶体管的柱状半导体层上部所形成的柱状扩散层连接于电源电位；
在形成第四MOS晶体管及第八MOS晶体管的柱状半导体层上部所形成的第二扩散层及第四扩散层均连接于输出端子；
第一MOS晶体管、第二MOS晶体管、第三MOS晶体管及第四MOS晶体管串联连接；
第五MOS晶体管、第六MOS晶体管、第七MOS晶体管及第八MOS晶体管串联连接，藉以利用栅极电极的长度具有各个MOS晶体管的4倍长度的MOS晶体管而构成反向器。
本发明第27实施方式的特征为：
所述第一MOS晶体管至第四MOS晶体管为NMOS；
所述第五MOS晶体管至第八MOS晶体管为PMOS。
本发明第28实施方式的特征为：
所述第一MOS晶体管及第五MOS晶体管具备共通的第一栅极电极；
所述第二MOS晶体管及第六MOS晶体管具备共通的第二栅极电极；
所述第三MOS晶体管及第七MOS晶体管具备共通的第三栅极电极；
所述第四MOS晶体管及第八MOS晶体管具备共通的第四栅极电极；
第一栅极电极至第四栅极电极分别通过不同的接触件而连接于配线层，且在配线层彼此连接。
本发明第29实施方式的特征为：
所述第一MOS晶体管至第八MOS晶体管由多个柱状半导体层所构成。
本发明第30实施方式的特征为：
形成于所述第一栅极电极至第二栅极电极上的接触件形成于在所述第一平面状扩散层与第三平面状扩散层之间所形成的元件分离区域；
形成于所述第三栅极电极至第四栅极电极上的接触件形成于在所述第二平面状扩散层与第四平面状扩散层之间所形成的元件分离区域。
本发明第31实施方式的特征为：
所述第二MOS晶体管、第三MOS晶体管、第六MOS晶体管、及第七MOS晶体管具备共通的第五栅极电极；
所述第一MOS晶体管、第四MOS晶体管、第五MOS晶体管、及第八MOS晶体管具备共通的第六栅极电极；
第五栅极电极及第六栅极电极分别通过不同的接触件而连接于配线层，且在配线层彼此连接。
本发明第32实施方式的特征为：
所述第一MOS晶体管至第八MOS晶体管由多个柱状半导体层所构成。
本发明第33实施方式为一种半导体器件，于衬底上形成有n个(n为3以上的整数)MOS晶体管，其特征为：
所述n个MOS晶体管各自为：
源极扩散层、漏极扩散层及柱状半导体层在衬底上呈垂直方向阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述n个MOS晶体管具备共通的栅极电极；
第一及第nMOS晶体管柱状半导体层的上部或下部的一方与邻接的MOS晶体管的柱状半导体层的上部或下部连接，而其以外的MOS晶体管与邻接的两侧的MOS晶体管，在上部与一方连接，而在下部与另一方连接；
在此，所述上部的连接为通过接触件及配线层的连接，而所述下部的连接为通过形成于衬底上的平面状扩散层的连接；
形成第一MOS晶体管的柱状半导体中，未与邻接的MOS晶体管(第二MOS晶体管)连接的侧为源极扩散层；
形成第nMOS晶体管的柱状半导体中，未与邻接的MOS晶体管(第n-1MOS晶体管)连接的侧为漏极扩散层；
第一至第nMOS晶体管串联连接，藉以作为栅极电极的长度具有各个MOS晶体管的n倍长度的MOS晶体管而动作。
本发明第34实施方式为一种CMOS反向器，由n个(n为3以上的整数)NMOS晶体管、与n个PMOS晶体管所构成；
所述n个NMOS晶体管形成于衬底上；
所述n个NMOS晶体管各自为：
源极扩散层、漏极扩散层及柱状半导体层在衬底上呈垂直方向阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述n个NMOS晶体管具备成为输入端子的共通的栅极电极；
第一及第nNMOS晶体管柱状半导体层的上部或下部的一方与邻接的MOS晶体管的柱状半导体层的上部或下部连接，而其以外的NMOS晶体管与邻接的两侧的NMOS晶体管，在上部与一方连接，在下部与另一方连接；
在此，所述上部的连接为通过接触件及配线层的连接，而所述下部的连接为通过形成于衬底上的平面状扩散层的连接；
形成第一MOS晶体管的柱状半导体中，未与邻接的NMOS晶体管(第二NMOS晶体管)连接的侧连接于接地电位；
形成第nNMOS晶体管的柱状半导体中，未与邻接的NMOS晶体管(第n-1NMOS晶体管)连接的侧连接于输出端子；
第一至第nNMOS晶体管串联连接，藉以作为栅极电极的长度具有各个NMOS晶体管的n倍长度的NMOS晶体管而动作；
所述n个PMOS晶体管形成于衬底上；
所述n个PMOS晶体管各自为：
源极扩散层、漏极扩散层及柱状半导体层在衬底上呈垂直方向阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述n个PMOS晶体管具备成为输入端子的共通的栅极电极；
第一及第nPMOS晶体管柱状半导体层的上部或下部的一方与邻接的PMOS晶体管的柱状半导体层的上部或下部连接，而其以外的PMOS晶体管与邻接的两侧的PMOS晶体管在上部与一方连接，在下部与另一方连接；
在此，所述上部的连接为通过接触件及配线层的连接，而所述下部的连接为通过形成于衬底上的平面状扩散层的连接；
形成第一PMOS晶体管的柱状半导体之中，未与邻接的PMOS晶体管(第二PMOS晶体管)连接的侧连接于电源电位；
形成第nPMOS晶体管的柱状半导体之中，未与邻接的PMOS晶体管(第n-1PMOS晶体管)连接的侧连接于输出端子；
第一至第nPMOS晶体管串联连接，藉以作为栅极电极的长度具有各个PMOS晶体管的n倍长度的PMOS晶体管而动作；
所述第n个NMOS晶体管的输入端子与输出端子、及所述第n个PMOS晶体管的输入端子与输出端子分别电性连接。
(发明效果)
依据本发明，即可设计一种对SGT而言在结构上难以制造的栅极长度较最小尺寸的栅极长度为长的SGT及使用SGT的电路。
附图说明
图1中(a)及(b)为本发明第一实施例的SGT的平面图及剖面图。
图2中(a)及(b)为显示本发明第一实施例的SGT的制造方法步骤图。
图3中(a)及(b)为显示本发明第一实施例的SGT的制造方法步骤图。
图4中(a)及(b)为显示本发明第一实施例的SGT的制造方法步骤图。
图5中(a)及(b)为显示本发明第一实施例的SGT的制造方法步骤图。
图6中(a)及(b)为显示本发明第一实施例的SGT的制造方法步骤图。
图7中(a)及(b)为显示本发明第一实施例的SGT的制造方法步骤图。
图8中(a)及(b)为显示本发明第一实施例的SGT的制造方法步骤图。
图9中(a)及(b)为显示本发明第一实施例的SGT的制造方法步骤图。
图10为本发明第二实施例的SGT的平面图。
图11为本发明第二实施例的SGT的平面图。
图12中(a)及(b)为本发明第三实施例的SGT的平面图及剖面图。
图13为本发明第四实施例的SGT的平面图。
图14为本发明第四实施例的SGT的平面图。
图15中(a)及(b)为本发明第五实施例的SGT的平面图及剖面图。
图16中(a)及(b)为本发明第五实施例的SGT的平面图及剖面图。
图17为本发明第六实施例的SGT的平面图。
图18为本发明第六实施例的SGT的平面图。
图19为本发明第七实施例的SGT的CMOS反向器的等效图。
图20为本发明第七实施例的SGT的CMOS反向器的平面图。
图21中(a)及(b)为本发明第七实施例的SGT的CMOS反向器的剖面图。
图22为本发明第八实施例的SGT的CMOS反向器的平面图。
图23为本发明第八实施例的SGT的CMOS反向器的平面图。
图24为本发明第九实施例的SGT的CMOS反向器的等效图。
图25为本发明第九实施例的SGT的CMOS反向器的平面图。
图26中(a)及(b)为本发明第九实施例的SGT的CMOS反向器的剖面图。
图27为本发明第十实施例的SGT的CMOS反向器的平面图。
图28中(a)及(b)为本发明第10实施例的SGT的CMOS反向器的剖面图。
图29中(a)及(b)为显示本发明第十实施例的SGT的CMOS反向器的制造方法步骤图。
图30中(a)及(b)为显示本发明第十实施例的SGT的CMOS反向器的制造方法步骤图。
图31中(a)及(b)为显示本发明第十实施例的SGT的CMOS反向器的制造方法步骤图。
图32中(a)及(b)为显示本发明第十实施例的SGT的CMOS反向器的制造方法步骤图。
图33中(a)及(b)为显示本发明第十实施例的SGT的CMOS反向器的制造方法步骤图。
图34中(a)及(b)为显示本发明第十实施例的SGT的CMOS反向器的制造方法步骤图。
图35中(a)及(b)为显示本发明第十实施例的SGT的CMOS反向器的制造方法步骤图。
图36中(a)及(b)为显示本发明第十实施例的SGT的CMOS反向器的制造方法步骤图。
图37中(a)及(b)为显示本发明第十实施例的SGT的CMOS反向器的制造方法步骤图。
图38中(a)及(b)为显示本发明第十实施例的SGT的CMOS反向器的制造方法步骤图。
图39为显示本发明第十一实施例的SGT的CMOS反向器的平面图。
图40为显示本发明第十二实施例的SGT的CMOS反向器的平面图。
图41为显示本发明第十二实施例的SGT的CMOS反向器的平面图。
图42为显示本发明第十三实施例的反向器的等效电路图。
图43为显示本发明第十三实施例的SGT的CMOS反向器的平面图。
图44中(a)及(b)为显示本发明第十三实施例的SGT的CMOS反向器的剖面图。
图45为显示本发明第十三实施例的SGT的CMOS反向器的平面图。
图46为显示本发明第十四实施例的SGT的CMOS反向器的平面图。
图47为显示本发明第十四实施例的SGT的CMOS反向器的平面图。
图48为显示本发明第十五实施例的SGT的CMOS反向器的平面图。
图49为显示本发明第十五实施例的SGT的CMOS反向器的平面图。
图50中(a)及(b)为现有SGT的CMOS反向器的平面图及剖面图。
其中，附图标记说明如下：
101、201、301、401、501、601、701、801、901、1001埋入氧化膜层
102、402a、402b、702a、702b、802a、802b平面状硅层
103、203、303、403a、403b、503a、503b、603a、603b、703a、703b、803a、803b、903a、903b、1003a、1003b
N+下部扩散层
105a、105b、205a、205b、305a、305b、405a、405b、405c、705a、705b、705c、705d、805a、805b、805c、805d
柱状半导体层
107、407、707、807栅极绝缘膜
108、208、308、408、508、608、708、808、908、1008栅极导电膜
109a、109b、409a、409b、409c、709a、709b、709c、709d、809a、809b、809c、809d上部扩散层
115、215、315、415、515、615、715、815、915、1015源极部接触件
116、216、316、416、516、616、716、816、916、1016漏极部接触件
117、217、317、417、517、617、717、817、917、1017栅极接触件
120、220、320、420、520、620、720、820、920、1020源极配线层
121、221、321、421、521、621、721、821、921、1021漏极配线层
122、222、322、422、522、622、722、822、922、1022栅极配线层
423、523、623、723、823、923、1023配线层
130氮化硅膜硬掩膜
1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400埋入氧化膜层
1101、1102、1401a、1401b、1402a、1402b、1501a、1501b、1502a、1502b、1901a、1901b、1902a、1902b平面状硅层
1103、1203、1303、1403a、1403b、1503a、1503b、1603a、1603b、1703a、1703b、1803a、1803b、1903a、1903b、2003a、2003b、2103a、2103b、2203a、2203b、2303a、2303b、2403a、2403bN+下部扩散层
1104、1204、1304、1404a、1404b、1504a、1504b、1604a、1604b、1704a、1704b、1804a、1804b、1904a、1904b、2004a、2004b、2104a、2104b、2204a、2204b、2304a、2304b、2404a、2404bP+下部扩散层
1105a、1105b、1405a、1405b、1405c、1505a、1505b、1505c、1905a、1905b、1905c、1905dNMOS柱状硅层
1106a、1106b、1406a、1406b、1406c、1506a、1506b、1506c、1906a、1906b、1906c、1906d PMOS柱状硅层
1108a、1108b、1208a、1208b、1308、1408、1508、1608a、1608b、1708a、1708b、1808、1908、2008、2108a、2108b、2208a、2208b、2308、2408栅极电极
1109a、1109b、1409a、1409b、1409c、1509a、1509b、1509c、1909a、1909b、1909c、1909dN+上部扩散层
1110a、1110b、1410a、1410b、1410c、1510a、1510b、1510c、1910a、1910b、1910c、1910d P+上部扩散层
1115、1215、1315、1415、1515、1615、1715、1815、1915、2015、2115、2215、2315、2415接地电位连接接触件
1116、1216、1316、1416、1516、1616、1716、1816、1916、2016、2116、2216、2316、2416电源电位连接接触件
1117a、1117b、1217a、1217b、1317、1417、1517、1617a、1617b、1717a、1717b、1717c、1817、1917、2017、2117、2217、2317、2417栅极接触件
1118a、1118b、1218a、1218b、1318a、1318b、1418c、1419c、1518c、1618、1718、1818a、1818b、1918c、1919c、2018c、2019c、2118c、2119c、2218c、2219c、2318c、2319c、2418c、2419c输出端子连接接触件
1120、1220、1320、1420、1520、1620、1720、1820、1920、2020、2120、2220、2320、2420接地电位配线层
1121、1221、1321、1421、1521、1621、1721、1821、1921、2021、2121、2221、2321、2421电源电位配线层
1122、1222、1322、1422、1522、1622、1722、1822、1922、2022、2122、2222、2322、2422输入端子配线层
1123、1223、1323、1423、1523、1623、1723、1823、1923、2023、2123、2223、2323、2423输出端子配线层
1530  氮化硅膜硬掩膜
1531  侧壁氮化膜
1532、1533硅化物层
Qn1、Qn2、Qn3NMOS
Qp1、Qp2、Qp3PMOS
Vcc1、Vcc2、Vcc3电源电位
Vss1、Vss2、Vss3接地电位
Vin1、Vin2、Vin3输入端子
Vout1、Vout2、Vout3输出端子
具体实施方式
[实施例1]
兹将具有单体SGT的栅极长度Ls的2倍栅极长度(2Ls)的晶体管的构造显示如下。
图1中(a)为具有2Ls的栅极长度的NMOSSGT的平面图，图1中(b)为沿着图1中(a)的剖面线A-A’切开的剖面图。以下参照图1说明具有2Ls的栅极长度的NMOSSGT。
在埋入氧化膜层101上形成有平面状硅层102，在平面状硅层102上形成有柱状硅层(105a、105b)，在柱状硅层(105a、105b)的下部的平面状硅层102形成有N+下部扩散层103，在柱状硅层(105a、105b)周围形成有栅极绝缘膜107及栅极电极108。栅极电极通过接触件117而连接于配线层122。在柱状硅层105a的上部形成有N+源极扩散层109a，且通过接触件115而连接于属于源极电极的配线层120，而在柱状硅层105b的上部形成有N+源极扩散层109b，且通过接触件116而连接于属于漏极电极的配线层121。
在图1的SGT中，由于串联连接通过柱状硅层105a所形成的第一SGT与通过柱状硅层105b所形成的第二SGT，因此实质上作为栅极长度为2Ls的SGT而动作。
以下以图2至图9说明本实施例中用以形成SGT的制造方法的一例。在各图中，图2中(a)显示平面图，图2中(b)显示沿着图2中(a)的平面图中的剖面线A-A’切开的剖面图。
参照图2，将成为硬掩膜(hard mask)的氮化硅膜130成膜于埋入氧化膜层101上的硅层上，且将氮化硅膜130及硅层蚀刻而形成柱状硅层(105a、105b)。在柱状硅层(105a、105b)的下部，先形成平面状硅层102。
参照图3，将平面状硅层102蚀刻而形成元件分离。
参照图4，通过杂质注入等将P或As等杂质导入于硅衬底表面，而形成N+下部扩散层103。此时，柱状硅层上部的氮化硅膜130作为防止杂质注入于柱状硅层上部用的挡止体(stopper)而发挥功能。
参照图5，使栅极绝缘膜107及栅极导电膜108成膜。在使用于I/O部等时，也可形成较逻辑电路部厚的栅极绝缘膜。
参照图6，将柱状硅层上部的栅极导电膜108及栅极绝缘膜107进行研磨，将栅极导电膜的上面予以平坦化。通过CMP(Chemical MechanicalPolishing，化学机械研磨)将栅极导电膜的上部予以平坦化，藉以改善栅极导电膜的形状，而使栅极长度容易控制。在CMP中，使用柱状硅层上部的氮化硅膜130作为CMP的挡止体。通过使用氮化硅膜130作为CMP挡止体，即可以良好再现性控制CMP研磨量。
参照图7，通过将栅极导电膜108予以回蚀(etch back)，将栅极导电膜108加工，而决定栅极长度。
参照图8，在通过蚀刻而将属于硬掩膜的氮化硅膜130去除之后，通过微影(lithography)及干蚀刻(dry etching)而将栅极电极108进行加工。之后，通过杂质注入等将P或As等杂质导入于柱状硅层(105a、105b)，而形成N+源极漏极扩散层(109a、109b)。
参照图9，使层间绝缘膜成膜，并在柱状硅层上部的源极漏极扩散层上及栅极电极上形成接触件(115、116、117)。之后，形成配线层(120、121、122)。
[实施例2]
图10为通过多个SGT并联连接所形成的具有2Ls的栅极长度的NMOSSGT的平面图。通过将图1所示的具有2Ls的栅极长度的SGT的图型(pattern)予以并联连接，而可形成驱动电流较大的晶体管。
以下使用图10说明该NMOSSGT。
在埋入氧化膜层201上形成有多层平面状硅层202，在各个平面状硅层上形成有串联连接的柱状硅层205a及205b，在柱状硅层205a及205b的下部的平面状硅层202形成有N+下部扩散层203，而对于各个串联连接的柱状硅层205a与205b隔着栅极绝缘膜形成有共通的栅极电极208。各个栅极电极208通过接触件217而连接于配线层222。在柱状硅层205a的上部形成有N+上部扩散层，且通过形成于N+上部扩散层上的接触件215而连接于属于源极电极的配线层220。在柱状硅层205b的上部形成有N+上部扩散层，且通过形成于N+上部扩散层上的接触件216而连接于属于漏极电极的配线层221。
图11为通过多个SGT并联连接所形成的具有2Ls的栅极长度的NMOSSGT的另一例的平面图。图11的布局(layout)与图10的布局栅极的配线方法有所不同。在图10的布局中，当增加并联连接的SGT的数量时，形成于栅极电极上的接触件也会增加相同数量。然而，在图11的布局中，即使并联连接的SGT的数量增加，由于形成于栅极电极上的接触件的数量也不会增加，因此晶体管的占有面积也随该接触件不增加量而变小。
以下使用图11说明此NMOSSGT。
在埋入氧化膜层301上形成有平面状硅层302，在平面状硅层上形成有串联连接的多层柱状硅层305a及305b，在多层柱状硅层305a及305b的下部的平面状硅层302形成有N+下部扩散层303。在多层柱状硅层305a形成有共通的栅极电极308a，在多个柱状半导体层305b隔着栅极绝缘膜形成有共通的栅极电极308b。各个栅极电极(308a、308b)通过接触件317而连接于配线层322。在柱状硅层305a的上部形成有N+上部扩散层，且通过形成于N+上部扩散层上的接触件315而连接于属于源极电极的配线层320。在柱状半导体层305b的上部形成有N+上部扩散层，且通过形成于N+上部扩散层上的接触件316而连接于属于漏极电极的配线层321。
另外，在图11中，对于栅极电极的接触件317虽形成于并联连接的SGT的两端，惟栅极电压的延迟不构成问题时，即使接触件仅形成于单侧也无问题。
[实施例3]
以下显示具有单体SGT的栅极长度Ls的3倍栅极长度(3Ls)的晶体管的构造。图12中(a)为具有3Ls的栅极长度的NMOSSGT的平面图，图12中(b)为沿着图12中(a)的剖面线A-A’切开的剖面图。以下参照图12中的(a)和(b)说明具有3Ls的栅极长度的NMOSSGT。
在埋入氧化膜层401上形成有第一平面状硅层402a及第二平面状硅层402b，在第一平面状硅层402a上形成有柱状硅层405a，在第二平面状硅层402b上形成有柱状硅层(405b、405c)。在第一平面状硅层402a形成有N+下部扩散层403a，在第二平面状硅层402b形成有N+下部扩散层403b，在柱状硅层(405a、405b、405c)周围形成有栅极绝缘膜407及栅极电极408。柱状硅层(405a、405b、405c)通过配线层423及下部扩散层403b而串联连接，而栅极电极408通过接触件417而连接于配线层422，而属于源极电极的配线层420通过接触件415而连接于第一下部扩散层403a，而连接于柱状硅层405c的上部扩散层409c的接触件416连接于属于漏极电极的配线层421。此外，源极与漏极的电极也可依动作状态而为相反。
在图12的SGT中，由于通过柱状硅层405a、405b及405c所形成的3个SGT串联连接，因此实质上作为栅极长度为3Ls的SGT而动作。
[实施例4]
图13为通过多个SGT并联连接所形成的具有3Ls的栅极长度的NMOSSGT的平面图。通过将图12所示的具有3Ls的栅极长度的SGT的图型予以并联连接，即可形成驱动电流较大的晶体管。
以下使用图13说明此NMOSSGT。
在埋入氧化膜层501上形成有第一平面状硅层502a及第二平面状硅层502b，在第一平面状硅层502a上形成有多层柱状硅层505a，在第二平面状硅层502b上形成有多层柱状硅层505b及505c。在第一平面状硅层502a形成有N+下部扩散层503a，在第二平面状硅层502b形成有N+下部扩散层503b。在串联连接的各个柱状硅层505a、505b及505c周围隔着栅极绝缘膜而形成有共通的栅极电极508。柱状硅层(505a、505b及505c)通过配线层523及下部扩散层503b而串联连接，而各个栅极电极508通过形成于各个栅极电极上的接触件517而连接于配线层522，而属于源极电极的配线层520通过接触件515而连接于第一下部扩散层503a，而连接于柱状硅层505c的上部扩散层的接触件516连接于属于漏极电极的配线层521。此外，源极与漏极的电极也可依动作状态而为相反。
图14为通过多个SGT并联连接所形成的具有3Ls的栅极长度的NMOSSGT的另一例的平面图。
以下使用图14说明此NMOSSGT。
在埋入氧化膜层601上形成有第一平面状硅层602a及第二平面状硅层602b，在第一平面状硅层602a上形成有多层柱状硅层605a，在第二平面状硅层602b上形成有多层柱状硅层605b及605c。在第一平面状硅层602a形成有N+下部扩散层603a，在第二平面状硅层602b形成有N+下部扩散层603b。在多层柱状硅层605a周围隔着栅极绝缘膜而形成有共通的栅极电极608a，而在多层柱状硅层605b周围隔着栅极绝缘膜而形成有共通的栅极电极608b，在多层柱状硅层605c周围隔着栅极绝缘膜而形成有共通的栅极电极608c。多层柱状硅层(605a、605b及605c)通过配线层623及下部扩散层603b而串联连接，栅极电极(608a、608b、608c)通过形成于各个栅极电极上的接触件617而连接于配线层622，而属于源极电极的配线层620通过接触件615而连接于第一下部扩散层603a，而连接于柱状硅层605c的上部扩散层的接触件616连接于属于漏极电极的配线层621。此外，源极与漏极的电极也可依动作状态而为相反。
图14的布局与图13的布局栅极的配线方法有所不同。在图13的布局中，当并联连接的SGT的数量增加时，形成于栅极电极上的接触件也增加相同数量。然而，在图14的布局中，即使并联连接的SGT的数量增加，形成于栅极电极上的接触件的数量也不增加，因此晶体管的占有面积会随该接触件不增加量而变小。
另外，在图14中，对于栅极电极的接触件虽形成于并联连接的SGT的两端，惟栅极电极的电压的延迟不构成问题时，即使接触件仅形成于单侧也无问题。
[实施例5]
以下显示具有单体SGT的栅极长度Ls的4倍栅极长度(4Ls)的晶体管的构造。图15中(a)为具有4Ls的栅极长度的NMOSSGT的平面图，图15中(b)为沿着图15中(a)的剖面线A-A’切开的剖面图。以下参照图15说明具有4Ls的栅极长度的NMOSSGT。
在埋入氧化膜层701上形成有第一平面状硅层702a及第二平面状硅层702b，在第一平面状硅层702a上形成有柱状硅层705a及705b，在第二平面状硅层702b上形成有柱状硅层705c及705d。在第一平面状硅层702a形成有N+下部扩散层703a，在第二平面状硅层702b形成有N+下部扩散层703b，在柱状硅层(705a、705b、705c、705d)周围形成有栅极绝缘膜707及栅极电极708。柱状硅层(705a、705b、705c、705d)通过扩散层703a、配线层723及扩散层703b而串联连接，栅极电极708通过接触件717而连接于配线层722，属于源极电极的配线层720通过接触件715而连接于柱状硅层705a的上部扩散层709a，属于漏极电极的配线层721通过接触件716而连接于柱状硅层705d的上部扩散层709d。
在图15的SGT中，由于通过柱状硅层705a、705b、705c及705d所形成的4个SGT串联连接，因此实质上作为栅极长度为4Ls的SGT而动作。
图16与图15同为通过柱状半导体层所形成的具有4Ls的栅极长度的NMOSSGT的平面图。在图16中，形成于栅极电极上的接触件817形成于第一平面状硅层与第二平面状硅层之间。因此，可较图15的情形更缩小晶体管的占有面积。至于其他点，与图15相同。
[实施例6]
图17为通过多个SGT并联连接所形成的具有4Ls的栅极长度的NMOSSGT的平面图。通过将图16所示的具有4Ls的栅极长度的SGT的图型予以并联连接，即可形成驱动电流较大的晶体管。
以下使用图17说明此NMOSSGT。
在埋入氧化膜层901上形成有第一平面状硅层902a及第二平面状硅层902b，在第一平面状硅层902a上形成有多层柱状硅层905a及905b，在第二平面状硅层902b上形成有多层柱状硅层905c及905d。在第一平面状硅层902a形成有N+下部扩散层903a，在第二平面状硅层902b形成有N+下部扩散层903b。在串联连接的各个柱状硅层(905a、905b、905c、905d)周围隔着栅极绝缘膜而形成有栅极电极908。柱状硅层(905a、905b、905c、905d)通过扩散层903a、配线层923及扩散层903b而串联连接，各个栅极电极908通过接触件917而连接于配线层922，属于源极电极的配线层920通过接触件915而连接于柱状硅层905a的上部扩散层，而属于漏极电极的配线层921通过接触件916而连接于柱状硅层905d的上部扩散层。
图18为通过多个SGT并联连接所形成的具有4Ls的栅极长度的NMOSSGT的另一例的平面图。图18的布局与图17的布局栅极的连接方法有所不同。在图17的布局中，当并联连接的SGT的数量增加时，形成于栅极电极上的接触件也增加相同数量。然而，在图18的布局中，即使并联连接的SGT的数量增加，由于形成于栅极电极上的接触件的数量也不增加，因此晶体管的占有面积随该接触件不增加量而变小。
以下使用图18说明此NMOSSGT。
在埋入氧化膜层1001上形成有第一平面状硅层1002a及第二平面状硅层1002b，在第一平面状硅层1002a上形成有多层柱状硅层1005a及1005b，在第二平面状硅层1002b上形成有多层柱状硅层1005c及1005d。在第一平面状硅层1002a形成有N+下部扩散层1003a。在第二平面状硅层1002b形成有N+下部扩散层1003b。在多层柱状硅层1005a周围隔着栅极绝缘膜而形成有共通的栅极电极1008a，在多层柱状硅层1005b周围隔着栅极绝缘膜而形成有共通的栅极电极1008b，在多层柱状硅层1005c周围隔着栅极绝缘膜而形成有共通的栅极电极1008c，在多层柱状硅层1005d周围隔着栅极绝缘膜而形成有共通的栅极电极1008d。柱状硅层(1005a、1005b、1005c、1005d)通过扩散层1003a、配线层1023及扩散层1003b而串联连接，而各个栅极电极1008通过接触件1017而连接于配线层1022，而属于源极电极的配线层1020通过接触件1015而连接于柱状硅层1005a的上部扩散层，而属于漏极电极的配线层1021通过接触件1016而连接于柱状硅层1005d的上部扩散层。
另外，在图18中，对于栅极电极的接触件虽形成于并联连接的SGT的两端，惟栅极电极的电压的延迟不构成问题时，即使接触件仅形成于单侧也无问题。
[实施例7]
以下说明使用具有单体SGT的栅极长度Ls的2倍栅极长度(2Ls)的晶体管所构成的CMOS反向器。
首先，图19为本实施例的CMOS反向器的等效电路。以下说明CMOS反向器的电路动作。输入信号Vin1施加于属于NMOS的Qn1及属于PMOS的Qp1的栅极。Vin1为“1”时，属于NMOS的Qn1成为ON状态，而属于PMOS的Qp1成为OFF状态，而Vout1成为“0”。相反的，Vin1为“0”时，属于NMOS的Qn1成为OFF状态，而属于PMOS的Qp1成为ON状态，而Vout1成为“1”。如上所述，CMOS反向器对于属于输入值的Vin1的信号，属于输出值的Vout1的信号以采取相反值的方式动作。在本实施例中，NMOS(Qn1)及PMOS(Qp1)为单体SGT串联连接2个的构造。
图20为本实施例的CMOS反向器的平面图，图21中(a)、(b)为沿着图20中的剖面线A-A’与B-B’切开的剖面图。
以下参照图20及图21说明此CMOS反向器。
在埋入氧化膜层1100上形成有平面状硅层(1101、1102)，在平面状硅层1101上形成有柱状硅层(1105a、1105b)，在平面状硅层1102上形成有柱状硅层(1106a、1106b)。以包围各个柱状硅层的方式形成栅极绝缘膜1107及栅极电极(1108a、1108b)。在形成NMOS的柱状硅层(1105a、1105b)的下部的平面状硅层1101形成N+下部扩散层1103，在柱状硅层(1105a、1105b)的上部形成N+上部扩散层(1109a、1109b)。在形成PMOS的柱状硅层(1106a、1106b)的下部的平面状硅层1102形成P+下部扩散层1104，在柱状硅层(1106a、1106b)的上部形成P+上部扩散层(1110a、1110b)。构成反向器的NMOS为由柱状硅层1105a与1105b所形成的2个SGT串联连接的晶体管，而PMOS为由柱状硅层1106a与1106b所形成的2个SGT串联连接的晶体管。
形成于柱状硅层1105a的上部扩散层1109a上的接触件1115通过配线层1120而连接于接地电位，而形成于柱状硅层1106a的上部扩散层1110a上的接触件1116通过配线层1121而连接于电源电位，而栅极电极(1108a、1108b)通过形成于栅极电极上的接触件(1117a、1117b)而连接于输入端子，而形成于柱状硅层(1105b、1116b)上部的扩散层(1109b、1110b)上的接触件(1118a、1118b)通过经由配线层1123而连接于输出端子而构成CMOS反向器。
在所述CMOS反向器中，NMOS、PMOS均为2个SGT串联连接的构造，因此通过实质上栅极长度为2Ls的NMOS及PMOS而构成CMOS反向器。
[实施例8]
图22为通过多个并联连接的SGT所形成的具有2Ls的栅极长度的5个NMOS及5个PMOS所构成的CMOS反向器的平面图。将以此方式形成NMOS及PMOS的多个SGT予以并联连接，即可藉以调整CMOS反向器的性能。
以下使用图22说明此NMOSSGT。
在埋入氧化膜层1200上形成平面状硅层(1201、1202)，在平面状硅层1201上形成多层柱状硅层(1205a、1205b)，在平面状硅层1202上形成多层柱状硅层(1206a、1206b)。以包围各个柱状硅层的方式形成栅极绝缘膜及栅极电极(1208a、1208b)。在形成NMOS的多层柱状硅层(1205a、1205b)的下部的平面状硅层1201形成N+下部扩散层1203，在柱状硅层(1205a、1205b)的上部形成N+上部扩散层。在形成PMOS的多层柱状硅层(1206a、1206b)的下部的平面状硅层1202形成P+下部扩散层1204，在多层柱状硅层(1206a、1206b)的上部形成P+上部扩散层。构成反向器的NMOS为多层柱状硅层1205a与多层柱状硅层1205b作2串联连接的晶体管，而PMOS为多层柱状硅层1206a与多层柱状硅层1206b作2串联连接的晶体管。
形成于多层柱状硅层1205a的上部扩散层上的接触件1215通过配线层1220而连接于接地电位，而形成于柱状硅层1206a的上部扩散层上的接触件1216通过配线层1221而连接于电源电位，而栅极电极(1208a、1208b)通过形成于栅极电极上的接触件(1217a、1217b)而连接于输入端子，形成于柱状硅层(1205a、1216b)上部的扩散层上的接触件(1218a、1218b)通过经由配线层1223而连接于输出端子而构成CMOS反向器。
在图22中，在NMOS的第一段多个SGT及PMOS的第一段多个SGT中共有栅极电极，此外在NMOS的第二段多个SGT及PMOS的第二段多个SGT中共有栅极电极。在此种栅极电极的配线方法中，即使并联连接的SGT的个数增加，也无须增加形成于栅极电极上的接触件，因此可形成占有面积较小的CMOS反向器。
另外，并联连接的SGT的数量较多时，可通过在栅极电极两侧进一步形成接触件，而减少对于栅极电极的电压的延迟。
图23为通过将具有通过多个并联连接的SGT所形成的2Ls的栅极长度的NMOS及PMOS所构成的另一CMOS反向器的平面图。
在图23中，在1个NMOS的第一段SGT与第二段SGT和1个PMOS的第一段SGT与第二段SGT共有栅极电极。在此种栅极电极的配线方法中，即使并联连接的SGT的个数增加，由于连接于1个栅极电极的SGT的数量也为一定，因此栅极电压的延迟变得极小。
以下使用图23说明此NMOSSGT。
在埋入氧化膜层1300上形成多层平面状硅层(1301、1302)，在各个平面状硅层1301上形成柱状硅层(1305a、1305b)，在各平面状硅层1302上形成柱状硅层(1305c、1305d)。对于各柱状硅层1305a、1305b、1305c、1305d形成共通的栅极电极1308。在形成NMOS的柱状硅层(1305a、1305b)的下部的平面状硅层1301形成N+下部扩散层1303。在柱状硅层(1305a、1305b)的上部形成N+上部扩散层。在形成PMOS的柱状硅层(1305c、1305d)的下部的平面状硅层1302形成P+下部扩散层1304，在柱状硅层(1305c、1305d)的上部形成P+上部扩散层。构成反向器的NMOS为各个柱状硅层1305a与柱状硅层1305b作2串联连接的多个晶体管并联排列而成的晶体管，而PMOS为各个柱状硅层1305c与柱状硅层1305d作2串联连接的多个晶体管并联排列而成的晶体管。
形成于多层柱状硅层1305a的上部扩散层上的接触件1315通过配线层1320而连接于接地电位，而形成于柱状硅层1305d的上部扩散层上的接触件1316通过配线层1321而连接于电源电位，而栅极电极1308通过形成于栅极电极上的接触件1317而连接于输入端子，而形成于柱状硅层(1305b、1305c)上部的扩散层上的接触件(1318a、1318b)通过经由配线层1323连接于输出端子而构成CMOS反向器。
[实施例9]
以下说明使用具有单体SGT的栅极长度Ls的3倍栅极长度(3Ls)的晶体管所构成的CMOS反向器。
图24为本实施例中的CMOS反向器的等效电路。以下说明CMOS反向器的电路动作。输入信号Vin2施加于属于NMOS的Qn2及PMOS的Qp2。Vin2为“1”时，属于NMOS的Qn2成为ON状态，而属于PMOS的Qp2成为OFF状态，而Vout2成为“0”。相反的，Vin2为“0”时，属于NMOS的Qn2成为OFF状态，而属于PMOS的Qp2成为ON状态，而Vout2成为“1”。如上所述，CMOS反向器对于属于输入值的Vin2的信号，属于输出值的Vout2的信号以采取相反值的方式动作。在本实施例中，NMOS(Qn2)及PMOS(Qp2)为单体SGT串联连接3个的构造。
图25为本实施例中的CMOS反向器的平面图，而图26中(a)、(b)分别为沿着图25中的剖面线A-A’、B-B’切开的剖面图。以下参考图25及图26说明使用本实施例所形成的CMOS反向器。
在埋入氧化膜层1400上形成平面状硅层(1401a、1401b、1402a、1402b)，在平面状硅层1401a上形成柱状硅层(1405a、1405b)，在平面状硅层1401b上形成柱状硅层1405c，在平面状硅层1402a上形成柱状硅层(1406a、1406b)，在平面状硅层1402b上形成柱状硅层1406c。以包围各个柱状硅层的方式形成栅极绝缘膜及栅极电极1408。在形成NMOS的柱状硅层(1405a、1405b)的下部的平面状硅层1401a形成N+下部扩散层1403a，在柱状硅层(1405a、1405b)的上部形成N+上部扩散层(1409a、1409b)。此外，在形成NMOS的柱状硅层1405c的下部的平面状硅层1401b形成N+下部扩散层1403b，在柱状硅层1405c的上部形成N+上部扩散层1409c。在形成PMOS的柱状硅层(1406a、1406b)的下部的平面状硅层1402a形成P+下部扩散层1404a，在柱状硅层(1406a、1406b)的上部形成P+上部扩散层(1410a、1410b)。此外，在形成PMOS的柱状硅层1406c的下部的平面状硅层1402b形成P+下部扩散层1404b，在柱状硅层1406c的上部形成P+上部扩散层1410c。构成反向器的NMOS为由柱状硅层1405a、1405b与1405c所形成的3个SGT串联连接的晶体管，而PMOS为由柱状硅层1406a、1406b与1406c所形成的3个SGT串联连接的晶体管。
形成于柱状硅层1405a的上部扩散层1409a上的接触件1415通过配线层1420而连接于接地电位，而形成于柱状硅层1406a的上部扩散层1410a上的接触件1416通过配线层1421而连接于电源电位，而栅极电极(1408a、1408b、1408c)通过形成于栅极电极上的接触件(1417a、1417b、1417c)而连接于输入端子，而形成于平面状硅层(1403b、1404b)上的接触件(1418c、1419c)通过配线层1423而连接于输出端子，藉此而构成CMOS反向器。
在所述CMOS反向器中，NMOS、PMOS均为3个SGT串联连接的构造，通过实质的栅极长度为3Ls的NMOS及PMOS而构成CMOS反向器。
[实施例10]
以下说明使用具有单体SGT的栅极长度Ls的3倍栅极长度(3Ls)的晶体管所构成的CMOS反向器的另一例。依据本实施例，可将CMOS反向器的占有面积缩小。
图27为本实施例的CMOS反向器的平面图，图28(a)、(b)分别为沿着图27中的剖面线A-A’、B-B’切开的剖面图。
在本实施例中，使实施例9中个别形成的平面状硅层1503b与1504b通过形成于平面状硅层上的硅化物层1532而彼此连接，而在N+扩散层与P+扩散层的接合区域形成用以连接于输出端子的配线1523的接触件1518c，因此占有面积成为较实施例9为小。至于反向器的其他构成与实施例9相同。
在所述CMOS反向器中，由于需在平面状硅层表面上形成硅化物层，因此以图29至图38说明此制造方法的一例。在各图中，图29中(a)显示平面图，图29中(b)显示沿着图29的(a)中的剖面线B-B’切开的剖面图。
参照图29，使要成为硬掩膜的氮化硅膜1530成膜于埋入氧化膜层1500上的硅层上，且将氮化硅膜1530及硅层进行蚀刻，而形成柱状硅层(1505a、1505b、1505c、1506a、1506b、1506c)。在柱状硅层的下部先形成平面状硅层1502。
参照图30，将平面状硅层1502进行蚀刻而形成元件分离，且形成平面状硅层(1502a、1502b、1502c)。
参照图31，通过杂质注入等将P或As、B或BF2等杂质导入于硅衬底表面，而形成N+下部扩散层(1503a、1503b)与P+下部扩散层(1504a、1504b)。此时，柱状硅层上部的氮化硅膜1530作为用以防止杂质注入于柱状硅层上部的挡止体而发挥功能。
参照图32，使栅极绝缘膜1507及栅极导电膜1508成膜。在使用于I/O部等时，也可形成较逻辑电路部厚的栅极绝缘膜成膜。
参照图33，将柱状硅层上部的栅极导电膜1508及栅极绝缘膜1507进行研磨，而将栅极导电膜的上面予以平坦化。通过CMP将栅极导电膜的上部予以平坦化，藉此改善栅极导电膜的形状，而使栅极长度容易控制。在CMP中，使用柱状硅层上部的氮化硅膜1530作为CMP的挡止体。通过使用氮化硅膜1530作为CMP挡止体，即可以良好再现性控制CMP研磨量。
参照图34，通过将栅极导电膜1508进行蚀刻，将栅极导电膜1508加工，而决定栅极长度。
参照图35，通过蚀刻将属于硬掩膜的氮化硅膜1530去除之后，通过微影及干蚀刻将栅极导电膜1508加工。之后，通过杂质注入等将P或As、B或BF2等杂质导入于柱状硅层(1505a、1505b、1505c、1506a、1506b、1506c)，而形成N+上部扩散层(1509a、1509b、1509c)或P+上部扩散层(1510a、1510b、1510c)。
参照图36，使氮化硅膜成膜，通过回蚀将氮化硅膜1531形成为侧壁(sidewall)状。
参照图37，在平面状硅层表面、柱状硅层上部形成硅化物层。
参照图38，使层间绝缘膜成膜，且形成接触件(1513、1514、1515、1516、1517、1518a、1518b、1519a、1519b)。之后，形成配线层(1520、1521、1522、1523、1524a、1524b)。
在所述CMOS反向器中，由于NMOS、PMOS均为3个SGT串联连接的构造，因此通过栅极长度实质上为3Ls的NMOS及PMOS而构成CMOS反向器。
此外，由于下部扩散层1503b与1504b以形成于各自表面的硅化物层1532连接，因此可将反向器的占有面积缩小。
[实施例11]
图39显示使用具有单体SGT的栅极长度Ls的3倍栅极长度(3Ls)的晶体管所构成的CMOS反向器的另一例。在本实施例中，从实施例10变更平面状硅层的配置，使栅极电极的图型成为直线。因此，与实施例10相比，栅极电极的图型化(patterning)较容易。此外，与实施例10相同，下部扩散层1603b与1604b通过形成于其表面上的硅化物层而彼此连接，而缩小CMOS反向器的占有面积。至于其他反向器的构成与实施例10相同。
[实施例12]
图40为通过将具有通过多个并联连接的SGT所形成的3Ls的栅极长度的NMOS及PMOS所构成的CMOS反向器的平面图。将以此方式形成NMOS及PMOS的多个SGT予以并联连接，即可藉此调整CMOS反向器的性能。
在图40中，在由多层柱状硅层1705a所构成的NMOS的第一段晶体管及由多层柱状硅层1706a所构成的PMOS的第一段晶体管共有栅极电极1708a；此外，在由多层柱状硅层1705b所构成的NMOS的第二段晶体管、多层柱状硅层1705c所构成的NMOS的第三段晶体管、多层柱状硅层1706b所构成的PMOS的第二段晶体管、及由多层柱状硅层1706c所构成的PMOS的第三段晶体管共有栅极电极1708b。在此种栅极电极的配线方法中，即使并联连接的SGT的个数增加，也无须增加形成于栅极电极上的接触件(1717a、1717b)，因此可形成占有面积较小的CMOS反向器。
另外，在并联连接的SGT的个数较多时，可通过在栅极电极两侧进一步形成接触件，而减少对于栅极电极的电压的延迟。
图41为通过具有通过多个并联连接的SGT所形成的3Ls的栅极长度的NMOS及PMOS所构成的另一CMOS反向器的平面图。在图41中，在由1个柱状硅层1805a所构成的NMOS的第一段晶体管、1个柱状硅层1805b所构成的NMOS的第二段晶体管、及1个柱状硅层1805c所构成的NMOS的第三段晶体管共有栅极电极1808a；此外在由1个柱状硅层1806a所构成的PMOS的第一段晶体管、1个柱状硅层1806b所构成的PMOS的第二段晶体管、及1个柱状硅层1806c所构成的PMOS的第三段晶体管共有栅极电极1808b。
在此种栅极电极的配线方法中，即使并联连接的SGT的个数增加，由于连接于1个栅极电极的SGT的数量为一定，因此可将栅极电压的延迟确保为较小。
[实施例13]
以下说明使用具有单体SGT的栅极长度Ls的4倍栅极长度(4Ls)的晶体管所构成的CMOS反向器。
首先，图42为本实施例中的CMOS反向器的等效电路。以下说明CMOS反向器的电路动作。输入信号Vin3施加于属于NMOS的Qn3及属于PMOS的Qp3的栅极。Vin3为“1”时，属于NMOS的Qn3成为ON状态，而属于PMOS的Qp3成为OFF状态，而Vout3成为“0”。相反的，Vin3为“0”时，属于NMOS的Qn3成为OFF状态，而属于PMOS的Qp3成为ON状态，而Vout3成为“1”。如上所述，CMOS反向器对于属于输入值的Vin3的信号，属于输出值的Vout3的信号以采取相反值的方式动作。在本实施例中，NMOS(Qn3)及PMOS(Qp3)为单体SGT串联连接4个的构造。
图43为本实施例的CMOS反向器的平面图，图44中(a)、(b)分别为沿着图43中的剖面线A-A’、B-B’切开的剖面图。以下参考图43及图44说明此CMOS反向器。
在埋入氧化膜层1900上形成平面状硅层(1901a、1901b、1902a、1902b)，在平面状硅层1901a上形成柱状硅层(1905a、1905b)，在平面状硅层1901b上形成柱状硅层(1905c、1905d)，在平面状硅层1902a上形成柱状硅层(1906a、1906b)，在平面状柱层1902b上形成柱状硅层(1906c、1906d)。以包围各个柱状硅层的方式形成栅极绝缘膜及栅极电极(1908a、1908b、1908c、1908d)。在形成NMOS的柱状硅层(1905a、1905b)的下部的平面状硅层1901a形成N+下部扩散层1903a，在柱状硅层(1905a、1905b)的上部形成N+上部扩散层(1909a、1909b)。此外，在形成NMOS的柱状硅层(1905c、1905d)的下部的平面状硅层1901b形成N+下部扩散层1903b，在柱状硅层(1905c、1905d)的上部形成N+上部扩散层(1909c、1909d)。在形成PMOS的柱状硅层(1906a、1906b)的下部的平面状硅层1902a形成P+下部扩散层1904a，在柱状硅层(1906a、1906b)的上部形成P+上部扩散层(1910a、1910b)。此外，在形成PMOS的柱状硅层(1906c、1906d)的下部的平面状硅层1902b形成P+下部扩散层1904b，在柱状硅层(1906c、1906d)的上部形成P+上部扩散层(1910c、1910d)。构成反向器的NMOS为由柱状硅层1905a、1905b、1905c及1905d所形成的4个SGT串联连接的晶体管，而PMOS为由柱状硅层1906a、1906b、1906c及1906d所形成的4个SGT串联连接的晶体管。
形成于柱状硅层1905a的上部扩散层1909a上的接触件1915通过配线层1920而连接于接地电位，而形成于柱状硅层1906a的上部扩散层1910a上的接触件1916通过配线层1921而连接于电源电位，而栅极电极(1908a、1908b、1908c、1908d)通过形成于栅极电极上的接触件1917而连接于属于输入端子的配线层1922，而形成于柱状硅层(1905d、1906d)上部的扩散层(1909d、1910d)上的接触件(1918c、1919c)通过配线层1923而连接于输出端子，藉此而构成CMOS反向器。
在所述CMOS反向器中，由于NMOS、PMOS均为4个SGT串联连接的构造，因此通过实质栅极长度为4Ls的NMOS及PMOS而构成CMOS反向器。
图45为通过在本实施例的反向器中多个并联连接的SGT而形成NMOS及PMOS时的CMOS反向器的平面图。以下使用图45说明此CMOS反向器。
在埋入氧化膜层2000上形成平面状硅层(2001a、2001b、2002a、2002b)，在平面状硅层2001a上形成多层柱状硅层(2005a、2005b)，在平面状硅层2001b上形成多层柱状硅层(2005c、2005d)，在平面状硅层2002a上形成多层柱状硅层(2006a、2006b)，在平面状硅层2002b上形成多层柱状硅层(2006c、2006d)。以包围各个柱状硅层的方式形成栅极绝缘膜及栅极电极(2008a、2008b、2008c、2008d)。在形成NMOS的多层柱状硅层(2005a、2005b)的下部的平面状硅层2001a形成N+下部扩散层2003a，在多层柱状硅层(2005a、2005b)的上部形成N+上部扩散层。此外，形成NMOS的多层柱状硅层(2005c、2005d)的下部的平面状硅层2001b形成N+下部扩散层2003b，在多层柱状硅层(2005c、2005d)的上部形成N+上部扩散层。在形成PMOS的多层柱状硅层(2006a、2006b)的下部的平面状硅层2002a形成P+下部扩散层2004a，在多层柱状硅层(2006a、2006b)的上部形成P+上部扩散层。此外，形成PMOS的多层柱状硅层(2006c、2006d)的下部的平面状硅层2002b形成P+下部扩散层2004b，在多层柱状硅层(2006c、2006d)的上部形成P+上部扩散层。构成反向器的NMOS分别由多层柱状硅层2005a、2005b、2005c及2005d所形成的SGT作4个串联连接的晶体管，而PMOS分别为由多层柱状硅层2006a、2006b、2006c及2006d所形成的SGT作4个串联连接的晶体管。
形成于多层柱状硅层2005a的上部扩散层上的接触件2015通过配线层2020而连接于接地电位，而形成于柱状硅层2006a的上部扩散层上的接触件2016通过配线层2021而连接于电源电位，而栅极电极(2008a、2008b、2008c、2008d)通过形成于栅极电极上的接触件2017而连接于属于输入端子的配线层2022，而形成于柱状硅层(2005d、2005d)上部的扩散层上的接触件(2018c、2019c)通过配线层2023而连接于输出端子，藉此而构成CMOS反向器。
将以此方式形成NMOS及PMOS的多个SGT予以并联连接，即可藉此调整CMOS反向器的性能。在此CMOS反向器中，即使并联连接的SGT的个数增加，形成于栅极电极上的接触件的个数也不增加，因此可形成占有面积较小的CMOS反向器。
另外，并列连接的SGT的数量较多时，可通过在栅极电极的两侧进一步形成接触件，而减少栅极电压的延迟。
[实施例14]
图46显示使用具有单体SGT的栅极长度Ls的4倍栅极长度(4Ls)的晶体管所构成的CMOS反向器的另一例。在本实施例中，从实施例13改变平面状硅层的配置，藉以将NMOS的第一段SGT与PMOS的第一段SGT的栅极共通化，且将NMOS的第二段的SGT与PMOS的第二段SGT的栅极共通化。因此，可将形成于栅极电极上的接触件的个数减少。
以下使用图46说明此CMOS反向器。
在埋入氧化膜层2100上形成平面状硅层(2101a、2101b、2102a、2102b)，在平面状硅层2101a上形成柱状硅层(2105a、2105b)，在平面状硅层2101b上形成柱状硅层(2105c、2105d)，在平面状硅层2102a上形成柱状硅层(2106a、2106b)，在平面状硅层2102b上形成柱状硅层(2106c、2106d)。以包围各个柱状硅层的方式形成栅极绝缘膜及栅极电极(2108a、2108b)。在形成NMOS的柱状硅层(2105a、2105b)的下部的平面状硅层2101a形成N+下部扩散层2103a，在柱状硅层(2105a、2105b)的上部形成N+上部扩散层。此外，在形成NMOS的柱状硅层(2105c、2105d)的下部的平面状硅层2101b形成N+下部扩散层2103b，在柱状硅层(2105c、2105d)的上部形成N+上部扩散层。在形成PMOS的柱状硅层(2106a、2106b)的下部的平面状硅层2102a形成P+下部扩散层2104a，在柱状硅层(2106a、2106b)的上部形成P+上部扩散层。此外，在形成PMOS的柱状硅层(2106c、2106d)的下部的平面状硅层2102b形成P+下部扩散层2104b，在柱状硅层(2106c、2106d)的上部形成P+上部扩散层。构成反向器的NMOS为由柱状硅层2105a、2105b、2105c及2105d所形成的4个SGT串联连接的晶体管，而PMOS为由柱状硅层2106a、2106b、2106c及2106d所形成的4个SGT串联连接的晶体管。
形成于柱状硅层2105a的上部扩散层上的接触件2115通过配线层2120而连接于接地电位，而形成于柱状硅层2106a的上部扩散层上的接触件2116通过配线层2121而连接于电源电位，栅极电极(2108a、2108b)通过形成于栅极电极上的接触件(2117a、2117b)而连接于属于输入端子的配线层2122，而形成于柱状硅层(2105d、2106d)上部的扩散层上的接触件(2118c、2119c)通过配线层2123而连接于输出端子，藉此而构成CMOS反向器。
图47为通过在本实施例的反向器中多个并联连接的SGT而形成NMOS及PMOS时的CMOS反向器的平面图。将以此方式形成NMOS及PMOS的多个SGT予以并联连接，藉此即可调整CMOS反向器的性能。在此CMOS反向器中，即使并联连接的SGT的个数增加，由于形成于栅极电极上的接触件的个数也不增加，因此可形成占有面积较小的CMOS反向器。
另外，并联连接的SGT的数量较多时，可通过在栅极电极两侧进一步形成接触件，而减少栅极电压的延迟。
[实施例15]
图48显示使用具有单体SGT的栅极长度Ls的4倍栅极长度(4Ls)的晶体管所构成的CMOS反向器的另一例。在本实施例中，从实施例13改变平面状硅层的配置，藉以将NMOS与PMOS的所有SGT的栅极共通化。因此，将形成于栅极电极上的接触件的个数减少。至于其他反向器的构成与实施例13相同。
以下使用图48说明此CMOS反向器。
在埋入氧化膜层2300上形成平面状硅层(2301a、2301b、2302a、2302b)，在平面状硅层2301a上形成柱状硅层(2305a、2305b)，在平面状硅层2301b上形成柱状硅层(2305c、2305d)，在平面状硅层2302a上形成柱状硅层(2306a、2306b)，在平面状硅层2302b上形成柱状硅层(2306c、2306d)。以包围各个柱状硅层的方式形成栅极绝缘膜及栅极电极2308。在形成NMOS的柱状硅层(2305a、2305b)的下部的平面状硅层2301a形成N+下部扩散层2303a，在柱状硅层(2305a、2305b)的上部形成N+上部扩散层。此外，在形成NMOS的柱状硅层(2305c、2305d)的下部的平面状硅层2301b形成N+下部扩散层2303b，在柱状硅层(2305c、2305d)的上部形成N+上部扩散层。在形成PMOS的柱状硅层(2306a、2306b)的下部的平面状硅层2102a形成P+下部扩散层2304a，在柱状硅层(2306a、2306b)的上部形成P+上部扩散层。此外，在形成PMOS的柱状硅层(2306c、2306d)的下部的平面状硅层2302b形成P+下部扩散层2304b，在柱状硅层(2306c、2306d)的上部形成P+上部扩散层。构成反向器的NMOS为由柱状硅层2305a、2305b、2305c及2305d所形成的4个SGT串联连接的晶体管，而PMOS为由柱状硅层2306a、2306b、2306c及2306d所形成的4个SGT串联连接的晶体管。
形成于柱状硅层2305a的上部扩散层上的接触件2315通过配线层2320而连接于接地电位，而形成于柱状硅层2306a的上部扩散层上的接触件2316通过配线层2321而连接于电源电位，栅极电极2308通过形成于栅极电极上的接触件2317而连接于属于输入端子的配线层2322，而形成于柱状硅层(2305d、2306d)上部的扩散层上的接触件(2318c、2319c)通过配线层2323而连接于输出端子，藉此而构成CMOS反向器。
图49为通过在本实施例的反向器中多个并联连接的SGT而形成NMOS及PMOS时的CMOS反向器的平面图。将以此方式形成NMOS及PMOS的多个SGT予以并联连接，藉此即可调整CMOS反向器的性能。在此CMOS反向器中，即使并联连接的SGT的个数增加，由于并联形成于1个栅极电极的SGT的个数不增加，因此可抑制栅极电压的延迟。
另外，并联连接的SGT的数量较多时，可通过在栅极电极两侧进一步形成接触件，而减少栅极电压的延迟。
以下使用图49说明此CMOS反向器。
在埋入氧化膜层2400上形成平面状硅层(2401a、2401b、2402a、2402b)，在平面状硅层2401a上形成多层柱状硅层(2405a、2405b)，在平面状硅层2401b上形成多层柱状硅层(2405c、2405d)，在平面状硅层2402a上形成多层柱状硅层(2406a、2406b)，在平面状硅层2402b上形成多层柱状硅层(2406c、2406d)。以包围各个柱状硅层的方式形成栅极绝缘膜及栅极电极2408。在形成NMOS的多层柱状硅层(2405a、2405b)的下部的平面状硅层2401a形成N+下部扩散层2403a，在多层柱状硅层(2405a、2405b)的上部形成N+上部扩散层。此外，在形成NMOS的多层柱状硅层(2405c、2405d)的下部的平面状硅层2401b形成N+下部扩散层2403b，在多层柱状硅层(2405c、2405d)的上部形成N+上部扩散层。在形成PMOS的多层柱状硅层(2406a、2406b)的下部的平面状硅层2402a形成P+下部扩散层2404a，在多层柱状硅层(2406a、2406b)的上部形成P+上部扩散层。此外，在形成PMOS的多层柱状硅层(2406c、2406d)的下部的平面状硅层2402b形成P+下部扩散层2404b，在多层柱状硅层(2406c、2406d)的上部形成P+上部扩散层。构成反向器的NMOS为由多层柱状硅层2405a、2405b、2405c及2405d所形成的4个SGT串联连接的晶体管，而PMOS为由多层柱状硅层2406a、2406b、2406c及2406d所形成的4个SGT串联连接的晶体管。
形成于多层柱状硅层2405a的上部扩散层上的接触件2415通过配线层2420而连接于接地电位，而形成于多层柱状硅层2406a的上部扩散层上的接触件2416通过配线层2421而连接于电源电位，栅极电极2408通过形成于栅极电极上的接触件2417而连接于属于输入端子的配线层2422，而形成于多层柱状硅层(2405d、2406d)上部的扩散层上的接触件(2318c、2319c)通过配线层2323而连接于输出端子，藉此而构成CMOS反向器。

Claims (8)

1.一种半导体器件，于衬底上形成有第一及第二MOS晶体管，其特征在于：
所述第一及第二MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层对于衬底朝垂直方向呈阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述第一及第二MOS晶体管具备共通的栅极电极，并且具备形成于衬底上的共通的第一平面状扩散层；
在形成所述第一MOS晶体管的柱状半导体层上部所形成的第一扩散层为源极扩散层；
在形成所述第二MOS晶体管的柱状半导体层上部所形成的第二扩散层为漏极扩散层；
将所述第一MOS晶体管及所述第二MOS晶体管予以串联连接，使栅极电极整体长度成为各个MOS晶体管的栅极电极的2倍；
所述第一MOS晶体管及所述第二MOS晶体管分别由多个柱状半导体层所构成，而分别属于第一及第二MOS晶体管的多个柱状半导体层配置成列状，而第一及第二MOS晶体管的列配置成彼此平行；
所述第一MOS晶体管在形成第一MOS晶体管的多个柱状半导体层具备共通的第一栅极电极；
所述第二MOS晶体管在形成第二MOS晶体管的多个柱状半导体层具备共通的第二栅极电极；
第一栅极电极或第二栅极电极在第一及第二MOS晶体管各自的配置成所述列状的多个柱状半导体层的端部，经由接触件而连接于相同配线层。
2.一种半导体器件，于衬底上形成有3个MOS晶体管，其特征在于：
所述3个MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层朝垂直方向呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述3个MOS晶体管具备共通的栅极电极；
第一MOS晶体管与第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管具备形成于衬底上的第二平面状扩散层；
在第二MOS晶体管及第三MOS晶体管的上部所形成的第二扩散层及第三扩散层通过接触件及配线层而彼此连接；
在形成第一MOS晶体管的柱状半导体层上部所形成的第一扩散层为源极扩散层；
形成有第三MOS晶体管的第二平面状扩散层为漏极扩散层；
第一MOS晶体管、第二MOS晶体管及第三MOS晶体管串联连接，藉以作为栅极电极的长度具有各个MOS晶体管的3倍长度的MOS晶体管而动作；
所述第一MOS晶体管、第二MOS晶体管及第三MOS晶体管分别由多个柱状半导体层所构成，而分别属于第一、第二及第三MOS晶体管的多个柱状半导体层配置成列状，而第一、第二、第三MOS晶体管各自的列配置成彼此平行；
所述第一MOS晶体管在形成第一MOS晶体管的多个柱状半导体层具备共通的第一栅极电极；
所述第二MOS晶体管在形成第二MOS晶体管的多个柱状半导体层具备共通的第二栅极电极；
所述第三MOS晶体管在形成第三MOS晶体管的多个柱状半导体层具备共通的第三栅极电极；
第一栅极电极、第二栅极电极及第三栅极电极在第一、第二、第三MOS晶体管各自的配置成所述列状的多个柱状半导体层的端部，经由接触件而连接于相同配线层。
3.一种半导体器件，于衬底上形成有4个MOS晶体管，其特征在于：
所述4个MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层朝垂直方向呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述4个MOS晶体管具备共通的栅极电极；
第一MOS晶体管与第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管与第四MOS晶体管具备形成于衬底上的共通的第二平面状扩散层；
在第二MOS晶体管及第三MOS晶体管的上部所形成的第二扩散层及第三扩散层通过接触件及配线层而彼此连接；
在形成第一MOS晶体管的柱状半导体层上部所形成的第一扩散层为源极扩散层；
在形成第四MOS晶体管的柱状半导体层上部所形成的第四扩散层为漏极扩散层；
第一MOS晶体管、第二MOS晶体管、第三MOS晶体管及第四MOS晶体管串联连接，藉以作为栅极电极的长度具有各个MOS晶体管的4倍长度的MOS晶体管而动作；
所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管及第四MOS晶体管分别由多个柱状半导体层所构成，而分别属于第一、第二、第三及第四MOS晶体管的多个柱状半导体层配置成列状，而第一、第二、第三及第四MOS晶体管各自的列配置成彼此平行；
所述第一MOS晶体管在形成第一MOS晶体管的多个柱状半导体层具备共通的第一栅极电极；
所述第二MOS晶体管在形成第二MOS晶体管的多个柱状半导体层具备共通的第二栅极电极；
所述第三MOS晶体管在形成第三MOS晶体管的多个柱状半导体层具备共通的第三栅极电极；
所述第四MOS晶体管在形成第四MOS晶体管的多个柱状半导体层具备共通的第四栅极电极；
第一栅极电极、第二栅极电极、第三栅极电极及第四栅极电极在第一、第二、第三、第四MOS晶体管各自的配置成所述列状的多个柱状半导体层的端部，经由接触件而连接于相同配线层。
4.一种半导体器件，具备由4个MOS晶体管所形成的反向器，其特征在于：
所述4个MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层朝垂直方向呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述4个MOS晶体管具备成为输入端子的共通的栅极电极；
第一MOS晶体管及第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管及第四MOS晶体管具备形成于衬底上的共通的第二平面状扩散层；
在形成第一MOS晶体管的柱状半导体层上部所形成的第一扩散层连接于接地电位；
在形成第三MOS晶体管的柱状半导体层上部所形成的第三扩散层连接于电源电位；
在形成第二MOS晶体管及第四MOS晶体管的柱状半导体层上部所形成的第二扩散层及第四扩散层均连接于输出端子；
第一MOS晶体管及第二MOS晶体管串联连接；
第三MOS晶体管及第四MOS晶体管串联连接，藉以利用栅极电极的长度具有各个MOS晶体管的2倍长度的MOS晶体管而构成反向器；
所述第一MOS晶体管及第二MOS晶体管为NMOS；
所述第三MOS晶体管及第四MOS晶体管为PMOS；
所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管及第四MOS晶体管分别由多个柱状半导体层所构成，而分别属于第一、第二、第三及第四MOS晶体管的多个柱状半导体层配置成列状，而第一、第二MOS晶体管的列配置成彼此平行，第三及第四MOS晶体管的列配置成彼此平行；
所述第一MOS晶体管及第三MOS晶体管在形成第一MOS晶体管及第三MOS晶体管的多个柱状半导体层具备共通的第一栅极电极；
所述第二MOS晶体管及第四MOS晶体管在形成第二MOS晶体管及第四MOS晶体管的多个柱状半导体层具备共通的第二栅极电极；
第一栅极电极及第二栅极电极分别经由形成于第一平面状扩散层及第二平面状扩散层间的接触件而连接于相同配线层。
5.一种半导体器件，具备由6个MOS晶体管所形成的反向器，其特征在于：
所述6个MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层朝垂直方向呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述6个MOS晶体管具备成为输入端子的共通的栅极电极；
第一MOS晶体管及第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管具备形成于衬底上的第二平面状扩散层；
第四MOS晶体管及第五MOS晶体管具备形成于衬底上的共通的第三平面状扩散层；
第六MOS晶体管具备形成于衬底上的第四平面状扩散层；
在形成第一MOS晶体管的柱状半导体层上部所形成的第一扩散层连接于接地电位；
在形成第四MOS晶体管的柱状半导体层上部所形成的第四扩散层连接于电源电位；
在形成第二MOS晶体管及第三MOS晶体管的柱状半导体层上部所形成的第二扩散层及第三扩散层在配线层彼此连接；
在形成第五MOS晶体管及第六MOS晶体管的柱状半导体层上部所形成的第五扩散层及第六扩散层在配线层彼此连接；
第二平面状扩散层及第四平面状扩散层通过形成于各自扩散层上的接触件而在成为输出端子的配线层彼此连接；
第一MOS晶体管、第二MOS晶体管及第三MOS晶体管串联连接；
第四MOS晶体管、第五MOS晶体管及第六MOS晶体管串联连接，藉以利用栅极电极的长度具有各个MOS晶体管的3倍长度的MOS晶体管构成反向器；
所述第一MOS晶体管、第二MOS晶体管及第三MOS晶体管为NMOS；
所述第四MOS晶体管、第五MOS晶体管及第六MOS晶体管为PMOS；
所述第一MOS晶体管至第六MOS晶体管由多个柱状半导体层所构成，而分别属于第一至第六MOS晶体管的多个柱状半导体层配置成列状，而第一至第三MOS晶体管的列配置成彼此平行，第四至第六MOS晶体管的列配置成彼此平行；
所述第一MOS晶体管及第四MOS晶体管具备共通的第一栅极电极；
所述第二MOS晶体管及第五MOS晶体管具备共通的第二栅极电极；
所述第三MOS晶体管及第六MOS晶体管具备共通的第三栅极电极；
第一栅极电极及第二栅极电极分别经由形成于第一平面状扩散层及第三平面状扩散层间的接触件而连接于相同配线层；
第三栅极电极经由形成于第二平面扩散层及第四平面扩散层间的接触件而连接于相同配线层。
6.一种半导体器件，具备由6个MOS晶体管所形成的反向器，其特征在于：
所述6个MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层朝垂直方向呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述6个MOS晶体管具备成为输入端子的共通的栅极电极；
第一MOS晶体管及第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管具备形成于衬底上的第二平面状扩散层；
第四MOS晶体管及第五MOS晶体管具备形成于衬底上的共通的第三平面状扩散层；
第六MOS晶体管具备形成于衬底上的第四平面状扩散层；
在形成第一MOS晶体管的柱状半导体层上部所形成的第一扩散层连接于接地电位；
在形成第四MOS晶体管的柱状半导体层上部所形成的第四扩散层连接于电源电位；
在形成第二MOS晶体管及第三MOS晶体管的柱状半导体层上部所形成的第二扩散层及第三扩散层在配线层彼此连接；
在形成第五MOS晶体管及第六MOS晶体管的柱状半导体层上部所形成的第五扩散层及第六扩散层在配线层彼此连接；
第二平面状扩散层及第四平面状扩散层通过形成于各自扩散层上的接触件而在成为输出端子的配线层彼此连接；
第一MOS晶体管、第二MOS晶体管及第三MOS晶体管串联连接；
第四MOS晶体管、第五MOS晶体管及第六MOS晶体管串联连接，藉以利用栅极电极的长度具有各个MOS晶体管的3倍长度的MOS晶体管而构成反向器；
所述第一MOS晶体管、第二MOS晶体管及第三MOS晶体管为NMOS；
所述第四MOS晶体管、第五MOS晶体管及第六MOS晶体管为PMOS；
所述第一MOS晶体管至第六MOS晶体管分别由多个柱状半导体层所构成，而分别属于第一至第六MOS晶体管的多个柱状半导体层配置成列状，而第一至第三MOS晶体管的列配置成彼此平行，第四至第六MOS晶体管的列配置成彼此平行；
所述第二扩散层与第四扩散层经由形成于这些扩散层表面的硅化物层而彼此连接。
7.一种半导体器件，具备由8个MOS晶体管所形成的反向器，其特征在于：
所述8个MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层朝垂直方向呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述8个MOS晶体管具备成为输入端子的共通的栅极电极；
第一MOS晶体管及第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管及第四MOS晶体管具备形成于衬底上的共通的第二平面状扩散层；
第五MOS晶体管及第六MOS晶体管具备形成于衬底上的共通的第三平面状扩散层；
第七MOS晶体管及第八MOS晶体管具备形成于衬底上的共通的第四平面状扩散层；
在形成第一MOS晶体管的柱状半导体层上部所形成的第一扩散层连接于接地电位；
在形成第五MOS晶体管的柱状半导体层上部所形成的第五扩散层连接于电源电位；
在形成第四MOS晶体管及第八MOS晶体管的柱状半导体层上部所形成的第四扩散层及第八扩散层均连接于输出端子；
第一MOS晶体管、第二MOS晶体管、第三MOS晶体管及第四MOS晶体管串联连接；
第五MOS晶体管、第六MOS晶体管、第七MOS晶体管及第八MOS晶体管串联连接，藉以利用栅极电极的长度具有各个MOS晶体管的4倍长度的MOS晶体管而构成反向器；
所述第一MOS晶体管至第四MOS晶体管为NMOS；
所述第五MOS晶体管至第八MOS晶体管为PMOS；
所述第一MOS晶体管至第八MOS晶体管分别由多个柱状半导体层所构成，而分别属于第一至第八MOS晶体管的多个柱状半导体层配置成列状，而第一至第四MOS晶体管的列配置成彼此平行，第五至第八MOS晶体管的列配置成彼此平行；
所述第一MOS晶体管及第五MOS晶体管在形成第一MOS晶体管及第五MOS晶体管的多个柱状半导体层具备共通的第一栅极电极；
所述第二MOS晶体管及第六MOS晶体管在形成第二MOS晶体管及第六MOS晶体管的多个柱状半导体层具备共通的第二栅极电极；
所述第三MOS晶体管及第七MOS晶体管在形成第三MOS晶体管及第七MOS晶体管的多个柱状半导体层具备共通的第三栅极电极；
所述第四MOS晶体管及第八MOS晶体管在形成第四MOS晶体管及第八MOS晶体管的多个柱状半导体层具备共通的第四栅极电极；
第一栅极电极及第二栅极电极分别经由形成于第一平面状扩散层及第三平面状扩散层间的接触件而连接于相同配线层；
第三栅极电极及第四栅极电极分别经由形成于第一平面状扩散层及第三平面状扩散层间的接触件而连接于相同配线层。
8.一种半导体器件，具备由8个MOS晶体管所形成的反向器，其特征在于，
所述8个MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层朝垂直方向呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；
所述8个MOS晶体管具备成为输入端子的共通的栅极电极；
第一MOS晶体管及第二MOS晶体管具备形成于衬底上的共通的第一平面状扩散层；
第三MOS晶体管及第四MOS晶体管具备形成于衬底上的共通的第二平面状扩散层；
第五MOS晶体管及第六MOS晶体管具备形成于衬底上的共通的第三平面状扩散层；
第七MOS晶体管及第八MOS晶体管具备形成于衬底上的共通的第四平面状扩散层；
在形成第一MOS晶体管的柱状半导体层上部所形成的第一扩散层连接于接地电位；
在形成第五MOS晶体管的柱状半导体层上部所形成的第五扩散层连接于电源电位；
在形成第四MOS晶体管及第八MOS晶体管的柱状半导体层上部所形成的第四扩散层及第八扩散层均连接于输出端子；
第一MOS晶体管、第二MOS晶体管、第三MOS晶体管及第四MOS晶体管串联连接；
第五MOS晶体管、第六MOS晶体管、第七MOS晶体管及第八MOS晶体管串联连接，藉以利用栅极电极的长度具有各个MOS晶体管的4倍长度的MOS晶体管而构成反向器；
所述第一MOS晶体管至第四MOS晶体管为NMOS；
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所述第一MOS晶体管至第八MOS晶体管分别由多个柱状半导体层所构成，而分别属于第一至第八MOS晶体管的多个柱状半导体层配置成列状，而第一、第四、第五、第八MOS晶体管配置成直线状，第二、第三、第六、第七MOS晶体管配置成直线状，而且，第一、第四、第五、第八MOS晶体管的直线状的列与第二、第三、第六、第七MOS晶体管的直线状的列配置成彼此平行；
所述第一MOS晶体管、第四MOS晶体管、第五MOS晶体管、及第八MOS晶体管在形成所述第一MOS晶体管、第四MOS晶体管、第五MOS晶体管、及第八MOS晶体管的多个柱状半导体层具备共通的第一栅极电极；
所述第二MOS晶体管、第三MOS晶体管、第六MOS晶体管、及第七MOS晶体管在形成所述第二MOS晶体管、第三MOS晶体管、第六MOS晶体管、及第七MOS晶体管的多个柱状半导体层具备共通的第二栅极电极；
第一栅极电极及第二栅极电极分别经由形成于第二平面状扩散层及第四平面状扩散层间的接触件而连接于相同配线层。
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