CN115020468A - 半导体结构和半导体结构的制造方法 - Google Patents

半导体结构和半导体结构的制造方法 Download PDF

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构和半导体结构的制造方法，半导体结构包括：基底，所述基底内具多个间隔设置的沟槽；位线，至少位于所述沟槽的侧壁，所述位线和所述沟槽均沿第一方向延伸；位线隔离层，填充于所述沟槽内；多个间隔设置的第一半导体柱，位于所述基底表面；多条间隔设置的字线，与所述基底相间隔，并包覆部分高度的所述第一半导体柱，所述字线沿第二方向延伸，所述第二方向与所述第一方向不同；介质层，至少位于所述第一半导体柱与所述字线之间。本公开实施例至少有利于降低位线电阻，从而提高半导体结构的性能，并有利于简化生产工艺。

Description

半导体结构和半导体结构的制造方法
技术领域
本公开属于半导体领域，具体涉及一种半导体结构和半导体结构的制造方法。
背景技术
随着半导体结构的尺寸微缩，环绕式栅极技术晶体管(GAA，Gate-All-Around)成为半导体领域的研究热点。环绕式栅极技术晶体管的整个沟道区都被栅极完全包裹，因而具有优异的栅极控制能力，能克服物理缩放比例和性能的限制。
然而，GAA结构对应的位线的工艺复杂，且电阻大，从而对半导体结构的性能产生不良影响。
发明内容
本公开实施例提供一种半导体结构和半导体结构的制造方法，至少有利于简化位线的制造工艺，降低位线电阻，提高半导体结构的性能。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，所述基底内具多个间隔设置的沟槽；位线，至少位于所述沟槽的侧壁，所述位线和所述沟槽均沿第一方向延伸；位线隔离层，填充于所述沟槽内；多个间隔设置的第一半导体柱，位于所述基底表面；多条间隔设置的字线，与所述基底相间隔，并包覆部分高度的所述第一半导体柱，所述字线沿第二方向延伸，所述第二方向与所述第一方向不同；介质层，至少位于所述第一半导体柱与所述字线之间。
另外，半导体结构还包括：基底，所述基底内具多个间隔设置的沟槽；位线，至少位于所述沟槽的侧壁，所述位线和所述沟槽均沿第一方向延伸；位线隔离层，填充于所述沟槽内；多个间隔设置的第一半导体柱，位于所述基底表面；多条间隔设置的字线，与所述基底相间隔，并包覆部分高度的所述第一半导体柱，所述字线沿第二方向延伸，所述第二方向与所述第一方向不同；介质层，至少位于所述第一半导体柱与所述字线之间。
另外，所述位线隔离层包括边缘隔离层和内部隔离层；所述边缘隔离层覆盖所述沟槽的底部侧壁和底面，所述位线至少覆盖所述沟槽的顶部侧壁，所述边缘隔离层与所述位线围成内槽，所述内部隔离层填充于所述内槽中。
另外，所述第一半导体柱包括层叠设置的第一源漏区、沟道区和第二源漏区，且所述介质层还覆盖所述沟道区的侧壁和所述第二源漏区的侧壁；所述字线覆盖位于所述沟道区的所述介质层，并露出位于所述第二源漏区侧壁的所述介质层。
另外，所述第一半导体柱包括层叠设置的第一源漏区和沟道区，所述介质层覆盖所述沟道区的侧壁；所述字线覆盖所述介质层；所述半导体结构还包括：多个间隔设置的第二半导体柱，位于所述第一半导体柱上，并与所述第一半导体柱一一正对；所述第二半导体柱作为第二源漏区。
另外，所述第二半导体柱的横截面积大于所述第一半导体柱的横截面积。
另外，所述位线包括金属层和金属硅化物层，且二者相接触，并均沿第一方向延伸；所述金属层位于所述沟槽的侧壁，所述金属硅化物层位于相邻所述沟槽之间的所述基底中。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底；在所述基底中形成多条间隔设置的沟槽；形成位线，所述位线至少位于所述沟槽的侧壁，所述位线和所述沟槽均沿第一方向延伸；形成填充所述沟槽的位线隔离层；形成所述位线隔离层后，在所述基底表面形成多个间隔设置的第一半导体柱；形成介质层，所述介质层覆盖部分高度的所述第一半导体柱的侧壁；形成多条间隔设置的字线，所述字线与所述基底相间隔，且包覆部分高度的所述第一半导体柱，并覆盖至少部分所述介质层；所述字线沿第二方向延伸，所述第二方向与所述第一方向不同。
另外，形成所述位线，包括：形成位于所述沟槽侧壁的金属层，所述金属层沿所述第一方向延伸；所述位线隔离层与所述金属层相接触；利用所述介质层的形成温度进行金属硅化物工艺，以使所述金属层中的金属原子扩散至相邻所述沟槽间的所述基底中，以形成金属硅化物层；所述金属硅化物层与所述金属层构成所述位线。
另外，形成所述金属层和所述位线隔离层，包括：在所述沟槽的侧壁形成初始边缘隔离层；形成填充所述沟槽的内部隔离层，所述内部隔离层与所述初始边缘隔离层相接触；去除位于所述沟槽的顶部侧壁的所述初始边缘隔离层，剩余的所述初始边缘隔离层作为边缘隔离层；所述边缘隔离层与所述内部隔离层构成所述位线隔离层；形成位于所述沟槽的顶部侧壁的所述金属层。
另外，形成所述第一半导体柱，包括：形成覆盖所述基底的第一半导体层；对所述第一半导体层进行第一图形化处理，以形成多个间隔设置的所述第一半导体柱；在形成所述介质层前，还包括：形成底层隔离层，所述底层隔离层覆盖所述第一半导体层的底部侧壁。
另外，所述第一图形化处理以及所述形成底层隔离层，包括：沿所述第一方向去除部分所述第一半导体层，以形成多个间隔设置的第一半导体墙；所述第一半导体墙沿所述第一方向延伸，并位于相邻所述沟槽之间的所述基底上；形成位于相邻所述第一半导体墙之间的第一隔离墙；沿所述第二方向去除部分所述第一半导体墙和部分所述第一隔离墙，以形成所述第一半导体柱和第一隔离块；所述第一半导体柱和所述第一隔离块在所述第二方向上交替排布；形成位于相邻所述第一半导体柱之间以及相邻所述第一隔离块之间的第二隔离墙；去除部分高度的所述第一隔离块和所述第二隔离墙，以使剩余的所述第一隔离块和所述第二隔离墙作为所述底层隔离层以覆盖所述第一半导体柱的底部侧壁。
另外，形成所述第一半导体层，包括：形成层叠设置的第一源漏膜、沟道膜和第二源漏膜，三者构成所述第一半导体层；所述第一图形化处理形成层叠设置的第一源漏区、沟道区和第二源漏区，三者构成所述第一半导体柱；所述介质层覆盖所述沟道区的侧壁和所述第二源漏区的侧壁；所述字线覆盖位于所述沟槽区侧壁的所述介质层，并露出位于所述第二源漏区侧壁的所述介质层。
另外，形成所述字线，包括：形成填充于相邻所述沟道区间和相邻所述第二源漏区间的字线膜，所述字线膜还覆盖所述介质层；回刻所述字线膜，以去除填充于相邻所述第二源漏区间的所述字线膜，剩余的所述字线膜作为初始字线；形成填充于相邻所述第二源漏区间的第一隔离膜；沿着所述第二方向去除部分所述第一隔离膜和所述初始字线，以形成多个间隔设置的第一隔离层和多个间隔设置的字线，以及位于相邻所述第一隔离层间和相邻所述字线间的字线隔离槽；形成填充于所述字线隔离槽的第二隔离层。
另外，形成所述第一半导体层，包括：形成层叠设置的第一源漏膜和沟道膜，二者构成所述第一半导体层；所述第一图形化处理形成层叠设置的第一源漏区和沟道区，二者构成所述第一半导体柱；形成所述第一半导体柱后，形成所述介质层和所述字线，所述介质层覆盖所述沟道区的侧壁，所述字线覆盖所述介质层；形成所述字线后，还包括：形成位于所述第一半导体柱上的第二半导体层，所述第二半导体层作为第二源漏膜；对所述第二半导体层进行第二图形化处理，以形成多个间隔设置的第二半导体柱，所述第二半导体柱作为第二源漏区；所述第二半导体柱与所述第一半导体柱一一正对。
另外，形成所述第一半导体层的方法包括外延生长工艺；和/或，形成所述第二半导体层的方法包括外延生长工艺。
本公开实施例提供的技术方案至少具有以下优点：
将位线形成在基底内的沟槽侧壁上，位线可通过基底与半导体柱连接。因而无需对半导体柱的底部进行过刻蚀，也无需在过刻蚀处形成位线，从而有利于降低位线电阻，提高半导体结构的性能。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本公开一实施例所述的半导体结构中的局部结构的俯视图；
图2(1)～图2(4)分别示出了本公开一实施例所述的半导体结构在不同方向上的剖面图；
图3(1)～图3(4)分别示出了本公开另一实施例所述的半导体结构在不同方向上的剖面图；
图4(1)～图4(4)、图5(1)～图5(4)、图6(1)～图6(2)、图7(1)～图7(2)、图8(1)～图8(4)、图9(1)～图9(4)、图10(1)～图10(4)、图11(1)～图12(4)、图13(1)～图13(4)、图14(1)～图14(4)、图15(1)～图15(4)分别示出了本公开又一实施例所述的半导体结构的制造方法中各步骤对应的结构示意图；
图16(1)～图16(4)、图17(1)～图17(4)分别示出了本公开再一实施例所述的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体结构中的位线电阻较大，且位线的工艺复杂。经分析发现，主要原因在于：目前通常先形成半导体柱，并对半导体柱的底部进行过刻蚀，后续在过刻蚀处进行金属原子扩散，以形成位线。过刻蚀的工艺难度较大，且会对半导体柱造成较大的损伤，在过刻蚀处形成位线会产生较大的电阻。
本公开实施例中提供一种半导体结构和半导体结构的制造方法，能够将位线形成在基底内的沟槽侧壁上，位线可通过基底与半导体柱连接。因而无需对半导体柱的底部进行过刻蚀，也无需在过刻蚀处形成位线，从而有利于降低位线电阻，提高半导体结构的性能。
如图1、图2(1)～图2(4)所示，本公开一实施例提供了一种半导体结构，包括：基底10，基底10内具多个间隔设置的沟槽；位线3，至少位于沟槽的侧壁，位线3和沟槽均沿第一方向延伸；位线隔离层2，填充于沟槽内；多个间隔设置的第一半导体柱41，位于基底10表面；多条间隔设置的字线7，与基底10相间隔，并包覆部分高度的第一半导体柱41，字线7沿第二方向延伸，第二方向与第一方向不同；介质层6，至少位于第一半导体柱41与字线7之间。
以下将结合附图对半导体结构进行详细说明。其中，图1为俯视图，图1中A-A1方向为字线7的延伸方向，B-B1方向为相邻字线7间的隔离结构的延伸方向，C-C1方向为位线3的延伸方向，D-D1方向为相邻位线3间的隔离结构的延伸方向。图2(1)～图2(4)分别示出了一种半导体结构在A-A1、B-B1、C-C1和D-D1方向上的剖面图。
基底10可以硅基底或锗基底，且基底10中可以具有掺杂离子，以在不同的区域实现不同的导电性能，后续将对此进行详细说明。
基底10内具有沟槽，沟槽内具有位线隔离层2。位线隔离层2包括边缘隔离层22和内部隔离层21；边缘隔离层22覆盖沟槽的底部侧壁和底面，位线3至少覆盖沟槽的顶部侧壁，边缘隔离层22与位线3围成内槽，内部隔离层21填充于内槽中。
不难发现，在垂直于基底10表面的方向上，位线隔离层2的高度大于位线3的高度。位线隔离层2不仅位于相邻位线3之间，还可以覆盖部分位线3的底面，如此，有利于提高相邻位线3间的隔离程度，避免发生漏电的问题。
示例地，边缘隔离层22的材料可以为氧化硅，内部隔离层21的材料可以为氮化硅。
在另一些实施例中，位线隔离层2也可以为单层结构；此外，在垂直于基底10表面的方向上，位线隔离层2的高度也可以与位线3的高度相同。
在一些实施例中，位线3包括金属层31和金属硅化物层32，且二者相接触，并均沿第一方向延伸；金属层31位于沟槽的侧壁，金属硅化物层32位于相邻沟槽之间的基底10中。需要说明的是，金属材料的电阻较低，有利于降低位线3的电阻；且金属层31还可以提供金属原子，以使得相邻金属层31之间的基底10转变为金属硅化物层32，从而在二者之间形成欧姆接触，以降低接触电阻。
在另一些实施例中，位线3也可以只包括金属层31，即相邻金属层31之间的基底10可以不用于形成金属硅化物层32。此外，为了降低基底10的电阻，还可以对基底10进行掺杂处理，以降低位线3与第一半导体柱41之间的接触电阻。
举例而言，金属层31的材料可以为钛、钴、钼或钨等金属。
在一些实施例中，在垂直于沟槽侧壁的方向上，金属层31的宽度与内部隔离层21的宽度之比为1:1～1:2。需要说明的是，金属层31的宽度不宜过小，否则可能增大其自身电阻；金属层31的宽度不宜过大，否则会占用沟道中的过多空间，进而降低内部隔离层21的隔离能力。当金属层31与内部隔离层21的宽度之比处于上述范围时，有利于保证金属层31具有较小的电阻，且保证内部隔离层21的隔离能力。
第一半导体柱41包括层叠设置的第一源漏区、沟道区和第二源漏区，且介质层6还覆盖沟道区的侧壁和第二源漏区的侧壁；字线7覆盖位于沟道区的介质层6，并露出位于第二源漏区侧壁的介质层6。也就是说，字线7作为晶体管的栅极，位于沟道区的介质层6作为晶体管的栅介质层6，第一源漏区和第二源漏区分别作为晶体管的源极和漏极。
示例地，第一半导体柱41的材料可以与基底10的材料相同，比如均为硅。字线7的材料可以为钛、钴、钼或钨等金属。介质层6可以为氧化硅、氧化锆、氧化铪或氧化铌等。
半导体结构还具有隔离结构。具体地，隔离结构可包括底层隔离层，底层隔离层填充于相邻第一半导体柱41的底部之间，底层隔离层包括第一隔离块51和第二隔离墙52。隔离结构还可包括第一隔离层81和第二隔离层82，第一隔离层81位于字线7上，且覆盖第一半导体柱41的顶部，第二隔离层82位于相邻字线7之间，还填充在相邻第一隔离层81之间。上述隔离结构均为示例性说明，只要能够使得相邻字线7、相邻第一半导体柱41绝缘设置即可。
综上所述，第一半导体柱41位于基底10表面上，位线3至少位于基底10内的沟槽侧壁上；在位线3包括金属硅化物层32时，位线3可直接与第一半导体柱41电连接；在位线3只包括金属层31时，位线3可通过基底10与第一半导体柱41电连接。如此，无需对第一半导体柱41的底部进行过刻蚀，无需将位线3形成在过刻蚀处，从而有利于降低位线3电阻。此外，由于第一半导体柱41的底部未被过刻蚀，因而，其强度更高，不易发生倾斜或倒塌的问题。
如图3(1)～图3(4)所示，本公开另一实施例提供了一种半导体结构，此半导体结构与前述实施例提供的半导体结构大致相同，主要区别在于：此半导体结构还包括第二半导体柱42。此半导体结构与前述实施例提供的半导体结构相同或相似的部分，请参考前述实施例的详细说明，在此不再赘述。
图3(1)～图3(4)分别示出了半导体结构在A-A1、B-B1、C-C1和D-D1方向上的剖面图。结合参考图1、图3(1)～图3(4)，第一半导体柱41包括层叠设置的第一源漏区和沟道区，介质层6覆盖沟道区的侧壁；字线7覆盖介质层6。半导体结构还包括：多个间隔设置的第二半导体柱42，位于第一半导体柱41上，并与第一半导体柱41一一正对；第二半导体柱42作为第二源漏区。也就是说，晶体管由第一半导体柱41、第二半导体柱42、字线7和介质层6共同构成，且第一半导体柱41和第二半导体柱42在两道工艺步骤中形成。
在一些实施例中，第二半导体柱42的横截面积大于第一半导体柱41的横截面积。由于第二半导体柱42后于第一半导体柱41形成，因此，增大第二半导体柱42的横截面积有利于避免对位误差而降低二者的接触面积。在另一些实施例中，第二半导体柱42的横截面积等于第一半导体柱41的横截面积。
本公开又一实施例还提供一种半导体结构的制造方法，此制造方法可以用于形成如图3(1)～图3(4)所示的半导体的结构。以下将结合附图进行具体说明。
结合参考图1、图4(1)～图4(4)，图4(1)～图4(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。提供基底10，在基底10中形成多条间隔设置的沟槽。示例地，采用刻蚀工艺去除部分基底10以形成沟槽，沟槽沿第一方向延伸。相比于对半导体柱的底部进行过刻蚀，沟槽的形成工艺更为简单。
参考图1、图5(1)～图5(4)，图5(1)～图5(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。在沟槽的侧壁形成初始边缘隔离层22；形成填充沟槽的内部隔离层21，内部隔离层21与初始边缘隔离层22相接触。示例地，在沟槽侧壁沉积氧化硅以作为初始边缘隔离层22，沉积氮化硅以作为内部隔离层21。此后可以通过化学机械研磨进行平坦化处理，以露出基底10。
参考图1、图6(1)～图6(2)，图6(1)～图6(2)分别为半导体结构在A-A1、B-B1方向上的示意图。需要说明的是，此步骤对应的半导体结构在C-C1和D-D1方向上的示意图与前一步骤相同，可参考图5(3)～图5(4)。去除位于沟槽的顶部侧壁的初始边缘隔离层22，剩余的初始边缘隔离层22作为边缘隔离层22；边缘隔离层22与内部隔离层21构成位线隔离层2。
示例地，对初始边缘隔离层22进行选择性刻蚀。举例而言，在去除位于沟槽的顶部侧壁的初始边缘隔离层22的过程中，初始边缘隔离层22与内部隔离层21的选择刻蚀比大于2：1。即，大部分的初始边缘隔离层22能够被刻蚀去除，而内部隔离层21可以被保留下来。内部隔离层21的材料包括氮化硅，边缘隔离层22的材料包括氧化硅。
参考图1、图7(1)～图7(2)，图7(1)～图7(2)分别为半导体结构在A-A1、B-B1方向上的示意图。需要说明的是，此步骤对应的半导体结构在C-C1和D-D1方向上示意图与前面两个步骤相同，可参考图5(3)～图5(4)。形成位于沟槽的顶部侧壁的金属层31，即金属层31与沟槽的延伸方向相同，均为第一方向。
金属层31用于构成位线3的一部分，后续还将进行金属硅化工艺，以使得相邻金属层31之间的基底10转变为金属硅化物层32，金属硅化物层32与金属层31共同构成位线3，从而有利于减小位线3电阻。在另一些实施例中，位线3可以只包括金属层31，而不进行金属硅化处理。
至此，基于图5(1)～图5(4)、图6(1)～图6(2)和图7(1)～图7(2)，可以在沟槽中形成金属层31和位线隔离层2，金属层31位于沟槽侧壁，并与位线隔离层2相接触。上述步骤仅作为示例性说明，而不限于此。比如，在另一些实施中，也可以先在沟槽的内壁形成初始金属层，并去除位于沟槽底壁的初始金属层，以使得沟槽两个侧壁上的初始金属层相互断开，剩余的初始金属层作为金属层31；形成初始金属层后，形成填充沟槽的位线隔离层2，以隔离位于沟道两个侧壁上的金属层31。
参考图1、图8(1)～图8(4)，图8(1)～图8(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。形成覆盖基底10的第一半导体层41a。形成第一半导体层41a的方法包括外延生长工艺。具体地，外延硅从基底10表面向上生长，继而横向生长使得顶部长在一起，此后继续向上外延生长。在另一些实施例中，也可通过化学气相沉积工艺形成第一半导体层41a。
在一些实施例中，形成第一半导体层41a包括：形成层叠设置的第一源漏膜、沟道膜和第二源漏膜，三者构成第一半导体层41a。第一源漏膜和第二源漏膜具有掺杂离子，且二者的掺杂离子类型相同，比如均为N型离子或均为P型离子。沟道膜的掺杂离子类型与第一源漏膜和第二源漏膜的掺杂类型相反。
需要说明的是，沟道膜后续用于形成沟道区。外延生长工艺使得沟道膜的厚度更易控制，从而有利于缩短沟道区的长度，以提高半导体结构的性能。
在另一些实施例中，形成第一半导体层41a，包括：形成层叠设置的第一源漏膜和沟道膜，二者构成第一半导体层41a。第一源漏膜中具有掺杂离子，沟道膜的掺杂离子类型与第一源漏膜掺杂类型相反。后续将对此进行详细说明。
参考图1、图9(1)～图9(4)，图9(1)～图9(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。沿第一方向去除部分第一半导体层41a，以形成多个间隔设置的第一半导体墙410；第一半导体墙410沿第一方向延伸，并位于相邻沟槽之间的基底10上。即，沿着金属层31的延伸方向对第一半导体层41a进行刻蚀，以形成第一半导体墙410。
参考图1、图10(1)～图10(4)，图10(1)～图10(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。形成位于相邻第一半导体墙410之间的第一隔离墙511。具体地，沉积氧化硅以作为第一隔离墙511。
参考图1、图11(1)～图11(4)，图11(1)～图11(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。沿第二方向去除部分第一半导体墙和部分第一隔离墙511，以形成第一半导体柱41和第一隔离块51；第一半导体柱41和第一隔离块51在第二方向上交替排布。即沿着后续形成位线3的延伸方向对第一半导体墙410进行刻蚀。需要说明的是，在刻蚀过程中，第一隔离层81能够对第一半导体墙410起到保护作用，从而提高第一半导体柱41的图形精度。
参考图1、图12(1)～图12(4)，图12(1)～图12(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。形成位于相邻第一半导体柱41之间以及相邻第一隔离块51之间的第二隔离墙52。具体地，沉积氧化硅以作为第二隔离墙52。第二隔离墙52和第一隔离块51共同用于隔离相邻第一半导体柱41。
至此，基于图9(1)～图9(4)、图10(1)～图10(4)、图11(1)～图11(4)和图12(1)～图12(4)，可以对第一半导体层41a进行第一图形化处理，以在基底10表面形成多个间隔设置的第一半导体柱41。第一图形化处理包括两道刻蚀工艺，有利于缩短单次刻蚀时间，进而有利于减少刻蚀工艺对第一半导体柱41造成的损伤，从而提高图形化处理的精度。
上述第一图形化处理仅作为示例性说明，而不限于此。比如，在另一些实施中，可以先沿第二方向(即后续形成的字线7的延伸方向)刻蚀第一半导体层41a以形成半导体墙；在相邻半导体墙之间填充隔离墙；沿第一方向(即位线3的延伸方向)刻蚀半导体墙和隔离墙，以形成第一半导体柱41和隔离块；在相邻第一半导体柱41和相邻隔离块之间再次填充隔离墙，以隔离相邻第一半导体柱41。此外，在另一些实施例中，还可以对第一半导体层进行一次刻蚀工艺，以形成第一半导体柱41。
另外，需要注意的是，在一些实施例中，第一图形化处理可以形成层叠设置的第一源漏区、沟道区和第二源漏区，三者构成第一半导体柱41，则第一半导体柱41与后续形成的字线7和介质层6可构成完整的晶体管。在另一些实施例中，第一图形化处理可以形成层叠设置的第一源漏区和沟道区，二者构成第一半导体柱41，则后续还需形成第二半导体柱42，第一半导体柱41、第二半导体柱42与后续形成的字线7和介质层6可构成完整的晶体管。
参考图1、图13(1)～图13(4)，图13(1)～图13(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。去除部分高度的第一隔离块51和第二隔离墙52，以使剩余的第一隔离块51和第二隔离墙52作为底层隔离层以覆盖第一半导体柱41的底部侧壁。换言之，对相邻第一半导体柱41之间的隔离结构进行回刻，以露出部分高度的第一半导体柱41。
参考图1、图14(1)～图14(4)，图14(1)～图14(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。需要说明的是，图14(1)～图14(4)中所示的第一半导体柱41包括了第一源漏区、沟道区和第二源漏区。形成介质层6，介质层6覆盖部分高度的第一半导体柱41的侧壁。具体地，介质层6覆盖沟道区的侧壁和第二源漏区的侧壁，此外，介质层6还可以覆盖第一半导体柱41的顶面。
举例而言，介质层6的形成工艺为原位蒸汽生成工艺(in-situ steamgeneration，简称issg)。原位蒸汽生成工艺形成的介质层6具有良好的阶梯覆盖能力，有利于提高介质层6的质量。由于原位蒸汽生成工艺的温度很高，因此，可利用介质层6的形成温度进行金属硅化物工艺，从而有利于简化生产步骤。
金属硅化物工艺可以使得金属层31中的金属原子扩散至相邻沟槽间的基底10中，以形成金属硅化物层32；金属硅化物层32与金属层31构成位线3，位线3和沟槽均沿第一方向延伸。在另一些实施例中，也可以不形成金属硅化物层32，而只形成金属层31，换言之，位线3至少位于沟槽的侧壁。
在另一些实施例中，介质层6还可以只覆盖沟道区的侧壁，后续将结合附图对此进行详细说明。
参考图1、图15(1)～图15(4)，图15(1)～图15(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图，形成初始字线7a以及第一隔离膜。具体地，形成填充于相邻沟道区间和相邻第二源漏区间的字线膜，字线膜还覆盖介质层6；回刻字线膜，以去除填充于相邻第二源漏区间的字线膜，剩余的字线膜作为初始字线7a；形成初始字线7a后，形成填充于相邻第二源漏区间的第一隔离膜81a。
具体地，沉积金属金属材料以作为字线膜，回刻字线膜以降低字线膜的高度，沉积氧化硅以作为第一隔离膜81a。形成第一隔离膜81a后，还可以采用化学机械研磨以进行平坦化处理。
继续参考图1、图2(1)～图2(4)，图2(1)～图2(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图，沿着第二方向去除部分第一隔离膜81a和初始字线7a，以形成多个间隔设置的第一隔离层81和多个间隔设置的字线7，以及位于相邻第一隔离层81间和相邻字线7间的字线隔离槽。此时，字线7覆盖位于沟槽区侧壁的介质层6，并露出位于第二源漏区侧壁的介质层6。
即，回刻第一隔离膜和初始字线7a。在刻蚀过程中，由于初始字线7a的高度较小，因此，有利于缩短对初始字线7a的刻蚀时间，提高刻蚀的均一性。
形成填充于字线隔离槽的第二隔离层72。示例地，在字线隔离沟槽中沉积氧化硅以作为第二隔离层72。
至此，基于图15(1)～图15(4)和图2(1)～图2(4)，可以形成多条间隔设置的字线7，字线7与基底10相间隔，且包覆部分高度的第一半导体柱41，并覆盖至少部分介质层6；字线7沿第二方向延伸，第二方向与第一方向不同。上述步骤仅为示例性说明，而不限于此。比如，在另一些实施例中，形成填充于相邻沟道区间和相邻第二源漏区间的字线膜后，可以先刻蚀字线膜以形成字线沟槽，在字线沟槽中填充隔离材料；此后，再降低字线膜和隔离材料的高度。
综上所述，本公开实施例可以先在沟槽做出金属层31，再通过外延生长工艺做出第一半导体柱41，此后，利用介质层6的形成温度形成金属硅化物层32，从而有利简化埋入式位线3的形成工艺，并降低位线3电阻。
本公开又一实施例还提供一种半导体结构的制造方法，此制造方法可以用于形成如图3(1)～图3(4)所示的半导体的结构。此制造方法与前述实施例中的制造方法大致相同，主要区别在于，还在第一半导体柱41上形成了第二半导体柱42。此制造方法中形成位线3、位线隔离层2、第一半导体柱41以及底层隔离层等结构的步骤可参考前述实施例中的详细说明，并对应参考图4(1)～图4(4)、图5(1)～图5(4)、图6(1)～图6(2)、图7(1)～图7(2)、图8(1)～图8(4)、图9(1)～图9(4)、图10(1)～图10(4)、图11(1)～图12(4)、图13(1)～图13(4)，以下将对形成第一半导体柱41和底层隔离层之后的工艺步骤进行说明。
参考图1、图16(1)～图16(4)，图16(1)～图16(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。需要说明的是，图16(1)～图16(4)中的第一半导体柱41包括层叠设置的第一源漏区和沟道区。形成介质层6和字线7，介质层6覆盖沟道区的侧壁，字线7覆盖介质层6。
具体地，通过issg工艺形成介质层6，同时进行金属硅化工艺，以形成金属硅化物层32，从而与金属层31形成欧姆接触，减少电阻。此后，在第一半导体柱41的中部和顶部沉积导电材料以形成字线膜；此后，刻蚀字线膜，以形成相互分立的字线7；在相邻字线7中填充字线隔离层83。值得说明的是，由于无需再降低字线7的高度，因而字线7的形成工艺较为简单。
参考图1、图17(1)～图17(4)，图17(1)～图17(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。形成位于第一半导体柱41上的第二半导体层42a，第二半导体层42a作为第二源漏膜。举例而言，外延生长工艺生长硅层以形成第二半导体层42a，在生长过程中还可通入掺杂气体，以使得第二源漏膜的掺杂离子类型与第一源漏膜的掺杂离子类型相同。由于第二半导体层42a的高度较小，因此，第二半导体层的顶部也可以不封口。
在另一些实施例中，还可以通过化学气相沉积工艺形成第二半导体层42a。
参考图1、图3(1)～图3(4)，图3(1)～图3(4)分别为半导体结构在A-A1、B-B1、C-C1和D-D1方向上的示意图。对第二半导体层42a进行第二图形化处理，以形成多个间隔设置的第二半导体柱42，第二半导体柱42作为第二源漏区；第二半导体柱42与第一半导体柱41一一正对。
具体地，由于第二半导体层42a的高度较小，因此可以通过一次刻蚀工艺形成第二半导体柱42，而无需从两个方向利用两道刻蚀工艺形成第二半导体层。
综上所述，可以在第一半导体柱41上生长第二半导体柱42，二者与字线7和介质层6共同构成晶体管。
在本说明书的描述中，参考术语“一些实施例”、“示例地”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本公开的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本公开的限制，本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型，故但凡依本公开的权利要求和说明书所做的变化或修饰，皆应属于本公开专利涵盖的范围之内。

Claims (15)

1.一种半导体结构，其特征在于，包括：
基底，所述基底内具多个间隔设置的沟槽；
位线，至少位于所述沟槽的侧壁，所述位线和所述沟槽均沿第一方向延伸；
位线隔离层，填充于所述沟槽内；
多个间隔设置的第一半导体柱，位于所述基底表面；
多条间隔设置的字线，与所述基底相间隔，并包覆部分高度的所述第一半导体柱，所述字线沿第二方向延伸，所述第二方向与所述第一方向不同；
介质层，至少位于所述第一半导体柱与所述字线之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述位线隔离层包括边缘隔离层和内部隔离层；所述边缘隔离层覆盖所述沟槽的底部侧壁和底面，所述位线至少覆盖所述沟槽的顶部侧壁，所述边缘隔离层与所述位线围成内槽，所述内部隔离层填充于所述内槽中。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一半导体柱包括层叠设置的第一源漏区、沟道区和第二源漏区，且所述介质层还覆盖所述沟道区的侧壁和所述第二源漏区的侧壁；
所述字线覆盖位于所述沟道区的所述介质层，并露出位于所述第二源漏区侧壁的所述介质层。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一半导体柱包括层叠设置的第一源漏区和沟道区，所述介质层覆盖所述沟道区的侧壁；所述字线覆盖所述介质层；
所述半导体结构还包括：多个间隔设置的第二半导体柱，位于所述第一半导体柱上，并与所述第一半导体柱一一正对；所述第二半导体柱作为第二源漏区。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二半导体柱的横截面积大于所述第一半导体柱的横截面积。
6.根据权利要求1所述的半导体结构，其特征在于，所述位线包括金属层和金属硅化物层，且二者相接触，并均沿第一方向延伸；所述金属层位于所述沟槽的侧壁，所述金属硅化物层位于相邻所述沟槽之间的所述基底中。
7.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
在所述基底中形成多条间隔设置的沟槽；
形成位线，所述位线至少位于所述沟槽的侧壁，所述位线和所述沟槽均沿第一方向延伸；
形成填充所述沟槽的位线隔离层；
形成所述位线隔离层后，在所述基底表面形成多个间隔设置的第一半导体柱；
形成介质层，所述介质层覆盖部分高度的所述第一半导体柱的侧壁；
形成多条间隔设置的字线，所述字线与所述基底相间隔，且包覆部分高度的所述第一半导体柱，并覆盖至少部分所述介质层；所述字线沿第二方向延伸，所述第二方向与所述第一方向不同。
8.根据权利要求7所述的半导体结构的制造方法，其特征在于，形成所述位线，包括：
形成位于所述沟槽侧壁的金属层，所述金属层沿所述第一方向延伸；所述位线隔离层与所述金属层相接触；
利用所述介质层的形成温度进行金属硅化物工艺，以使所述金属层中的金属原子扩散至相邻所述沟槽间的所述基底中，以形成金属硅化物层；所述金属硅化物层与所述金属层构成所述位线。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，形成所述金属层和所述位线隔离层，包括：
在所述沟槽的侧壁形成初始边缘隔离层；
形成填充所述沟槽的内部隔离层，所述内部隔离层与所述初始边缘隔离层相接触；
去除位于所述沟槽的顶部侧壁的所述初始边缘隔离层，剩余的所述初始边缘隔离层作为边缘隔离层；所述边缘隔离层与所述内部隔离层构成所述位线隔离层；
形成位于所述沟槽的顶部侧壁的所述金属层。
10.根据权利要求7所述的半导体结构的制造方法，其特征在于，形成所述第一半导体柱，包括：
形成覆盖所述基底的第一半导体层；
对所述第一半导体层进行第一图形化处理，以形成多个间隔设置的所述第一半导体柱；
在形成所述介质层前，还包括：形成底层隔离层，所述底层隔离层覆盖所述第一半导体层的底部侧壁。
11.根据权利要求10所述的半导体结构的制造方法，其特征在于，所述第一图形化处理以及所述形成底层隔离层，包括：
沿所述第一方向去除部分所述第一半导体层，以形成多个间隔设置的第一半导体墙；所述第一半导体墙沿所述第一方向延伸，并位于相邻所述沟槽之间的所述基底上；
形成位于相邻所述第一半导体墙之间的第一隔离墙；
沿所述第二方向去除部分所述第一半导体墙和部分所述第一隔离墙，以形成所述第一半导体柱和第一隔离块；所述第一半导体柱和所述第一隔离块在所述第二方向上交替排布；
形成位于相邻所述第一半导体柱之间以及相邻所述第一隔离块之间的第二隔离墙；
去除部分高度的所述第一隔离块和所述第二隔离墙，以使剩余的所述第一隔离块和所述第二隔离墙作为所述底层隔离层以覆盖所述第一半导体柱的底部侧壁。
12.根据权利要求10所述的半导体结构的制造方法，其特征在于，形成所述第一半导体层，包括：形成层叠设置的第一源漏膜、沟道膜和第二源漏膜，三者构成所述第一半导体层；
所述第一图形化处理形成层叠设置的第一源漏区、沟道区和第二源漏区，三者构成所述第一半导体柱；
所述介质层覆盖所述沟道区的侧壁和所述第二源漏区的侧壁；
所述字线覆盖位于所述沟槽区侧壁的所述介质层，并露出位于所述第二源漏区侧壁的所述介质层。
13.根据权利要求12所述的半导体结构的制造方法，其特征在于，形成所述字线，包括：
形成填充于相邻所述沟道区间和相邻所述第二源漏区间的字线膜，所述字线膜还覆盖所述介质层；
回刻所述字线膜，以去除填充于相邻所述第二源漏区间的所述字线膜，剩余的所述字线膜作为初始字线；
形成填充于相邻所述第二源漏区间的第一隔离膜；
沿着所述第二方向去除部分所述第一隔离膜和所述初始字线，以形成多个间隔设置的第一隔离层和多个间隔设置的字线，以及位于相邻所述第一隔离层间和相邻所述字线间的字线隔离槽；
形成填充于所述字线隔离槽的第二隔离层。
14.根据权利要求10所述的半导体结构的制造方法，其特征在于，形成所述第一半导体层，包括：形成层叠设置的第一源漏膜和沟道膜，二者构成所述第一半导体层；
所述第一图形化处理形成层叠设置的第一源漏区和沟道区，二者构成所述第一半导体柱；
形成所述第一半导体柱后，形成所述介质层和所述字线，所述介质层覆盖所述沟道区的侧壁，所述字线覆盖所述介质层；
形成所述字线后，还包括：形成位于所述第一半导体柱上的第二半导体层，所述第二半导体层作为第二源漏膜；
对所述第二半导体层进行第二图形化处理，以形成多个间隔设置的第二半导体柱，所述第二半导体柱作为第二源漏区；所述第二半导体柱与所述第一半导体柱一一正对。
15.根据权利要求14所述的半导体结构的制造方法，其特征在于，
形成所述第一半导体层的方法包括外延生长工艺；和/或，
形成所述第二半导体层的方法包括外延生长工艺。
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WO2024060333A1 (zh) * 2022-09-20 2024-03-28 长鑫存储技术有限公司 半导体结构及其形成方法

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