JP2023551332A - 半導体構造及びその製作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 319
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 239000000463 material Substances 0.000 claims abstract description 85
- 229910052751 metal Inorganic materials 0.000 claims abstract description 71
- 239000002184 metal Substances 0.000 claims abstract description 71
- 150000001875 compounds Chemical class 0.000 claims abstract description 30
- 239000010410 layer Substances 0.000 claims description 541
- 150000002500 ions Chemical class 0.000 claims description 87
- 238000002955 isolation Methods 0.000 claims description 49
- 238000000926 separation method Methods 0.000 claims description 46
- 230000008569 process Effects 0.000 claims description 43
- 230000007704 transition Effects 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 25
- 239000011241 protective layer Substances 0.000 claims description 24
- 230000001052 transient effect Effects 0.000 claims description 11
- 238000001465 metallisation Methods 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000004891 communication Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 abstract description 40
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 230000004888 barrier function Effects 0.000 description 14
- 230000010354 integration Effects 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000005137 deposition process Methods 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- 229910052733 gallium Inorganic materials 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- -1 arsenic ions Chemical class 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 4
- 150000002484 inorganic compounds Chemical class 0.000 description 4
- 229910010272 inorganic material Inorganic materials 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910001439 antimony ion Inorganic materials 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003610 charcoal Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/488—Word lines
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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- Bipolar Transistors (AREA)
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Abstract
本開示の実施例は、半導体構造及びその製作方法を提供する。半導体構造は、基板と、基板上に位置し、ビットラインの材料は金属半導体化合物を含むビットラインと、順次に配置されたビットラインと接触する第１ドープ領域、チャネル領域及び第２ドープ領域を含む半導体チャネルと、第１ドープ領域の側壁表面を覆い、同じビットライン上の、隣接する第１ドープ領域の側壁の第１誘電体層間には第１間隔が設けられる第１誘電体層と、チャネル領域の側壁表面を覆う絶縁層と、絶縁層のチャネル領域から離れた側壁表面を覆い、隣接するワードラインの間に第２間隔が設けられるワードラインと、第２ドープ領域の側壁表面を覆い、隣接する第２ドープ領域の側壁に位置する第２誘電体層の間に第３間隔が設けられる、第２誘電体層と、第１間隔、第２間隔と第３間隔の中に位置する第３誘電体層と、を備える。【選択図】図１
Description
本願は、２０２１年０７月０１日に中国特許局に提出された、出願番号が２０２１１０７４６０５０．４であり、発明の名称が「半導体構造及びその製作方法」である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照により本願に援用される。
本開示は、半導体構造及びその製作方法を含むが、これに限定されない。
ダイナミックメモリの集積密度の増加に伴い、ダイナミックメモリアレイ構造におけるトランジスタの配置方式、及びダイナミックメモリアレイ構造における機能素子そのもののサイズを如何に縮小させるかについて研究すると同時に、小型の機能素子の電気的性能を向上させる必要もある。
垂直なゲートオールアラウンド（ＧＡＡ：Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）トランジスタ構造をダイナミックメモリアクセストランジスタ（ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）として使用する場合、その占有面積は、４Ｆ２（Ｆが所定の工程条件で取得することができる最小のパターンサイズである）に達すことができ、原理的には、より高い密度効果を実現することができるが、一部のサイズのトランジスタ構造では、トランジスタの底部に埋設されたビットラインの主成分がシリコンであるため、抵抗が大きい。
以下は、本開示で詳細に説明される主題の概要である。本概要は、請求項の保護範囲を制限するためのものではない。
本開示の実施例は、半導体構造を提供し、半導体構造は、基板、ビットライン、半導体チャネル、第１誘電体層、絶縁層、ワードライン、第２誘電体層、及び第３誘電体層を含み、前記ビットラインは、前記基板の上に位置し、前記ビットラインの材料は金属半導体化合物を含み、前記半導体チャネルは、前記ビットラインの表面に位置し、前記基板から前記ビットラインに指す方向に沿って、前記半導体チャネルは、順次に配置された第１ドープ領域、チャネル領域及び第２ドープ領域を含み、前記第１ドープ領域は前記ビットラインと接触し、前記第１誘電体層は、前記第１ドープ領域の側壁表面を覆い、同じ前記ビットライン上の、隣接する前記第１ドープ領域の側壁の前記第１誘電体層の間に第１間隔が設けられ、前記絶縁層は、前記チャネル領域の側壁表面を覆い、前記ワードラインは、前記絶縁層の前記チャネル領域から離れた側壁表面を覆い、隣接する前記ワードラインの間に第２間隔が設けられ、前記第２誘電体層は、前記第２ドープ領域の側壁表面を覆い、隣接する前記第２ドープ領域の側壁に位置する前記第２誘電体層の間に第３間隔が設けられ、前記第３誘電体層は、前記第１間隔、前記第２間隔と前記第３間隔の中に位置する。
本開示のいくつかの実施例において、半導体構造は更に、第２ドープ領域の基板から離れた上面に位置する金属接触層を含み、金属半導体化合物と金属接触層は、同じ金属元素を有する。
本開示のいくつかの実施例において、金属接触層の基板への正投影は、第２ドープ領域の基板への正投影を覆う。
本開示のいくつかの実施例において、半導体構造は更に、第２ドープ領域と金属接触層との間に位置する過渡層を含み、金属接触層は過渡層を包み、過渡層と第２ドープ領域に、同じ種類のドープイオンがドーピングされ、且つ過渡層におけるドープイオンのドーピング濃度は、第２ドープ領域におけるドーピング濃度より大きく、ドープイオンは、Ｎ型イオン又はＰ型イオンのうちの１つである。
本開示のいくつかの実施例において、基板、ビットラインと半導体チャネルは、同じ半導体元素を有する。
本開示のいくつかの実施例において、第１ドープ領域、チャネル領域と第２ドープ領域に、同じ種類のドープイオンがドーピングされ、且つ第１ドープ領域におけるドープイオンのドーピング濃度は、チャネル領域と第２ドープ領域におけるドーピング濃度と一致し、ドープイオンは、Ｎ型イオン又はＰ型イオンのうちの１つである。
本開示のいくつかの実施例において、チャネル領域の基板への正投影は、第２ドープ領域の基板への正投影より小さく、且つ第１ドープ領域の基板への正投影より小さい。
本開示のいくつかの実施例において、絶縁層と第２誘電体層は、同じ膜層構造である。
本開示のいくつかの実施例において、絶縁層の外囲の基板への正投影は、第２誘電体層の外囲の基板への正投影より小さい。
本開示のいくつかの実施例において、第１誘電体層は、第４誘電体層と第５誘電体層とを含み、第４誘電体層は、隣接するビットラインの間隔の中に位置し、且つ隣接するビットライン上の隣接する第１ドープ領域の間隔の中に位置し、第５誘電体層は、同じビットライン上の、隣接する第１ドープ領域の側壁に位置し、且つ第４誘電体層の側壁に位置する。
本開示のいくつかの実施例において、第２間隔に位置する第３誘電体層の中に隙間がある。
それに対応して、本開示の実施例は更に、半導体構造の製作方法を提供し、前記方法は、基板を提供するステップと、基板上に初期ビットラインを形成し、初期ビットラインの基板から離れた表面に半導体チャネルを形成するステップであって、基板から初期ビットラインに指す方向において、半導体チャネルは、順次に配置された第１ドープ領域、チャネル領域及び第２ドープ領域を含むステップと、第１ドープ領域の側壁表面を覆う第１誘電体層を形成するステップであって、同じ初期ビットライン上の、隣接する第１ドープ領域の側壁の第１誘電体層の間に第１間隔が設けられるステップと、チャネル領域の側壁表面を覆う絶縁層を形成するステップと、絶縁層のチャネル領域から離れた側壁表面を覆うワードラインを形成するステップであって、隣接するワードラインの間に第２間隔が設けられるステップと、第２ドープ領域の側壁表面を覆う第２誘電体層を形成するステップであって、隣接する第２ドープ領域の側壁に位置する第２誘電体層の間に第３間隔が設けられ、第１間隔、第２間隔及び第３間隔は互いに連通され、初期ビットラインの一部が露出されるステップと、露出された初期ビットラインに対して金属化処理を行うことにより、ビットラインを形成するステップであって、ビットラインの材料は、金属半導体化合物を含むステップと、を含む。
本開示のいくつかの実施例において、ワードラインを形成した後、第２誘電体層を形成する前に、前記方法は、エピタキシャル成長工程を採用して、第２ドープ領域の基板から離れた上面に初期過渡層を形成するステップを更に含み、初期過渡層と第２ドープ領域に同じ種類のドープイオンがドーピングされ、初期過渡層におけるドープイオンのドーピング濃度は、第２ドープ領域におけるドーピング濃度より大きく、ドープイオンは、Ｎ型イオン又はＰ型イオンのうちの１つであり、且つ初期過渡層の基板への正投影は、第２ドープ領域の基板への正投影を覆う。
本開示のいくつかの実施例において、初期ビットラインに対して金属化処理を行うステップにおいて、前記方法は、初期過渡層に対して金属化処理を行うステップを更に含む。
本開示のいくつかの実施例において、第１誘電体層を形成するステップは、
初期第１誘電体層を形成するステップであって、初期第１誘電体層は、半導体チャネルの側壁を取り囲み、同じ初期ビットライン上の、隣接する半導体チャネルの側壁に位置する初期第１誘電体層の間に第４間隔が設けられる、ステップと、
第１分離層を形成するステップであって、第１分離層が第４間隔に満タンに充填され、第１分離層の材料は、初期第１誘電体層の材料と異なるステップと、
第２ドープ領域の側壁を露出するまで、初期第１誘電体層の一部をエッチングするステップと、
第２分離層を形成するステップであって、第２分離層は、第２ドープ領域の側壁を取り囲んで第１分離層の側壁に位置し、第２ドープ領域の側壁に位置する第２分離層と第１分離層の側壁に位置する第２分離層によって通孔を形成し、通孔の底部で初期第１誘電体層が露出され、且つ第２分離層の材料は、初期第１誘電体層の材料と異なるステップと、
通孔から露出された、チャネル領域の側壁に位置する初期第１誘電体層を除去するステップであって、残余の初期第１誘電体層を第１誘電体層とするステップと、を含む。
初期第１誘電体層を形成するステップであって、初期第１誘電体層は、半導体チャネルの側壁を取り囲み、同じ初期ビットライン上の、隣接する半導体チャネルの側壁に位置する初期第１誘電体層の間に第４間隔が設けられる、ステップと、
第１分離層を形成するステップであって、第１分離層が第４間隔に満タンに充填され、第１分離層の材料は、初期第１誘電体層の材料と異なるステップと、
第２ドープ領域の側壁を露出するまで、初期第１誘電体層の一部をエッチングするステップと、
第２分離層を形成するステップであって、第２分離層は、第２ドープ領域の側壁を取り囲んで第１分離層の側壁に位置し、第２ドープ領域の側壁に位置する第２分離層と第１分離層の側壁に位置する第２分離層によって通孔を形成し、通孔の底部で初期第１誘電体層が露出され、且つ第２分離層の材料は、初期第１誘電体層の材料と異なるステップと、
通孔から露出された、チャネル領域の側壁に位置する初期第１誘電体層を除去するステップであって、残余の初期第１誘電体層を第１誘電体層とするステップと、を含む。
本開示のいくつかの実施例において、絶縁層を形成するステップは、
露出されたチャネル領域の側壁に対して熱酸化処理を行い、絶縁層を形成するステップを含み、絶縁層は、残余のチャネル領域の側壁表面を覆い、絶縁層と第１分離層との間に第５間隔が設けられる。
露出されたチャネル領域の側壁に対して熱酸化処理を行い、絶縁層を形成するステップを含み、絶縁層は、残余のチャネル領域の側壁表面を覆い、絶縁層と第１分離層との間に第５間隔が設けられる。
本開示のいくつかの実施例において、ワードラインを形成するステップは、
初期ワードラインを形成するステップであって、初期ワードラインが第５間隔と通孔に充填され、初期ワードラインは更に、隣接する初期ビットライン上のチャネル領域の側壁の絶縁層の間に位置するステップと、
通孔内に位置する初期ワードラインを除去し、残余の初期ワードラインをワードラインとするステップと、を含む。
初期ワードラインを形成するステップであって、初期ワードラインが第５間隔と通孔に充填され、初期ワードラインは更に、隣接する初期ビットライン上のチャネル領域の側壁の絶縁層の間に位置するステップと、
通孔内に位置する初期ワードラインを除去し、残余の初期ワードラインをワードラインとするステップと、を含む。
本開示のいくつかの実施例において、第１誘電体層を形成するステップは、
初期第１誘電体層を形成するステップであって、初期第１誘電体層は、半導体チャネルの側壁を取り囲み、同じ初期ビットライン上の隣接する半導体チャネルの側壁に位置する初期第１誘電体層の間に第４間隔が設けられる、ステップと、
第１分離層を形成するステップであって、第１分離層が第４間隔に満タンに充填され、第１分離層の材料は、初期第１誘電体層の材料と異なるステップと、
第２ドープ領域の側壁とチャネル領域の側壁を露出するまで、初期第１誘電体層の一部をエッチングし、残余の初期第１誘電体層を第１誘電体層とするステップと、を含む。
初期第１誘電体層を形成するステップであって、初期第１誘電体層は、半導体チャネルの側壁を取り囲み、同じ初期ビットライン上の隣接する半導体チャネルの側壁に位置する初期第１誘電体層の間に第４間隔が設けられる、ステップと、
第１分離層を形成するステップであって、第１分離層が第４間隔に満タンに充填され、第１分離層の材料は、初期第１誘電体層の材料と異なるステップと、
第２ドープ領域の側壁とチャネル領域の側壁を露出するまで、初期第１誘電体層の一部をエッチングし、残余の初期第１誘電体層を第１誘電体層とするステップと、を含む。
本開示のいくつかの実施例において、絶縁層と第２誘電体層を形成するステップは、
第２ドープ領域の側壁とチャネル領域の側壁を覆う保護層を形成するステップを含み、保護層と第１分離層との間に第６間隔が設けられ、チャネル領域の側壁の保護層は、絶縁層であり、第２ドープ領域の側壁を覆う保護層は、第２誘電体層である。
第２ドープ領域の側壁とチャネル領域の側壁を覆う保護層を形成するステップを含み、保護層と第１分離層との間に第６間隔が設けられ、チャネル領域の側壁の保護層は、絶縁層であり、第２ドープ領域の側壁を覆う保護層は、第２誘電体層である。
本開示のいくつかの実施例において、ワードラインを形成するステップは、
初期ワードラインを形成するステップであって、初期ワードラインが第６間隔に満タンに充填され、初期ワードラインは更に、隣接する初期ビットライン上の半導体チャネルの一部側壁の保護層の間に位置するステップと、
初期ワードラインの一部を除去し、残余の初期ワードラインをワードラインとするステップであって、ワードラインは、チャネル領域の側壁に位置する絶縁層の側壁のみを取り囲むステップと、を含む。
初期ワードラインを形成するステップであって、初期ワードラインが第６間隔に満タンに充填され、初期ワードラインは更に、隣接する初期ビットライン上の半導体チャネルの一部側壁の保護層の間に位置するステップと、
初期ワードラインの一部を除去し、残余の初期ワードラインをワードラインとするステップであって、ワードラインは、チャネル領域の側壁に位置する絶縁層の側壁のみを取り囲むステップと、を含む。
添付の図面と詳細な説明を読み理解することにより、他の側面を理解できる。
明細書に組み込まれ、明細書の一部である図面では、本開示の実施例を示し、説明と共に本開示の実施例の原理を解説するために使用される。これらの図面において、類似する符号は、類似する要素を示すために使用される。上記に記載された図面は、本開示のいくつかの実施例であり、すべての実施例ではない。当業者であれば、創造的な努力を払わなくても、これらの図面に基づいて他の図面を得ることができる。
１つ又は複数の実施例において、それに対応する図面を参照して例示的に記載し、これらの例示的な記載は、実施例を限定するものではなく、図面において同じ符号を有する要素は、類似する要素を表し、特に明記しない限り、図面は、比例を制限するものではない。
背景技術から分かるように、現在、半導体構造の集積密度を向上させるのと同時に、半導体構造における小型の機能素子の電気的性能を向上させる必要がある。
本開示の実施例は、半導体構造及びその製作方法を提供し、半導体構造において、基板に垂直なＧＡＡトランジスタが配置され、ビットラインは、基板とＧＡＡトランジスタとの間に位置するため、３Ｄ積層された半導体構造を構成することができ、これは、半導体構造の集積密度を向上させることに役立つ。更に、ビットラインの材料に金属半導体化合物が含まれるため、ビットラインの抵抗を低下させ、半導体構造の電気的性能を向上させることに役立つ。
以下では、図面を参照して本開示の各実施例について詳細に説明する。しかし、当業者であれば理解できるように、本開示の各実施例では、本開示をより良く理解させるために、多くの技術的詳細が提供されているが、これらの技術的詳細がなくでも、下記の各実施例における様々な変更と変形に基づいて、本出願の請求範囲に記載される発明を実現することができる。
本開示の一実施例は、半導体構造を提供し、以下では、図面を参照して本開示の一実施例による半導体構造について詳細に説明する。図１ないし図５は、本開示の一実施例による半導体構造に対応する例示的な構造図である。ここで、図１は、本開示の一実施例による半導体構造の例示的な構造図であり、図２は、図１に示す構造の、第１断面方向ＡＡ１に沿って切断した例示的な断面図であり、図３は、図１に示す構造の、第１断面方向ＡＡ１に沿って切断した別の例示的な断面図であり、図４は、図１に示す構造の、第２断面方向ＢＢ１に沿って切断した例示的な断面図であり、図５は、本開示の一実施例による半導体構造の別の例示的な構造図である。
図１ないし図５を参照すると、半導体構造は、基板１１、ビットライン１０４、半導体チャネル１０５、第１誘電体層１１３、絶縁層１０６、ワードライン１０７、第２誘電体層１２３、及び第３誘電体層１３３を含み、ビットライン１０４は基板１１上に位置し、ビットライン１０４の材料は、金属半導体化合物を含み、半導体チャネル１０５は、ビットライン１０４の表面に位置し、基板１１からビットライン１０４に指す方向Ｚに沿って、半導体チャネル１０５は、順次に配置された第１ドープ領域Ｉ、チャネル領域ＩＩ及び第２ドープ領域ＩＩＩを含み、第１ドープ領域Ｉは、ビットライン１０４と接触し、第１誘電体層１１３は、第１ドープ領域Ｉの側壁表面を覆い、同じビットライン１０４上の、隣接する第１ドープ領域Ｉの側壁の第１誘電体層１１３の間に第１間隔が設けられ、絶縁層１０６はチャネル領域ＩＩの側壁表面を覆い、ワードライン１０７は絶縁層１０６のチャネル領域ＩＩから離れた側壁表面を覆い、隣接するワードライン１０７の間に第２間隔が設けられ、第２誘電体層１２３は第２ドープ領域ＩＩＩの側壁表面を覆い、隣接する第２ドープ領域ＩＩＩの側壁に位置する第２誘電体層１２３の間に第３間隔が設けられ、第３誘電体層１３３は、第１間隔、第２間隔と第３間隔の中に位置する。
半導体構造が垂直なＧＡＡトランジスタを含み、ビットライン１０４が基板１１とＧＡＡトランジスタとの間に位置するため、３Ｄ積層されたメモリ素子を構成することができ、半導体構造の集積密度を向上させることに役立つ。
以下では、図１ないし図５を参照して半導体構造についてより詳細に説明する。
本実施例において、基板１１の材料の種類は、元素半導体材料又は結晶無機化合物半導体材料であってもよい。元素半導体材料は、シリコン又はゲルマニウムであってもよく、結晶無機化合物半導体材料は、炭化ケイ素、シリコンゲルマニウム、砒化ガリウム又はインジウムガリウムなどであってもよい。更に、基板１１に、第１種類のイオンがドーピングされている。
本開示のいくつかの実施例において、基板１１、ビットライン１０４と半導体チャネル１０５は、同じ半導体元素を有し、それによって半導体チャネル１０５とビットライン１０４は、同じ膜層構造で形成されることができ、当該膜層構造は、半導体元素によって構成され、半導体チャネル１０５とビットライン１０４を一体構造とし、それにより、半導体チャネル１０５とビットライン１０４との界面準位の欠陥を改善し、半導体構造の性能を向上させる。
ここで、半導体元素は、シリコン、炭、ゲルマニウム、ヒ素、ガリウム、インジウムのうちの少なくとも１つを含み得る。一例において、ビットライン１０４と半導体チャネル１０５は両方ともシリコン元素を含む。他の例において、ビットラインと半導体チャネルは両方とも、ゲルマニウム元素を含み得、又は、ビットラインと半導体チャネルは両方とも、シリコン元素とゲルマニウム元素とを含み得、又は、ビットラインと半導体チャネルは両方とも、シリコン元素と炭元素とを含み得、又は、ビットラインと半導体チャネルは両方とも、ヒ素とガリウム元素を含み得、又は、ビットラインと半導体チャネルは両方とも、ガリウム元素とインジウム元素とを含み得る。
ビットライン１０４の材料は、金属半導体化合物１１４を含み、金属化されてない半導体材料と比較して、金属半導体化合物１１４は、低い抵抗率を有するため、半導体チャネル１０５と比較して、ビットライン１０４の抵抗率がより低く、それにより、ビットライン１０４の抵抗を低下させ、ビットライン１０４と第１ドープ領域Ｉとの接触抵抗を低下させ、更に、半導体構造の電気的性能を向上させることに役立つ。更に、ビットライン１０４の抵抗率は、基板１１の抵抗率よりも低い。
いくつかの例において、第１ドープ領域Ｉの直下に位置するビットライン１０４の領域の材料は、半導体材料であり、第１ドープ領域Ｉによって覆われてないビットライン１０４の一部領域の材料は、金属半導体化合物である。素子のサイズの縮小、又は製造プロセスのパラメータの調整に伴い、第１ドープ領域Ｉの直下に位置するビットライン１０４の一部領域の材料は半導体材料であり、第１ドープ領域Ｉの直下に位置するビットライン１０４のその他の領域の材料が金属半導体化合物であっても良く、ここでの「その他の領域」は、「一部領域」の外囲に位置する。
一例において、図２を参照すると、同じビットライン１０４における複数の金属半導体化合物１１４の間は互いに間隔を置いて配置され、別の例において、図３を参照すると、同じビットライン１０４における複数の金属半導体化合物１１４の間は、互いに連通され、図３は、隣接する金属半導体化合物１１４のエッジがちょうど互いに接触して連通されていることのみを示しており、実際の場合には、隣接する金属半導体化合物１１４の互いに接触する領域はより大きくてもよく、本実施例は、隣接する金属半導体化合物１１４の互いに接触する領域のサイズに対して限定しない。
他の例において、ビットライン全体の材料は、すべて金属半導体化合物であってもよい。
半導体元素がシリコンであることを例として、金属半導体化合物１１４は、珪化コバルト、珪化ニッケル、珪化モリブデン、珪化チタン、珪化タングステン、珪化タンタル又は珪化プラチナのうちの少なくとも１つを含む。
本実施例において、基板１１に間隔を置いて配置された複数のビットライン１０４を形成することができ、各ビットライン１０４は、少なくとも１つの第１ドープ領域Ｉと接触することができ、図１ないし図４では、４つの互いに間隔を置いたビットライン１０４と、各ビットライン１０４が４つの第１ドープ領域Ｉと接触することを例として説明しており、実際の電気的要求に応じて、ビットライン１０４の数及び各ビットライン１０４と接触する第１ドープ領域Ｉの数を合理的に設定することができる。
ここで、ビットライン１０４には、第２種類のイオンがドーピングされ、基板１１には、第１種類のイオンがドーピングされ、第２種類のイオンは、第１種類のイオンと異なり、第１種類のイオンと第２種類のイオンは両方とも、Ｎ型イオン又はＰ型イオンのうちの１つである。このようにして、ビットライン１０４と基板１１によってＰＮ接合を構成し、当該ＰＮ接合は、ビットライン１０４の電流漏れを防止し、更に半導体構造の電気的性能を向上させることに役立つ。他の実施例において、基板１１に、第１種類のイオンをドーピングしなくてもよい。
Ｎ型イオンは、ヒ素イオン、リンイオン又はアンチモンイオンのうちの少なくとも１つであり、Ｐ型イオンは、ホウ素イオン、インジウムイオン又はガリウムイオンのうちの少なくとも１つである。
本開示のいくつかの実施例において、半導体チャネル１０５における第１ドープ領域Ｉ、チャネル領域ＩＩ及び第２ドープ領域ＩＩＩには、同じ種類のドープイオン、即ち、第２種類のイオンがドーピングされ、且つ第１ドープ領域Ｉにおけるドープイオンのドーピング濃度は、チャネル領域ＩＩと第２ドープ領域ＩＩＩにおけるドーピング濃度と一致する。
よって、半導体チャネル１０５によって構成された素子は、ジャンクションレストランジスタ（Ｊｕｎｃｔｉｏｎｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）であり、つまり、第１ドープ領域Ｉ、チャネル領域ＩＩと第２ドープ領域ＩＩＩにおけるドープイオンの種類が同じであり、例えば、ドープイオンがすべてＮ型イオンであり、第１ドープ領域Ｉ、チャネル領域ＩＩと第２ドープ領域ＩＩＩにおけるドープイオンは、同じであってもよい。ここで、「ジャンクションレス」とは、ＰＮ接合なしのこと、即ち、半導体チャネル１０５によって構成されたトランジスタにＰＮ接合が存在しないことを指し、つまり、第１ドープ領域Ｉ、チャネル領域ＩＩと第２ドープ領域ＩＩＩにおけるドープイオンのドーピング濃度が同じであることを指し、このようにして、第１ドープ領域Ｉと第２ドープ領域ＩＩＩに対して更なるドーピングを行う必要がなくなり、それにより、第１ドープ領域Ｉと第２ドープ領域ＩＩＩに対するドーピング工程が制御困難であるという問題を回避することができ、特に、トランジスタのサイズが更に縮小されるにつれて、第１ドープ領域Ｉと第２ドープ領域ＩＩＩに対して更なるドーピングを行う場合、ドーピング濃度の制御がより困難になり、もう一方、素子がジャンクションレストランジスタであることによって、超急峻なソース・ドレイン濃度勾配工程を採用することでナノスケールの範囲で超急峻なＰＮ接合を形成する現象を減らすことに役立ち、よって、ドーピングの急変による閾値電圧ドリフトや電流漏れの増加などの問題を回避することができ、更に、短チャネル効果を抑制し、数ナノメートルのスケール範囲でも機能できるため、半導体構造の集積密度と電気的性能を更に向上させることに役立つ。ここで、更なるドーピングとは、第１ドープ領域Ｉと第２ドープ領域ＩＩＩのドープイオン種類をチャネル領域ＩＩのドープイオン種類と相違させるために行われるドーピングを指す。
いくつかの例において、半導体チャネル１０５における第２種類のイオンのドーピング濃度は、１×１０１９ａｔｏｍ／ｃｍ３～１×１０２０ａｔｏｍ／ｃｍ３であり、基板１１からビットライン１０４に指す方向Ｚにおいて、半導体チャネル１０５の高さは、１００ｎｍ～１５０ｎｍであり、第１ドープ領域Ｉ、チャネル領域ＩＩと第２ドープ領域ＩＩＩの高さはすべて、３０ｎｍ～５０ｎｍである。
本実施例において、チャネル領域ＩＩの基板１１への正投影は、第２ドープ領域ＩＩＩの基板１１への正投影より小さく、且つ第１ドープ領域Ｉの基板１１への正投影より小さく、ビットライン１０４から半導体チャネル１０５に指す方向Ｚに垂直する断面において、断面面積がより小さいチャネル領域ＩＩを形成することに役立ち、後続で形成されるワードラインのチャネル領域ＩＩに対する制御能力を向上させることに役立ち、それにより、ＧＡＡトランジスタの導通又は遮断をより容易に制御する。他の実施例において、第１ドープ領域、チャネル領域及び第２ドープ領域の基板への正投影は同じであってもよく、又は、チャネル領域と第２ドープ領域の基板への正投影は両方とも、第１ドープ領域の基板への正投影より小さい。
いくつかの例において、方向Ｚに垂直する断面において、チャネル領域ＩＩの幅Ｗとチャネル領域ＩＩの長さＬは両方とも、１０ｎｍ以下であり、これは、後続で形成されるワードラインがチャネル領域ＩＩをうまく制御することが保証される。
第１誘電体層１１３は、第４誘電体層１４３と第５誘電体層１５３とを含み得、第４誘電体層１４３は、隣接するビットライン１０４の間隔の中に位置し、且つ隣接するビットライン１０４上の隣接する第１ドープ領域Ｉの間隔の中に位置し、第５誘電体層１５３は、同じビットライン１０４上の隣接する第１ドープ領域Ｉの側壁に位置し、且つ第４誘電体層１４３の側壁に位置する。第１誘電体層１１３は、隣接する半導体チャネル１０５と隣接するビットライン１０４との間の電気絶縁を達成するために使用される。
いくつかの例において、第４誘電体層１４３の材料とは、第５誘電体層１５３の材料と同じであり、第４誘電体層１４３の材料と第５誘電体層１５３の材料は、両方とも酸化シリコンであってもよい。他の実施例において、第４誘電体層の材料と第５誘電体層の材料が、良好な絶縁効果を有する材料であれば、第４誘電体層の材料は、第５誘電体層の材料と異なってもよい。
本実施例において、絶縁層１０６の外囲の基板１１への正投影は、第２誘電体層１２３の外囲の基板１１への正投影より小さく、つまり、図２と図４を参照すると、絶縁層１０６の半導体チャネル１０５から離れた外壁は、第２誘電体層１２３の半導体チャネル１０５から離れた外壁と比べて、半導体チャネル１０５により近い。更に、絶縁層１０６の半導体チャネル１０５から離れた外壁は、第１誘電体層１１３の半導体チャネル１０５から離れた外壁と比べて、半導体チャネル１０５により近い。ここで、絶縁層１０６の材料は、酸化シリコンである。
他の実施例において、絶縁層と第２誘電体層は、同じ膜層構造であり得、つまり、絶縁層と第２誘電体層は、同じ工程により形成されることができる。ここで、絶縁層の材料と第２誘電体層の材料は、酸化シリコン又は窒化シリコンのうちの少なくとも１つを含む。
第１間隔、第２間隔と第３間隔は、互いに連通される。
いくつかの例において、図２ないし図４を参照すると、第１間隔と第２間隔の基板１１への正投影は重なり、第３誘電体層１３３を第１間隔、第２間隔と第３間隔に満タンに充填し、且つ第３誘電体層１３３の基板１１から離れた上面は、第２ドープ領域ＩＩＩの基板１１から離れた上面より高い。
他のいくつかの例において、図５を参照すると、第２間隔に位置する第３誘電体層１３３の中に隙間１０９があり、つまり、隣接するワードライン１０７間に、第３誘電体層１３３以外に、隙間１０９も有し、隣接するワードライン１０７の間に生じる容量を低減して、半導体構造の電気的特性を向上させることに役立つ。他の例において、隙間は、第２間隔に位置する第３誘電体層だけではなく、第１間隔の中に位置する第３誘電体層にも存在し、又は第３間隔に位置する第３誘電体層に存在し得る。
半導体構造は更に、第２ドープ領域ＩＩＩの基板１１から離れた上面に位置する金属接触層１０８を備えることができ、金属半導体化合物１１４と金属接触層１０８内に、同じ金属元素を有する。ここで、金属元素は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル又は白金のうちの少なくとも１つを含む。
金属接触層１０８に金属元素が含まれるため、後続で金属接触層１０８上に容量構造の下部電極を形成する時に、金属接触層１０８と下部電極によってオーミック接触を構成し、下部電極が半導体材料と直接接触することによってショットキー障壁接触を形成することを回避し、オーミック接触は、第２ドープ領域ＩＩＩと下部電極との間の接触抵抗を低減することに役立ち、それにより、半導体構造の動作中のエネルギー消費量を低減させ、ＲＣ遅延効果を改善させ、半導体構造の電気的性能を向上させる。更に、製作工程において、金属接触層１０８と金属半導体化合物１１４には同じ金属元素が含まれるため、１つの工程ステップで、金属接触層１０８を形成し、ビットライン１０４に金属半導体化合物１１４を形成することに役立つ。
本開示のいくつかの実施例において、金属接触層１０８の基板１１への正投影は、第２ドープ領域ＩＩＩの基板１１への正投影を覆うことは、金属接触層１０８と下部電極との間の接触面積を増加することに役立ち、それにより、金属接触層１０８と下部電極との間の接触抵抗を低減して、半導体構造の電気的性能を向上させる。
半導体構造は更に、第２ドープ領域ＩＩＩと金属接触層１０８との間に位置する過渡層１１８を備え、過渡層１１８は、第２ドープ領域ＩＩＩの上面の一部に位置し、金属接触層１０８は過渡層１１８のその他の表面を包み、過渡層１１８と第２ドープ領域ＩＩＩに同じ種類のドープイオンがドーピングされ、且つ過渡層１１８におけるドープイオンのドーピング濃度は、第２ドープ領域ＩＩＩにおけるドーピング濃度より大きく、すると、過渡層１１８の抵抗は、第２ドープ領域ＩＩＩの抵抗より小さく、第２ドープ領域ＩＩＩと下部電極との間の伝送抵抗を更に低減することに役立つ。
他の実施例において、半導体構造は、過渡層を含まず、第２ドープ領域の上面は金属接触層のみを有してもよい。
半導体構造は更に、金属接触層１０８と第３誘電体層１３３によって共同に構成された表面に位置する容量構造（未図示）を備えることができる。
上記に記載されたように、基板１１に垂直なＧＡＡトランジスタが配置され、且つビットライン１０４は、基板１１とＧＡＡトランジスタとの間に位置するため、３Ｄ積層された半導体構造を構成することができ、半導体構造の集積密度を向上させることに役立つ。しかも、ビットライン１０４の材料は、金属半導体化合物１１４を含み、ビットライン１０４の抵抗を低下させ、ビットライン１０４と第１ドープ領域Ｉとの接触抵抗を低下させ、更に、半導体構造の電気的性能を向上させることに役立つ。更に、半導体チャネル１０５によって構成された素子がジャンクションレストランジスタであることによって、超急峻なソース・ドレイン濃度勾配工程を採用することを回避することに役立ち、よって、ドーピングの急変による閾値電圧のドリフトや漏れ電流の増加などの問題を回避することができ、更に、短チャネル効果を抑制することに役立ち、それにより、半導体構造の集積密度と電気的性能を更に向上させる。
それに対応して、本開示のまた別の実施例は更に、上記の半導体構造を形成するために使用される、半導体構造の製作方法を提供する。
図１ないし図３５は、本開示のまた別の実施例による半導体構造の製作方法における各ステップに対応する断面構造の概略図であり、以下では、図面を参照して本実施例による半導体構造の製作方法について詳細に説明し、上述した実施例と同じ又は対応する部分については、以下では繰り返して詳細に説明しない。
図６ないし図９を参照すると、基板１１を提供し、基板１１上に初期ビットライン１２４を形成し、初期ビットライン１２４の基板１１から離れた表面に半導体チャネル１０５を形成し、基板１１から初期ビットライン１２４に指す方向に沿って、半導体チャネル１０５は、順次に配置された第１ドープ領域Ｉ、チャネル領域ＩＩ及び第２ドープ領域ＩＩＩを含む。
基板１１を提供し、基板１１上に初期ビットライン１２４と半導体チャネル１０５を形成することは、以下のステップを含む。
図６を参照すると、ベース１１０を提供し、ベース１１０の材料の種類は、元素半導体材料又は結晶無機化合物半導体材料であってもよい。元素半導体材料は、シリコン又はゲルマニウムであってもよく、結晶無機化合物半導体材料は、炭化ケイ素、シリコンゲルマニウム、砒化ガリウム又はインジウムガリウムなどであってもよい。
ベース１１０は、基板１１と、基板１１上に配置された初期半導体層１０と、を備え、基板１１に第１種類のイオンがドーピングされる。
初期半導体層１０に対してドーピング処理及び焼鈍処理を行い、後続で初期半導体層１０をエッチングして初期ビットライン１２４と半導体チャネル１０５を形成するために、初期半導体層１０に第２種類のイオンがドーピングされ、且つ第２種類のイオンは、第１種類のイオンと異なり、第１種類のイオンと第２種類のイオンは両方とも、Ｎ型イオン又はＰ型イオンのうちの１つである。
ここで、ドーピング処理は、高温拡散又はイオン注入の方法を採用することができ、イオン注入の方式により初期半導体層１０に対してドーピング処理を行った後、焼鈍処理の焼鈍温度は、８００℃～１０００℃である。
本実施例において、初期半導体層１０における第２種類のイオンのドーピング濃度は、１×１０１９ａｔｏｍ／ｃｍ３～１×１０２０ａｔｏｍ／ｃｍ３であり、初期半導体層１０から基板１１に指す方向に、初期半導体層１０における第２種類のイオンのドーピング深さは、１５０ｎｍ～２５０ｎｍである。更に、第１種類のイオンは、Ｐ型イオンであり、第２種類のイオンは、Ｎ型イオンである。他の実施例において、第１種類のイオンは、Ｎ型イオンであってもよく、第２種類のイオンは、Ｐ型イオンであってもよい。
初期半導体層１０の基板１１から離れた側に、バッファ層１２０とバリア層１３０が順次積層される。いくつかの例において、堆積工程によりバッファ層１２０とバリア層１３０を形成することができ、バッファ層１２０の材料は、酸化シリコンであり、バリア層１３０の材料は、窒化シリコンである。
本開示のいくつかの実施例において、化学気相堆積工程により窒化シリコンを堆積してバリア層１３０を形成することができ、窒化シリコン膜層の酸化速度が非常に遅いため、窒化シリコン膜層の下に位置するベース１００を保護し、ベース１００が酸化されることを防止することができる。
いくつかの例において、ベース１１０はシリコンベースであり、窒化シリコンの格子定数と熱膨張係数、及びシリコンベースの格子定数と熱膨張係数のミスマッチ率が大きいため、シリコンベース上に窒化シリコンを直接に形成すると、窒化シリコンとシリコンとの界面の欠陥密度が大きくなり、キャリアトラップや再結合中心となりやすく、シリコンのキャリアモビリティに影響を及ぼし、それにより、半導体構造の性能と動作寿命に影響を及ぼす。そして、窒化シリコン膜の応力が大きく、シリコンベース上に直接に堆積すると、クラックが発生しやすい。したがって、シリコンベース上に窒化シリコンを堆積する前に、まずバッファ層１２０として酸化シリコンを形成し、それによって半導体構造の性能と動作寿命を向上させることに役立つ。
続けて図６を参照すると、バリア層１３０に第１マスク層１０２を形成し、第１マスク層１０２は互いに離間した複数の第１開口部ｂを有し、第１開口部ｂの延在方向Ｘに、第１開口部ｂの長さは、後続で形成されるビットラインの長さと一致する。
図７を参照すると、第１マスク層１０２をマスクとしてバリア層１３０、バッファ層１２０及び初期半導体層１０をエッチングし、複数の第１トレンチａを形成し、第１マスク層１０２を除去する。
本実施例において、基板１１の表面に垂直する方向Ｚに沿って、第１トレンチａの深さは、２５０～３００ｎｍである。第１トレンチａの深さが初期半導体層１０における第２種類のイオンのドーピング深さより大きいため、第２種類のイオンがドーピングされた初期半導体層１０がいずれもエッチングされるようにすることに役立ち、後続で第２種類のイオンのドーピング濃度が高い半導体チャネルとビットラインを形成しやすくする。
図８を参照すると、第１トレンチａ内に第４誘電体層１４３を形成する。
本実施例において、以下の工程ステップを採用して第４誘電体層１４３を形成することができ、即ち、堆積工程を行うことによって、バリア層１３０の上面を覆いながら第１トレンチａに満タンに充填する第４誘電体膜を形成し、バリア層１３０の上面を露出するまで、第４誘電体膜に対して化学機械平坦化処理を行い、残余の第４誘電体膜を第４誘電体層１４３とする。ここで、第４誘電体膜の材料は、酸化シリコンを含む。
本開示のいくつかの実施例において、第４誘電体層１４３と残余のベース１１０によって構成された上面に、第２マスク層１１２を形成し、第２マスク層１１２は、互いに離間した複数の第２開口部ｃを有し、第２開口部ｃの延在方向Ｙに沿って、第２開口部ｃの長さは、後続で形成されるワードラインの長さと一致する。
本実施例において、図６と図８とを組み合わせて参照すると、第１開口部ｂの延在方向Ｘは、第２開口部ｃの延在方向Ｙに垂直し、最終的に形成される半導体チャネル１０５は４Ｆ２配列になり、半導体構造の集積密度を更に向上させることに役立つ。他の実施例において、第１開口部の延在方向は、第２開口部の延在方向と交差し、両者の間の夾角は、９０°でなくてもよい。
本開示のいくつかの実施例において、第１開口部ｂの方向Ｙに沿った開口幅と、第２開口部ｃの方向Ｘに沿った開口幅の比は、２～１であり、それによって、後続でチャネル領域ＩＩの側壁を取り囲む第１誘電体層を露出する通孔を形成することができることを保証し、それにより、後続でワードラインを製造するための第１隙間を形成することに役立つ。いくつかの例において、第１開口部ｂの方向Ｙに沿った開口幅は、第２開口部ｃの方向Ｘに沿った開口幅と等しく、隣接する第１開口部ｂの間隔は、隣接する第２開口部ｃの間隔と等しく、一方では、後続で形成される複数の半導体チャネルが揃えて配置され、半導体構造の集積密度を更に向上させ、他方では、同じマスクを採用して第１マスク層１０２と第２マスク層１１２を形成し、半導体構造の製造コストを低減することに役立つ。
本実施例において、第１マスク層１０２の形成方法と第２マスク層１１２の形成方法は、いずれも、自己整合四重パターニング（ＳＡＱＰ：Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）又は自己整合ダブルパターニング（ＳＡＤＰ：Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）を含む。
図９を参照すると、第２マスク層１１２をマスクとして初期半導体層１０（図６を参照）と第４誘電体層１４３をエッチングして、複数の第２トレンチｄ、初期ビットライン１２４と半導体チャネル１０５を形成し、基板１１の表面に垂直する方向Ｚにおいて、第２トレンチｄの深さは、第１トレンチａの深さより小さく、初期ビットライン１２４を形成しながら、初期ビットライン１２４の基板１１から離れた側に互いに離間した複数の半導体チャネル１０５を形成することに役立ち、且つ初期ビットライン１２４は、半導体チャネル１０５の第１ドープ領域Ｉと接触しており、第２マスク層１１２を除去する。
いくつかの例において、第２トレンチｄの深さは、１００ｎｍ～１５０ｎｍであり、初期半導体層１０における第２種類のイオンのドーピング深さが１５０ｎｍ～２５０ｎｍであるため、第２種類のイオンがドーピングされたほとんど又はすべての初期半導体層１０を、２回のエッチングにより半導体チャネル１０５に変化させることに役立つ。
更に、ベース１１０の材料は、シリコンであり、第４誘電体層１４３の材料は、酸化シリコンであり、第２マスク層１１２をマスクとして初期半導体層１０と第４誘電体層１４３をエッチングするステップにおいて、エッチング工程による酸化シリコンのエッチング速度は、シリコンのエッチング速度より大きいため、初期ビットライン１２４の側壁の一部は露出される。
隣接する初期ビットライン１２４と、隣接する半導体チャネル１０５との間の電気絶縁を実現するために、第２マスク層１１２をマスクとして初期半導体層１０と第４誘電体層１４３をエッチングした後、残余の第４誘電体層１４３は、隣接する初期ビットライン１２４の間隔の中に位置し、及び隣接する半導体チャネル１０５の間隔の中に位置する。
第１ドープ領域Ｉ、チャネル領域ＩＩと第２ドープ領域ＩＩＩにおけるドープイオンの種類が同じであり、例えば、ドープイオンがすべてＮ型イオンであり、第１ドープ領域Ｉ、チャネル領域ＩＩと第２ドープ領域ＩＩＩにおけるドープイオンのドーピング濃度は同じであり、つまり、半導体チャネル１０５によって構成された素子は、ジャンクションレストランジスタである。第１ドープ領域Ｉ、チャネル領域ＩＩと第２ドープ領域ＩＩＩにおけるドープイオンは、同じであってもよい。このようにして、第１ドープ領域Ｉと第２ドープ領域ＩＩＩに対して更なるドーピングを行う必要がなくなり、それにより、第１ドープ領域Ｉと第２ドープ領域ＩＩＩに対するドーピング工程が制御困難であるという問題を回避することができ、特に、トランジスタのサイズが更に縮小されるにつれて、第１ドープ領域Ｉと第２ドープ領域ＩＩＩに対して更なるドーピングを行う場合、ドーピング濃度の制御がより困難になる。一方、素子がジャンクションレストランジスタであることによって、超急峻なソース・ドレイン濃度勾配工程を採用することでナノスケールの範囲で超急峻なＰＮ接合を製作する現象を減らすことに役立ち、よって、ドーピングの急変による閾値電圧ドリフトや漏れ電流の増加などの問題を回避することができ、更に、短チャネル効果を抑制し、数ナノメートルのスケール範囲でも機能できるため、半導体構造の集積密度と電気的性能を更に向上させることに役立つ。ここで、更なるドーピングとは、第１ドープ領域Ｉと第２ドープ領域ＩＩＩのドープイオン種類をチャネル領域ＩＩのドープイオン種類と相違させるために行われるドーピングを指す。
本開示のいくつかの実施例において、半導体チャネル１０５に初期ビットライン１２４の基板１１から離れた上面に垂直するＧＡＡトランジスタを形成し、３Ｄ積層された半導体構造を構成することができ、ＧＡＡトランジスタの電気的性能に悪影響を与えることなく、ＧＡＡトランジスタを小型に設計して、半導体構造の集積密度を向上させることに役立つ。
本実施例において、第１マスク層１０２と第２マスク層１１２を利用し、２回のエッチング工程により初期ビットライン１２４と半導体チャネル１０５を同時に形成し、一方では、第１開口部ｂと第２開口部ｃのサイズを調整することによって、半導体チャネル１０５のサイズを調整し、サイズ精度がより高い半導体チャネル１０５を形成し、他方では、初期ビットライン１２４と半導体チャネル１０５は両方とも初期半導体層１０をエッチングすることにより形成され、つまり、初期ビットライン１２４と半導体チャネル１０５は、同じ膜層構造を利用して形成され、それによって初期ビットライン１２４と半導体チャネル１０５が一体構造になり、それにより、初期ビットライン１２４と半導体チャネル１０５との間の界面準位の欠陥を改善し、半導体構造の性能を向上させる。更に、第１マスク層１０２をマスクとして初期半導体層１０をエッチングした後、第１トレンチａに第４誘電体層１４３をさらに形成し、それによって、後続でチャネル領域ＩＩの側壁と第１分離層との間に隙間を形成するための事前準備を行い、それにより、後続でワードラインを製造する第１隙間を形成することに役立つ。
図１０ないし図３５を参照すると、第１ドープ領域Ｉの側壁表面を覆う第１誘電体層１１３を形成し、同じ初期ビットライン１２４上の、隣接する第１ドープ領域Ｉの側壁の第１誘電体層１１３の間に第１間隔が設けられ、チャネル領域ＩＩの側壁表面を覆う絶縁層１０６を形成し、絶縁層１０６のチャネル領域ＩＩから離れた側壁表面を覆うワードライン１０７を形成し、隣接するワードライン１０７の間に第２間隔が設けられ、第２ドープ領域ＩＩＩの側壁表面を覆う第２誘電体層１２３を形成し、隣接する第２ドープ領域ＩＩＩの側壁に位置する第２誘電体層１２３の間に第３間隔が設けられ、第１間隔、第２間隔及び第３間隔は連通され、初期ビットライン１２４の一部を露出し、露出された初期ビットライン１２４に対して金属化処理を行うことにより、ビットライン１０４を形成し、ビットライン１０４の材料は、金属半導体化合物１１４を含む。
ここで、図１２は、図１１に示す構造の第１断面方向ＡＡ１に沿った例示的な断面図であり、図１３は、図１１に示す構造の第２断面方向ＢＢ１に沿った例示的な断面図である。後続では、記載の便利上、第１断面方向ＡＡ１に沿った例示的な断面図及び第２断面方向ＢＢ１に沿った例示的な断面図のうちの一方又は両方を設定し、１つの図面のみを参照するとき、図面は、第１断面方向ＡＡ１に沿った例示的な断面図であり、２つの図面を同時に参照するとき、図面は、まず第１断面方向ＡＡ１に沿った例示的な断面図であり、その次に第２断面方向ＢＢ１に沿った例示的な断面図である。
いくつかの例において、図１０ないし図２７を参照すると、第１誘電体層１１３、絶縁層１０６、ワードライン１０７及び第２誘電体層１２３を形成することは、以下のステップを含む。
図１０ないし図１１を参照すると、初期第１誘電体層１１３ａを形成し、初期第１誘電体層１１３ａは、半導体チャネル１０５の側壁を取り囲み、且つ同じ初期ビットライン１２４上の、隣接する半導体チャネル１０５の側壁に位置する初期第１誘電体層１１３ａの間に第４間隔ｅが設けられる。
図１０を参照すると、第５誘電体膜１０３を形成し、第５誘電体膜１０３は、第２トレンチｄ（参考図９）の側壁と底部を外形のままで保持して覆い、バリア層１３０と第４誘電体層１４３の上面に位置する。
図１０と図１１を組み合わせて参照すると、バリア層１３０を露出するまで、第５誘電体膜１０３に対してマスクなしのドライエッチング工程を行い、同じエッチング時間で、エッチング工程によってエッチングされる第５誘電体膜１０３の異なる領域の厚さは同じであり、第５誘電体層１５３を形成する。
図１１ないし図１３を組み合わせて参照すると、第４誘電体層１４３は、第２トレンチｄ（図９を参照）の側壁に位置し、第４誘電体層１４３は、隣接する半導体チャネル１０５の間隔の中に位置し、第４誘電体層１４３と第５誘電体層１５３によって初期第１誘電体層１１３ａを構成し、第２トレンチｄの側壁に位置する第５誘電体層１５３の間に第４間隔ｅが設けられる。
ここで、後続でエッチング工程により、チャネル領域ＩＩの側壁に対応する第４誘電体層１４３と第５誘電体層１５３を同時に除去することを容易にするために、第４誘電体層１４３の材料は、第５誘電体層１５３の材料と同じであり、それにより、チャネル領域ＩＩの側壁と後続で形成される第１分離層との間に隙間を形成し、それにより、後続でワードラインを製造する隙間を形成することに役立つ。第４誘電体層１４３の材料と第５誘電体層１５３の材料は、両方とも酸化シリコンである。
他の実施例において、第４誘電体層の材料と第５誘電体層の材料が、良好な絶縁効果を有する材料であれば、第４誘電体層の材料は、第５誘電体層の材料と異なってもよく、チャネル領域の側壁に対応する第４誘電体層と第５誘電体層を別々に除去することができる。
図１４を参照すると、第１分離層１６３を形成し、第１分離層１６３が第４間隔ｅに満タンに充填され、第１分離層１６３の材料は、初期第１誘電体層１１３ａの材料と異なる。
以下の工程ステップを採用して第１分離層１６３を形成することができ、即ち、堆積工程を行うことによって、バリア層１３０の上面を覆いながら第４間隔ｅに満タンに充填する第１隔離膜を形成し、第２ドープ領域ＩＩＩの上面を露出するまで、第１隔離膜、バリア層１３０、バッファ層１２０及び初期第１誘電体層１１３ａに対して化学機械平坦化処理を行い、残余の第１隔離膜を第１分離層１６３とする。ここで、第１隔離膜の材料は、窒化シリコンを含む。
図１５を参照すると、第２ドープ領域ＩＩＩの側壁を露出するまで、初期第１誘電体層１１３ａの一部をエッチングする。
図１６ないし図１９を参照すると、ここで、図１７は、図１６の例示的な上面図であり、図１８は、第３断面方向ＣＣ１に沿った例示的な断面図であり、図１９は、第２断面方向ＢＢ１に沿った例示的な断面図である。
第２分離層１７３を形成し、第２分離層１７３は、第２ドープ領域ＩＩＩの側壁を取り囲んで第１分離層１６３の側壁に位置し、第２ドープ領域ＩＩＩの側壁に位置する第２分離層１７３と第１分離層１６３の側壁に位置する第２分離層１７３とによって通孔ｆを形成し、通孔ｆの底部で初期第１誘電体層１１３ａが露出され、第２分離層１７３の材料は、初期第１誘電体層１１３ａの材料と異なる。
本開示のいくつかの実施例において、図１８と図１９を参照すると、第２分離層１７３は、第２ドープ領域ＩＩＩの側壁を取り囲みながら、第５誘電体層１５３の上面と第４誘電体層１４３の一部上面を覆い、通孔ｆで露出されるのは第４誘電体層１４３の上面の一部である。
本実施例において、以下の工程ステップを採用して第２分離層１７３を形成することができ、即ち、堆積工程を行うことによって、半導体チャネル１０５、初期第１誘電体層１１３ａ及び第１分離層１６３によって構成された表面を外形のままで保持して覆う第２隔離膜を形成し、第２ドープ領域ＩＩＩの上面を露出するまで、第２隔離膜に対してマスクなしのドライエッチング工程を行い、同じエッチング時間で、エッチング工程によってエッチングされる第２隔離膜の異なる領域の厚さは同じであり、第１分離層１６３を露出する第２分離層１７３を形成する。ここで、第２分離層１７３の材料は、窒化シリコンを含む。
更に、前述した第１マスク層１０２と第２マスク層１１２において、第１開口部ｂの方向Ｙに沿った開口幅と、第２開口部ｃの方向Ｘに沿った開口幅との比は、２～１であり、それによって、第２分離層１７３を形成するとき、第２分離層１７３が、同じ初期ビットライン１２４上の隣接する半導体チャネル１０５の間の間隔に充填されると同時に、隣接する初期ビットライン１２４上の隣接する半導体チャネル１０５の間の隙間に満タンに充填されないことを保証することに役に立ち、それにより、第４誘電体層１４３の一部上面を露出する通孔ｆを形成することを保証し、後続で通孔ｆを利用して初期第１誘電体層１１３ａの一部を除去することを容易にする。
図２０ないし図２２を参照すると、通孔ｆから露出された、チャネル領域ＩＩの側壁に位置する初期第１誘電体層１１３ａを除去し、残余の前記初期第１誘電体層１１３ａを第１誘電体層１１３とする。
通孔ｆから第１誘電体層１１３の一部上面が露出され、第１誘電体層１１３の材料は、第２誘電体層１２３と第３誘電体層１３３の材料と異なるため、通孔ｆにエッチング溶液を注入し、ウェットエッチング工程によって、チャネル領域ＩＩの側壁に位置する第１誘電体層１１３を除去し、第１ドープ領域Ｉの側壁に位置する第１誘電体層１１３を保留する。
更に、第１分離層１６３と第２分離層１７３によって支持骨組を構成し、支持骨組は、第２ドープ領域ＩＩＩと接触するように接続し、支持骨組の一部は、第１誘電体層１１３に嵌め込まれる。ウェットエッチング工程を行うステップにおいて、一方では、支持骨組は、半導体チャネル１０５を支持し固定する役割を果たし、エッチング溶液が流れる時に半導体チャネル１０５への押圧力が生じ、半導体チャネル１０５が押されて傾いたりずれたりすることを防止して、半導体構造の安定性を向上させ、他方では、支持骨組が第２ドープ領域ＩＩＩの側壁を包み、エッチング溶液による第２ドープ領域ＩＩＩに対する損傷を回避することに役立つ。
チャネル領域ＩＩの側壁に位置する初期第１誘電体層１１３ａを除去した後、チャネル領域ＩＩと第１分離層１６３との間に第２隙間ｇが形成され、通孔ｆと第２隙間ｇによって洞穴構造ｈを形成する。
図２３と図２４を参照すると、露出されたチャネル領域ＩＩの側壁に対して熱酸化処理を行うことによって絶縁層１０６を形成し、絶縁層１０６は、残余のチャネル領域ＩＩの側壁表面を覆い、絶縁層１０６と第１分離層１６３との間に第５間隔ｉが設けられる。
本開示のいくつかの実施例において、図２４を参照すると、第５間隔ｉは更に、隣接する初期ビットライン１２４の隣接する半導体チャネル１０５の側壁の絶縁層１０６の間に位置する。
熱酸化処理中に、第２ドープ領域ＩＩＩの上面も外に露出されるため、第２ドープ領域ＩＩＩの、上面に近い一部領域とチャネル領域ＩＩの一部領域はいずれも絶縁層１０６に変わり、それによって、チャネル領域ＩＩの基板１１への正投影を、第２ドープ領域ＩＩＩの基板１１への正投影より小さくさせ、且つ第１ドープ領域Ｉの基板１１への正投影より小さくさせることができる。これは、エッチング工程を採用しない前提で、初期ビットライン１２４の半導体チャネル１０５に指す方向Ｚに垂直する断面において、断面面積がより小さいチャネル領域ＩＩを形成することに役立ち、後続で形成されるワードラインのチャネル領域ＩＩに対する制御能力を向上させることに役立ち、それにより、ＧＡＡトランジスタの導通又は遮断をより容易に制御する。ここで、絶縁層１０６の材料は、酸化シリコンである。他の実施例において、堆積工程を採用してチャネル領域の側壁表面を覆う絶縁層を形成してもよい。
本実施例において、後続の工程ステップで残余の第２ドープ領域ＩＩＩの上面に位置する絶縁層１０６を除去する。他の実施例において、熱酸化処理の後、残余の第２ドープ領域の上面に位置する絶縁層を除去し、残余のチャネル領域の側壁表面を覆う絶縁層のみを保留することができる。
続けて図２３と図２４を参照すると、絶縁層１０６の外囲の基板１１への正投影は、第２分離層１７３の外囲の基板１１への正投影より小さく、つまり、絶縁層１０６の半導体チャネル１０５から離れた外壁は、第２分離層１７３の半導体チャネル１０５から離れた外壁と比べて、半導体チャネル１０５により近く、それにより、絶縁層１０６と第１分離層１６３との間に第５間隔ｉがあることを保証し、それによって、後続でワードラインがチャネル領域ＩＩの側壁に位置する絶縁層１０６を取り囲むことができる。更に、絶縁層１０６の半導体チャネル１０５から離れた外壁は、第１誘電体層１１３（図２０を参照）の半導体チャネル１０５から離れた外壁と比べて、半導体チャネル１０５により近くてもよい。
図２５ないし図２７を参照すると、初期ワードラインを形成し、初期ワードラインが第５間隔ｉと通孔ｆに満タンに充填され、初期ワードラインは更に、隣接する初期ビットライン１２４上のチャネル領域ＩＩの側壁の絶縁層１０６間に位置し、通孔ｆに位置する初期ワードラインを除去し、残余の初期ワードラインをワードライン１０７とする。ここで、堆積工程によって、初期ワードラインを形成することができ、初期ワードラインの材料は、ポリシリコン、窒化チタン、窒化タンタル、銅又はタングステンのうちの少なくとも１つを含む。
初期ワードラインは、洞穴構造ｈ（図２０を参照）に自己整合的に充填され、それによって、通孔ｆに位置する初期ワードラインを除去した後、エッチング工程によってワードライン１０７のサイズを設計する必要なく、正確なサイズのワードライン１０７を自己整合的に形成することに役立ち、ワードライン１０７の形成ステップを簡略化することに役立ち、第５間隔ｉのサイズを調整することにより、小型のワードライン１０７を得ることができる。
図２８を参照すると、ワードライン１０７を形成した後、更に第３分離層１８３を形成し、第３分離層１８３が通孔ｆ（図２６を参照）に充填される。
本実施例において、以下の工程ステップを採用して第３分離層１８３を形成することができ、即ち、堆積工程を行うことによって、第２ドープ領域ＩＩＩの上面に位置する絶縁層１０６の上面を覆いながら、通孔ｆに満タンに充填する第３隔離膜を形成し、絶縁層１０６の上面を露出するまで、第３隔離膜に対して化学機械平坦化処理を行い、残余の第３隔離膜を第３分離層１８３とする。ここで、第３隔離膜は、第１分離層と第２分離層の材料と同じであり、いずれも窒化シリコンを含む。他の実施例において、第２ドープ領域の上面を露出するまで、第３隔離膜に対して化学機械平坦化処理を行うこともでき、つまり、第２ドープ領域の上面に位置する絶縁層を同期的に除去し、残余の第３隔離膜を第３分離層とする。
続けて図２８を参照すると、第２ドープ領域ＩＩＩの上面に位置する絶縁層１０６を除去し、エピタキシャル成長工程を採用して、第２ドープ領域ＩＩＩの上面に初期過渡層１２８を形成し、初期過渡層１２８の基板１１への正投影は、第２ドープ領域ＩＩＩの基板１１への正投影を覆う。
更に、エピタキシャル成長の工程ステップにおいて、初期過渡層１２８に第２ドープ領域ＩＩＩと同じ種類のドープイオンがさらにドーピングされ、初期過渡層１２８におけるドープイオンのドーピング濃度が、第２ドープ領域ＩＩＩにおけるドーピング濃度より大きく、初期過渡層１２８の抵抗は、第２ドープ領域ＩＩＩの抵抗より小さい。
エピタキシャル成長工程を採用することは、第２ドープ領域ＩＩＩと初期過渡層１２８との間の連続性を改善し、異なる結晶格子特性又は結晶格子ズレによる接触欠陥を低減し、接触欠陥による接触抵抗を低減し、キャリアの伝送能力や移動速度を改善し、更に、第２ドープ領域ＩＩＩと初期過渡層１２８との間の導電性能を向上させ、半導体構造の実行中に生じる熱を低減することに役立つ。さらに、エピタキシャル成長工程を採用することは、初期過渡層１２８の基板１１への正投影を増加させることに役立ち、初期過渡層１２８の基板１１への正投影面積が、第２ドープ領域ＩＩＩの基板１１への正投影面積より大きくすることに有利であり、後続でマスクとして使用することができ、第２ドープ領域ＩＩＩの側壁を取り囲む第２誘電体層が、第２ドープ領域ＩＩＩを露出するまでエッチングされることを回避して、後続で形成される第２誘電体層の第２ドープ領域ＩＩＩに対する良好な保護効果を保証することに役立つ。
図２８と図２９を組み合わせて参照すると、初期過渡層１２８をマスクとして、第１分離層１６３、第２分離層１７３及び第３分離層１８３をエッチングして、第２ドープ領域ＩＩＩの側壁を露出し、残余の第１分離層１６３の上面は、ワードライン１０７の上面より高くない。ここで、初期過渡層１２８の基板１１への正投影は、第２ドープ領域ＩＩＩの基板１１への正投影を覆い、それによって、当該ステップで半導体チャネル１０５がエッチングによって損傷されるのを防ぐことに役立つ。
図３０を参照すると、初期過渡層１２８の表面、第２ドープ領域ＩＩＩの側壁、ワードライン１０７の上面及び第１分離層１６３（図２９を参照）の上面を外形のままで保持して覆う第２誘電体膜を形成し、初期過渡層１２８の表面を露出するまで、第２誘電体膜に対して化学機械平坦化処理を行い、初期過渡層１２８をマスクとして残余の第２誘電体層１２３をエッチングし、初期過渡層１２８の基板１１への正投影面積が、第２ドープ領域ＩＩＩの基板１１への正投影面積より大きいため、初期過渡層１２８の表面、第１分離層１６３の上面及びワードライン１０７の一部上面に位置する第２誘電体膜を除去する同時に、初期過渡層１２８の基板１１への正投影に正対する第２誘電体膜がエッチングされることを防ぎ、それにより、第２ドープ領域ＩＩＩの側壁を取り囲む第２誘電体層１２３を形成して、第２誘電体層１２３の第２ドープ領域ＩＩＩに対する良好な保護効果を保証する。ここで、堆積工程を採用して第２誘電体膜を形成することができる。
本開示のいくつかの実施例において、図３０を参照すると、残余の第１分離層１６３を除去して、初期ビットライン１２４の上面を露出する。
他の実施例において、初期過渡層をマスクとして、第１分離層、第２分離層及び第３分離層をエッチングして、初期ビットライン、第２ドープ領域の側壁を露出し、そして、露出された第２ドープ領域の側壁に対して熱酸化処理を行い、第２誘電体層を形成する。
図１ないし図４を参照すると、露出された初期ビットライン１２４と初期過渡層１２８に対して金属化処理を行うことによって、ビットライン１０４を形成し、ビットライン１０４の材料は、金属半導体化合物１１４を含む。
初期過渡層１２８の表面と初期ビットライン１２４の上面に金属層を形成し、金属層は、後続のビットラインの形成に金属元素を提供し、金属層は更に、第２誘電体層１２３、ワードライン１０７及び第１誘電体層１１３から露出された表面に位置する。ここで、金属層の材料は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル又は白金のうちの少なくとも１つを含む。
焼鈍処理を行うことによって、初期過渡層１２８の厚さの一部を金属接触層１０８に転化し、初期ビットライン１２４（図３０を参照）の厚さの一部をビットライン１０４に転化する。
ビットライン１０４を形成した後、残余の金属層を除去する。
いくつかの実施例において、焼鈍処理中に、金属層は、初期過渡層１２８と初期ビットライン１２４と反応し、初期過渡層１２８の厚さの一部を金属接触層１０８に転化し、初期ビットライン１２４の厚さの一部をビットライン１０４に転化する。一例において、図２を参照すると、同じビットライン１０４における複数の金属半導体化合物１１４の間は、互いに間隔を置いて配置され、別の例において、図３を参照すると、同じビットライン１０４における複数の金属半導体化合物１１４の間は、互いに連通される。
他の実施例において、初期過渡層の厚さの全体を金属接触層に転化することができ、初期ビットラインの厚さの全体は、ビットラインに転化することができる。
他の実施例において、第２ドープ領域の上面に初期過渡層が形成されていない時に、まず第２ドープ領域の上面に位置する絶縁層を除去せず、後続で初期ビットラインに対して金属化処理を行い、ビットラインを形成した後、第２ドープ領域の上面に位置する絶縁層を除去する。図３０を図１ないし図４と組み合わせて参照すると、第３誘電体層１３３を形成し、第３誘電体層１３３が、隣接する第１誘電体層１１３間の第１間隔、隣接するワードライン１０７の間の第２間隔及び隣接する第２誘電体層１２３の間の第３間隔に充填され、隣接する半導体チャネル１０５と隣接するワードライン１０７との電気絶縁を実現する。いくつかの例において、図５を参照すると、第３誘電体層１３３を形成するときに、第２間隔に位置する第３誘電体層１３３の中に隙間が有り得る。
別のいくつかの例において、図１０ないし図１４を図３１ないし図３５と組み合わせて参照すると、第１誘電体層１１３、絶縁層１０６、ワードライン１０７及び第２誘電体層１２３を形成することは、以下のステップを含む。
図１０ないし図１４を参照すると、初期第１誘電体層１１３ａを形成し、初期第１誘電体層１１３ａは、半導体チャネル１０５の側壁を取り囲み、同じ初期ビットライン１２４上の、隣接する半導体チャネル１０５の側壁に位置する初期第１誘電体層１１３ａ間に第４間隔ｅが設けられ、第１分離層１６３を形成し、第１分離層１６３が第４間隔ｅに充填され、且つ第１分離層１６３の材料は、初期第１誘電体層１１３ａの材料と異なる。
初期第１誘電体層１１３ａと第１分離層１６３を形成するステップは、上記の例と同じであり、ここで繰り返して説明しない。
図３１を参照すると、第２ドープ領域ＩＩＩの側壁とチャネル領域ＩＩの側壁を露出するまで、初期第１誘電体層１１３ａ（図１４を参照）の一部をエッチングし、残余の初期第１誘電体層１１３ａを第１誘電体層１１３とする。
図３２ないし図３３を参照すると、第２ドープ領域ＩＩＩの側壁とチャネル領域ＩＩの側壁を覆う保護層１１６を形成し、保護層１１６と第１分離層１６３との間に第６間隔ｋが設けられ、チャネル領域ＩＩの側壁の保護層１１６は、絶縁層１０６であり、第２ドープ領域ＩＩＩの側壁を覆う保護層１１６は、第２誘電体層１２３である。
本開示のいくつかの実施例において、図３３を参照すると、第６間隔ｋは更に、隣接する初期ビットライン１２４の隣接する半導体チャネル１０５の側壁の保護層１１６の間に設けられる。
本実施例において、半導体チャネル１０５の材料はシリコンであり、保護層１１６の形成ステップは、露出されたチャネル領域ＩＩの側壁及び第２ドープ領域ＩＩＩの側壁と第２ドープ領域ＩＩＩの上面に対して熱酸化処理を行い、それによって、保護層１１６は、残余のチャネル領域ＩＩと残余の第２ドープ領域ＩＩＩの側壁表面を覆い、且つ残余の第２ドープ領域ＩＩＩの上面を覆う。他の実施例において、更に、堆積工程によって、チャネル領域の側壁、第２ドープ領域の側壁と上面表面を覆う保護層を形成することができる。
露出されたチャネル領域ＩＩと第２ドープ領域ＩＩＩの側壁に対して熱酸化処理を行ったため、チャネル領域ＩＩと第２ドープ領域ＩＩＩの一部領域は、保護層１１６に転化され、チャネル領域ＩＩと第２ドープ領域ＩＩＩの基板１１への正投影を、いずれも、第１ドープ領域Ｉの基板１１への正投影より小さくし、それによって、エッチング工程を採用しない前提で、初期ビットライン１２４の半導体チャネル１０５に指す方向Ｚに垂直する断面において、断面面積がより小さいチャネル領域ＩＩと第２ドープ領域ＩＩＩを形成することに役立ち、後続で形成されるワードラインのチャネル領域ＩＩに対する制御能力を向上させることに役立ち、それにより、ＧＡＡトランジスタの導通又は遮断をより容易に制御する。
本実施例において、後続の工程ステップで残余の第２ドープ領域ＩＩＩの上面に位置する保護層１１６を除去する。他の実施例において、熱酸化処理の後、直ちに残余の第２ドープ領域の上面に位置する保護層を除去し、残余のチャネル領域及び残余の第２ドープ領域の側壁表面を覆う保護層のみを保留することができる。
図３４ないし図３５を参照すると、初期ワードラインを形成し、初期ワードラインが第６間隔ｋに充填され、初期ワードラインは更に、隣接する初期ビットライン１２４上の半導体チャネル１０５の一部側壁の保護層１１６の間に位置し、初期ワードラインの一部を除去し、残余の初期ワードラインをワードライン１０７とし、ワードライン１０７は、チャネル領域ＩＩの側壁に位置する絶縁層１０６の側壁のみを取り囲む。ここで、堆積工程によって、初期ワードラインを形成することができ、初期ワードラインの材料は、ポリシリコン、窒化チタン、窒化タンタル、銅又はタングステンのうちの少なくとも１つを含む。
初期ワードラインを第６間隔ｋに自己整合的に充填することは、正確なサイズのワードライン１０７を自己整合的に形成することに役立つ。
ワードライン１０７を形成した後、第３分離層を形成し、初期過渡層を形成し、初期過渡層と初期ビットラインに対して金属化処理を行うことによって、金属接触層とビットラインを形成し、第３誘電体層を形成するステップは、上記の例と同じであり、ここでは繰り返して説明しない。
本開示のいくつかの実施例において、金属接触層１０８と第３誘電体層１３３によって構成された表面に容量構造（未図示）を形成する。他の実施例において、金属接触層を形成しなくてもよく、第２ドープ領域の上面に位置する絶縁層を除去した後、直接に第２ドープ領域と第３誘電体層によって構成された表面に容量構造を形成する。
上記に記載されたように、第１誘電体層１１３と第２誘電体層１２３を形成し、第２誘電体層１２３をマスクとして第１誘電体層１１３をエッチングすることにより、特定形状のボイド構造を形成し、エッチング工程によってワードライン１０７のサイズを設計する必要なく、堆積工程を採用して、ボイド構造に正確なサイズのワードライン１０７を自己整合的に形成し、それによって、ワードライン１０７の形成ステップを簡略化することに役立ち、ボイド構造のサイズを調整することにより、小型のワードライン１０７を得ることができる。更に、初期ビットライン１２４と初期過渡層１２８に対して金属化処理を行うことによって、最終的に形成されるビットライン１０４と金属接触層１０８の抵抗を低減し、金属接触層１０８と容量構造との間にオーミック接触を構成し、容量構造が半導体材料と直接に接触してショットキー障壁接触を形成することを回避することに役立ち、第２ドープ領域ＩＩＩと容量構造との間の接触抵抗を低減することに役立ち、それにより、半導体構造の動作中のエネルギー消費量を低減させ、半導体構造の電気的性能を向上させる。
本明細書の説明において、参照用語「実施例」、「例示的な実施例」、「いくつかの実施形態」、「例示的な実施形態」、「例」などの説明は、当該実施形態又は例を参照する説明の具体的な特徴、構造、材料又は特性は、本願の少なくとも１つの実施形態又は例に含まれることを意味する。
本明細書において、上記の用語の概略的な表現は、必ずしも同じ実施形態又は例を指すとは限らない。更に、説明した具体的な特徴、構造、材料又は特性は、任意の１つ又は複数の実施形態又は例において、適切な方法で組み合わせることができる。
本開示の説明において、説明すべきこととして、用語「中心」、「上」、「下」、「左」、「右」、「垂直」、「水平」、「内」、「外」などが指示するポジション又は位置関係は、図面に示されたポジション又は位置関係に基づき、単に、本開示の説明の便宜上及び簡潔のためであり、言及される装置又は要素が必ずしも特定のポジションを有し、特定のポジションで構築及び操作されると指示又は暗示することではないため、本開示の制限と見なすべきではないことを理解されたい。
本開示で使用される「第１」、「第２」などという用語は、本開示では様々な構造を説明するために使用されるが、これらの構造は、これらの用語によって限定されない。これらの用語は、構造を別の構造と区別するためにのみ使用される。
１つ又は複数の図面において、同じ素子は、類似する符号で表示する。明らかにするために、図面におけるいくつかの部分は、縮尺通りに描かれていない。更に、いくつかの周知の部分は、示されていない可能性がある。簡潔にするために、１つの図面で、複数のステップによって得られた構造を示すことができる。本開示の理解をより明確にするために、本明細書では、素子の構造、材料、サイズ、処理工程や技術などの本開示の複数の特定の詳細を説明する。しかしながら、当業者であれば理解できるように、これらの特定の詳細に従って本開示を実現しなくてもよい。
最後に説明されたいこととして、以上の各実施例は、本開示の技術的解決策を説明するためのものに過ぎず、それに対する制限ではない。前述した各実施例を参照して本開示について詳細に説明したが、当業者であれば理解できるように、依然として、前述した各実施例に記載の技術的解決策を修正するか、又はそのうちの部分又はすべての技術特徴に対して同等に置き換えることができ、これらの修正又は置き換えは、対応する技術的解決策の本質を本開示の各実施例の技術的解決策の範囲を逸脱させない。
本開示の実施例による半導体構造及びその製作方法において、基板は垂直なＧＡＡトランジスタを有し、ビットラインは、基板とＧＡＡトランジスタとの間に位置するため、３Ｄ積層された半導体構造を構成することができ、半導体構造の集積密度を向上させることに役立つ。更に、ビットラインの材料に金属半導体化合物が含まれるため、ビットラインの抵抗を低下し、半導体構造の電気的性能を向上させることに役立つ。
Claims (20)
- 半導体構造であって、基板、ビットライン、半導体チャネル、第１誘電体層、絶縁層、ワードライン、第２誘電体層、及び第３誘電体層を含み、
前記ビットラインは、前記基板の上に位置し、前記ビットラインの材料は金属半導体化合物を含み、
前記半導体チャネルは、前記ビットラインの表面に位置し、前記基板から前記ビットラインに指す方向に沿って、前記半導体チャネルは、順次に配置された第１ドープ領域、チャネル領域及び第２ドープ領域を含み、前記第１ドープ領域は前記ビットラインと接触し、
前記第１誘電体層は、前記第１ドープ領域の側壁表面を覆い、同じ前記ビットライン上の、隣接する前記第１ドープ領域の側壁の前記第１誘電体層の間に第１間隔が設けられ、
前記絶縁層は、前記チャネル領域の側壁表面を覆い、
前記ワードラインは、前記絶縁層の前記チャネル領域から離れた側壁表面を覆い、隣接する前記ワードラインの間に第２間隔が設けられ、
前記第２誘電体層は、前記第２ドープ領域の側壁表面を覆い、隣接する前記第２ドープ領域の側壁に位置する前記第２誘電体層の間に第３間隔が設けられ、
前記第３誘電体層は、前記第１間隔、前記第２間隔と前記第３間隔の中に位置する、
半導体構造。 - 前記半導体構造は更に、前記第２ドープ領域の前記基板から離れた上面に位置する金属接触層を含み、前記金属半導体化合物と前記金属接触層は同じ金属元素を有する、
請求項１に記載の半導体構造。 - 前記金属接触層の前記基板への正投影は、前記第２ドープ領域の前記基板への正投影を覆う、
請求項２に記載の半導体構造。 - 前記半導体構造は更に、前記第２ドープ領域と前記金属接触層との間に位置する過渡層を含み、前記金属接触層は前記過渡層を包み、前記過渡層と前記第２ドープ領域に、同じ種類のドープイオンがドーピングされ、且つ前記過渡層における前記ドープイオンのドーピング濃度は、前記第２ドープ領域におけるドーピング濃度より大きく、前記ドープイオンは、Ｎ型イオン又はＰ型イオンのうちの１つである、
請求項２に記載の半導体構造。 - 前記基板、前記ビットライン及び前記半導体チャネルは、同じ半導体元素を有する、
請求項１に記載の半導体構造。 - 前記第１ドープ領域、前記チャネル領域と前記第２ドープ領域に、同じ種類のドープイオンがドーピングされ、且つ前記第１ドープ領域における前記ドープイオンのドーピング濃度は、前記チャネル領域と前記第２ドープ領域におけるドーピング濃度と一致し、前記ドープイオンは、Ｎ型イオン又はＰ型イオンのうちの１つである、
請求項１に記載の半導体構造。 - 前記チャネル領域の前記基板への正投影は、前記第２ドープ領域の前記基板への正投影より小さく、且つ前記第１ドープ領域の前記基板への正投影より小さい、
請求項１に記載の半導体構造。 - 前記絶縁層と前記第２誘電体層は、同じ膜層構造である、
請求項１に記載の半導体構造。 - 前記絶縁層の外囲の前記基板への正投影は、前記第２誘電体層の外囲の前記基板への正投影より小さい、
請求項１に記載の半導体構造。 - 前記第１誘電体層は、第４誘電体層と第５誘電体層とを含み、前記第４誘電体層は、隣接する前記ビットラインの間隔の中に位置し、且つ隣接する前記ビットライン上の隣接する前記第１ドープ領域の間隔の中に位置し、前記第５誘電体層は、同じ前記ビットライン上の、隣接する前記第１ドープ領域の側壁に位置し、且つ前記第４誘電体層の側壁に位置する、
請求項１に記載の半導体構造。 - 前記第２間隔に位置する前記第３誘電体層に隙間がある、
請求項１に記載の半導体構造。 - 半導体構造の製作方法であって、
基板を提供するステップと、
前記基板上に初期ビットラインを形成し、前記初期ビットラインの前記基板から離れた表面に半導体チャネルを形成するステップであって、前記基板から前記初期ビットラインに指す方向に沿って、前記半導体チャネルは、順次に配置された第１ドープ領域、チャネル領域及び第２ドープ領域を含むステップと、
前記第１ドープ領域の側壁表面を覆う第１誘電体層を形成するステップであって、同じ前記初期ビットライン上の、隣接する前記第１ドープ領域の側壁の前記第１誘電体層の間に第１間隔が設けられるステップと、
前記チャネル領域の側壁表面を覆う絶縁層を形成するステップと、
前記絶縁層の前記チャネル領域から離れた側壁表面を覆うワードラインを形成するステップであって、隣接する前記ワードラインの間に第２間隔が設けられるステップと、
前記第２ドープ領域の側壁表面を覆う第２誘電体層を形成するステップであって、隣接する前記第２ドープ領域の側壁に位置する前記第２誘電体層の間に第３間隔が設けられ、前記第１間隔、前記第２間隔及び前記第３間隔は互いに連通され、前記初期ビットラインの一部が露出されるステップと、
露出された前記初期ビットラインに対して金属化処理を行うことにより、ビットラインを形成するステップであって、前記ビットラインの材料は、金属半導体化合物を含むステップと、を含む、半導体構造の製作方法。 - 前記ワードラインを形成した後、前記第２誘電体層を形成する前に、前記製作方法は、
エピタキシャル成長工程を採用して、前記第２ドープ領域の前記基板から離れた上面に初期過渡層を形成するステップを更に含み、前記初期過渡層と前記第２ドープ領域に同じ種類のドープイオンがドーピングされ、前記初期過渡層における前記ドープイオンのドーピング濃度は、前記第２ドープ領域におけるドーピング濃度より大きく、前記ドープイオンは、Ｎ型イオン又はＰ型イオンのうちの１つであり、前記初期過渡層の前記基板への正投影は、前記第２ドープ領域の前記基板への正投影を覆う、
請求項１２に記載の半導体構造の製作方法。 - 前記初期ビットラインに対して前記金属化処理を行うステップにおいて、前記製作方法は、前記初期過渡層に対して金属化処理を行うステップを更に含む、
請求項１３に記載の半導体構造の製作方法。 - 前記第１誘電体層を形成するステップは、
初期第１誘電体層を形成するステップであって、前記初期第１誘電体層は、前記半導体チャネルの側壁を取り囲み、同じ前記初期ビットライン上の、隣接する前記半導体チャネルの側壁に位置する前記初期第１誘電体層の間に第４間隔が設けられる、ステップと、
第１分離層を形成するステップであって、前記第１分離層が前記第４間隔に満タンに充填され、前記第１分離層の材料は、前記初期第１誘電体層の材料と異なるステップと、
前記第２ドープ領域の側壁を露出するまで、前記初期第１誘電体層の一部をエッチングするステップと、
第２分離層を形成するステップであって、前記第２分離層は、前記第２ドープ領域の側壁を取り囲んで前記第１分離層の側壁に位置し、前記第２ドープ領域の側壁に位置する前記第２分離層と前記第１分離層の側壁に位置する前記第２分離層によって通孔を形成し、前記通孔の底部で前記初期第１誘電体層が露出され、前記第２分離層の材料は、前記初期第１誘電体層の材料と異なるステップと、
前記通孔から露出された、前記チャネル領域の側壁に位置する前記初期第１誘電体層を除去するステップであって、残余の前記初期第１誘電体層を前記第１誘電体層とするステップと、を含む、
請求項１２に記載の半導体構造の製作方法。 - 前記絶縁層を形成するステップは、
露出された前記チャネル領域の側壁に対して熱酸化処理を行い、前記絶縁層を形成するステップを含み、前記絶縁層は、残余の前記チャネル領域の側壁表面を覆い、前記絶縁層と前記第１分離層との間に第５間隔が設けられる、
請求項１５に記載の半導体構造の製作方法。 - 前記ワードラインを形成するステップは、
初期ワードラインを形成するステップであって、前記初期ワードラインが前記第５間隔と前記通孔に満タンに充填され、前記初期ワードラインは更に、隣接する前記初期ビットライン上の前記チャネル領域の側壁の前記絶縁層の間に位置するステップと、
前記通孔内に位置する前記初期ワードラインを除去し、残余の前記初期ワードラインを前記ワードラインとするステップと、を含む、
請求項１６に記載の半導体構造の製作方法。 - 前記第１誘電体層を形成するステップは、
初期第１誘電体層を形成するステップであって、前記初期第１誘電体層は、前記半導体チャネルの側壁を取り囲み、同じ前記初期ビットライン上の隣接する前記半導体チャネルの側壁に位置する前記初期第１誘電体層の間に第４間隔が設けられる、ステップと、
第１分離層を形成するステップであって、前記第１分離層が前記第４間隔に満タンに充填され、前記第１分離層の材料は、前記初期第１誘電体層の材料と異なるステップと、
前記第２ドープ領域の側壁と前記チャネル領域の側壁を露出するまで、前記初期第１誘電体層の一部をエッチングし、残余の前記初期第１誘電体層を前記第１誘電体層とするステップと、を含む、
請求項１２に記載の半導体構造の製作方法。 - 前記絶縁層と前記第２誘電体層を形成するステップは、
前記第２ドープ領域の側壁と前記チャネル領域の側壁を覆う保護層を形成するステップを含み、前記保護層と前記第１分離層との間に第６間隔が設けられ、前記チャネル領域の側壁の前記保護層は、前記絶縁層であり、前記第２ドープ領域の側壁を覆う前記保護層は、前記第２誘電体層である、
請求項１８に記載の半導体構造の製作方法。 - 前記ワードラインを形成するステップは、
初期ワードラインを形成するステップであって、前記初期ワードラインが前記第６間隔に充填され、前記初期ワードラインは更に、隣接する前記初期ビットライン上の前記半導体チャネルの一部側壁の前記保護層の間に位置するステップと、
前記初期ワードラインの一部を除去し、残余の前記初期ワードラインを前記ワードラインとするステップであって、前記ワードラインは、前記チャネル領域の側壁に位置する前記絶縁層の側壁のみを取り囲むステップと、を含む、
請求項１９に記載の半導体構造の製作方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110746050.4A CN115568203A (zh) | 2021-07-01 | 2021-07-01 | 半导体结构及其制作方法 |
| CN202110746050.4 | 2021-07-01 | ||
| PCT/CN2021/121617 WO2023272990A1 (zh) | 2021-07-01 | 2021-09-29 | 半导体结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2023551332A true JP2023551332A (ja) | 2023-12-07 |
Family
ID=82115986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023532840A Pending JP2023551332A (ja) | 2021-07-01 | 2021-09-29 | 半導体構造及びその製作方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US11600726B2 (ja) |
| EP (1) | EP4135036A4 (ja) |
| JP (1) | JP2023551332A (ja) |
| KR (1) | KR20230093335A (ja) |
| CN (1) | CN115568203A (ja) |
| TW (1) | TWI806672B (ja) |
| WO (1) | WO2023272990A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116390485B (zh) * | 2023-06-06 | 2023-10-24 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Family Cites Families (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5990509A (en) | 1997-01-22 | 1999-11-23 | International Business Machines Corporation | 2F-square memory cell for gigabit memory applications |
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| KR100673012B1 (ko) | 2005-09-02 | 2007-01-24 | 삼성전자주식회사 | 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법 |
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| TWI653712B (zh) | 2017-11-07 | 2019-03-11 | 華邦電子股份有限公司 | 半導體結構及其製造方法 |
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| CN108493188B (zh) | 2018-05-09 | 2023-10-13 | 长鑫存储技术有限公司 | 集成电路存储器及其形成方法、半导体集成电路器件 |
| CN208127209U (zh) * | 2018-05-09 | 2018-11-20 | 长鑫存储技术有限公司 | 集成电路存储器及半导体集成电路器件 |
| CN208655642U (zh) * | 2018-09-05 | 2019-03-26 | 长鑫存储技术有限公司 | 半导体存储器 |
| CN110957319A (zh) | 2018-09-27 | 2020-04-03 | 长鑫存储技术有限公司 | 集成电路存储器及其形成方法、半导体集成电路器件 |
| CN111354738A (zh) | 2018-12-21 | 2020-06-30 | 芯恩（青岛）集成电路有限公司 | 一种三维有结半导体存储器件及其制造方法 |
| US10629615B1 (en) | 2019-01-04 | 2020-04-21 | Macronix International Co., Ltd. | Semiconductor structure having doped active pillars in trenches |
| KR20210012710A (ko) | 2019-07-26 | 2021-02-03 | 에스케이하이닉스 주식회사 | 수직형 메모리 장치 및 수직형 메모리 장치 제조 방법 |
| US11315936B2 (en) | 2019-08-29 | 2022-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and manufacturing method thereof |
| CN211719592U (zh) | 2020-04-27 | 2020-10-20 | 长鑫存储技术有限公司 | 半导体结构和存储器 |
-
2021
- 2021-07-01 CN CN202110746050.4A patent/CN115568203A/zh active Pending
- 2021-09-29 JP JP2023532840A patent/JP2023551332A/ja active Pending
- 2021-09-29 WO PCT/CN2021/121617 patent/WO2023272990A1/zh active Application Filing
- 2021-09-29 EP EP21870544.0A patent/EP4135036A4/en active Pending
- 2021-09-29 KR KR1020237018424A patent/KR20230093335A/ko not_active Application Discontinuation
-
2022
- 2022-01-24 US US17/648,732 patent/US11600726B2/en active Active
- 2022-06-22 TW TW111123244A patent/TWI806672B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI806672B (zh) | 2023-06-21 |
| WO2023272990A1 (zh) | 2023-01-05 |
| TW202303933A (zh) | 2023-01-16 |
| EP4135036A1 (en) | 2023-02-15 |
| EP4135036A4 (en) | 2023-02-15 |
| US11600726B2 (en) | 2023-03-07 |
| KR20230093335A (ko) | 2023-06-27 |
| US20230006061A1 (en) | 2023-01-05 |
| CN115568203A (zh) | 2023-01-03 |
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Legal Events
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|---|---|---|---|
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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