KR20120127017A - 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 매립비트라인 형성시 텅스텐의 부피팽창 및 접착성 이슈를 해결하기 위한 것으로, 트렌치에 의해 분리되는 바디의 어느 한측벽 일부가 오픈된 오픈부를 포함하는 기판을 형성하는 단계; 상기 트렌치의 일부를 매립하면서 상기 오픈부에 연결되는 매립비트라인을 형성하는 단계; 상기 매립비트라인 상에 팽창방지막을 형성하는 단계; 상기 팽창방지막을 포함하는 전체구조의 단차를 따라 비트라인보호막을 형성하는 단계를 포함하여, 매립비트라인 형성 후, 질소가스를 이용한 퍼지 또는 플라즈마질화공정을 통해 매립비트라인의 표면을 질화시켜 금속질화막을 형성하고, 금속질화막 상에 팽창방지막을 형성함으로써 매립비트라인과 비트라인보호막 사이의 접착성 이슈를 방지하고, 후속 열공정에 의한 매립비트라인의 부피팽창을 방지하는 효과가 있다.

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 매립비트라인 제조 방법에 관한 것이다.
수직트랜지스터(Vertical Transistor) 구조의 셀(Cell)에서 매립비트라인(Buried bitline; BBL)을 사용하는 경우 하나의 매립비트라인(BBL)에 2개의 셀이 인접하게 된다. 하나의 매립비트라인(BBL)에 하나의 셀이 구동하기 위해서는 어느 하나의 활성영역은 절연시키면서 다른 하나의 활성영역에 콘택을 형성하는 OSC(One-Side-Contact) 공정이 필요하다. 이하, 'OSC 공정'은 측벽콘택 공정이라 약칭하기로 한다. 측벽콘택 공정을 이용한 수직트랜지스터 구조의 셀에서 활성영역은 트렌치에 의해 분리된 바디(body) 및 바디 상에 형성된 필라(pillar)로 이루어진다. 매립비트라인(BBL)은 바디 사이의 트렌치를 매립하고, 워드라인(또는 수직게이트)은 필라의 측벽에 인접하여 매립비트라인과 교차하는 방향으로 연장된다. 워드라인에 의해 수직방향의 채널이 형성된다.
한편, 매립비트라인은 금속물질 특히, 텅스텐을 이용하여 형성하고 있다. 매립비트라인을 금속물질로 형성하는 경우 저항 및 소자동작 측면에 이점이 있으나, 매립비트라인 형성 후 스페이서막과의 계면사이에 접착성 이슈(Adhesion Issue)가 발생하고, 후속 열공정에서 텅스텐의 부피팽창에 의해 상부 전위(Dislocation) 발생으로 누설전류(Current Leakage Fail)가 발생하고, 소자가 제대로 동작하지 않는 문제점이 있다.
도 1은 종래 기술의 문제점을 설명하기 위한 TEM사진이다.
도 1을 참고하면, 텅스텐의 부피팽창으로 전위(Dislocation)가 발생한 것을 확인할 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 매립비트라인 형성시 텅스텐의 부피팽창 및 접착성 이슈를 해결할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 트렌치에 의해 분리되는 바디의 어느 한측벽 일부가 오픈된 오픈부를 포함하는 기판을 형성하는 단계; 상기 트렌치의 일부를 매립하면서 상기 오픈부에 연결되는 매립비트라인을 형성하는 단계; 상기 매립비트라인 상에 팽창방지막을 형성하는 단계; 상기 팽창방지막을 포함하는 전체구조의 단차를 따라 비트라인보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 팽창방지막을 형성하는 단계는, 상기 매립비트라인의 표면에 금속질화막을 형성하는 단계; 및 상기 금속질화막 상에 팽창방지막을 형성하는 단계를 포함하되, 상기 금속질화막을 형성하는 단계는, 상기 매립비트라인의 표면에 질소(N2)를 이용한 퍼지를 진행하는 단계를 포함하고, 상기 질소를 이용한 퍼지를 진행하는 단계는, 300℃?900℃의 온도에서 질소(N2) 가스를 0.01L?10L의 유량으로 플로우하여 진행하고, 상기 질소 가스에 아르곤(Ar) 가스를 첨가하여 진행하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 매립비트라인 형성 후, 질소가스를 이용한 퍼지 또는 플라즈마질화공정을 통해 매립비트라인의 표면을 질화시켜 금속질화막을 형성하고, 금속질화막 상에 팽창방지막을 형성함으로써 매립비트라인과 비트라인보호막 사이의 접착성 이슈를 방지하고, 후속 열공정에 의한 매립비트라인의 부피팽창을 방지하는 효과가 있다.
도 1은 종래 기술의 문제점을 설명하기 위한 TEM사진,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3p는 본 발명의 실시예에 따른 매립비트라인 제조 방법을 설명하기 위한 공정단면도,
도 4a 내지 도 4e는 매립비트라인 이후의 제조 방법을 도시한 도면.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 위해 도 2, 3 및 4는 동일한 도면부호를 사용하기로 한다.
도 2a에 도시된 바와 같이, 하드마스크막패턴(14)을 식각배리어로 기판(11)을 식각하여 트렌치(13)에 의해 분리된 바디(12)를 형성한다.
이어서, 트렌치(13)의 바닥 및 측벽에 라이너산화막(15A)을 형성하되, 트렌치(13)의 바닥부와 측벽에서 각각 두께가 다른 라이너산화막(15A)을 형성하며, 트렌치(13) 측벽의 라이너산화막(15A) 상에는 라이너질화막(17A)을 형성한다.
그리고, 바디(12)의 측벽 일부를 노출시키는 오픈부(23)를 형성하며, 오픈부(23)에 의해 노출된 바디의 측벽 일부에 접합영역(24)을 형성한다. 접합영역(24)을 형성하기 위해 트렌치(13)를 매립하는 폴리실리콘막을 형성한 후, 열처리를 진행하여 폴리실리콘막 내에 도핑된 도펀트를 확산시키고, 폴리실리콘막을 제거하는 공정을 진행할 수 있다. 오픈부(23)를 형성하는 공정은 후속 도 3a 내지 도 3p에서 자세히 설명하기로 한다.
도 2b에 도시된 바와 같이, 접합영역(24)에 연결되고 트렌치(13)의 일부를 매립하는 매립비트라인(26)을 형성한다.
매립비트라인(26)은 트렌치(13)를 포함하는 전체구조를 따라 배리어금속막(25)을 형성하고, 배리어금속막(25) 상에 트렌치(13)를 매립하는 금속물질막을 형성한 후, 에치백(Etch back)을 통해 트렌치(13)의 일부를 매립하도록 금속물질막 및 배리어금속막(25)을 식각하여 형성한다. 이때, 배리어금속막(25)은 티타늄막과 티타늄질화막의 적층구조로 형성하고, 매립비트라인(26)은 텅스텐으로 형성하는 것이 바람직하다.
매립비트라인(26)을 형성하기 위한 금속물질막은 챔버타입의 장비에서 WF6 및 B2H6의 혼합가스를 이용하여 증착하며, 배리어금속막(25)은 티타늄막과 티타늄질화막을 동일챔버에서 형성하되 TiCH4 및 NH3의 혼합가스를 이용하여 형성한다. 또한, 에치백은 SF6, Ar 및 O2의 혼합가스를 이용하여 진행한다.
도 2c에 도시된 바와 같이, 매립비트라인(26)의 표면을 질화시켜 금속질화막(27)을 형성한다. 금속질화막(27)은 매립비트라인(26)을 텅스텐으로 형성한 경우, 텅스텐질화막(WN)이 될 수 있다.
금속질화막(27)을 형성하기 위해서는 N2 퍼지 또는 플라즈마질화공정(Plasma Nitradation)을 진행할 수 있다. 이때, N2 퍼지는 퍼니스(Furnace) 또는 챔버타입의 장비에서 300℃?900℃의 온도로 진행한다. 퍼지시 N2의 유량은 0.01L?10L을 사용하며, 반응속도의 조절을 위해 아르곤(Ar) 가스를 첨가하여 진행한다.
도 2d에 도시된 바와 같이, 금속질화막(27) 상에 팽창방지막(28)을 형성한다. 팽창방지막(28)은 금속질화막(27)과 함께 후속 열공정에 의한 매립비트라인(26)의 부피팽창 방지 및 후속 비트라인보호막 간의 접착성 이슈를 방지하기 위한 것이다.
팽창방지막(28)은 티타늄막 및 티타늄질화막의 적층구조로 형성하며, 도 2b의 배리어금속막(25)과 동일한 방법으로 형성할 수 있다. 특히, 팽창방지막(28)은 스텝커버리지(Step Coverage)가 나빠 바닥부 즉, 금속질화막(27) 상부에 두껍게 증착되도록 형성한 후, 등방성 식각을 통해 측벽의 팽창방지막을 제거하여 형성하며, 이때 등방성식각은 SF6 및 NF3의 혼합가스를 통해 진행한다.
도 2e에 도시된 바와 같이, 팽창방지막(28)을 포함하는 전체구조의 단차를 따라 비트라인보호막(29)을 형성한다. 비트라인보호막(29)은 매립비트라인(26)과 상부층 간의 절연 및 산화 등을 방지하기 위한 것으로, 질화막으로 형성할 수 있다. 질화막은 실리콘질화막을 포함한다.
후속 공정으로, 비트라인보호막(29) 상에 라이너 산화막 및 층간절연막을 형성할 수 있으며 이에 대하여는 도 4a 내지 도 4e에서 자세히 설명하기로 한다.
위와 같이, 본 실시예는 매립비트라인(26) 형성 후, 질소가스를 이용한 퍼지 또는 플라즈마질화공정을 통해 매립비트라인(26)의 표면을 질화시켜 금속질화막(27)을 형성하고, 금속질화막(27) 상에 팽창방지막(28)을 형성함으로써 매립비트라인(26)과 비트라인보호막(29) 사이의 접착성 이슈를 방지하고, 후속 열공정에 의한 매립비트라인(26)의 부피팽창을 방지한다.
도 3a 내지 도 3p는 본 발명의 실시예에 따른 매립비트라인 제조 방법을 설명하기 위한 공정단면도이다.
도 3a에 도시된 바와 같이, 하드마스크막패턴(14)을 식각배리어로 기판(11)을 식각하여 바디(12)를 형성한다. 바디(12)는 트렌치(13)에 의해 분리된다. 바디(12)를 포함한 전면에 절연막으로서 라이너산화막(15)을 형성한다. 라이너 산화막(15)은 실리콘산화막 등의 산화막을 포함한다.
라이너산화막(15) 상에 트렌치(13)를 갭필하는 제1갭필막(16)을 형성한다. 제1갭필막(16)은 언도우프드 폴리실리콘(Undoped Polysilicon) 또는 비정질실리콘(Amorphous Silicon)을 포함한다.
도 3b에 도시된 바와 같이, 하드마스크패턴(14)의 표면이 드러날때까지 제1갭필막(16)을 평탄화한다. 제1갭필막(16)의 평탄화는 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 제1갭필막패턴(16A)은 제1리세스(R1)를 제공한다. 화학적기계적연마(CMP) 공정시 하드마스크패턴(14) 상의 라이너산화막(15)이 연마될 수 있다. 이에 따라, 하드마스크패턴(14)과 트렌치(13)의 양쪽 측벽을 덮는 라이너산화막패턴(15A)이 잔류한다. 라이너산화막패턴(15A)은 트렌치(13)의 바닥도 덮는다.
이어서, 습식식각(Wech etch)을 이용하여 라이너산화막패턴(15A)을 슬리밍(Slimming)한다. 따라서, 제1갭필막패턴(16A)을 둘러싸고 있는 라이너산화막패턴(15A)보다 제1리세스(R1)의 측벽에 잔류하는 라이너산화막패턴(15A)의 두께가 더 얇은 형태가 된다.
도 3c에 도시된 바와 같이, 제1갭필막패턴(16A)을 포함한 전면에 절연막으로서 라이너질화막(17)을 형성한다. 라이너질화막(17)은 실리콘질화막 등의 질화막을 포함한다.
도 3d에 도시된 바와 같이, 라이너질화막(17)을 식각한다. 이에 따라 라이너질화막패턴(17A)이 형성된다. 계속해서 라이너질화막패턴(17A)을 식각장벽으로 하여 제1갭필막패턴(16A)을 일정 깊이 리세스시킨다. 이에 따라, 제2리세스(R2)가 형성된다. 제2리세스(R2)가 형성된 제1갭필막패턴은 도면부호 '16B'가 된다.
제2리세스(R2)의 형성으로 제1갭필막패턴(16B)이 리세스 됨에 따라 라이너질화막패턴(17A)과 제1갭필막패턴(16B) 사이에 라이너산화막패턴(15A)이 노출된다.
도 3e에 도시된 바와 같이, 제2리세스(R2)를 포함한 전면에 컨포멀(Conformal)하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 스페이서(18)를 형성한다. 스페이서(18)는 바디(12)의 양쪽 측벽, 즉 제2리세스(R2)의 양쪽 측벽에 형성된다. 스페이서(18)는 티타늄질화막(TiN)을 포함한다.
스페이서(18)가 형성된 제2리세스(R2)를 갭필하는 제2갭필막(19)을 형성한다. 제2갭필막(19)은 산화막을 포함한다. 제2갭필막(19)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
도 3f에 도시된 바와 같이, 제2갭필막(19)을 평탄화한 후 에치백한다. 이에 따라, 리세스된 제2갭필막패턴(19A)이 형성된다.
제2갭필막패턴(19A)을 포함한 전면에 식각장벽막(20)을 형성한다. 식각장벽막(20)은 언도우프드 폴리실리콘을 포함한다.
도 3g에 도시된 바와 같이, 틸트이온주입(Tilt implant, 21)을 진행한다.
틸트이온주입(21)은 일정 각도로 틸트를 주어 도펀트(Dopant)를 이온주입하는 것으로, 식각장벽막(20)의 일부에 도펀트가 주입되도록 에너지를 조절한다.
틸트이온주입(21) 공정은 소정 각도를 갖고 진행된다. 소정 각도는 약 5°?30°를 포함한다. 이온빔(Ion beam)은 하드마스크막패턴(14)에 의해 일부가 새도우(Shadow)된다. 따라서, 식각장벽막(20)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 식각장벽막(20)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막패턴(14)의 왼쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(21)에 의해 식각장벽막 중 하드마스크막패턴(14)의 상부면에 형성된 부분과 하드마스크막패턴(14)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 도우프트 식각장벽막(Doped etch barrier, 20A)이 된다. 도펀트가 주입되지 않은 식각장벽막은 언도우프드 식각장벽막(20B)이 된다.
도 3h에 도시된 바와 같이, 언도우프드 식각장벽막(20B)을 제거한다. 여기서, 식각장벽막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 식각장벽막(20B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 식각장벽막(20B)을 제거하면, 도우프드 식각장벽막(20A)만 잔류한다.
도 3i에 도시된 바와 같이, 스페이서(18) 중 어느 하나를 제거한다. 즉, 도우프드 식각장벽막(20A) 사이에 오픈된 스페이서(18)를 제거한다. 이에 따라, 갭(Gap, 22)이 형성된다. 스페이서(18)는 습식식각을 이용하여 제거한다. 이에 따라, 반대편에 하나의 스페이서(18A)가 잔류한다.
도 3j에 도시된 바와 같이, 바디(12)의 어느 하나의 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 라이너산화막패턴(15A)의 일부가 제거되어 바디를 노출시키는 오픈부(23)가 형성된다. 오픈부(23) 형성시 제2갭필막패턴(19A)도 함께 제거된다.
상술한 바와 같이, 하드마스크막패턴(14), 라이너산화막패턴(15A), 라이너질화막패턴(17A)을 통틀어 '절연막'이라 약칭한다. 따라서, 절연막은 바디(12)의 어느 하나의 측벽 일부를 노출시키는 오픈부(23)를 제공한다.
도 3k에 도시된 바와 같이, 스페이서(18A) 및 도우프드 식각장벽막(20A)을 제거한다. 식각장벽막(20A) 제거시에 제1갭필막패턴(16B)도 동시에 제거된다.
도 3l에 도시된 바와 같이, 오픈부(23)에 의해 노출된 바디의 측벽 일부에 접합영역(24)을 형성한다. 접합영역(24)을 형성하기 위해 트렌치(13)를 매립하는 폴리실리콘막을 형성한 후, 열처리를 진행하여 폴리실리콘막 내에 도핑된 도펀트를 확산시키고, 폴리실리콘막을 제거하는 공정을 진행할 수 있다.
도 3m에 도시된 바와 같이, 접합영역(24)에 연결되고 트렌치(13)의 일부를 매립하는 매립비트라인(26)을 형성한다.
매립비트라인(26)은 트렌치(13)를 포함하는 전체구조를 따라 배리어금속막(25)을 형성하고, 배리어금속막(25) 상에 트렌치(13)를 매립하는 금속물질막을 형성한 후, 에치백(Etch back)을 통해 트렌치(13)의 일부를 매립하도록 금속물질막 및 배리어금속막(25)을 식각하여 형성한다. 이때, 배리어금속막(25)은 티타늄막과 티타늄질화막의 적층구조로 형성하고, 매립비트라인(26)은 텅스텐으로 형성하는 것이 바람직하다.
매립비트라인(26)을 형성하기 위한 금속물질막은 챔버타입의 장비에서 WF6 및 B2H6의 혼합가스를 이용하여 증착하며, 배리어금속막(25)은 티타늄막과 티타늄질화막을 동일챔버에서 형성하되 TiCH4 및 NH3의 혼합가스를 이용하여 형성한다. 또한, 에치백은 SF6, Ar 및 O2의 혼합가스를 이용하여 진행한다.
도 3n에 도시된 바와 같이, 매립비트라인(26)의 표면을 질화시켜 금속질화막(27)을 형성한다. 금속질화막(27)은 매립비트라인(26)을 텅스텐으로 형성한 경우, 텅스텐질화막(WN)이 될 수 있다.
금속질화막(27)을 형성하기 위해서는 N2 퍼지 또는 플라즈마질화공정(Plasma Nitradation)을 진행할 수 있다. 이때, N2 퍼지는 퍼니스(Furnace) 또는 챔버타입의 장비에서 300℃?900℃의 온도로 진행한다. 퍼지시 N2의 유량은 0.01L?10L을 사용하며, 반응속도의 조절을 위해 아르곤(Ar) 가스를 첨가하여 진행한다.
도 3o에 도시된 바와 같이, 금속질화막(27) 상에 팽창방지막(28)을 형성한다. 팽창방지막(28)은 금속질화막(27)과 함께 후속 열공정에 의한 매립비트라인(26)의 부피팽창 방지 및 후속 비트라인보호막 간의 접착성 이슈를 방지하기 위한 것이다.
팽창방지막(28)은 티타늄막 및 티타늄질화막의 적층구조로 형성하며, 도 3m의 배리어금속막(25)과 동일한 방법으로 형성할 수 있다. 특히, 팽창방지막(28)은 스텝커버리지(Step Coverage)가 나빠 바닥부 즉, 금속질화막(27) 상부에 두껍게 증착되도록 형성한 후, 등방성 식각을 통해 측벽의 팽창방지막을 제거하여 형성하며, 이때 등방성식각은 SF6 및 NF3의 혼합가스를 통해 진행한다.
도 3p에 도시된 바와 같이, 팽창방지막(28)을 포함하는 전체구조의 단차를 따라 비트라인보호막(29)을 형성한다. 비트라인보호막(29)은 매립비트라인(26)과 상부층 간의 절연 및 산화 등을 방지하기 위한 것으로, 질화막으로 형성할 수 있다. 질화막은 실리콘질화막을 포함한다.
후속 공정으로, 비트라인보호막(29) 상에 층간절연막 등을 형성할 수 있으며 이에 대하여는 도 4a 내지 도 4e에서 자세히 설명하기로 한다.
위와 같이, 본 실시예는 매립비트라인(26) 형성 후, 질소가스를 이용한 퍼지 또는 플라즈마질화공정을 통해 매립비트라인(26)의 표면을 질화시켜 금속질화막(27)을 형성하고, 금속질화막(27) 상에 팽창방지막(28)을 형성함으로써 매립비트라인(26)과 비트라인보호막(29) 사이의 접착성 이슈를 방지하고, 후속 열공정에 의한 매립비트라인(26)의 부피팽창을 방지한다.
도 4a 내지 도 4e는 매립비트라인 이후의 제조 방법을 도시한 도면이다. 도 4a 내지 도 4e는 도 2e 및 도 3p의 B-B'선 및 C-C'선에 따른 공정 단면도를 동시에 도시하고 있다.
도 4a에 도시된 바와 같이, 비트라인보호막(29)을 포함한 전면에 제1층간절연막(30)을 형성한다. 이어서, 하드마스크막패턴(14)의 표면이 노출될때까지 제1층간절연막(30)을 평탄화한다.
도 4b에 도시된 바와 같이, 워드라인트렌치(31)를 형성한다. 워드라인트렌치(31)를 형성하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴을 식각장벽으로 하여 제1층간절연막(30)을 일정 깊이 식각한다. 제1층간절연막(30) 식각시 하드마스크막패턴(14) 및 바디(12A)도 일정 깊이 식각한다. 이에 따라, 바디(12A) 위에 필라(12B)가 형성된다. 바디(12A)와 필라(12B)는 활성영역이 된다. 바디(12A)는 접합영역(24)이 형성된 부분으로서, 매립비트라인(26)과 동일한 방향으로 연장된 라인 형태이다. 필라(12B)는 바디(12A) 상에서 수직방향으로 연장된 필라이다. 필라(12B)는 셀 단위로 형성된다. 제1층간절연막(30)의 잔류 두께(R1)는 매립비트라인(26)과 수직워드라인간 분리막 역할을 한다.
도 4c에 도시된 바와 같이, 워드라인트렌치(도 4b의 31)를 갭필하도록 워드라인도전막(33)을 형성한다. 이후, 평탄화 및 에치백을 진행하여 워드라인트렌치(31)를 일부 갭필하는 높이로 워드라인도전막(33)을 잔류시킨다. 워드라인도전막(33) 형성전에 게이트절연막(32)을 형성한다.
도 4d에 도시된 바와 같이, 질화막 증착후 에치백을 실시하여 스페이서(34)를 형성한다. 스페이서(34)를 식각장벽으로 하여 워드라인도전막(33)을 식각한다. 이에 따라, 필라(12B)의 측벽에 인접하는 수직워드라인(33A)이 형성된다. 수직워드라인(33A)은 수직게이트를 겸한다. 다른 실시예에서, 필라(12B)를 에워싸는 환형의 수직게이트를 형성한 후에 이웃하는 수직게이트들을 서로 연결하는 수직워드라인(33A)을 형성할 수도 있다. 수직워드라인(33A)은 매립비트라인(26)과 교차하는 방향으로 형성된다.
도 4e에 도시된 바와 같이, 수직워드라인(33A)을 포함한 전면에 제2층간절연막(35)을 형성한다.
스토리지노드콘택식각을 실시하여 필라(12B)의 상부를 노출시킨다. 이후, 스토리지노드콘택플러그(SNC, 37)를 형성한다. 스토리지노드콘택플러그(37)를 형성하기 전에 이온주입을 실시하여 드레인(Drain, 36)을 형성할 수 있다. 이에 따라, 드레인(36), 측벽접합(24) 및 수직워드라인(33A)에 의해 수직채널트랜지스터가 형성된다. 수직워드라인(33A)에 의해 드레인(36)과 측벽접합(24) 사이에 수직방향의 채널이 형성된다. 측벽접합(24)은 수직채널트랜지스터의 소스가 된다.
스토리지노드콘택플러그(37) 상에 스토리지노드(Storage node, 38)를 형성한다. 스토리지노드(38)는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(38)는 필라 또는 콘케이브(Concave) 형태가 될 수도 있다. 후속하여 유전막 및 상부전극을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 바디
13 : 트렌치 14 : 하드마스크막패턴
15 : 라이너산화막 24 : 접합영역
25 : 배리어금속막 26 : 매립비트라인
27 : 금속질화막 28 : 팽창방지막
29 : 비트라인보호막

Claims (5)

  1. 트렌치에 의해 분리되는 바디의 어느 한측벽 일부가 오픈된 오픈부를 포함하는 기판을 형성하는 단계;
    상기 트렌치의 일부를 매립하면서 상기 오픈부에 연결되는 매립비트라인을 형성하는 단계;
    상기 매립비트라인 상에 팽창방지막을 형성하는 단계;
    상기 팽창방지막을 포함하는 전체구조의 단차를 따라 비트라인보호막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 팽창방지막을 형성하는 단계는,
    상기 매립비트라인의 표면에 금속질화막을 형성하는 단계; 및
    상기 금속질화막 상에 팽창방지막을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 금속질화막을 형성하는 단계는,
    상기 매립비트라인의 표면에 질소(N2)를 이용한 퍼지를 진행하는 단계를 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 질소를 이용한 퍼지를 진행하는 단계는,
    300℃?900℃의 온도에서 질소(N2) 가스를 0.01L?10L의 유량으로 플로우하여 진행하는 반도체 장치 제조 방법.
  5. 제3항에 있어서,
    상기 질소를 이용한 퍼지를 진행하는 단계는,
    상기 질소 가스에 아르곤(Ar) 가스를 첨가하여 진행하는 반도체 장치 제조 방법.
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