KR20130022881A - 싱글사이드콘택을 이용한 반도체장치 제조 방법 - Google Patents
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Abstract
본 발명은 싱글사이드콘택 공정에서 틸트각도, 이온주입도즈, 이온주입에너지에 대한 한계를 극복할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 절연막이 피복된 제1측벽과 제2측벽을 갖는 트렌치가 형성된 기판을 제공하는 단계; 상기 트렌치의 상부영역을 노출시키면서 상기 트렌치를 갭필하는 희생막을 형성하는 단계; 상기 희생막 상에 상기 트렌치의 상부영역에 인접하는 라이너막을 형성하는 단계; 상기 제1측벽 방향으로 불소이온을 이온주입하여 상기 라이너막의 일부를 식각하는 단계; 및 상기 제2측벽에 잔류하는 상기 라이너막을 이용하여 상기 희생막의 일부를 제거하는 단계를 포함하고, 본 발명은 불소이온을 이용한 틸트이온주입을 통해 라이너막의 일부를 제거하여 싱글사이드콘택 구조를 형성하므로써 틸트각도, 이온주입도즈, 이온주입에너지에 대한 한계를 극복할 수 있고, 이로써 장치의 소형화가 가능할수 있으며, 수직트랜지스터 구현이 용이하다. 또한 쓰루풋을 개선할 수 있다.
Description
본 발명은 반도체장치 제조방법에 관한 것으로서, 특히 싱글사이드콘택을 이용한 반도체장치 제조방법에 관한 것이다.
전통적 평판구조의 MOSFET는 극미세화에 의한 누설전류, 온전류(on current), 단채널 효과 등에서 물리적 한계에 도달해 더 이상 장치의 소형화가 어려워 지고 있다. 이러한 문제를 해결하기 위해 종래의 수평 채널에서 수직 방향 채널을 사용하는 수직트랜지스터 기술이 활발히 연구되고 있다.
수직 방향 채널을 사용하는 수직트랜지스터를 구현하기 위해서는 두 개의 필라 사이에 매립된 금속비트라인(Metal Bit Line)을 사용하게 되는데, 이때 한쪽 방향의 필라에만 금속비트라인이 접촉될 수 있도록 싱글사이드콘택(Single Side Contact)을 형성해야 한다. 싱글사이드콘택은 OSC(One Side Sontact)라고도 일컫는다.
싱글사이드콘택을 이용한 메모리장치가 하기 특허문헌1에 개시된다.
본 발명은 싱글사이드콘택 공정에서 틸트각도, 이온주입도즈, 이온주입에너지에 대한 한계를 극복할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 절연막이 피복된 제1측벽과 제2측벽을 갖는 트렌치가 형성된 기판을 제공하는 단계; 상기 트렌치의 상부영역을 노출시키면서 상기 트렌치를 갭필하는 희생막을 형성하는 단계; 상기 희생막 상에 상기 트렌치의 상부영역에 인접하는 라이너막을 형성하는 단계; 상기 제1측벽 방향으로 식각가스의 이온주입을 실시하여 상기 라이너막의 일부를 식각하는 단계; 및 상기 제2측벽에 잔류하는 상기 라이너막을 이용하여 상기 희생막의 일부를 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 절연막이 피복된 제1측벽과 제2측벽을 갖는 트렌치가 형성된 기판을 제공하는 단계; 상기 트렌치의 상부영역을 노출시키면서 상기 트렌치를 갭필하는 희생막을 형성하는 단계; 상기 희생막 상에 상기 트렌치의 상부영역에 인접하는 라이너막을 형성하는 단계; 상기 제1측벽 방향으로 불소이온을 이온주입하여 상기 라이너막의 일부를 식각하는 단계; 및 상기 제2측벽에 잔류하는 상기 라이너막을 이용하여 상기 희생막의 일부를 제거하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 불소를 이용한 틸트이온주입을 통해 라이너막의 일부를 제거하여 싱글사이드콘택 구조를 형성하므로써 틸트각도, 이온주입도즈, 이온주입에너지에 대한 한계를 극복할 수 있고, 이로써 장치의 소형화가 가능할수 있으며, 수직트랜지스터 구현이 용이하다. 또한 쓰루풋을 개선할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2k는 본발명의 실시예에 따른 오픈부 형성 방법을 도시한 공정 단면도이다.
도 2a 내지 도 2k는 본발명의 실시예에 따른 오픈부 형성 방법을 도시한 공정 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 불소계 소스(fluorine base source)를 이용하여 틸트이온주입을 진행하는 방법이다.
불소의 경우 식각시 사용하는 가스로 이온주입시 틸트이온주입을 진행하는데, 이때 진행하는 이온주입은 도핑의 개념이 아닌 한쪽 측벽의 라이너막을 제거하는 목적으로 사용한다. 즉 한쪽 측벽의 라이너막을 제거하는 용도로 사용한다.
이러할 경우 장치가 소형화될 경우 발생되는 11B이나 BF2를 사용하여 한쪽 측벽에 이온주입을 하는 경우 보다 틸트각도, 이온주입도즈, 이온주입에너지에 대한 한계를 극복할수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체장치를 도시한 도면이다.
도 1a를 참조하면, 기판(21) 상에 복수의 트렌치(23)에 의해 분리된 복수의 바디(24)가 형성된다. 기판(21)은 실리콘기판을 포함한다. 기판(21)이 실리콘기판을 포함하므로, 바디(24)는 실리콘바디(Silicon body)가 된다. 바디(24)는 기판(21)의 표면으로부터 수직방향으로 연장된다. 바디(24)는 활성영역(Active region)으로 사용된다. 잘 알려진 바와 같이, 활성영역은 트랜지스터의 채널, 소스 및 드레인이 형성되는 영역이다. 바디(24)는 측벽(Sidewall)을 갖는다. 적어도 2개의 횡대향 측벽을 갖는 라인형 바디(Line type body)이다. 바디(24)는 '활성바디(Active body)'라고도 일컫는다.
바디(24)의 상부에는 하드마스크막(22)이 형성되어 있다. 바디(24)의 양쪽 측벽, 바디(24) 사이의 트렌치(23) 표면 및 하드마스크막(22)의 측벽 상에 절연막이 피복되어 있다. 절연막은 제1라이너막패턴(25A)과 제2라이너막패턴(27A)을 포함한다. 제1라이너막패턴(25A)은 산화막을 포함하고, 제2라이너막패턴(27A)은 질화막을 포함한다. 제1라이너막패턴(25A)은 바디(24)의 양쪽 측벽 및 기판(21) 표면에 형성된다. 제2라이너막패턴(27A)은 제1라이너막패턴(25A)의 일부 표면에 형성된다. 상술한 절연막에 의해 바디(24)의 측벽 일부를 노출시키는 오픈부(34)가 제공된다.
도 1b에 도시된 바와 같이, 오픈부(34)에 의해 노출된 바디(24)의 측벽에 접합(35)이 형성된다. 접합(35)과 접촉하면서 오픈부(34)를 매립하는 높이를 갖고 비트라인(36)이 형성된다. 비트라인(36)은 트렌치(23)를 부분 매립한다. 비트라인(36)은 저항이 낮은 저저항 물질로 형성한다. 예컨대, 비트라인(36)은 금속막 또는 금속질화막(Metal nitride)을 포함한다.
도 1a 및 도 1b의 반도체장치는 비트라인(37A)과 접합(35)간 전기적인 연결을 위해 오픈부(34)를 형성한다. 오픈부(34)는 싱글사이드콘택이다.
도 2a 내지 도 2j는 본발명의 실시예에 따른 오픈부 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21) 상에 하드마스크막(22)을 형성한다. 반도체기판(21)은 실리콘함유기판을 포함하는데, 예를 들어 실리콘기판, 실리콘저마늄기판을 포함한다. 하드마스크막(22)은 질화막을 포함한다. 또한, 하드마스크막(22)은 산화막과 질화막을 포함하는 다층 구조일 수 있다. 예를 들어, 하드마스크막(22)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막(22)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층될 수도 있다. 하드마스크질화막을 포함하는 경우에는 기판(21)과 하드마스크막(22) 사이에 패드산화막(Pad oixde)이 더 형성될 수 있다. 하드마스크막(22)은 미도시된 감광막패턴을 이용하여 형성된다.
이어서, 하드마스크막(22)을 식각장벽으로 하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 하드마스크막(22)을 식각장벽으로 기판(21)을 일정 깊이 식각하여 바디(24)를 형성한다. 바디(24)는 트렌치(23)에 의해 서로 분리된다. 바디(24)는 트랜지스터가 형성되는 활성영역을 포함한다. 바디(24)는 2개의 측벽(Both Sidewall)을 갖는 라인형태이다. 트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 포함할 수 있다. 상술한 트렌치(23)에 의해 복수의 바디(24)가 분리되고, 바디(24)는 기판(21) 상에서 수직 방향으로 연장되어 형성된다.
절연막으로서 제1라이너막(25)을 형성한다. 제1라이너막(25)은 실리콘산화막 등의 산화막을 포함한다.
제1라이너막(25) 상에 바디(24) 사이의 트렌치(23)를 갭필하는 제1희생막(26)을 형성한다. 제1희생막(26)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 2b에 도시된 바와 같이, 하드마스크막(22)의 표면이 드러날때까지 제1희생막(26)을 평탄화한다. 제1희생막(26)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 제1리세스(R1)를 제공하는 제1희생막패턴(26A)이 형성된다. 화학적기계적연마 공정시 하드마스크막(24) 상의 제1라이너막(25)이 연마될 수 있다. 이에 따라, 하드마스크막(22)과 트렌치(23)의 양쪽 측벽을 덮는 제1라이너막패턴(25A)이 형성된다. 제1라이너막패턴(25A)은 트렌치(23)의 바닥도 덮는다.
이어서, 습식식각(Wet etch)을 이용하여 제1라이너막패턴(25A)을 슬리밍(slimming)한다. 이때, 습식식각 시간을 조절하므로써 바디(22)의 측벽에서 제1라이너막패턴(25A)이 일정 두께를 갖고 잔류하도록 한다.
도 2c에 도시된 바와 같이, 제1희생막패턴(26A)을 포함한 전면에 절연막으로서 제2라이너막(27)을 형성한다. 제2라이너막(27)은 실리콘질화막 등의 질화막을 포함한다. 제2라이너막(27)은 제1라이너막패턴(25A)의 슬리밍된 두께와 동일하게 형성한다.
도 2d에 도시된 바와 같이, 제2라이너막(27)을 선택적으로 식각한다. 이에 따라 제1라이너막패턴(25A)의 슬리밍 영역에 제2라이너막패턴(27A)이 형성된다. 제2라이너막패턴(27A)을 형성하기 위해 에치백 공정을 적용할 수 있고, 이로써, 제2라이너막패턴(27A)은 스페이서 형태가 된다.
계속해서, 제2라이너막패턴(27A)을 식각장벽으로 하여 제1희생막패턴(26A)을 일정 깊이 리세스시킨다. 이에 따라, 제1라이너막패턴(25A)의 일부 표면을 노출시키는 제2리세스(R2)가 형성된다. 제2리세스(R2)를 형성시키는 제1희생막패턴(26A)은 도면부호 '26B'가 된다. 제1희생막패턴(26B)이 폴리실리콘을 포함하는 경우, 에치백 공정을 이용하여 리세스시킨다.
도 2e에 도시된 바와 같이, 제2리세스(R2)를 포함한 전면에 컨포멀하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 희생스페이서(28)를 형성한다. 희생스페이서(28)는 바디(22)의 양쪽 측벽에 형성된다. 희생스페이서(28)는 티타늄질화막(TiN)을 포함한다.
이어서, 희생스페이서(28)가 형성된 제2리세스(R2)를 갭필하고 표면이 리세스된 제2희생막패턴(29)을 형성한다. 제2희생막패턴(29)은 산화막을 포함한다. 제2희생막패턴(29)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다. 제2희생막패턴(29)을 형성하기 위해 제2리세스를 갭필하도록 전면에 산화막을 형성한다. 이후 평탄화한 후 에치백을 진행함에 따라, 리세스된 제2희생막패턴(29)이 형성된다. 리세스된 제2희생막패턴(29)에 의해 하드마스크막(22)의 양측벽이 돌출된다. 바디(24)와 하드마스크막(22)의 적층구조를 바디구조체(Body structure)라 한다. 따라서, 바디구조체는 복수의 트렌치(23)에 의해 분리되고, 제1라이너막패턴(25A), 제1희생막패턴(26B), 제2라이너막패턴(27A), 희생스페이서(28) 및 제2희생막패턴(29)에 의해 절연된다.
도 2f에 도시된 바와 같이, 제2희생막패턴(29)을 포함한 전면에 제3라이너막(30)을 형성한다. 제3라이너막(30)은 폴리실리콘을 포함한다. 따라서, 제3라이너막(30)은 '라이너폴리실리콘막'이라고 일컫는다. 제3라이너막(30)은 언도우프드 폴리실리콘으로 형성한다.
도 2g 및 도 2h에 도시된 바와 같이, 틸트이온주입(31)을 진행한다.
틸트이온주입(31)은 일정 각도로 틸트를 주어 식각가스를 이온주입한다. 이에 따라 제3라이너막(30) 중에서 일부가 식각되어 제거된다.
틸트이온주입(31) 공정은 소정 각도를 갖고 진행된다. 소정각도는 약 5～30°를 포함한다.
바람직하게, 틸트이온주입(31) 공정은 불소계 소스를 적용한다. 불소의 경우 식각시 사용하는 가스로 이온주입시 틸트이온주입을 진행하는데, 이때 진행하는 이온주입은 도핑의 개념이 아닌 한쪽 측벽의 제3라이너막을 제거하는 목적으로 사용한다. 즉 한쪽 측벽의 제3라이너막을 제거하는 용도로 사용한다.
이러할 경우 보론을 이용하여 틸트이온주입하는 경우보다 틸트각도, 이온주입도즈, 이온주입에너지에 대한 한계를 극복할수 있다.
바람직하게, 불소계 소스를 이용한 틸트이온주입(31)은 19F, 38F2를 이용하고, 이때 발생하는 불소 이온을 이용하여 틸트이온주입(31)을 진행한다. 이와 같은 불소계 소스를 이용한 틸트이온주입(31)에 의해 제3라이너막 중 하드마스크막(22)의 상부면에 형성된 부분과 하드마스크막(22)의 왼쪽에 인접하는 일부는 불소이온주입영역(Fluorine implanted region, 30A)이 된다. 불소가 주입되지 않은 부분은 비이온주입영역(30B)이 된다. 결국, 불소이온주입영역(30A)은 트렌치(23)의 어느 하나의 측벽(예컨대, 제1측벽) 및 하드마스크막(22)의 상부에 형성된다. 비이온주입영역(30B)은 트렌치(23)의 다른 하나의 측벽(예컨대, 제2측벽)에 형성된다.
도 2h를 참조하면, 불소이온주입영역(30A)은 틸트이온주입(31)과 동시에 제거되는 부분이다. 따라서, 추가 제거공정없이 비이온주입영역(30B)만 잔류한다. 즉, 틸트이온주입(31)에 의해 제3라이너막은 비이온주입영역(30B)만 잔류하고, 잔류하는 제3라이너막의 비이온주입영역(30B)은 어느 하나의 희생스페이서(28)를 개방시키는 싱글사이드구조(32)를 제공한다.
도 2i에 도시된 바와 같이, 비이온주입영역(30B)을 배리어로 하여 희생스페이서(28) 중 어느 하나를 제거한다. 이에 따라, 제2희생막패턴(29)과 제2라이너막패턴(27A) 사이에 리세스된 싱글사이드구조(33)이 형성된다. 희생스페이서(28)는 습식식각을 이용하여 제거한다. 이에 따라, 하나의 희생스페이서(28)가 잔류한다.
도 2j에 도시된 바와 같이, 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정(Wet cleaning)을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 예컨대, 불산이 리세스된 싱글사이드구조(33)를 통해 흘러들어가 산화막 재질의 물질들을 제거한다. 습식세정을 이용하면, 제1희생막패턴(26B), 희생스페이서(28A), 및 제2라이너막패턴(27A)을 손상시키지 않고 제1라이너막패턴(25A)을 선택적으로 제거할 수 있다. 이때, 산화막으로 형성된 제2희생막패턴(29)도 동시에 제거한다.
상술한 바와 같은 세정 공정에 의해 바디(24)의 어느 하나의 측벽 일부를 노출시키는 오픈부(34)를 형성한다. 오픈부(34)은 싱글사이드콘택이다.
도 2k에 도시된 바와 같이, 비이온주입영역(30B)을 제거한다. 이때, 비이온주입영역(30B)과 제1희생막패턴(26B)이 동일하게 폴리실리콘이므로, 동시에 제거할 수 있다. 한편, 비이온주입영역(30B)은 오픈부(34) 형성시 제2희생막패턴(29)이 제거될때 떨어져 나가 제거될 수도 있다.
다음으로, 희생스페이서(28A)를 제거한다.
위와 같은 일련의 공정에 의해 제1라이너막패턴(25A)과 제2라이너막패턴(27A)을 포함하는 절연막이 피복된 트렌치(23)의 어느 하나의 측벽 일부를 노출시키는 오픈부(34)가 형성된다. 오픈부(34)는 트렌치(23)에 의해 분리된 바디(24)의 어느 하나의 측벽 일부를 노출시키는 싱글사이드콘택이 된다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 반도체기판 22 : 하드마스크막
23 : 트렌치 24 : 바디
25A : 제1라이너막패턴 27A : 제2라이너막패턴
30A : 불소이온주입영역 30B : 비이온주입영역
31 : 틸트이온주입 32 : 싱글사이드구조
34 : 오픈부
23 : 트렌치 24 : 바디
25A : 제1라이너막패턴 27A : 제2라이너막패턴
30A : 불소이온주입영역 30B : 비이온주입영역
31 : 틸트이온주입 32 : 싱글사이드구조
34 : 오픈부
Claims (5)
- 절연막이 피복된 제1측벽과 제2측벽을 갖는 트렌치가 형성된 기판을 제공하는 단계;
상기 트렌치의 상부영역을 노출시키면서 상기 트렌치를 갭필하는 희생막을 형성하는 단계;
상기 희생막 상에 상기 트렌치의 상부영역에 인접하는 라이너막을 형성하는 단계;
상기 제1측벽 방향으로 식각가스의 이온주입을 실시하여 상기 라이너막의 일부를 식각하는 단계; 및
상기 제2측벽에 잔류하는 상기 라이너막을 이용하여 상기 희생막의 일부를 제거하는 단계
를 포함하는 반도체장치 제조 방법.
- 절연막이 피복된 제1측벽과 제2측벽을 갖는 트렌치가 형성된 기판을 제공하는 단계;
상기 트렌치의 상부영역을 노출시키면서 상기 트렌치를 갭필하는 희생막을 형성하는 단계;
상기 희생막 상에 상기 트렌치의 상부영역에 인접하는 라이너막을 형성하는 단계;
상기 제1측벽 방향으로 불소이온을 이온주입하여 상기 라이너막의 일부를 식각하는 단계; 및
상기 제2측벽에 잔류하는 상기 라이너막을 이용하여 상기 희생막의 일부를 제거하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항 또는 제2항에 있어서,
상기 희생막의 일부를 제거하는 단계 이후에,
상기 제1측벽에 인접하는 절연막을 선택적으로 제거하여 상기 제1측벽의 일부를 노출시키는 싱글사이드콘택을 형성하는 단계; 및
상기 싱글사이드콘택에 연결되는 매립비트라인을 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
- 제1항 또는 제2항에 있어서,
상기 라이너막은 폴리시리콘막으로 형성하는 반도체장치 제조 방법.
- 제2항에 있어서,
상기 불소이온을 이온주입하는 단계는 틸트이온주입으로 진행하는 반도체장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110085874A KR20130022881A (ko) | 2011-08-26 | 2011-08-26 | 싱글사이드콘택을 이용한 반도체장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110085874A KR20130022881A (ko) | 2011-08-26 | 2011-08-26 | 싱글사이드콘택을 이용한 반도체장치 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130022881A true KR20130022881A (ko) | 2013-03-07 |
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ID=48175451
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110085874A KR20130022881A (ko) | 2011-08-26 | 2011-08-26 | 싱글사이드콘택을 이용한 반도체장치 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20130022881A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9269746B2 (en) | 2013-11-12 | 2016-02-23 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
-
2011
- 2011-08-26 KR KR1020110085874A patent/KR20130022881A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9269746B2 (en) | 2013-11-12 | 2016-02-23 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| US9431458B2 (en) | 2013-11-12 | 2016-08-30 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
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