KR20160011011A - 자기 메모리 소자 및 이의 제조 방법 - Google Patents

자기 메모리 소자 및 이의 제조 방법 Download PDF

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Abstract

자기 메모리 소자는, 기판의 제1 및 제2 영역 상에 평탄한 제1 상부면을 갖는 제1 층간 절연막이 구비된다. 상기 제1 영역의 제1 층간 절연막 상에는 상기 제1 상부면 보다 높은 평탄한 제2 상부면을 갖고, 상기 제2 상부면에는 고립된 형상의 자기 터널 접합(MTJ) 구조물들 및 상기 MTJ 구조물들 사이의 매립막 패턴이 노출된 패턴 구조물이 구비된다. 상기 패턴 구조물 상에 상기 MTJ 구조물들의 상부면과 접촉하면서 연장되는 비트 라인들이 구비된다. 또한, 상기 제1 영역의 비트 라인들 사이의 패턴 구조물 및 상기 제2 영역의 제1 층간 절연막 상부면에 형성되고, 상기 제1 및 제2 영역에서 단차를 갖는 식각 저지막이 구비된다. 상기 자기 메모리 소자는 비트 라인 및 MTJ 구조물의 불량이 감소된다.

Description

자기 메모리 소자 및 이의 제조 방법{MAGNETIC RANDOM ACCESS DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 자기 메모리(Magnetic Random Access Memory: MRAM) 소자 및 그 제조 방법에 관한 것이다.
자기 메모리 소자는 복수 개의 자기 터널 접합(Magnetic Tunnel Junction: MTJ) 구조물들 및 상기 MTJ 구조물과 전기적으로 연결되는 비트 라인을 포함한다. 따라서, 상기 MJJ 구조물들의 손상을 억제하면서 상기 MTJ 구조물들과 비트 라인을 형성하는 방법이 요구된다.
본 발명의 일 목적은 접촉 불량이 감소되는 자기 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 자기 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 자기 메모리 소자는, 기판의 제1 및 제2 영역 상에는 평탄한 제1 상부면을 갖는 제1 층간 절연막이 구비된다. 상기 제1 영역의 제1 층간 절연막 상에는 상기 제1 상부면 보다 높은 평탄한 제2 상부면을 갖고, 상기 제2 상부면에는 고립된 형상의 자기 터널 접합(MTJ) 구조물들 및 상기 MTJ 구조물들 사이의 매립막 패턴이 노출된 패턴 구조물이 구비된다. 상기 패턴 구조물 상에 상기 MTJ 구조물들의 상부면과 접촉하면서 연장되는 비트 라인들이 구비된다. 또한, 상기 제1 영역의 비트 라인들 사이의 패턴 구조물 및 상기 제2 영역의 제1 층간 절연막 상부면에는 상기 제1 및 제2 영역에서 단차를 갖는 식각 저지막이 구비된다.
본 발명의 일 실시예에서, 상기 제1 영역에서 상기 MTJ 구조물의 측벽 및 상기 MTJ 구조물 사이의 제1 층간 절연막 상부면에 캡핑막 패턴이 더 포함될 수 있다.
상기 캡핑막 패턴은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 식각 저지막은 상기 제1 영역의 비트 라인들 사이의 패턴 구조물의 상부면과, 상기 제1 및 제2 영역 경계 부위의 매립막 패턴 측벽 및 상기 매립막 패턴의 일부 상부면에 연속적으로 형성될 수 있다.
본 발명의 일 실시예에서, 상기 식각 저지막은 실리콘 산화물, 실리콘 산 질화물 또는 알루미늄 산화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 영역의 식각 저지막 상에 상기 비트 라인들 사이를 매립하는 제2 층간 절연막을 더 포함할 수 있다.
상기 제1 영역에 형성되는 제2 층간 절연막의 두께는 상기 제2 영역에 형성되는 제2 층간 절연막의 두께보다 더 얇을 수 있다.
상기 제1 및 제2 영역에서 상기 제2 층간 절연막의 상부면은 평탄면을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 층간 절연막 내에는 상기 제1 영역의 기판과 상기 MTJ 구조물들을 서로 전기적으로 연결하는 콘택 플러그들이 포함될 수 있다.
상기 콘택 플러그들 상에 상기 MTJ 구조물들과 상기 콘택 플러그들을 서로 전기적으로 연결하는 패드 패턴이 더 포함될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 자기 메모리 소자는, 기판 상에 평탄한 상부면을 갖는 하부 구조물이 구비된다. 상기 하부 구조물 상에는 고립된 형상의 자기 터널 접합(MTJ) 구조물들이 구비된다. 상기 MTJ 구조물들 측벽 및 MTJ 구조물들 사이의 하부 구조물 상에는 캡핑막 패턴이 구비된다. 상기 캡핑막 패턴 상에는, 상기 MTJ 구조물들 사이를 매립하고 그 상부면이 상기 MTJ 구조물들의 상부면과 동일한 평면 상에 위치하는 매립막 패턴이 구비된다. 상기 매립막 패턴 및 MTJ 구조물들 상에 상기 MTJ 구조물들의 상부면과 접촉하면서 연장되는 비트 라인들이 구비된다. 또한, 상기 비트 라인들 사이의 매립막 패턴 상에는 식각 저지막이 구비된다.
본 발명의 일 실시예에서, 상기 식각 저지막은 평탄한 상부면을 가질 수 있다.
본 발명의 일 실시예에서, 상기 식각 저지막은 실리콘 산화물, 실리콘 산 질화물 또는 알루미늄 산화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 캡핑막 패턴은 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 영역의 식각 저지막 상에 상기 비트 라인들 사이를 매립하는 제2 층간 절연막을 더 포함할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 자기 메모리 소자의 제조 방법으로, 기판의 제1 및 제2 영역 상에, 평탄한 제1 상부면을 갖는 제1 층간 절연막을 형성한다. 상기 제1 영역의 제1 층간 절연막 상에, 상기 제1 상부면 보다 높은 평탄한 제2 상부면을 갖고, 상기 제2 상부면에는 고립된 형상의 자기 터널 접합(MTJ) 구조물들 및 상기 MTJ 구조물들 사이의 매립막 패턴이 노출되는 패턴 구조물을 형성한다. 상기 제2 영역의 제1 층간 절연막 및 상기 제1 영역의 패턴 구조물 상에 예비 식각 저지막을 형성한다. 상기 예비 식각 저지막 상에 평탄한 상부면을 갖는 제2 층간 절연막을 형성한다. 상기 제1 영역의 제2 층간 절연막 및 예비 식각 저지막의 일부를 식각하여, 상기 MTJ 구조물들의 상부면을 노출하면서 연장되는 개구부를 형성하고, 상기 제1 및 제2 영역에서 단차를 갖는 식각 저지막을 형성한다. 또한, 상기 개구부 내부에 비트 라인을 형성한다.
본 발명의 일 실시예에서, 상기 매립막 패턴 및 상기 MTJ 구조물들 사이에 개재되고, 상기 제2 영역의 제1 층간 절연막 상부면으로 연장되는 캡핑막을 형성할 수 있다.
상기 매립막 패턴을 형성하기 위하여, 상기 캡핑막 상에 상기 MTJ 구조물들 사이의 갭을 채우는 매립막을 형성한다. 상기 제2 영역의 캡핑막을 식각 정지점 검출막으로 사용하여 상기 MTJ 구조물들 상의 캡핑막이 노출되도록 상기 매립막을 에치백한다. 상기 제2 영역의 제1 층간 절연막 및 상기 MTJ 구조물 상의 캡핑막을 제거하여 캡핑막 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 예비 식각 저지막은 상기 제2 영역의 제1 층간 절연막 및 상기 제1 영역의 패턴 구조물의 상부면과, 상기 제1 및 제2 영역 경계의 패턴 구조물 측벽 부위를 따라 연속적으로 형성될 수 있다.
본 발명의 일 실시예에서, 상기 예비 식각 저지막은 상기 제1 및 제2 영역에서 단차를 갖고, 상기 제2 영역의 제1 층간 절연막 및 상기 제1 영역의 패턴 구조물 상에서 각각 평탄한 상부면을 갖도록 형성될 수 있다.
본 발명에 의하면, 식각 저지막이 구비됨으로써 비트 라인 형성을 위한 식각 공정에서 MTJ 구조물들의 손상이 억제될 수 있다. 또한, 상기 MTJ 구조물들과 비트 라인의 접촉 불량을 감소시킬 수 있다. 따라서, 본 발명에 따른 자기 메모리 소자는 MTJ 구조물들과 비트 라인 간의 저항 산포가 개선되어 우수한 동작 특성을 가질 수 있다.
도 1a 내지 도 1c는 예시적인 실시예들에 따른 자기 메모리 소자를 설명하기 위한 단면도 및 평면도들이다.
도 2 내지 도 16은 도 1a 내지 도 1c에 도시된 자기 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 17은 예시적인 실시예들에 따른 자기 메모리 소자를 설명하기 위한 단면도이다.
도 18 내지 21은 도 17에 도시된 자기 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 22는 본 발명의 다른 실시예에 따른 메모리 시스템을 도시한 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1a 내지 도 1c는 예시적인 실시예들에 따른 자기 메모리 소자를 설명하기 위한 단면도 및 평면도들이다. 도 1a는 도 1c의 A-A'의 단면도이고, 도 1b는 도 1c의 B-B'의 단면도이다.
도 1a 내지 도 1c를 참조하면, 제1 영역 및 제2 영역이 구분되는 기판(100)이 마련된다. 상기 제1 영역은 자기 메모리 셀들이 형성되기 위한 셀 영역일 수 있다. 상기 제2 영역은 상기 제1 영역의 주변에 위치하며, 페리 회로들이 형성되기 위한 페리 영역일 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다.
상기 제1 및 제2 영역의 기판(100)은 액티브 영역(100a) 및 필드 영역으로 구분될 수 있다.
상기 제1 영역에서 상기 액티브 영역들(100a)은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다. 상기 각각의 고립된 액티브 영역(100a)에는 제1 트랜지스터들이 구비될 수 있다. 예를들어, 상기 각각의 고립된 액티브 영역에는 2개의 제1 게이트를 포함하여 2개의 제1 트랜지스터들(116)이 형성될 수 있으며, 상기 액티브 영역(100a)의 중심 부위는 공통의 제1 소스 영역(112)으로 제공될 수 있고, 상기 액티브 영역(100a)의 양 가장자리 부위는 제1 드레인 영역들(114)로 제공될 수 있다. 상기 제1 트랜지스터(116)는 매립 게이트형 트랜지스터일 수 있다. 상기 제1 게이트는 기판(100)에 형성된 트렌치 내부에 위치하는 제1 게이트 절연막 패턴(106), 제1 게이트 전극(108) 및 제1 하드 마스크 패턴(110)을 포함할 수 있다.
다른 예로, 상기 제1 트랜지스터(116)는 제1 게이트가 기판 상에 형성된 플레너형 트랜지스터일 수도 있다. 상기 제1 게이트는 제1 방향을 따라 연장되는 라인 형상을 가질 수 있다.
상기 액티브 영역(100a)의 제1 소스 영역들(112)과 접촉하면서 연장되는 소스 라인(132)이 구비될 수 있다. 상기 소스 라인(132)은 상기 제1 방향을 따라 연장될 수 있다. 상기 소스 라인(132)은 예를들어 텅스텐, 티타늄, 탄탈륨 등과 같은 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 제2 영역의 기판(100) 상에도 페리 회로들을 구성하는 제2 트랜지스터(118)가 구비될 수 있다. 상기 제2 트랜지스터(118)는 플레너형 트랜지스터일 수 있다. 예를들어, 상기 제2 트랜지스터(118)는 제2 영역의 기판(100) 상에 형성되는 제2 게이트 절연막 패턴(120), 제2 게이트 전극(122), 제2 소스/드레인 영역(126)을 포함할 수 있다.
상기 제1 및 제2 영역의 기판 상에 제1 층간 절연막(130)이 구비된다. 상기 제1 층간 절연막(130)은 상기 소스 라인(132) 및 상기 제1 및 제2 트랜지스터들(116, 118)을 충분하게 덮을 수 있다. 상기 제1 층간 절연막(130)은 평탄한 제1 상부면을 가질 수 있다. 그러므로, 상기 제1 층간 절연막(130)의 제1 상부면은 상기 소스 라인(132)의 상부면보다 높게 위치할 수 있다. 일 예로, 상기 제1 층간 절연막(130)은 제1 하부 층간 절연막(130a) 및 제2 하부 층간 절연막(130b)을 포함할 수 있다. 상기 제1 하부 층간 절연막(130a)을 관통하여 상기 소스 라인(132)이 구비될 수 있다.
상기 제1 영역의 상기 제1 층간 절연막(130)을 관통하여 상기 제1 드레인 영역들(114)과 각각 접촉하는 콘택 플러그(134)이 구비된다. 즉, 상기 콘택 플러그들(134)은 상기 제1 및 제2 하부 층간 절연막(130a, 130b)을 관통하여 형성될 수 있다. 상기 콘택 플러그들(134)의 상부면은 상기 소스 라인(132)의 상부면보다 높을 수 있다.
상기 각각의 콘택 플러그들(134) 상에는 패드 전극(136)이 구비될 수 있다. 또한, 상기 패드 전극들(136) 사이에는 절연막 패턴(138a)이 구비될 수 있다. 상기 패드 전극들(136)은 상기 콘택 플러그(134)와 MTJ 구조물(151) 간의 직접적인 접촉이 어려울 때 배치될 수 있다. 그러므로, 상기 콘택 플러그(134)와 MTJ 구조물(151)이 직접 접촉될 수 있도록 배치되는 경우에는 상기 패드 전극(136)이 구비되지 않을 수 있다.
상기 각각의 패드 전극들(136) 상에는 MTJ 구조물(151)이 구비될 수 있다. 상기 MTJ 구조물(151)은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다.
상기 MTJ 구조물(151)은 하부 전극(140), 자기터널접합(Magnetic Tunnel Junction: MTJ) 패턴(148) 및 상부 전극(150)이 적층된 구조를 가질 수 있다. 상기 MTJ 패턴(148)은 고정막 패턴(142), 터널 베리어막 패턴(144) 및 자유막 패턴(146)을 포함할 수 있다.
상기 하부 및 상부 전극(140, 150)은 금속 또는 금속 질화물을 포함할 수 있다. 일 실시예에 있어서, 상기 고정막 패턴(142)은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함할 수 있다. 상기 고정막 패턴(142) 상에는 하부 강자성막(도시안됨), 반강자성 커플링 스페이서막(도시안됨), 상부 강자성막(도시안됨)이 더 포함될 수도 있다. 상기 상부 및 하부 강자성막들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체 일 수 있다. 상기 반강자성 커플링 스페이서막은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 또한, 상기 터널 베리어막 패턴(144)은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 포함할 수 있다.
상기 자유막 패턴(146)은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체일 수 있다.
상기 MTJ 구조물(151)은 예시적으로 설명한 상기 구성에 한정되지 않으며, 다양한 변형 실시예들이 가능하다. 예를들어, 상기 MTJ 구조물(151)에 상기 하부 전극이 구비되지 않을 수도 있다.
상기 MTJ 구조물(151)의 측벽을 덮으면서 상기 패드 패턴(136) 및 절연막 패턴(138a) 표면을 따라 캡핑막 패턴(152a)이 구비된다. 상기 캡핑막 패턴(152a)은 상기 MTJ 구조물(151)을 보호하기 위하여 제공될 수 있다. 상기 캡핑막 패턴(152a)은 상기 기판(100)의 제1 영역에만 구비되며, 제2 영역에는 구비되지 않을 수 있다.
상기 캡핑막 패턴(152a)은 절연 물질을 포함할 수 있다. 상기 캡핑막 패턴(152a)은 실리콘 산화물을 식각하는 공정에서 식각 정지점 검출 시그널(End Point Detect Signal)을 제공할 수 있는 물질을 포함할 수 있다. 즉, 플라즈마 식각 공정에서 상기 실리콘 산화물을 식각할 때와는 다른 파장이 나와서, 식각이 정지되어야 할 때를 정확히 검출할 수 있는 물질을 포함할 수 있다. 또한, 상기 캡핑막 패턴(152a)은 매립막 패턴(154a)으로 제공되는 실리콘 산화물과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 캡핑막 패턴(152a)은 예를들어 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 캡핑막 패턴(152a) 상에 상기 MTJ 구조물들(151) 사이의 갭을 채우는 매립막 패턴(154a)이 구비된다. 상기 매립막 패턴(154a)은 상기 기판의 제1 영역에만 구비되며 제2 영역에는 구비되지 않을 수 있다. 상기 매립막 패턴(154a) 및 상기 MTJ 구조물들(151)은 평탄한 제2 상부면을 가질 수 있다. 상기 매립막 패턴(154a)은 스텝커버러지가 특성이 양호하고, 상기 MTJ 구조물들(151) 사이의 갭을 용이하게 매립하는 절연 물질을 포함할 수 있다. 상기 매립막 패턴(154a)은 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물은 원자층 적층법에 의해 증착된 것일 수 있다.
이와같이, 상기 제1 영역의 제1 층간 절연막(130) 상에는 상기 매립막 패턴(154a) 및 상기 MTJ 구조물들(151)이 구비되고, 상기 제2 영역의 제1 층간 절연막(130) 상에는 상기 매립막 패턴(154a) 및 상기 MTJ 구조물들(151)이 구비되지 않는다. 따라서, 상기 제1 영역의 제2 상부면과 상기 제2 영역의 제1 상부면은 단차를 가질 수 있다.
상기 매립막 패턴(154a) 및 상기 MTJ 구조물들(151) 상에 상기 MTJ 구조물들(151)의 상부면과 접촉하면서 연장되는 비트 라인(162)이 구비된다. 상기 비트 라인(162)은 상기 MTJ 구조물(151)의 상부 전극(150)과 접촉할 수 있다. 상기 비트 라인(162)은 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 상기 비트 라인(162)은 서로 평행하게 복수개가 구비될 수 있다.
상기 비트 라인(162)은 베리어 금속막(162a) 및 금속막(162b)이 적층되는 구조를 가질 수 있다. 상기 베리어 금속막(162a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 금속막(162b)은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다.
상기 제1 영역에서 상기 비트 라인들(162) 사이에 위치하는 상기 매립막 패턴(154) 상부면과 상기 제2 영역의 제1 층간 절연막(130) 상부면에는 식각 저지막(156a)이 구비된다. 상기 매립막 패턴(154a)과 상기 제2 영역의 제1 층간 절연막(130) 상부면은 단차를 가지므로, 상기 식각 저지막(156a)은 제1 및 제2 영역에서 단차를 가지면서 형성될 수 있다. 상기 제1 및 제2 영역에서, 상기 식각 저지막(156a)은 각각 평탄한 상부면을 가지면서 균일한 두께로 형성될 수 있다.
상기 식각 저지막(156a)은 상기 제2 영역의 제1 층간 절연막(130) 전면 상에 대해 형성되고, 상기 제1 및 제2 영역의 경계 부위의 매립막 패턴(154a) 측벽 및 상기 매립막 패턴(154a)의 일부 상부면에 연속적으로 형성될 수 있다. 따라서, 상기 식각 저지막(156a)은 상기 제1 및 제2 영역의 경계 부위에서 끊어지지 않고, 상기 제1 영역의 매립막 패턴(154a) 상부면까지 연장될 수 있다.
상기 식각 저지막(156a)은 제2 층간 절연막(158)으로 제공되는 실리콘 산화물과의 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 따라서, 실리콘 산화물의 식각 공정 시에 상기 식각 저지막(156a)은 거의 식각되지 않을 수 있다. 예를들어, 상기 식각 저지막(156a)은 실리콘 질화물, 실리콘 산 질화물 또는 알루미늄 산화물을 포함할 수 있다. 일 실시예로, 상기 식각 저지막(156a)은 상기 캡핑막 패턴(152a)과 동일한 물질로 형성될 수 있다. 다른 실시예로, 상기 식각 저지막(156a)은 상기 캡핑막 패턴(152a)과 다른 물질로 형성될 수도 있다.
상기 제1 및 제2 영역에 형성된 식각 저지막(156a) 상에는 제2 층간 절연막(158)이 구비된다. 상기 제2 영역에서는 상기 제1 및 제2 층간 절연막(130, 158) 사이에 식각 저지막(156a)이 구비될 수 있다. 상기 제2 층간 절연막(158)의 상부면은 상기 비트 라인(162)의 상부면과 동일한 평면에 위치할 수 있다.
도시하지는 않았지만, 상기 제2 층간 절연막(158) 및 비트 라인(162) 상에 상부 절연막이 구비될 수 있다.
이와같이, 상기 자기 메모리 장치는 상기 MTJ 구조물들(151) 사이에 형성된 매립막 패턴(154a) 상에 식각 저지막(156a)이 구비된다. 상기 식각 저지막(156a)을 이용하여 식각 공정을 수행함으로써, MTJ 구조물들의 상부면이 손상되는 것을 감소시킬 수 있다. 또한, 상기 MTJ 구조물들과 비트 라인의 접촉 불량을 감소시킬 수 있다. 따라서, 본 발명에 따른 자기 메모리 소자는 MTJ 구조물들과 비트 라인 간의 저항 산포가 개선되어 우수한 동작 특성을 가질 수 있다.
도 2 내지 도 16은 도 1a 내지 도 1c에 도시된 자기 메모리 소자의 제조 방법을 설명하기 위한 단면도이다. 도 2 내지 도 13 및 15는 도 1c의 A-A' 부위의 단면도이고, 도 14 및 도 16은 도 1c의 B-B' 부위의 단면도이다.
도 2를 참조하면, 기판(100)에 소자 분리막(102)을 형성하여 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 상기 기판(100)은 메모리 셀들이 형성되는 제1 영역과 주변 회로들이 형성되는 제2 영역으로 구분될 수 있다. 상기 소자 분리막(102)은 셸로운 트렌치 분리 (Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 상기 액티브 영역은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다.
상기 제1 영역의 기판(100)에 제1 트랜지스터들(116)을 형성한다. 상기 고립된 액티브 영역에는 2개의 제1 트랜지스터들(116)이 형성될 수 있다. 예를들어, 상기 제1 트랜지스터들(116)은 매립 게이트형 트랜지스터들일 수 있다. 상기 제1 트랜지스터들(116)을 형성하기 위하여, 상기 기판(100) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 기판을 식각함으로써 제1 방향으로 연장되는 라인 형상의 트렌치(104)를 형성한다. 상기 각 액티브 영역 내에 2개의 트렌치들(104)이 형성될 수 있다. 상기 트렌치들(104) 내부에 제1 게이트 절연막 패턴(106), 제1 게이트 전극(108) 및 제1 하드 마스크 패턴(110)을 포함하는 제1 게이트를 형성한다. 또한, 상기 제1 게이트 양 측의 액티브 영역 내에 불순물을 주입하여 제1 소스 영역(112) 및 제1 드레인 영역(114)을 각각 형성한다. 상기 제1 소스 영역은 2개의 제1 트랜지스터에 공통의 소스 영역으로 제공될 수 있다.
본 실시예에서, 상기 제1 트랜지스터들(116)은 매립 게이트용 트랜지스터로 설명하지만 이에 한정되지는 않는다. 예를들어, 상기 제1 트랜지스터들(116)은 플레너 게이트형 트랜지스터일 수도 있다.
또한, 상기 제2 영역의 기판에 주변 회로에 포함되는 제2 트랜지스터(118)를 형성한다. 예를들어, 상기 제2 트랜지스터(118)는 플레너 게이트형의 트랜지스터들 일 수 있다. 상기 제2 트랜지스터(118)를 형성하기 위하여, 상기 기판(100) 상에 제2 게이트 절연막 및 제2 게이트 전극막을 형성한다. 제2 하드 마스크 패턴(124)을 이용하여 상기 제2 게이트 절연막 및 제2 게이트 전극막을 식각함으로써 제2 게이트 절연막 패턴(120) 및 제2 게이트 전극(122)을 형성한다. 또한, 상기 제2 게이트 전극(122) 양 측의 액티브 영역에 불순물을 주입하여 제2 소스/드레인 영역(126)을 각각 형성한다.
도 3을 참조하면, 상기 제1 및 제2 영역의 기판(100) 상에 상기 제1 및 제2 트랜지스터들(116, 118)을 덮는 제1 하부 층간 절연막(130a)을 형성한다. 이 후, 상기 제1 하부 층간 절연막(130a)의 상부면이 평탄하게 되도록 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
상기 제1 영역의 제1 하부 층간 절연막(130a)의 일부를 식각하여, 상기 제1 소스 영역들(112) 표면을 노출하는 제1 개구부들(131)을 형성한다. 상기 제1 개구부들(131)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제1 개구부들(131) 내부에 제1 도전막을 형성하고 평탄화하여, 상기 제1 소스 영역들(112)과 접촉하는 소스 라인들(132)을 형성한다. 상기 소스 라인들(132)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.
상기 제1 하부 층간 절연막(130a) 및 소스 라인들(132) 상에 제2 하부 층간 절연막(130b)을 형성한다. 상기 제1 하부 층간 절연막(130a)의 상부면이 평탄하므로, 상기 제2 하부 층간 절연막(130b)은 평탄한 상부면을 가질 수 있다. 상기 제1 및 제2 하부 층간 절연막(130a, 130b)은 실리콘 산화물로 형성될 수 있다.
상기 제1 영역의 제2 및 제1 하부 층간 절연막(130a, 130b)을 관통하여 상기 제1 드레인 영역들(114)을 각각 노출하는 제2 개구부들(133)을 형성한다. 상기 제2 개구부들(133) 내부에 제2 도전막을 형성하고 평탄화하여, 상기 제1 드레인 영역들(114)과 각각 접촉하는 콘택 플러그(134)를 형성한다. 상기 콘택 플러그들(134)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.
따라서, 상기 제1 및 제2 영역의 기판(100)에는 제1 및 제2 하부 층간 절연막(130a, 130b)을 포함하는 제1 층간 절연막(130)이 형성된다. 상기 제1 영역의 제1 층간 절연막(130)에는 상기 콘택 플러그들(134) 및 소스 라인들(132)이 각각 형성된다. 상기 콘택 플러그들(134)의 상부면은 상기 소스 라인들(132)의 상부면보다 높게 위치할 수 있다.
도 4를 참조하면, 상기 제1 층간 절연막(130) 상에 패드막을 형성한다. 상기 패드막은 텅스텐, 티타늄, 탄탈륨 등의 금속 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다. 상기 패드막을 식각하여 상기 콘택 플러그들(134)과 각각 접촉하는 패드 패턴(136)을 형성한다.
상기 패드 패턴들(136)사이를 채우는 예비 절연막 패턴(138)을 형성한다. 상기 예비 절연막 패턴(138)은 실리콘 질화물 또는 실리콘 산화물을 사용하여 형성할 수 있다.
도 5를 참조하면, 상기 패드 패턴들(136)과 각각 접촉하는 고립된 섬 형상의 MTJ 구조물(151)을 형성한다. 상기 MTJ 구조물들(151)은 하부 전극(140), MTJ 패턴(148) 및 상부 전극(150)을 포함하고, 이들이 적층된 구조를 가질 수 있다. 또한, 상기 MTJ 패턴(148)은 순차적으로 적층된 고정막 패턴(142), 터널 베리어막 패턴(144) 및 자유막 패턴(146)을 포함할 수 있다.
구체적으로, 패드 패턴들(136) 및 예비 절연막 패턴(138) 상에 하부 전극막, 고정막, 터널 베리어막, 자유막 및 상부 전극막을 순차적으로 형성하고, 사진 식각 공정을 통해 상기 상부 전극막을 패터닝하여 상부 전극(150)을 형성한다. 이 후, 상부 전극(150)을 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 자유막, 터널 베리어막, 고정막 및 하부 전극막을 패터닝 함으로써, 각 패드 패턴들(136)과 접촉하는 MTJ 구조물들(151)을 형성할 수 있다.
상기 하부 및 상부 전극막들은 금속 또는 금속 질화물을 사용하여 형성할 수 있다.
일 실시예에 있어서, 상기 고정막 상에는 하부 강자성막, 반강자성 커플링 스페이서막, 상부 강자성막을 더 포함할 수 있다.
이때, 상기 고정막은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 사용하여 형성할 수 있다. 상기 상부 및 하부 강자성막들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 사용하여 형성할 수 있다. 상기 반강자성 커플링 스페이서막은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 사용하여 형성할 수 있다.
또한, 상기 터널 베리어막은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 사용하여 형성할 수 있다.
상기 자유막은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 사용하여 형성할 수 있다.
상기 MTJ 구조물들(151)의 구성은 예시적으로 설명한 상기 구성에 한정되지 않으며, 다양한 변형 실시예들이 가능하다.
상기 MTJ 구조물들(151)은 상기 기판(100)의 제1 영역에만 형성된다. 따라서, 상기 기판의 제2 영역에 형성되는 하부 전극막, 고정막, 터널 베리어막, 자유막 및 상부 전극막들은 상기 식각 공정에서 모두 제거된다. 이 때, 상기 제1 영역에서는 상기 MTJ 구조물들 사이의 적층막들보다 상기 제2 영역에 형성된 적층막들이 더 빠르게 식각될 수 있다. 그러므로, 상기 식각 공정에서 상기 제2 영역에 형성된 예비 절연막 패턴(138)이 대부분 제거되어 상기 제1 영역에 절연막 패턴(138a)이 형성될 수 있다. 이로인해, 상기 제2 영역에는 상기 제1 층간 절연막(130)의 상부면이 노출될 수 있다. 그러나, 이와는 달리 상기 제2 영역에 상기 예비 절연 패턴이 일부 남아 있을 수도 있다.
도 6을 참조하면, 상기 제1 층간 절연막(130), MTJ 구조물들(151) 및 절연막 패턴(138a) 상에 예비 캡핑막(152)을 형성한다.
상기 제1 영역에서 상기 예비 캡핑막(152)은 상기 MTJ 구조물들(151) 표면을 따라 형성되며, 상기 MTJ 구조물들(151) 사이를 매립하지 않도록 형성될 수 있다. 따라서, 상기 제1 영역에서 상기 예비 캡핑막(152)은 각 위치별로 상부면의 높이가 다를 수 있다. 상기 제1 영역에서 상기 MTJ 구조물들(152)의 상면에 형성되는 예비 캡핑막(152)의 표면이 가장 높게 위치하게 된다. 그러나, 상기 제2 영역에서는 평탄한 제1 층간 절연막(130) 상에 상기 예비 캡핑막(152)이 형성되므로, 상기 제2 영역에서 상기 예비 캡핑막(152)은 각 위치별로 상부면의 높이가 동일하고, 평탄한 상부면을 가질 수 있다.
상기 예비 캡핑막(152)은 실리콘 산화물의 식각 공정에서 식각 정지점을 검출할 수 있는 절연 물질막으로 형성될 수 있다. 즉, 상기 예비 캡핑막은 실리콘 산화물을 플라즈마 식각 공정에서 상기 실리콘 산화물을 식각할 때와는 다른 파장이 나와서 상기 예비 캡핑막(152)이 식각되는 시점을 정확히 검출할 수 있는 물질이 사용될 수 있다. 상기 예비 캡핑막(152)은 실리콘 질화물, 실리콘 산 질화물 등을 포함할 수 있다.
상기 예비 캡핑막(152)은 상기 MTJ 구조물들(151)의 표면에 형성됨으로써, 후속 공정에서 상기 MTJ 구조물들(151)을 보호하기 위한 보호막으로써 제공될 수 있다.
상기 예비 캡핑막(152)이 50Å보다 얇으면 보호막 및 식각 정지점 검출막(End Point Detect layer, EPD layer)으로 사용하기 어려우며, 300Å보다 두꺼우면 후속에 상기 예비 캡핑막(152)을 식각하기 위한 공정 시간이 증가될 수 있다. 따라서, 상기 예비 캡핑막(152)은 50 내지 300Å의 두께로 형성할 수 있다.
도 7을 참조하면, 상기 예비 캡핑막(152) 상에 절연 물질을 포함하는 매립막(154)을 형성한다. 상기 매립막(154)은 상기 MTJ 구조물들(151) 사이의 갭을 채우도록 스텝커버러지 특성이 우수한 물질로 형성될 수 있다. 상기 매립막(154)은 실리콘 산화물로 형성될 수 있다. 예를들어, 원자층 적층 방법으로 실리콘 산화물을 증착하여 스텝커버러지 특성이 양호한 상기 매립 막(154)을 형성할 수 있다.
상기 제1 영역에만 상기 MTJ 구조물들(151)이 구비되어 있으므로, 상기 매립막(154)은 제1 및 제2 영역의 상부면에서 단차가 형성될 수 있다. 상기 제1 영역에 형성되는 매립막(154)의 상부면은 상기 제2 영역에 형성되는 매립막(154)의 상부면보다 높을 수 있다. 상기 제2 영역에 형성되는 매립막(154)의 상부면은 상기 제1 영역에 형성된 예비 캡핑막(152)의 최상부면보다 높게 위치하도록 형성될 수 있다. 상기 매립막(154)은 상기 제1 및 제2 영역에서 각각 평탄한 상부면을 가질 수 있다.
이 때, 상기 제2 영역에 형성된 매립막(154)의 두께(d1)는 상기 제1 영역의 예비 캡핑막의 최상부면 위로 형성된 매립막(154)의 두께(d2)와 10% 이내의 차이가 있을 수 있다. 바람직하게는, 상기 제2 영역에 형성된 매립막(154)의 두께(d1)는 상기 제1 영역의 예비 캡핑막의 최상부면 위로 형성된 매립막(154)의 두께(d2)와 거의 동일할 수 있다.
도 8을 참조하면, 상기 제2 영역의 예비 캡핑막(152)의 상부면을 식각 정지점 검출막으로 사용하여 상기 매립막(154)을 에치백한다. 즉, 상기 매립막(154)을 플라즈마 식각하면서 화학적인 반응에 의해 발생되는 파장을 계속하여 분석하고, 상기 제2 영역의 예비 캡핑막(152)이 식각될 때의 파장이 검출될 때 식각을 종료할 수 있다. 상기 제2 영역의 예비 캡핑막(152)은 상기 제2 영역 전체에 걸쳐 균일하게 형성되므로, 상기 식각 정지점 검출막으로써 사용하기에 적절할 수 있다.
한편, 상기 식각 공정에서, 상기 제1 영역에서는 상기 MTJ 구조물들(151) 상부면에 형성되는 최상부의 예비 캡핑막(152)만이 부분적으로 노출될 수 있다. 즉, 상기 식각 공정을 수행할 때 상기 제1 영역에서는 예비 캡핑막(152)이 전체적으로 노출되지 않기 때문에, 상기 제1 영역에 형성되는 예비 캡핑막(152)은 식각 정지점 검출막 또는 식각 저지막(etching stop layer)으로 사용하기에 적절하지 않을 수 있다.
상기 제2 영역의 예비 캡핑막(152)이 검출될 때 상기 제1 영역에는 상기 MTJ 구조물들(151)보다 높게 위치하는 상기 매립막이 제거되고 상기 MTJ 구조물들(151) 사이에만 매립막이 남아있게 된다. 따라서, 상기 MTJ 구조물들(151) 사이에는 매립막 패턴(154a)이 형성될 수 있다. 또한, 상기 MTJ 구조물들(151)의 최상부면 상에는 상기 예비 캡핑막(152)이 각각 노출될 수 있다.
상기 절연막을 에치백 공정을 통해 일부 제거하였으므로, 상기 제1 영역과 제2 영역은 단차를 가질 수 있다. 상기 제2 영역에는 예비 캡핑막(152)의 상부면이 노출되고, 상기 제1 영역에는 상기 MTJ 구조물들(151) 및 예비 캡핑막(152)의 일부의 상부면이 노출될 수 있다. 상기 제1 영역에 노출되는 막들은 상기 제2 영역에 노출되는 막에 비해 높은 상부면을 가질 수 있다.
상기 에치백 공정 이 전에 상기 제1 영역에 형성된 매립막(154)과 상기 제2 영역의 MTJ 구조물들(151) 상부면 위로 형성된 매립막(154)의 두께가 거의 동일하므로, 상기 에치백 후에 상기 제1 영역에 노출된 예비 캡핑막(152) 및 매립막 패턴(154a)의 상부면은 거의 평탄하게 될 수 있다. 일 예로, 도시된 것과 같이, 상기 에치백 공정에서 매립막 패턴(154a) 상부면은 MTJ 구조물들(151)의 상부면과 동일 평면 상에 있도록 할 수 있다. 다른 예로, 상기 에치백 공정에서 매립막 패턴(154a) 상부면은 노출된 예비 캡핑막(152)의 상부면과 동일 평면 상에 있도록 할 수도 있다.
상기 에치백 공정을 수행하는 경우, 상기 제1 영역 내에서 예비 캡핑막(152) 및 매립막 패턴(154a)의 평탄도가 매우 높으며 상부면의 편차가 거의 없을 수 있다.
한편, 본 실시예와는 다르게, 상기 매립막(154)을 화학 기계적 연마 공정을 통해 제거하는 경우에는 하부 패턴의 밀집도에 따라 막이 연마되는 속도가 달라지게 되어 상기 제1 영역 내에서 상부면 높이의 편차가 더 커질 수 있다. 예를들어, 하부 패턴 밀집도가 높은 상기 제1 영역 중심 부위와 상대적으로 하부 패턴의 밀집도가 낮은 상기 제1 영역 가장자리 부위에서의 상부면 높이 편차가 매우 크게 나타날 수 있다. 때문에, 상기 제1 영역 내에서 예비 캡핑막 및 매립막 패턴의 상부면의 편차로 인한 불량이 발생될 수 있다. 또한, 상기 매립막(154)을 화학 기계적 연마 공정을 통해 제거하는 경우에는, 상기 제2 영역에도 절연막이 남아있을 수 있다.
도 9를 참조하면, 상기 제1 및 제2 영역에 각각 노출된 예비 캡핑막(152)을 에치백한다. 따라서, 상기 제2 영역의 예비 캡핑막(152)은 모두 제거되고, 상기 제1 영역의 예비 캡핑막(152)은 일부 제거되어 캡핑막 패턴(152a)이 형성된다. 상기 캡핑막 패턴(152a)은 상기 MTJ 구조물들(151)의 측벽 및 상기 MTJ 구조물들(151) 사이의 패드 패턴(136) 및 절연막 패턴(138a) 상에 형성될 수 있다.
상기 공정을 수행하면, 상기 제1 영역에는 상기 MTJ 구조물들(151)의 상부면이 각각 노출될 수 있다.
이 때, 상기 캡핑막 패턴(152a)은 매우 얇은 두께를 가지므로, 상기 캡핑막 패턴(152a)을 제거하더라도 상기 노출된 MTJ 구조물들(151)의 상부면과 상기 매립막 패턴(154a)은 평탄한 상부면을 가질 수 있다. 한편, 상기 제2 영역에는 상기 제1 층간 절연막(130)의 상부면이 노출될 수 있다.
도 10을 참조하면, 상기 제1 층간 절연막(130), MTJ 구조물들(151), 매립막 패턴(154a) 및 캡핑막 패턴(152a) 표면 상에 예비 식각 저지막(156)을 형성한다. 상기 예비 식각 저지막(156)은 실리콘 산화물과 식각 선택비를 갖는 절연 물질을 사용하여 형성할 수 있다. 상기 예비 식각 저지막은 예를 들어 실리콘 질화물, 실리콘 산 질화물 또는 알루미늄 산화물을 사용하여 형성할 수 있다.
상기 예비 식각 저지막(156)은 상기 제1 및 제2 영역에서 서로 단차를 가지면서 서로 연결된 형상을 갖는다. 즉, 상기 예비 식각 저지막(156)은 상기 제1 영역에서는 상기 MTJ 구조물(151) 및 매립막 패턴(154a) 상에 평탄하게 형성될 수 있다. 상기 예비 식각 저지막(156)은 상기 제2 영역에서는 상기 제1 층간 절연막(130) 상에 평탄하게 형성되며, 상기 제1 영역보다 낮은 상부면을 가질 수 있다. 또한, 상기 예비 식각 저지막(156)은 상기 제1 및 제2 영역의 경계에 위치하는 매립막 패턴(154a)의 측벽을 따라 형성될 수 있다.
도 11을 참조하면, 상기 예비 식각 저지막(156) 상에 제2 층간 절연막(158)을 형성한다. 상기 제2 층간 절연막(158)을 평탄화하여 상기 제1 및 제2 영역 상에서 평탄한 상부면을 갖도록 한다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
상기 제2 층간 절연막(158)은 실리콘 산화물을 포함할 수 있다.
도 12를 참조하면, 상기 제1 영역에 형성된 제2 층간 절연막(158)의 일부를 식각하여 비트 라인이 형성되기 위한 예비 트렌치(160)를 형성한다. 상기 예비 트렌치(160)는 상기 제1 방향과 수직한 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 식각 공정에서 상기 예비 식각 저지막(156)이 노출되도록 상기 제2 층간 절연막(158)을 식각할 수 있다. 본 발명의 일 실시예에서, 상기 예비 식각 저지막(156)과 식각 선택비를 갖는 식각 조건으로 상기 제2 층간 절연막(158)을 식각할 수 있다. 다른 실시예에서, 상기 예비 식각 저지막(156)을 식각 정지점 검출막 으로 사용하여 상기 예비 식각 저지막(156)이 검출되었을 때 상기 제2 층간 절연막(158)의 식각을 종료할 수 있다.
상기 제1 영역에 형성된 상기 예비 식각 저지막(156)은 평탄한 상부면을 가지면서 연속적으로 형성되기 때문에, 상기 예비 식각 저지막(156)이 노출되도록 정확한 위치까지 식각할 수 있다.
도 13 및 도 14를 참조하면, 상기 예비 트렌치(160) 저면에 노출된 예비 식각 저지막(156)을 식각하여 트렌치(160a)를 형성한다. 상기 트렌치(160a)의 저면에는 상기 MTJ 구조물들(151)의 상부면이 노출된다. 또한, 상기 예비 식각 저지막(156)이 일부 식각되어 식각 저지막(156a)이 형성된다. 상기 식각 저지막(156a)은 상기 제2 영역의 제1 층간 절연막(130)과, 상기 제1 영역의 상기 예비 트렌치(160) 사이의 매립막 패턴들(154a) 상에 형성될 수 있다. 상기 식각 저지막(156a)은 상기 제1 및 제2 영역의 경계 부위에서 끊어지지 않고 단차를 가지면서 연속적으로 형성될 수 있다. 즉, 상기 식각 저지막(156a)은 상기 제1 및 제2 영역의 경계에 위치하는 매립막 패턴(154a)의 측벽을 따라 형성될 수 있다.
상기 MTJ 구조물들(151) 상에 평탄하게 예비 식각 저지막(156)이 형성되었으므로, 상기 예비 식각 저지막(156)을 식각하여 형성되는 트렌치의 저면은 평탄할 수 있다.
이와같이, 상기 예비 식각 저지막(156)을 이용하여 정확한 위치까지 식각이 가능하므로, 상기 식각 공정에서 하부의 MTJ 구조물들(151)의 손상을 최소화할 수 있고, MTJ 구조물들(151)은 균일한 두께를 가질 수 있다. 즉, 상기 MTJ 구조물들(151) 최상부의 상부 전극들(150)은 상기 식각 공정에서 거의 손상되지 않고 균일한 두께를 가질 수 있다. 이에 더하여, 상기 트렌치(160a) 저면에 MTJ 구조물들(151)이 노출되지 않거나 상기 MTJ 구조물들(151)이 과도하게 식각되는 등의 불량을 방지할 수 있다.
도 15 및 16을 참조하면, 상기 트렌치(160a) 내부에 비트 라인(162)을 형성한다. 상기 비트 라인(162)은 상기 트렌치(160a)의 측벽 및 저면에 베리어 금속막(162a)을 형성하고, 상기 베리어 금속막(162a) 상에 상기 트렌치를 채우는 금속막(162b)을 형성하고, 이들을 평탄화하여 형성할 수 있다. 상기 베리어 금속막(162a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 금속막(162b)은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다.
상기 비트 라인(162)은 상기 MTJ 구조물들(151)의 상부 전극들(150)과 접촉할 수 있다. 상기 MTJ 구조물들(151)의 상부 전극이 균일한 두께를 가지기 때문에, 상기 비트 라인(162)의 저항 산포가 감소될 수 있다.
실시예 2
도 17은 예시적인 실시예들에 따른 자기 메모리 소자를 설명하기 위한 단면도이다.
도 17에 도시된 자기 메모리 소자는 캡핑막 패턴을 제외하고, 도 1a 내지 도 1c를 참조로 설명한 자기 메모리 소자와 동일하다.
도 17을 참조하면, 기판(100)의 제1 영역에 제1 트랜지스터들(116)이 구비되고, 기판(100)의 제2 영역에 제2 트랜지스터(118)가 구비될 수 있다. 상기 기판(100) 상에는 상기 제1 및 제2 트랜지스터들(116, 118)을 덮는 제1 층간 절연막(130)이 구비될 수 있다.
상기 제1 층간 절연막(130) 내에는 상기 제1 트랜지스터들(116)의 공통 소스 영역과 연결되는 소스 라인(132)이 구비될 수 있다. 또한, 상기 제1 층간 절연막(130) 내에는 상기 제1 트랜지스터들(116)의 드레인 영역과 연결되는 콘택 플러그들(134)이 구비될 수 있다. 상기 콘택 플러그들(134) 상에는 상기 콘택 플러그들(134)과 각각 접촉되는 패드 전극(136) 및 MTJ 구조물(151)이 구비될 수 있다. 상기 패드 전극들(136) 사이에는 절연막 패턴(138a)이 구비될 수 있다.
상기 제1 영역에서 상기 MTJ 구조물(151)의 측벽, 상기 패드 패턴(136) 및 절연막 패턴(138a) 표면과, 상기 제2 영역의 제1 층간 절연막(130) 상부면에는 캡핑막 패턴(152b)이 구비된다. 상기 캡핑막 패턴(152b)은 상기 제1 및 제2 영역의 경계 부위에서 끊어지지 않고, 상기 제1 영역의 MTJ 구조물(151) 측벽 부위까지 연장될 수 있다. 이와같이, 상기 캡핑막 패턴(152b)은 상기 기판(100)의 제1 영역 및 제2 영역에 각각 구비될 수 있다.
상기 캡핑막 패턴(152b)은 절연 물질을 포함할 수 있다. 상기 캡핑막 패턴(152b)은 실리콘 산화물을 식각하는 공정에서 식각 정지점 검출 시그널을 제공할 수 있는 물질을 포함할 수 있다. 또한, 상기 캡핑막 패턴(152b)은 매립막 패턴(154a)으로 제공되는 실리콘 산화물과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 캡핑막 패턴(152b)은 예를들어 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 캡핑막 패턴(152b) 상에 상기 MTJ 구조물들(151) 사이의 갭을 채우는 매립막 패턴(154a)이 구비된다. 상기 매립막 패턴(154b)은 상기 기판의 제1 영역에만 구비되며 제2 영역에는 구비되지 않을 수 있다.
상기 매립막 패턴(154a) 및 상기 MTJ 구조물들(151) 상에 상기 MTJ 구조물들(151)의 상부면과 접촉하면서 연장되는 비트 라인(162)이 구비된다
상기 제1 영역에서 상기 비트 라인들(162) 사이에 위치하는 상기 매립막 패턴(154) 상부면과 상기 제2 영역의 캡핑막 패턴(152b)의 상부면에는 식각 저지막(156a)이 구비된다. 상기 매립막 패턴(154a)과 상기 제2 영역의 제1 층간 절연막(130) 상부면은 단차를 가지므로, 상기 식각 저지막(156a)은 제1 및 제2 영역에서 단차를 가지면서 형성될 수 있다. 상기 식각 저지막(156a)은 상기 제1 및 제2 영역에서 각각 평탄한 상부면을 가지면서 균일한 두께로 형성될 수 있다.
상기 식각 저지막(156a)은 제2 층간 절연막(158)으로 제공되는 실리콘 산화물과의 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를들어, 상기 식각 저지막(156a)은 실리콘 질화물, 실리콘 산 질화물 또는 알루미늄 산화물을 포함할 수 있다. 일 실시예로, 상기 식각 저지막(156a)은 상기 캡핑막 패턴(152b)과 동일한 물질로 형성될 수 있다. 다른 실시예로, 상기 식각 저지막(156a)은 상기 캡핑막 패턴(152b)과 다른 물질로 형성될 수도 있다.
상기 제1 및 제2 영역에 형성된 식각 저지막(156a) 상에는 제2 층간 절연막(158)이 구비된다. 즉, 상기 제1 영역의 비트 라인들 사이에 상기 제2 층간 절연막(158)이 구비될 수 있다.
도 18 내지 21은 도 17에 도시된 자기 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 2 내지 도 7을 참조로 설명한 것과 동일한 공정을 수행하여 도 7에 도시된 구조를 형성한다.
도 18을 참조하면, 상기 제2 영역의 예비 캡핑막(152)의 상부면을 식각 정지점 검출막으로 사용하여 상기 매립막(154)을 에치백한다. 상기 제2 영역의 예비 캡핑막(152)이 검출될 때 상기 제1 영역에는 상기 MTJ 구조물들(151)보다 높게 위치하는 상기 절연막이 제거되고 상기 MTJ 구조물들(151) 사이에만 절연막이 남아있게 된다. 따라서, 상기 MTJ 구조물들(151) 사이에는 매립막 패턴(154a)이 형성될 수 있다. 또한, 상기 MTJ 구조물들(151)의 최상부면 상에는 상기 예비 캡핑막(152)이 각각 노출될 수 있다.
상기 에치백 공정에서 상기 매립막 패턴(154a) 상부면은 노출되는 예비 캡핑막(152)의 상부면과 동일 평면 상에 있도록 할 수도 있다.
도 19를 참조하면, 제1 및 제2 영역에 각각 노출된 예비 캡핑막(152) 상에 예비 식각 저지막(156)을 형성한다. 즉, 상기 예비 캡핑막(152)을 에치백하는 공정을 수행하지 않아서, 상기 제1 및 제2 영역에 예비 캡핑막(152)이 남아있게 된다. 상기 예비 식각 저지막(156)은 상기 제1 및 제2 영역에서 서로 단차를 가지면서 서로 연결된 형상을 갖는다. 상기 제1 영역 및 제2 영역에서 상기 예비 식각 저지막은 평탄한 상부면을 가지면서 균일한 두께로 형성될 수 있다.
도 20을 참조하면, 상기 예비 식각 저지막(156) 상에 제2 층간 절연막(158)을 형성한다. 상기 제2 층간 절연막(158)을 평탄화하여 상기 제1 및 제2 영역 상에서 평탄한 상부면을 갖도록 한다.
상기 제1 영역에 형성된 제2 층간 절연막(158)의 일부를 식각하여 상기 예비 식각 저지막(156)이 노출되는 예비 트렌치를 형성한다. 이 후, 상기 예비 식각 저지막(156)을 식각하여 상기 MTJ 구조물들(151)의 상부면이 노출되는 트렌치(160a)를 형성한다. 상기 식각 공정에서, 상기 MTJ 구조물들(151)의 상부면의 손상이 감소되고, 상기 MTJ 구조물들(151)은 균일한 두께를 가질 수 있다.
상기 트렌치(160a)는 비트 라인이 형성되기 위한 부위이며, 상기 제1 방향과 수직한 제2 방향으로 연장되는 형상을 가질 수 있다.
도 21을 참조하면, 상기 트렌치(160a) 내부에 비트 라인(162)을 형성한다. 상기 비트 라인(162)은 상기 MTJ 구조물들(151)의 상부 전극들(150)과 접촉할 수 있다. 상기 MTJ 구조물들(151)의 상부 전극이 균일한 두께를 가지기 때문에, 상기 비트 라인(162)의 저항 산포가 감소될 수 있다.
전술한 것과 같이, 상기 자기 메모리 소자의 제조 방법에서, 평탄한 상부면을 가지면서 연속적으로 형성된 예비 식각 저지막을 이용하여 비트 라인 형성을 위한 트렌치를 형성한다. 따라서, 비트 라인 및 MTJ 구조물에 발생되는 불량을 감소시킬 수 있다.
도 22는 본 발명의 다른 실시예에 따른 메모리 시스템을 도시한 것이다.
도 22를 참조하면, 본 실시예에 따른 메모리 시스템은 메모리 콘트롤러(320)와 연결된 메모리(310)를 포함할 수 있다. 상기 메모리(310)는 상기 본 발명의 방법에 의해 형성되는 자기 메모리 소자를 포함할 수 있다. 상기 메모리 콘트롤러(320)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
이외에도 본 발명의 각 실시예들의 방법에 의해 형성되는 자기 메모리 소자는 모바일 기기, 메모리 카드, 컴퓨터 등의 전자 제품에 포함되는 메모리로 사용될 수 있다.
100 : 기판 116 : 제1 트랜지스터
118 : 제2 트랜지스터 130 : 제1 층간 절연막
132 : 소스 라인 134 : 콘택 플러그
136 : 패드 전극 138a : 절연막 패턴
148 : MTJ 패턴 152a, 152b : 캡핑막 패턴
151 : MTJ 구조물 154a : 매립막 패턴
156a : 식각 저지막 158: 제2 층간 절연막
162 : 비트 라인

Claims (20)

  1. 기판의 제1 및 제2 영역 상에 구비되고 평탄한 제1 상부면을 갖는 제1 층간 절연막;
    상기 제1 영역의 제1 층간 절연막 상에 구비되고, 상기 제1 상부면 보다 높은 평탄한 제2 상부면을 갖고, 상기 제2 상부면에는 고립된 형상의 자기 터널 접합(MTJ) 구조물들 및 상기 MTJ 구조물들 사이의 매립막 패턴이 노출된 패턴 구조물;
    상기 패턴 구조물 상에 상기 MTJ 구조물들의 상부면과 접촉하면서 연장되는 비트 라인들; 및
    상기 제1 영역의 비트 라인들 사이의 패턴 구조물 및 상기 제2 영역의 제1 층간 절연막 상부면에 형성되고, 상기 제1 및 제2 영역에서 단차를 갖는 식각 저지막을 포함하는 자기 메모리 소자.
  2. 제1항에 있어서, 상기 제1 영역에서 상기 MTJ 구조물의 측벽 및 상기 MTJ 구조물 사이의 제1 층간 절연막 상부면에 캡핑막 패턴이 더 포함되는 자기 메모리 소자.
  3. 제2항에 있어서, 상기 캡핑막 패턴은 실리콘 질화물 또는 실리콘 산 질화물을 포함하는 자기 메모리 소자.
  4. 제1항에 있어서, 상기 식각 저지막은 상기 제2 영역의 제1 층간 절연막 전체 상부면과, 상기 제1 및 제2 영역의 경계 부위의 매립막 패턴 측벽 및 상기 매립막 패턴의 일부 상부면에 연속적으로 형성되는 자기 메모리 소자.
  5. 제1항에 있어서, 상기 식각 저지막은 실리콘 산화물, 실리콘 산 질화물 또는 알루미늄 산화물을 포함하는 자기 메모리 소자.
  6. 제1항에 있어서, 상기 제1 및 제2 영역의 식각 저지막 상에 상기 비트 라인들 사이를 매립하는 제2 층간 절연막을 더 포함하는 자기 메모리 소자.
  7. 제6항에 있어서, 상기 제1 영역에 형성되는 제2 층간 절연막의 두께는 상기 제2 영역에 형성되는 제2 층간 절연막의 두께보다 더 얇은 자기 메모리 소자.
  8. 제6항에 있어서, 상기 제1 및 제2 영역에서 상기 제2 층간 절연막의 상부면은 평탄면을 갖는 자기 메모리 소자.
  9. 제1항에 있어서, 상기 제1 층간 절연막 내에는 상기 제1 영역의 기판과 상기 MTJ 구조물들을 서로 전기적으로 연결하는 콘택 플러그들이 포함되는 자기 메모리 소자.
  10. 제9항에 있어서, 상기 콘택 플러그들 상에 상기 MTJ 구조물들과 상기 콘택 플러그들을 서로 전기적으로 연결하는 패드 패턴이 더 포함되는 자기 메모리 소자.
  11. 기판 상에 구비되고 평탄한 상부면을 갖는 하부 구조물;
    상기 하부 구조물 상에 구비되는 고립된 형상의 자기 터널 접합(MTJ) 구조물들;
    상기 MTJ 구조물들 측벽 및 MTJ 구조물들 사이의 하부 구조물 상에 구비되는 캡핑막 패턴;
    상기 캡핑막 패턴 상에 구비되고, 상기 MTJ 구조물들 사이를 매립하고, 상부면이 상기 MTJ 구조물들의 상부면과 동일한 평면 상에 위치하는 매립막 패턴;
    상기 매립막 패턴 및 MTJ 구조물 상에 상기 MTJ 구조물들의 상부면과 접촉하면서 연장되는 비트 라인들; 및
    상기 비트 라인들 사이의 매립막 패턴 상에 구비되는 식각 저지막을 포함하는 자기 메모리 소자.
  12. 제11항에 있어서, 상기 식각 저지막은 평탄한 상부면을 갖는 자기 메모리 소자.
  13. 제11항에 있어서, 상기 식각 저지막은 실리콘 산화물, 실리콘 산 질화물 또는 알루미늄 산화물을 포함하는 자기 메모리 소자.
  14. 제11항에 있어서, 상기 캡핑막 패턴은 실리콘 질화물을 포함하는 자기 메모리 소자.
  15. 제11항에 있어서, 상기 제1 및 제2 영역의 식각 저지막 상에 상기 비트 라인들 사이를 매립하는 제2 층간 절연막을 더 포함하는 자기 메모리 소자.
  16. 기판의 제1 및 제2 영역 상에, 평탄한 제1 상부면을 갖는 제1 층간 절연막을 형성하고;
    상기 제1 영역의 제1 층간 절연막 상에, 상기 제1 상부면 보다 높은 평탄한 제2 상부면을 갖고, 상기 제2 상부면에는 고립된 형상의 자기 터널 접합(MTJ) 구조물들 및 상기 MTJ 구조물들 사이의 매립막 패턴이 노출되는 패턴 구조물을 형성하고;
    상기 제2 영역의 제1 층간 절연막 및 상기 제1 영역의 패턴 구조물 상에 예비 식각 저지막을 형성하고;
    상기 예비 식각 저지막 상에 평탄한 상부면을 갖는 제2 층간 절연막을 형성하고;
    상기 제1 영역의 제2 층간 절연막 및 예비 식각 저지막의 일부를 식각하여, 상기 MTJ 구조물들의 상부면을 노출하면서 연장되는 개구부를 형성하고, 상기 제1 및 제2 영역에서 단차를 갖는 식각 저지막을 형성하고; 그리고
    상기 개구부 내부에 비트 라인을 형성하는 것을 포함하는 자기 메모리 소자의 제조 방법.
  17. 제16항에 있어서, 상기 매립막 패턴 및 상기 MTJ 구조물들 사이에 개재되고, 상기 제2 영역의 제1 층간 절연막 상부면으로 연장되는 캡핑막을 형성하는 것을 더 포함하는 자기 메모리 소자의 제조 방법.
  18. 제17항에 있어서, 상기 매립막 패턴을 형성하는 것은,
    상기 캡핑막 상에 상기 MTJ 구조물들 사이의 갭을 채우는 매립막을 형성하고;
    상기 제2 영역의 캡핑막을 식각 정지점 검출막으로 사용하여 상기 MTJ 구조물들 상의 캡핑막이 노출되도록 상기 매립막을 에치백하고; 그리고
    상기 제2 영역의 제1 층간 절연막 및 상기 MTJ 구조물 상의 캡핑막을 제거하여 캡핑막 패턴을 형성하는 것을 더 포함하는 자기 메모리 소자의 제조 방법.
  19. 제16항에 있어서, 상기 예비 식각 저지막은 상기 제2 영역의 제1 층간 절연막 및 상기 제1 영역의 패턴 구조물의 상부면과, 상기 제1 및 제2 영역 경계의 패턴 구조물 측벽 부위를 따라 연속적으로 형성되는 자기 메모리 소자 제조 방법.
  20. 제16항에 있어서, 상기 예비 식각 저지막은 상기 제1 및 제2 영역에서 단차를 갖고, 상기 제2 영역의 제1 층간 절연막 및 상기 제1 영역의 패턴 구조물 상에서 각각 평탄한 상부면을 갖도록 형성되는 자기 메모리 소자 제조 방법.
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