CN112117275B - 用于在半导体结构上外延生长的系统、设备和方法 - Google Patents

用于在半导体结构上外延生长的系统、设备和方法 Download PDF

Info

Publication number
CN112117275B
CN112117275B CN202010216334.8A CN202010216334A CN112117275B CN 112117275 B CN112117275 B CN 112117275B CN 202010216334 A CN202010216334 A CN 202010216334A CN 112117275 B CN112117275 B CN 112117275B
Authority
CN
China
Prior art keywords
storage node
node contact
dielectric material
height
sense line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010216334.8A
Other languages
English (en)
Other versions
CN112117275A (zh
Inventor
杨广军
N·R·塔皮亚斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112117275A publication Critical patent/CN112117275A/zh
Application granted granted Critical
Publication of CN112117275B publication Critical patent/CN112117275B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Abstract

本公开描述与在半导体结构上外延生长有关的系统、设备和方法。一种设备可包含衬底材料的工作表面，以及连接到所述工作表面上的存取装置的有源区域的存储节点。所述设备还可包含在所述存储节点触点上方外延地生长以围封所述存储节点触点与穿过感测线之间的非实心空间的材料。

Description

用于在半导体结构上外延生长的系统、设备和方法
技术领域
本公开大体上涉及半导体装置和方法，且更具体地说，涉及半导体结构上的外延生长。
背景技术
通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)以及快闪存储器等。一些类型的存储器装置可为非易失性存储器(例如ReRAM)，且可用于需要高存储器密度、高可靠性和低功耗的广泛范围的电子应用。相对于在不通电的情况下保持其所存储状态的非易失性存储器单元(例如，快闪存储器单元)，易失性存储器单元(例如，DRAM单元)需要电力来保持其所存储数据状态(例如，经由刷新过程)。然而，例如DRAM单元的各种易失性存储器单元可比例如快闪存储器单元的各种非易失性存储器单元更快地操作(例如编程、读取、擦除等)。
发明内容
根据本公开的实施例，提供一种设备。所述设备包括：衬底材料的工作表面；存储节点触点，其连接到所述工作表面上的存取装置的有源区域；以及在所述存储节点触点上方外延地生长以围封所述存储节点触点与穿过感测线之间的非实心空间的材料。
根据本公开的实施例，提供一种方法。所述方法包括：在衬底材料的工作表面上形成存储节点触点；邻近于所述存储节点触点形成穿过感测线；以及在所述存储节点触点上方外延地生长硅，以围封所述存储节点触点与所述穿过感测线之间的非实心空间。
根据本公开的实施例，提供一种系统。所述系统包括：衬底材料的工作表面；存储节点触点；穿过感测线；非实心空间，其使所述存储节点触点与所述穿过感测线分离；以及硅(Si)，其在所述存储节点触点上方外延地生长。
附图说明
图1说明根据本公开的数个实施例的存储器单元的实例横截面侧视图。
图2A-2D说明根据本公开的数个实施例的半导体结构上的外延生长的实例横截面视图。
图3是根据本公开的数个实施例的半导体结构上的外延生长的实例方法的流程图。
图4是根据本公开的数个实施例的用于实施实例半导体制造工艺的系统的功能框图。
图5是包含具有根据本公开的数个实施例形成的存储器单元的至少一个存储器阵列的计算系统的功能框图。
具体实施方式
公开各种类型的存储器装置，包含易失性和/或非易失性存储器单元的阵列(例如存储器阵列)，其在半导体结构(例如存储节点触点)上具有外延生长的材料。举例来说，根据特定设计规则，可使外延生长的材料在存储节点触点上生长到在20到50纳米(nm)的范围内的高度，以围封存储节点触点与相邻的穿过感测线之间的非实心空间。对于缩小设计规则，减少导电组件之间的电容性耦合，同时在后续半导体处理步骤中保护底层材料越来越有意义。举例来说，使用低介电常数(k)材料来分隔导电组件是有益的。实例实施例公开一种外延生长的材料，其密封导电存储节点触点与邻近的穿过感测线之间的非实心空间，以提供与通过实心低k电介质材料达到的隔离度相比改进的隔离度，且还可对防止电介质损坏和电池泄露控制有意义。随着存储器装置的物理大小减小，电介质泄漏控制变得越来越困难。本公开中的半导体结构上的外延生长的材料可用来减少电介质泄漏。
在一些实施例中，外延生长的材料可为硅(Si)。虽然本公开中的实例论述外延生长Si，但实施例不受如此限制，且可包含其它外延生长的材料。在Si的实例中，Si可生长在存储节点触点上方，且在一些例子中，密封邻近于所述存储节点触点的非实心空间。
半导体结构(例如存储器装置的存储节点)的制造可涉及作为材料的流动蚀刻剂形成于真空环境中，例如“原位”，以根据特定半导体制造序列来控制形成。蚀刻剂可影响正生长的材料的一些特性。因此，可通过调整随着原位沉积材料而流动的蚀刻剂的量，来有意地调整所述材料的特性。
存储器装置可包含电介质材料，其充当存储节点的绝缘体。举例来说，在某些架构中，存储节点触点可包括20nm宽的导电材料。随着设计规则缩小，导电组件之间的电容性耦合可存在，且对电介质材料的损坏可在半导体制造工艺中的后续处理步骤中出现，从而导致电压从存储节点泄漏的可能性。电容性耦合可导致存储在存储节点上的信号(例如电荷)的不准确读取。
本公开的各种实施例包含使材料以半导体制造序列来外延生长。所述材料可生长以减小导电组件之间的电容性耦合，同时保护非实心材料的底层隔离空间。根据实施例，所述隔离空间(在本文中也被称为“隔离区域”和“隔离区”)是非实心空间。在一些实施例中，非实心空间可使存储节点触点从穿过感测线分离。外延生长的材料可生长到将非实心空间从后续处理步骤(例如后续沉积步骤)阻隔的宽度，且充当非实心空间与后续半导体制造工艺之间的屏障。在一个实例中，仅作为说明但不作为限制，外延生长的材料可为硅(Si)。在另一实施例中，外延生长的材料可为锗(Ge)。
另外或另一选择为，缩小设计规则可导致半导体的组件较接近地形成在一起。并且，随着设计规则缩小，后续处理步骤中对较早形成的结构和材料的损坏可变得更为可能。举例来说，在后续处理步骤中损害的邻近电介质材料可导致信号(例如电荷)泄漏问题。关于保护材料和组件的完整性以及半导体组件的接近性，以及减小电介质的大小来与缩小设计规则一致的问题可增加电压漏泄通过电介质材料的情形。此泄漏可导致较弱的信号(例如电荷)在存储节点上维持或可检测，且可导致负面效应，例如不准确的读取、短路等。如本文所述外延地生长材料可减小导电组件之间的电容性耦合，同时减少此类损坏，且还可减少或甚至消除部分因为缩小设计规则而引起的泄漏。如本文中所使用，术语对电介质材料的损坏是指来自后续处理步骤的材料填充在非实心空间中的一些或全部中，充当电介质。在一些实施例中，外延生长的材料可充当非实心空间与来自后续半导体制造工艺的材料之间的屏障。由此，后续半导体制造工艺可在不损坏位于外延生长的材料之下的电介质空间(例如，非实心空间)的情况下发生。这可减小导电组件之间的电容性耦合。
在本公开的以下详细描述中，参考形成本公开的部分的附图，且图中通过说明的方式示出了可实践本公开的一或多个实施例的方式。足够详细地描述这些实施例以使得所属领域的一般技术人员能够实践本公开的实施例，且应理解，可利用其它实施例，且可在不脱离本公开的范围的情况下进行工艺、电气和/或结构改变。如本文中所使用，“若干”某物可指一或多个此类事物。举例来说，若干穿过感测线可指至少一个穿过感测线。
本文中的图式遵循编号惯例，其中前一或多个数字对应于图式的图号，且其余的数字识别图中的元件或组件。可通过使用类似数字来标识不同图式之间的类似元件或组件。举例来说，参考标号104在图1中可指代元件“04”，且类似元件可在图2中表示为204。可以参考标号后跟着连字符和另一数字或字母来表示一个图内的多个类似元件。举例来说，102-1可指代图1中的元件02-1，且102-2可指代可类似于元件102-1的元件02-2。可在没有连字符和额外数字或字母的情况下大体上提及此类类似元件。举例来说，元件102-1和102-2或其它类似元件可大体上标记为102。
图1说明示出共享源极/漏极区的一对相邻存储器单元(例如112-1和112-2)以及连接到穿过感测线104的感测线触点130的设备120的横截面图。根据本公开的数个实施例，所述对相邻存储器单元包含耦合到存储节点触点108和存储节点131的存取装置123。根据一些实施例存储器单元包含具有根据本文中所描述的技术形成的外延生长的材料的半导体结构。举例来说，存储节点触点108可包含根据本文中所描述的技术形成的外延生长的材料。
存取装置123包含栅极121-1、...、121-N，个别地或统称为栅极121。栅极121还可被称作栅电极。存取装置123可包含凹入式存取装置，例如内埋凹入式存取装置(BRAD)。在示出的实例中，栅极121可包含：第一部分126，其包含含有金属的材料，例如氮化钛(TiN)；以及第二部分136，其包含经掺杂多晶硅以形成混合金属栅极(HMG)121。栅极121可通过栅极电介质137与沟道135分离。栅极121使第一源极/漏极区116-1和116-2(统称为第一源极/漏极区116)与第二源极/漏极区112-1和112-2(统称为第二源极/漏极区112)分离。在图1的实例中，示出两个相邻存取装置123，其在结处共享第二源极/漏极区112。相邻存取装置123可形成于衬底124上的半导体材料的工作表面上。
在图1的实例中，存储节点131(为便于说明示意性地示出)连接到根据本文中所描述的技术形成的存储节点触点108。存储节点触点108可连接到有源区域，例如存取装置123的第一源极/漏极区116。绝缘材料140(例如电介质材料)可形成于间隔物材料126和栅极掩模材料138上，并与导电材料130接触，从而充当感测线触点130。感测线触点130可连接到感测线104，例如与连接到存取装置123的栅极121的存取线的方向定向正交的穿过感测线。在图1的实例说明中，所说明的穿过感测线104实际凹入到页面中，平行于绘图纸张的平面，以便从存储节点131偏移特定深度。连接到栅极121的存取线可垂直于绘图纸张的平面铺设，例如从页面出来。
在一些实施例中感测线触点130可为金属材料，例如钨(W)。绝缘材料140可形成于间隔物材料126和栅极掩模材料138上，并与导电感测线材料130接触。
图2A-2D说明沿图1的切线2A-D截取的实例横截面视图，示出根据本公开的数个实施例的实例半导体制造工艺中在半导体结构上外延地生长材料的实例。图2A-2D中所说明的半导体制造工艺在对应于正在半导体制造工艺中执行的特定处理活动的特定时间点处示出。为便于说明，可省略包含于特定半导体制造序列中的其它处理活动。
图2A说明在半导体制造工艺期间在时间点200处的半导体结构。在图2A的说明中，示出垂直于绘图纸张的平面的穿过感测线204。根据此实例架构，穿过感测线204嵌入于半导体制造支撑结构中。举例来说，图2A示出穿过感测线支撑结构材料202-1的第一部分，导电的穿过感测线204，以及到穿过感测线支撑结构202-2的第二部分(例如盖)，以及沿侧壁沉积到穿过感测线204和穿过感测线支撑结构202的电介质材料201。在一些实施例中，感测线支撑结构材料202可为氮化物(Ni)。在一些实施例中，导电的穿过感测线204可包括包含钨(W)的金属组合物。
图2A的实例实施例说明连接到半导体衬底224的工作表面上的有源区域(例如第一源极/漏极区216)的存储节点触点208。在图2A的实例中，已沿存储节点触点208的侧壁形成电介质材料203。在一些实施例中，电介质材料201和203可沉积在穿过感测线204和穿过感测线支撑结构202上方，以及存储节点触点208上方，作为一个共形沉积层，且接着经图案化和蚀刻，以将电介质材料从穿过感测线204与存储节点触点208之间去除，并使电介质材料201和203与相应的侧壁分离，以在穿过感测线204与存储节点触点208之间产生非实心空间。在一些实施例中，电介质材料203凹入到比存储节点触点208的高度(H)低的高度(h)。根据实施例，存在非实心空间205，且其将穿过感测线204的侧壁上的电介质材料201与存储节点触点208的侧壁上的电介质材料203分离。
在一些实施例中，形成非实心空间205可包含形成牺牲材料(未描画)。所述牺牲材料可为形成于穿过感测线204与存储节点触点208之间的绝缘体材料。在一些实施例中，所述牺牲材料可由二氧化硅(SiO2)形成。在一些实施例中，可使用选择性蚀刻来去除牺牲材料。在一些实施例中，用选择性蚀刻来去除牺牲材料可完成非实心空间205的形成。
非实心空间205可充当穿过感测线204与存储节点触点208之间的低介电常数(k)绝缘体区域。在一些实施例中，穿过感测线204和存储节点触点208以及电介质材料201和203可原位形成。举例来说，穿过感测线204和存储节点触点208以及电介质材料201和203可形成且凹入在处理设备中，例如在真空腔室中。真空的介电常数(k)大约为1.0。因此，如果无其它物质行进到非实心空间205中，非实心空间205的k可为1.0。如果另一物质已行进到非实心空间205中，例如存在其它气体原子，那么非实心空间205的k可受影响。
图2B说明在半导体制造工艺中的另一时间点210处，在半导体制造工艺期间在半导体结构上外延地生长材料。如图2中所示出，材料211已外延地生长在存储节点触点208上。在一些实施例中，材料211可选择性地外延生长。在一些实施例中，材料将选择性地外延生长在暴露的多晶硅表面上。在一些实施例中，外延生长的材料211可为Si。在一些实施例中，外延生长的材料211可为锗(Ge)。
外延生长的材料211可从多晶材料生长在存储节点触点208上。举例来说，在一些实施例中，存储节点触点208可为多晶硅。多晶硅是多晶材料。多晶材料是由许多结晶部分组成的材料，与单晶原子晶格结构相比，所述结晶部分相对于彼此较随机定向。多晶材料由多个结晶构成，且可由可见颗粒来辨识。这不同于由均质结晶框架构成的单晶材料。单晶材料具有单个连续且不分开的晶体，因为其结构不含晶界。
在一些实施例中，可通过使含硅前驱气体在处理设备中流动跨过工作表面(例如存储节点触点208)，来使外延生长的材料211生长在多晶硅上。含硅前驱气体的实例包含硅烷(SiH4)、二氯硅烷(SiCl2H2)、二硅烷(Si2H6)和丙硅烷(Si3H8)。在一些实施例中，可使含硅前驱气体随着用于选择性地调谐外延生长的蚀刻剂气体流动到处理设备中。蚀刻剂气体的实例包含氯化氢(HCl)和氯气(Cl2)。在一些实施例中，可使含硅前驱气体随着用于控制外延生长速率的缓冲气体流动到处理设备中。缓冲气体的实例可包含氮气(N)、氩气(Ar)等。然而，实施例不限于氮气(N)和氩气(Ar)作为实例缓冲气体。
在一些实施例中，可使掺杂剂随含硅前驱气体流动到处理设备中，以实现外延生长的材料211的特定导电特性。特定掺杂剂的实例可包含二硼烷(B2H6)、三氯化硼(BCl3)、磷化氢(PH3)、砷化氢(AsH3)等。在一些实施例中，外延生长的材料可为Ge。在一些实施例中，用以生长Ge的前驱体的非限制性实例可为锗烷(GeH4)。在一些实施例中，可使含硅前驱气体在范围从五(5)托到大约600托(T)的压力下流动到处理设备中。在一些实施例中，可使含硅前驱气体在范围从400摄氏度(℃)到1,150℃的范围内的温度下流动到处理设备中。在一个实例实施例中，可使含硅前驱气体在范围从600℃到800℃的温度下流动到处理设备中。在一些实施例中，掺杂剂的浓度的范围可从未掺杂到高达大约2 x e21每平方厘米(/cm2)。
根据一些实施例，在多晶硅上外延地生长材料211可导致外延生长的材料211在垂直与平行两个方向上生长到存储节点触点208的顶部表面。在一些实施例中，使电介质材料203凹入到比存储节点触点208的高度(H)低的高度(h)促进以全向方式将材料211外延生长在多晶硅上。如本文中所使用，全向是指外延生长的材料在多个方向上生长，而不是所述生长是在一个显然可辨别的方向上引导。这可不同于可因为在单晶结构上外延地生长材料而导致的生长。在单晶结构上外延地生长材料可导致较多定向在单个方向上的生长。
在一些实施例中，蚀刻剂可随前驱体流动，同时在原位外延地生长材料211。在外延生长材料211的同时使蚀刻剂以气态形式流动可影响外延生长的材料211的生长。举例来说，使蚀刻剂原位流动到外延生长的材料211中可影响外延生长的材料211的选择性。如所提到，在一些实施例中，外延生长的材料211可为Si。当Si沉积在非Si材料上时，Si可形成跨非Si材料的表面分散的核。使蚀刻剂流动到外延生长的材料211中可在那些核形成时去除它们。这可防止外延生长的材料211在除Si外的任何材料上生长。因此，在外延地生长材料211的同时使蚀刻剂以气态形式流动可增加外延生长的材料211的选择性，且导致外延材料211在一种材料上选择性地生长。在一些实施例中，材料可为Si。
在一些实施例中，可生长外延生长的材料211以包含非实心空间205的宽度。在一些实施例中，非实心空间205可包含在30-50埃
Figure BDA0002424566010000071
的范围内的宽度。通过生长以包含非实心空间205的宽度，外延生长的材料211可密封非实心空间205。通过密封非实心空间205，外延生长的材料211可保护非实心空间，使其免遭处理设备内或对半导体结构的后续半导体制造处理的影响。这可允许后续半导体制造工艺在半导体结构上执行，而不使来自后续半导体制造工艺的材料沉积到非实心空间205中，并影响非实心空间205的介电常数(k)。
图2C说明在半导体制造工艺期间在半导体制造工艺中的另一时间点214处的半导体结构。如图2C所绘示，电介质材料218可沉积在穿过感测线204、存储节点触点208和外延生长的材料211上方。在一些实施例中，电介质材料218可为氮(N)。然而，实施例不限于Ni的实例。
如图2C所绘示，外延生长的材料211可保护非实心空间205，使其免受半导体制造工艺中的后续工艺影响。在一些实施例中，外延生长的材料211可生长以包含非实心空间205的宽度，且为非实心空间205形成密封。在一些实施例中，后续工艺可包含沉积一层电介质材料218。外延生长的材料211可防止电介质材料218进入非实心空间205。
图2D说明在半导体工艺期间在制造工艺中的另一时间点222处的半导体结构。如图2D所绘示，可能已去除电介质材料218和外延生长的材料211的若干部分。
如图2D所绘示，在电介质材料218和外延生长的材料211的若干部分已去除之后，存储节点触点208可暴露。可通过蚀刻工艺来去除电介质材料218和外延生长的材料211的若干部分。蚀刻工艺可损坏存储节点触点208。电介质材料218和外延生长的材料211可保护存储节点触点208，使其在蚀刻工艺期间免遭损坏。使存储节点触点208的一部分暴露可允许存储节点根据后续半导体处理技术形成于存储节点触点208之上。
图3是根据本公开的数个实施例的半导体结构上的外延生长的实例方法的流程图。除非明确地陈述，否则本文中所描述的方法的元件不限于特定次序或顺序。另外，本文中所描述的若干方法实施例或其要素可在相同时间点或在基本上相同时间点上执行。
在框344处，方法342可包含在衬底材料的工作表面上形成存储节点触点。在一些实施例中，存储节点触点可形成到在10-30nm宽的范围内的宽度。在一些实施例中，存储节点触点可形成为大约20nm的宽度。在一些实施例中，存储节点触点可由多晶硅形成。电介质材料可形成于存储节点触点的侧面。在一些实施例中，电介质材料可为N。
在一些实施例中，存储节点触点可形成到大于形成于存储节点触点的侧面的电介质材料的高度的高度。这可促进外延生长的材料(例如，图2B中示出的外延生长的材料211)的各向异性(或多方向)生长。在一些实施例中，外延生长的材料可选择性地生长在Si上。将存储节点触点形成到大于电介质材料的高度的高度可导致较多Si(例如，多晶硅)可供使用，以促进外延生长的材料的横向生长。
在一些实施例中，存储节点触点可形成到高于穿过感测线(例如，图2A中所示的穿过感测线204)的导电部分的顶部部分的高度。存储节点触点可形成到在穿过感测线的导电部分的顶部部分上方20-25nm的范围内的高度。在一些实施例中，存储节点触点(例如，图2A中的存储节点触点208)可形成到低于穿过感测线的金属部分的顶部部分的高度。
在框346处，方法342可包含形成邻近于存储节点触点的穿过感测线。穿过感测线可包含电介质部分和导电部分。在一些实施例中，穿过感测线可具有多个电介质部分。在一些实施例中，穿过感测线的不同电介质部分可由不同电介质材料形成。在一些实施例中，电介质部分的数目可为N。电介质材料可形成于穿过感测线的侧面。
在框348处，方法342可包含在存储节点触点上方外延地生长导电材料，例如Si，以围封存储节点触点与穿过感测线之间的非实心空间。导电材料可为Si、Ge等。在一些实施例中，Si外延地原位生长在存储节点(例如，半导体材料)上。真空腔室内部的前驱体(气体)可用于外延地生长Si。在一些实施例中，用以生长Si的前驱体可包含(但不限于)硅烷(SiH4)、二氯硅烷(SiCl2H2)、二硅烷(Si2H6)和丙硅烷(Si3H8)。在一些实施例中，外延生长的材料可为Ge。在一些实施例中，用以生长Ge的前驱体的非限制性实例可为锗烷(GeH4)。在一些实施例中，在外延期间，真空腔室内部的温度可为400-1150摄氏度。
在一些实施例中，在外延地生长Si的同时，可使蚀刻剂以气态形式原位流动，等等。在一些实施例中，蚀刻剂可包含(但不限于)氯化氢(HCl)和氯气(Cl2)。在外延生长期间使蚀刻剂流动到Si中可影响Si的生长。在一些实施例中，可通过增加蚀刻剂原位到Si中的流动来增加Si的选择性。如本文中所使用，术语“选择性”是指材料附接到某些材料同时不附接到其它材料的能力。在一些实施例中，Si可选择性地生长以附接到Si材料，例如多晶硅。当Si在非Si材料上生长时，Si可形成跨非Si材料的表面分散的核。在一些实施例中，蚀刻剂可去除这些核以阻止Si在任何非Si材料上生长。在一些实施例中，可通过减少蚀刻剂原位到Si中的流动来减小Si的选择性。
Si的外延生长的速率可受沉积到Si中的蚀刻剂的量影响。在一些实施例中，当沉积到Si中的蚀刻剂的量增加时，Si的外延生长的速率可减小。在一些实施例中，当沉积到Si中的蚀刻剂的量减小时，外延生长的速率可增加。还可通过沉积蚀刻剂来影响外延生长的Si的大小。在一些实施例中，增加沉积到Si中的蚀刻剂的量可减小Si的粒度，且用以控制外延生长的材料的高度(h)和宽度(w)。在一些实施例中，沉积到Si中的蚀刻剂的量减小可增加Si的粒度。
在一些实施例中，Si伪外延地生长在多晶硅存储节点触点上方。如本文中所使用，术语“伪外延生长”可指在多晶硅上外延地生长材料。因为术语外延生长一般用于指在单晶结构上外延地生长材料，所以使用术语伪外延生长。在一些实施例中，Si可外延地生长在多晶结构上。在一些实施例中，所述多晶结构可为多晶硅。
图4是根据本公开的数个实施例的用于实施实例半导体制造工艺的系统450的功能框图。与图4结合使用的编号惯例未遵循早先引入的适用于图1到3的编号惯例和顺序。系统450可包含处理设备451。处理设备451可经配置以使得能够在半导体装置的制造期间在半导体装置上形成结构性材料和/或从半导体装置去除结构性材料。
图4说明可用于半导体制造工艺中的实例处理设备451。处理设备451可包含腔室452，以围封经配置以对若干半导体装置执行沉积和/或蚀刻操作的组件。腔室452可进一步围封用以固持一批半导体晶片454的载体453。处理设备451可包含工具和/或与工具相关联，所述工具包含例如经配置以在半导体制造序列中的每一点处如本文中所描述引入和去除适当的蚀刻化学物质的泵455单元和净化456单元。处理设备451可进一步包含温度控制457单元，所述温度控制单元经配置以在制造序列中的点中的每一者处，将腔室452维持在适当的温度下。系统450可包含各自配置成在制造序列期间执行特定工艺(例如湿式蚀刻工艺、干式蚀刻工艺和/或沉积工艺等)的若干腔室452。
系统450可进一步包含控制器458。控制器458可包含用于实施(例如)在存储节点触点上外延地生长材料的电路和/或编程或与之相关联。所述材料可生长到密封邻近存储节点触点的非实心空间的大小。通过控制器458调整此类沉积、去除和蚀刻操作可控制处理设备451中所形成的半导体装置的关键尺寸(CD)。
主机可经配置以产生与在半导体装置的存储节点触点上外延地生长材料有关的指令。所述指令可经由主机接口发送到处理设备451的控制器458。除其它可能性外，所述指令可至少部分地基于由主机存储的(例如呈数值上和/或结构上限定的梯度的)缩放偏好、经由来自用户(例如人类操作者)的输入提供，以及其它可能性。控制器458可经配置以使得能够输入指令和缩放偏好以限定待由处理设备451实施的半导体装置的制造的CD。
缩放偏好可确定穿过感测线、存储节点触点和外延生长的材料的最终结构(例如CD)。可通过经由指令输入的特定缩放偏好来实现特定CD。控制器458对缩放偏好的接收和实施可导致通过处理设备451来对应地调整外延生长的材料的沉积时间，调整外延生长的材料的覆盖面积、高度和/或体积，以及实施其它可能缩放偏好。
在若干实施例中，控制器458可经配置以使用硬件作为控制电路。此类控制电路可例如为专用集成电路(ASIC)，其具有经由相关联的沉积和蚀刻工艺来控制制造步骤以用于在存储节点触点上外延地生长材料以及将外延生长的材料从存储节点触点去除的逻辑。控制器458可经配置以接收指令，且指导操作的性能来执行外延生长方法，如结合图3所描述。
图5是根据本公开的一或多个实施例的包含至少一个存储器系统562的计算系统556的功能性框图。与图5结合使用的编号惯例未遵循早先引入的适用于图1到3的编号惯例和顺序。存储器系统562可以是例如固态驱动器(SSD)。
在图5中说明的实施例中，存储器系统562包含存储器接口564、若干存储器装置568-1、...、568-N，以及可选择地耦合到存储器接口564和存储器装置568-1、...、568-N的控制器566。存储器接口564可用于在存储器系统562与例如主机558的另一装置之间传送信息。主机558可包含处理器(未图示)。如本文中所使用，“处理器”可以是若干处理器，例如并行处理系统、若干协处理器等。实例主机可包含或可通过在膝上型计算机、个人计算机、数码相机、数字记录装置和回放装置、移动电话、PDA、存储卡读卡器、接口集线器等中实施。此类主机558可与使用例如在551处示出且结合图5描述的处理设备对半导体装置和/或SSD执行的制造操作相关联。
在若干实施例中，主机558可与主机接口560相关联(例如包含或耦合到所述主机接口)。主机接口560可实现输入(例如呈数值上和/或结构上限定的梯度的)缩放偏好，以例如限定待由处理设备551实施的存储器装置(例如在568处所示)和/或其上形成的存储器单元阵列(例如在570处所示)的最终结构或中间结构的关键尺寸(CD)。阵列包含具有根据本文描述的实施例形成的外延生长的材料的存取装置。可经由主机558所存储若干偏好的输入、来自另一存储系统(未图示)的偏好的输入和/或用户(例如人类操作者)对偏好的输入，将缩放偏好提供到主机接口560。
存储器接口564可呈标准化物理接口的形式。举例来说，当将存储器系统562用于计算系统556中的信息(例如数据)存储时，除其它物理连接器和/或接口外，存储器接口564可为串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口，或通用串行总线(USB)接口。然而，一般来说，存储器接口564可提供接口以用于(例如经由主机接口560)在存储器系统562的控制器566与主机558之间传递控制、地址、信息、缩放偏好和/或其它信号。
控制器566可包含例如固件和/或控制电路系统(例如硬件)。控制器566可与存储器装置568-1、...、568-N中的一或多者以可操作方式耦合到和/或包含于同一物理装置(例如裸片)上。举例来说，控制器566可为或可包含作为以可操作方式耦合到包含存储器接口564和存储器装置568-1、...、568-N的电路(例如印刷电路板)的硬件的ASIC。或者，控制器566可包含于以通信方式耦合到包含存储器装置568-1......568-N中的一或多个的物理装置(例如裸片)的单独物理装置上。
除用于管理存储器单元的其它功能和/或操作外，控制器566可与存储器装置568-1......568-N通信，以引导操作来感测(例如读取)、编程(例如写入)和/或擦除信息。控制器566可具有可包含若干集成电路和/或离散组件的电路。在若干实施例中，控制器566中的电路可包含用于控制跨越存储器装置568-1、……、568-N的存取的控制电路和/或用于在主机558与存储器系统562之间提供转译层的电路。
存储器装置568-1、...、568-N可包含例如若干存储器阵列570(例如易失性和/或非易失性存储器单元的阵列)。举例来说，存储器装置568-1、...、568-N可包含存储器单元阵列，例如经结构化以包含存储节点触点的实例存储器装置的一部分。至少一个阵列包含具有根据本文所公开的实施例形成的存储节点触点的存取装置。如将了解，存储器装置568-1......568-N的存储器阵列570中的存储器单元可呈RAM架构(例如DRAM、SRAM、SDRAM、FeRAM、MRAM、ReRAM等)、闪存架构(例如“与非”、“或非”等)、三维(3D)RAM和/或快闪存储器单元架构，或包含支柱和相邻沟槽的某一其它存储器阵列架构。
存储器装置568可形成于同一裸片上。存储器装置(例如存储器装置568-1)可包含形成于所述裸片上的存储器单元的一或多个阵列570。存储器装置可包含与形成于裸片上的一或多个阵列570或其部分相关联的感测电路572和控制电路574。感测电路572可用以确定(感测)存储在阵列570的行中的特定存储器单元处的特定数据值(例如0或1)。除指导数据值的存储、擦除等之外，控制电路574可用以响应于来自主机558和/或主机接口560的命令而指导感测电路572感测特定数据值。命令可经由存储器接口564直接发送到控制电路574或经由控制器566直接发送到控制电路574。
图5中所说明的实施例可包含额外电路，未说明所述额外电路是为了不使本公开的实施例模糊。举例来说，存储器装置568可包含锁存通过I/O电路在I/O连接件上提供的地址信号的地址电路。可通过行解码器和列解码器接收且解码地址信号以存取存储器阵列570。将了解，地址输入连接件的数目可取决于存储器装置568和/或存储器阵列570的密度和/或架构。
在本公开的以上详细描述中，参考形成本公开的一部分的附图，且图中通过图示方式示出可实践本公开的一或多个实施例的方式。足够详细地描述这些实施例以使得所属领域的一般技术人员能够实践本公开的实施例，且应理解，可利用其它实施例，且可在不脱离本公开的范围的情况下进行工艺、电气和/或结构改变。
还应理解，本文所使用的术语仅出于描述特定实施例的目的，并且无意作为限制。如本文中所使用，除非上下文另外明确规定，否则单数形式“一”和“所述”包含单个和多个指代物，如“数个”、“至少一个”和“一或多个”(例如，数个存储器阵列可指代一或多个存储器阵列)，而“多个”意图指代多于一个此类事物。此外，贯穿本申请在容许意义上(即，可能、能够)而非在强制性意义上(即，必须)使用词语“可(can/may)”。术语“包含”及其派生词意指“包含但不限于”。术语“耦合”意味着直接或间接地物理连接，且除非另外说明，否则根据上下文，可包含用于对指令(例如，控制信号、地址信号等)和数据的存取和/或移动(发射)的无线连接。
虽然本文中已说明并描述了包含半导体材料、底层材料、结构材料、电介质材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口，以及与使存储节点触点的有源区域上方的材料图案化有关的其它材料和/或组件的各种组合和配置的实例实施例，但本公开的实施例不限于本文明确陈述的那些组合。不同于本文所公开的那些的与使存储节点触点的有源区域上方的材料图案化有关的半导体材料、底层材料、结构材料、电介质材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口的侧壁和/或沟槽的其它组合和配置明确地包含于本公开的范围内。
尽管已在本文中说明并描述了具体实施例，但本领域的技术人员将了解，经计算以实现相同结果的布置可取代所示出的具体实施例。本公开意在涵盖本公开的一或多个实施例的改编或变化。应理解，以上描述是以说明性方式进行的，而不是限制性的。在查阅以上描述后，以上实施例和本文未具体描述的其它实施例的组合对于所属领域的技术人员来说将显而易见。本公开的一或多个实施例的范围包含在其中使用以上结构和工艺的其它应用。因此，本公开的一或多个实施例的范围应参考所附权利要求书以及此类权利要求被赋予的等同物的完整范围而确定。
在前述具体实施方式中，出于简化本公开的目的而将一些特征一并归到单个实施例中。本公开的这一方法不应被解释为反映本公开的所公开实施例必须比在每项权利要求中明确叙述那样使用更多特征的意图。实际上，如所附权利要求书所反映，本发明标的物在于单个所公开实施例的不到全部的特征。因此，所附权利要求书特此并入到具体实施方式中，其中每项权利要求就其自身而言作为单独实施例。

Claims (18)

1.一种半导体装置，其包括：
衬底材料的工作表面；
存储节点触点，其连接到所述工作表面上的存取装置的有源区域；
电介质材料，其形成于所述存储节点触点的侧面，其中形成于所述存储节点触点的所述侧面的所述电介质材料的高度小于所述存储节点触点的高度；以及
材料，其在所述存储节点触点上方外延地生长，以围封形成于所述存储节点触点的所述侧面的所述电介质材料与穿过感测线之间的非实心空间，其中所述外延生长的材料是锗(Ge)。
2.根据权利要求1所述的半导体装置，其中所述材料外延地生长到密封所述非实心空间的宽度的宽度。
3.根据权利要求1所述的半导体装置，其中所述存储节点触点由多晶硅形成。
4.根据权利要求1所述的半导体装置，其中所述材料在多个方向上外延生长。
5.根据权利要求1所述的半导体装置，其中所述材料在多晶硅上选择性地外延生长。
6.根据权利要求1所述的半导体装置，其中在原位控制所述材料的所述外延生长的速度。
7.根据权利要求1所述的半导体装置，其中在原位控制所述材料的所述外延生长的形状。
8.一种用于在半导体结构上外延生长的方法，其包括：
在衬底材料的工作表面上形成存储节点触点；
在所述存储节点触点的侧面形成电介质材料，其中形成于所述存储节点触点的所述侧面的所述电介质材料的高度小于所述存储节点触点的高度；
形成邻近于形成于所述存储节点触点的所述侧面的所述电介质材料的穿过感测线；以及
在所述存储节点触点上方外延地生长硅，以围封形成于所述存储节点触点的所述侧面的所述电介质材料与所述穿过感测线之间的非实心空间，其中在所述存储节点触点上方外延地生长所述硅包含将蚀刻剂原位沉积到所述硅中。
9.根据权利要求8所述的用于在半导体结构上外延生长的方法，其进一步包括从氯化氢(HCl)形成所述蚀刻剂。
10.根据权利要求8所述的用于在半导体结构上外延生长的方法，其中外延地生长所述硅包含在多晶硅存储节点触点上方伪外延地生长硅。
11.根据权利要求8所述的用于在半导体结构上外延生长的方法，其进一步包括以至多达2x1021每平方厘米(/cm2)的浓度来掺杂所述外延生长。
12.一种半导体装置，其包括：
衬底材料的工作表面；
存储节点触点；
电介质材料，其形成于所述存储节点触点的侧面，其中形成于所述存储节点触点的所述侧面的所述电介质材料的高度小于所述存储节点触点的高度；
穿过感测线，其中所述存储节点触点形成到低于所述穿过感测线的金属部分的顶部部分的高度；
非实心空间，其使形成于所述存储节点触点的所述侧面的所述电介质材料与所述穿过感测线分离；以及
硅(Si)，其在所述存储节点触点上方外延地生长。
13.根据权利要求12所述的半导体装置，其中所述Si外延地生长到高于所述穿过感测线的所述金属部分的所述顶部部分的高度。
14.一种半导体装置，其包括：
衬底材料的工作表面；
存储节点触点，其连接到所述工作表面上的存取装置的有源区域，其中所述存储节点触点形成到在10-30纳米(nm)的范围内的宽度；
电介质材料，其形成于所述存储节点触点的侧面，其中形成于所述存储节点触点的所述侧面的所述电介质材料的高度小于所述存储节点触点的高度；以及
材料，其在所述存储节点触点上方外延地生长，以围封形成于所述存储节点触点的所述侧面的所述电介质材料与穿过感测线之间的非实心空间，其中
所述非实心空间包含在30-50埃
Figure FDA0003347067330000031
的范围内的宽度；以及
所述外延生长的材料外延地生长到在20-50纳米(nm)的范围内的高度。
15.一种用于在半导体结构上外延生长的方法，其包括：
在衬底材料的工作表面上形成存储节点触点；
在所述存储节点触点的侧面形成电介质材料，其中形成于所述存储节点触点的所述侧面的所述电介质材料的高度小于所述存储节点触点的高度；
形成邻近于形成于所述存储节点触点的所述侧面的所述电介质材料的穿过感测线；
在所述存储节点触点上方外延地生长硅，以围封形成于所述存储节点触点的所述侧面的所述电介质材料与所述穿过感测线之间的非实心空间；以及
通过原位增加或减小蚀刻剂流来调整所述硅的选择性。
16.一种用于在半导体结构上外延生长的方法，其包括：
在衬底材料的工作表面上形成存储节点触点；
在所述存储节点触点的侧面形成电介质材料，其中形成于所述存储节点触点的所述侧面的所述电介质材料的高度小于所述存储节点触点的高度；
形成邻近于形成于所述存储节点触点的所述侧面的所述电介质材料的穿过感测线；
在所述存储节点触点上方外延地生长硅，以围封形成于所述存储节点触点的所述侧面的所述电介质材料与所述穿过感测线之间的非实心空间；以及
通过原位增加或减小蚀刻剂流来调整外延生长的量。
17.一种用于在半导体结构上外延生长的方法，其包括：
在衬底材料的工作表面上形成存储节点触点；
在所述存储节点触点的侧面形成电介质材料，其中形成于所述存储节点触点的所述侧面的所述电介质材料的高度小于所述存储节点触点的高度；
形成邻近于形成于所述存储节点触点的所述侧面的所述电介质材料的穿过感测线；
在所述存储节点触点上方外延地生长硅，以围封形成于所述存储节点触点的所述侧面的所述电介质材料与所述穿过感测线之间的非实心空间；以及
通过原位增加或减小蚀刻剂流来调整外延生长的速度。
18.一种半导体装置，其包括：
衬底材料的工作表面；
存储节点触点；
电介质材料，其形成于所述存储节点触点的侧面，其中形成于所述存储节点触点的所述侧面的所述电介质材料的高度小于所述存储节点触点的高度；
穿过感测线，其中所述存储节点触点形成到在高于所述穿过感测线的金属部分的顶部部分20-25纳米(nm)的范围内的高度；
非实心空间，其使形成于所述存储节点触点的所述侧面的所述电介质材料与所述穿过感测线分离；以及
硅(Si)，其在所述存储节点触点上方外延地生长。
CN202010216334.8A 2019-06-19 2020-03-25 用于在半导体结构上外延生长的系统、设备和方法 Active CN112117275B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/445,507 2019-06-19
US16/445,507 US10978295B2 (en) 2019-06-19 2019-06-19 Epitaxial growth on semiconductor structures

Publications (2)

Publication Number Publication Date
CN112117275A CN112117275A (zh) 2020-12-22
CN112117275B true CN112117275B (zh) 2022-03-01

Family

ID=73799179

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010216334.8A Active CN112117275B (zh) 2019-06-19 2020-03-25 用于在半导体结构上外延生长的系统、设备和方法

Country Status (2)

Country Link
US (1) US10978295B2 (zh)
CN (1) CN112117275B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1481028A (zh) * 2002-07-12 2004-03-10 ���ǵ�����ʽ���� 半导体存储器件及其使用镶嵌栅极和外延生长的制造方法
CN101116173A (zh) * 2004-12-01 2008-01-30 应用材料股份有限公司 在硅外延薄膜形成时使用氯气和/或氯化氢
CN102543944A (zh) * 2010-12-31 2012-07-04 海力士半导体有限公司 半导体器件及其制造方法
CN103456694A (zh) * 2012-05-31 2013-12-18 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
CN104051273A (zh) * 2013-03-15 2014-09-17 国际商业机器公司 用于在最大化通道应力水平的同时减小短通道效应的刻面本征外延缓冲层及其形成方法
CN108054179A (zh) * 2017-12-11 2018-05-18 德淮半导体有限公司 用于形成图像传感器的方法及图像传感器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7662693B2 (en) 2007-09-26 2010-02-16 Micron Technology, Inc. Lanthanide dielectric with controlled interfaces
US7875529B2 (en) 2007-10-05 2011-01-25 Micron Technology, Inc. Semiconductor devices
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
KR101564052B1 (ko) * 2009-05-11 2015-10-28 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR102001511B1 (ko) * 2012-12-26 2019-07-19 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20140083744A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102033496B1 (ko) * 2013-07-12 2019-10-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
CN103943494A (zh) * 2014-03-24 2014-07-23 上海华力微电子有限公司 选择性外延生长工艺的前处理方法及半导体器件制造方法
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1481028A (zh) * 2002-07-12 2004-03-10 ���ǵ�����ʽ���� 半导体存储器件及其使用镶嵌栅极和外延生长的制造方法
CN101116173A (zh) * 2004-12-01 2008-01-30 应用材料股份有限公司 在硅外延薄膜形成时使用氯气和/或氯化氢
CN102543944A (zh) * 2010-12-31 2012-07-04 海力士半导体有限公司 半导体器件及其制造方法
CN103456694A (zh) * 2012-05-31 2013-12-18 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
CN104051273A (zh) * 2013-03-15 2014-09-17 国际商业机器公司 用于在最大化通道应力水平的同时减小短通道效应的刻面本征外延缓冲层及其形成方法
CN108054179A (zh) * 2017-12-11 2018-05-18 德淮半导体有限公司 用于形成图像传感器的方法及图像传感器

Also Published As

Publication number Publication date
US10978295B2 (en) 2021-04-13
US20200402798A1 (en) 2020-12-24
CN112117275A (zh) 2020-12-22

Similar Documents

Publication Publication Date Title
KR102240024B1 (ko) 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법
US10109747B2 (en) Semiconductor memory devices and methods of fabricating the same
JP6095951B2 (ja) 半導体装置及びその製造方法
KR101916222B1 (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8395941B2 (en) Multi-semiconductor material vertical memory strings, strings of memory cells having individually biasable channel regions, memory arrays incorporating such strings, and methods of accessing and forming the same
US10651315B2 (en) Three dimensional memory
KR101857025B1 (ko) 반도체 소자의 제조방법
US10269824B2 (en) Non-volatile memory structures having multi-layer conductive channels
US20170330752A1 (en) Method of manufacturing memory device
US8716093B2 (en) Methods of manufacturing a semiconductor device
US11322388B2 (en) Semiconductor structure formation
CN112117275B (zh) 用于在半导体结构上外延生长的系统、设备和方法
US11469103B2 (en) Semiconductor structure formation
US11515311B2 (en) Semiconductor structure formation at differential depths
US8999784B2 (en) Methods of manufacturing semiconductor device
US11769795B2 (en) Channel conduction in semiconductor devices
US11114443B2 (en) Semiconductor structure formation
US11791260B2 (en) Contacts for twisted conductive lines within memory arrays
US20220102384A1 (en) Epitaxial single crystalline silicon growth for memory arrays
US20220181341A1 (en) Transistors with raised extension regions and semiconductor fins
CN117177565A (zh) 用于多个交替外延硅的支撑结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant