CN117177565A - 用于多个交替外延硅的支撑结构 - Google Patents

Abstract

本公开涉及用于多个交替外延硅的支撑结构。提供用于具有水平定向的存取装置及存储节点的竖直堆叠的存储器单元的阵列的系统、方法及设备。所述水平定向的存取装置具有由外延生长的单晶硅Si沟道区分开的第一源极/漏极区及第二源极漏极区。为所述外延生长的单晶Si提供支撑结构。水平定向的存取线连接到与所述沟道区相对的栅极，所述栅极完全环绕所述沟道区的每个表面形成为由栅极电介质与所述沟道区分开的环绕式栅极GAA结构。所述存储器单元具有耦合到所述第二源极/漏极区的水平定向的存储节点及耦合到所述第一源极/漏极区的竖直数字线。

Description

用于多个交替外延硅的支撑结构

优先权信息

本申请案主张2022年6月2日提交的第63/348,470号美国临时申请案的权益，所述申请案的内容以引用的方式并入本文中。

技术领域

本公开大体上涉及存储器装置，且更特定来说，涉及用于例如竖直三维(3D)存储器中的水平存取装置的多个交替外延硅的支撑结构。

背景技术

存储器通常在电子系统，例如计算机、手机、手持装置等中实施。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力来维持其数据，且可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)及同步动态随机存取存储器(SDRAM)。非易失性存储器可通过在不被供电时保留经存储数据来提供持久数据，且可包含NAND快闪存储器、NOR快闪存储器、氮化物只读存储器(NROM)、相变存储器(例如，相变随机存取存储器)、电阻式存储器(例如，电阻式随机存取存储器)、交叉点存储器、铁电随机存取存储器(FeRAM)或类似物。

随着设计规则的缩减，较少半导体空间可用于制造存储器，包含DRAM阵列。用于DRAM的相应存储器单元可包含具有由外延生长的沟道区分开的第一及第二源极/漏极区的存取装置，例如晶体管。栅极可与沟道区相对且由栅极电介质与沟道区分开。存取线，例如字线电连接到DRAM单元的栅极。DRAM单元可包含由存取装置耦合到数字线的存储节点，例如电容器单元。存取装置可由耦合到存取晶体管的存取线激活(例如，以选择所述单元)。电容器可存储对应于相应单元的数据值(例如，逻辑“1”或“0”)的电荷。

发明内容

本公开的方面涉及一种用于形成具有水平定向的存取装置及存储节点的竖直堆叠的存储器单元的阵列的方法，其包括：从衬底外延地形成硅锗(SiGe)材料及单晶硅(Si)材料的多个交替层以形成竖直堆叠；形成具有第一水平方向及第二水平方向、穿过所述竖直堆叠的多个第一竖直开口，所述第一竖直开口主要在所述第二水平方向上延伸以在所述堆叠中形成具有第一竖直侧壁的细长的竖直支柱列；用第一电介质材料填充所述多个第一竖直开口；形成穿过所述竖直堆叠且主要在所述第一水平方向上延伸以暴露与所述外延生长的SiGe材料及Si材料的第一区邻近的第二竖直侧壁的第二竖直开口；在所述第二水平方向上选择性地蚀刻所述外延生长的SiGe材料及所述外延生长的Si层中的一或多者以形成从所述第二竖直开口延伸达第一距离(D1)的多个第一水平开口；在所述第一水平方向上选择性地蚀刻所述第一电介质以形成用于存取线的连续水平开口；在所述第一水平开口中的经暴露表面上共形地沉积第二电介质材料以为剩余外延生长的Si层提供支撑结构；沉积第三电介质材料以填充所述连续水平开口；从所述第二竖直开口选择性地蚀刻所述第二电介质材料达第二距离(D2)；及在所述外延形成的Si材料的经暴露表面上的栅极电介质材料上沉积第一导电材料以形成与所述Si材料的沟道区相对的水平定向的存取线。

本公开的另一方面涉及一种用于形成具有水平定向的存取装置及存储节点的竖直堆叠的存储器单元的阵列的方法，其包括：从衬底外延地形成硅锗(SiGe)及单晶硅(Si)的多个交替层以形成竖直堆叠；形成具有第一水平方向及第二水平方向、穿过所述竖直堆叠的多个第一竖直开口，所述第一竖直开口主要在所述第二水平方向上延伸以在所述堆叠中形成具有第一竖直侧壁的细长的竖直支柱列；用第一电介质材料填充所述多个第一竖直开口；形成穿所述过竖直堆叠且主要在所述第一水平方向上延伸以暴露与所述外延生长的SiGe及Si的第一区邻近的第二竖直侧壁的第二竖直开口；在所述第二水平方向上选择性地蚀刻所述外延生长的SiGe及所述外延生长的Si中的一或多者以形成从所述第二竖直开口延伸达第一距离(D1)的多个第一水平开口；在所述外延生长的Si的经暴露表面上共形地沉积第二电介质材料以提供支撑结构；沉积第三电介质材料以填充所述第一水平开口；从所述第二竖直开口选择性地蚀刻所述第二电介质材料达第二距离(D2)以在与所述外延形成的Si的沟道区相对的栅极电介质材料上形成第一导电材料；形成与所述外延生长的SiGe及单晶Si的第二区邻近的第三竖直开口以暴露所述竖直堆叠中的第三竖直侧壁；在所述第二水平方向上选择性地蚀刻所述外延生长的单晶Si以在所述第二区中形成多个第二水平开口，在所述第二区中，形成存储节点；及形成穿过所述竖直堆叠的与第一源极/漏极区邻近的多个经图案化的第四竖直开口，在所述多个经图案化的第四竖直开口中，沉积第二导电材料以形成竖直定向的数字线。

本公开的又一方面涉及一种存储器装置，其包括：竖直堆叠的存储器单元的阵列，所述阵列具有水平定向的存取装置及存储节点，其包括：水平定向的存取装置，其具有由外延生长的单晶硅(Si)分开的第一源极/漏极区及第二源极漏极区，及与沟道区相对的环绕式栅极(gate all around)(GAA)结构；若干电介质结构，其中所述若干电介质结构中的每一电介质结构竖直地位于所述外延生长的单晶Si的相应邻近层之间；水平定向的存储节点，其电耦合到所述水平定向的存取装置的所述第二源极/漏极区；及竖直定向的数字线，其耦合到所述第一源极/漏极区。

附图说明

图1A是根据本公开的若干实施例的竖直三维(3D)存储器中的水平存取装置的示意说明。

图1B是根据本公开的若干实施例的竖直三维(3D)存储器中的水平存取装置的部分的透视图。

图2A到2B说明根据本公开的若干实施例的竖直三维(3D)存储器中的水平存取装置的部分。

图3是根据本公开的若干实施例的用于在竖直三维(3D)存储器中的水平存取装置内形成用于缺陷减轻及选择性蚀刻的多个交替外延生长的硅锗(SiGe)及外延生长的单晶硅(Si)的横截面视图。

图4A到4B说明根据本公开的若干实施例的在半导体制造工艺的一个阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。

图5A到5E说明根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。

图6A到6D说明根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。

图7说明根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。

图8A到8B说明根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。

图9A到9C说明根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。

图10说明根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。

图11A到11D说明根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。

图12到13说明根据本公开的若干替代实施例的耦合到水平定向的存取线、具有用于半导体装置的竖直数字线的实例水平定向的存取装置的横截面视图。

图14A到14B说明根据本公开的若干实施例的耦合到水平定向的存取线、具有用于非对称及对称竖直数字线的半导体装置的竖直数字线的实例水平定向的存取装置的俯视图。

图15A到15B说明根据本公开的若干实施例的具有耦合到水平定向的存取线的水平定向的存取装置且具有用于半导体装置的竖直数字线的折叠式及开放式数字线架构的俯视布局视图。

图16是根据本公开的若干实施例的呈包含存储器装置的计算系统的形式的设备的框图。

图17说明根据本公开的若干实施例，在结合图6C所描述的实施例的替代实施例中、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的半导体制造工艺的另一实例方法。

具体实施方式

本公开的实施例描述形成多个交替外延生长的硅锗(SiGe)及外延生长的硅(Si)以在竖直三维(3D)存储器中形成水平存取装置。竖直定向的数字线与水平定向的存取装置及存取线一起形成在竖直堆叠的存储器单元的阵列中。水平存取装置与具有由外延生长的沟道区分开的第一源极/漏极区及第二源极漏极区的水平定向的存取线集成，且与竖直定向的数字线集成。在竖直堆叠的存储器阵列结构，例如晶体管结构中，多晶硅(polycrystalline silicon)(也被称为多晶硅(polysilicon))可能容易泄漏，从而允许电流通过多晶硅结构泄漏，使得晶体管效率较低。单晶硅不是非常容易泄漏，然而，单晶硅无法生长在非晶电介质材料，例如氧化物或氮化物上，所述非晶电介质材料是在其上形成晶体管的常见材料。

然而，如本公开的实施例中所公开，可将硅晶片用于晶体管，所述硅晶片可在单晶硅形成所需的高温工艺期间用作衬底。在此类实施例中，硅锗层可生长在硅衬底上。接着，单晶硅可生长在硅锗上。

例如，这可通过在非氧化环境中将Si衬底加热到合适温度，且将所述衬底暴露于Si及Ge原子源，使得SiGe结晶层与起始Si晶格外延匹配地形成来实现。一旦形成期望层厚度，就可将硅层形成到硅锗层的表面中。如同硅锗层，这可通过将衬底暴露于Si原子源，使得结晶Si层与起始硅晶格外延匹配地形成来实现。

取决于硅锗浓度，如果硅是x数量且锗是y数量且如果y小于x，那么硅/硅锗相对于单晶硅的晶格具有较小晶格失配。这允许硅以单晶结构生长在硅锗的顶部上。如果将单晶硅的薄层施加到硅锗的表面，那么整个硅层充当单晶硅层的生长的晶种。此分层可在交替迭代(例如，SiGe/Si/SiGe/Si等)中完成以通过选择性蚀刻建立用于缺陷减轻的呈例如图4中所展示的竖直堆叠的形式的超晶格结构。

例如，可形成厚度(高度)为100埃且可生长到例如1000埃的硅锗的晶种层。可在硅锗层的表面上形成例如50埃且可生长到例如300埃的厚度的薄硅晶种层。这些厚度仅仅作为实例提供且不应被视为限制性，除非在特定权利要求中明确地陈述。

本公开的晶体管装置将在I-on、更好的I-off、可驱动性及/或泄漏电流方面具有更好的性能，因为不存在晶界且因此电流无法通过晶界泄漏，所述晶界是多晶硅中经常发生泄漏的地方。在一些实施例中，装置可具有例如低三个数量级的I-off(泄漏)。

本文中所描述的结构及工艺的优点可包含：与硅基(Si基)存取装置(例如，晶体管)相比，存取装置的较低的关断电流(Ioff)，更好的DRAM刷新要求及/或存取装置的减少的栅极/漏极引起的泄漏(GIDL)。本公开描述由外延生长的材料形成的沟道区。与在半导体材料的沟道区处与环绕式栅极(GAA)结构组合会提供对沟道的更好的静电控制、更好的亚阈值斜率及更具成本效益的工艺。

本文中的附图遵循编号惯例，其中首位或前几位数字对应于附图图号且剩余数字识别附图中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字来识别。例如，参考数字104可指称图1中的元件“04”，且类似元件可在图2中被指称为204。一个附图内的多个类似元件可用参考数字后跟连字符及另一数字或字母来指称。例如，302-1可指称图3中的元件302-1且302-2可指称可与元件302-1类似的元件302-2。此类类似元件通常可在没有连字符及额外数字或字母的情况下引用。例如，元件302-1及302-2或其它类似元件可被统称为302。

图1A是根据本公开的若干实施例的设备的框图。图1A说明展示根据本公开的实施例的三维(3D)半导体存储器装置的单元阵列的电路图。图1A说明单元阵列可具有多个子单元阵列101-1、101-2、…、101-N。子单元阵列101-1、101-2、…、101-N可沿着第二方向(D2)105布置。子单元阵列中的每一者，例如子单元阵列101-2可包含多个存取线107-1、107-2、…、107-Q(其也可被称为字线)。而且，子单元阵列中的每一者，例如子单元阵列101-2可包含多个数字线103-1、103-2、…、103-Q(其也可被称为位线、数据线或感测线)。在图1A中，存取线107-1、107-2、…、107-Q被说明为在第一方向(D1)109上延伸且数字线103-1、103-2、…、103-Q被说明为在第二方向(D3)111上延伸。根据实施例，第一方向(D1)109及第二方向(D2)105可被认为是在水平(“X-Y”)平面中。第二方向(D3)111可被认为是在竖直(“Z”)平面中。因此，根据本文中所描述的实施例，数字线103-1、103-2、…、103-Q在竖直方向，例如第二方向(D3)111上延伸。

存储器单元，例如110可包含存取装置(例如，存取晶体管)及位于每一存取线107-1、107-2、…、107-Q与每一数字线103-1、103-2、…、103-Q的相交点处的存储节点。可使用存取线107-1、107-2、…、107-Q及数字线103-1、103-2、…、103-Q来写入或读取存储器单元。存取线107-1、107-2、…、107-Q可沿着每一子单元阵列101-1、101-2、…、101-N使存储器单元导电地互连，且数字线103-1、103-2、…、103-Q可沿着每一子单元阵列101-1、101-2、…、101-N的竖直列使存储器单元导电地互连。一个存储器单元，例如110可位于一个存取线(例如，107-2)与一个数字线(例如，103-2)之间。每一存储器单元可通过存取线107-1、107-2、…、107-Q及数字线103-1、103-2、…、103-Q的组合唯一地寻址。

存取线107-1、107-2、…、107-P可为或包含安置在衬底上且与衬底间隔开的导电图案(例如，金属线)。存取线107-1、107-2、…、107-Q可在第一方向(D1)109上延伸。一个子单元阵列，例如101-2中的存取线107-1、107-2、…、107-Q可在竖直方向上，例如在第二方向(D3)111上彼此间隔开。

数字线103-1、103-2、…、103-Q可为或包含在相对于衬底的竖直方向上，例如在第二方向(D3)111上延伸的导电图案(例如，金属线)。一个子单元阵列，例如101-2中的数字线可在第一方向(D1)109上彼此间隔开。

存储器单元，例如存储器单元110的栅极可连接到存取线(例如，107-2)，且存储器单元110的存取装置(例如，晶体管)的第一导电节点(例如，第一源极/漏极区)可连接到数字线(例如，103-2)。存储器单元中的每一者，例如存储器单元110可连接到存储节点，例如电容器。存储器单元110的存取装置(例如，晶体管)的第二导电节点(例如，第二源极/漏极区)可连接到存储节点(例如，电容器)。虽然本文中使用第一及第二源极/漏极区参考来表示两个单独且不同的源极/漏极区，但被称为“第一”及/或“第二”源极/漏极区的源极/漏极区并不意在具有某种独特含义。所述源极/漏极区中的一者仅意在连接到数字线，例如103-2，且另一者可连接到存储节点。

图1B说明展示根据本公开的一些实施例的三维(3D)半导体存储器装置，例如图1A中被展示为阵列中的存储器单元的竖直定向堆叠的子单元阵列101-2的部分的透视图。

如图1B中所展示，衬底100上可具有形成于其上的结合图1A所描述的多个子单元阵列中的一者，例如101-2。例如，衬底100可为或包含硅衬底、锗衬底或硅锗衬底等。然而，实施例不限于这些实例。

如图1B的实例实施例中所展示，衬底100上可具有制造在其上的在竖直方向，例如第二方向(D3)111上延伸的存储器单元，例如图1A中的存储器单元110的竖直定向的堆叠。根据一些实施例，可制造存储器单元的竖直定向的堆叠使得每一存储器单元，例如图1A中的存储器单元110形成在多个竖直层级，例如第一层级(L1)、第二层级(L2)及第二层级(L3)上。重复的竖直层级L1、L2及L3可布置，例如“堆叠”为竖直方向(例如，图1A中所展示的第二方向(D3)111)，且可由绝缘体材料120与衬底100分开。重复的竖直层级L1、L2及L3中的每一者可包含水平定向的存取装置130(例如，晶体管)及存储节点(例如，电容器)的多个离散组件(例如，区)，包含存取线107-1、107-2、…、107-Q连接及数字线103-1、103-2、…、103-Q连接。水平定向的存取装置130(例如，晶体管)的多个离散组件可在竖直重复层的多个迭代中形成在每一层级内，如下文结合图4A到4B更详细地描述，且可在第二方向(D2)105(类似于图1A中所展示的第二方向(D2)105)上水平地延伸。

横向定向的存取装置130(例如，晶体管)的多个离散组件可包含由沟道区125分开、在第二方向(D2)105上横向地延伸且形成在所述存取装置的主体中的第一源极/漏极区121及第二源极/漏极区123。根据本文中所描述的实施例且如下文进一步看到，沟道区125由外延生长的单晶硅形成。然而，在替代实施例中，沟道区125可包含硅、锗、硅锗及/或铟镓锌氧化物(IGZO)。在一些实施例中，第一及第二源极/漏极区121及123可包含形成在存取装置的p型掺杂主体中以形成n型导电性晶体管的n型掺杂区。在一些实施例中，第一及第二源极/漏极区121及123可包含形成在存取装置的n型掺杂主体内以形成p型导电性晶体管的p型掺杂剂。作为实例而非限制，n型掺杂剂可包含磷(P)原子，且p型掺杂剂可包含形成在多晶硅半导体材料的相反掺杂的主体区中的硼(B)原子。然而，实施例不限于这些实例。

存储节点127，例如电容器可连接到存取装置的一个相应端。如图1B中所展示，存储节点127，例如电容器可连接到存取装置的第二源极/漏极区123。存储节点可为或包含能够存储数据的存储器元件。存储节点中的每一者可为使用电容器、磁性隧道结图案及/或包含相变材料的可变电阻主体等中的一者的存储器元件。然而，实施例不限于这些实例。在一些实施例中，与单位单元，例如图1A中的存储器单元110的每一存取装置相关联的存储节点可类似地在第二方向(D2)105(类似于图1A中所展示的第二方向(D2)105)上延伸。

如图1B中所展示，多个水平定向的存取线107-1、107-2、…、107-Q在第一方向(D1)109(类似于图1A中的第一方向(D1)109)上延伸。多个水平定向的存取线107-1、107-2、…、107-Q可类似于如图1A中所展示的存取线107-1、107-2、…、107-Q。多个水平定向的存取线107-1、107-2、…、107-Q可沿着第二方向(D3)111布置，例如“堆叠”。多个水平定向的存取线107-1、107-2、…、107-Q可包含导电材料。例如，导电材料可包含以下中的一或多者：掺杂半导体，例如掺杂硅、掺杂锗等；导电金属氮化物，例如氮化钛、氮化钽等；金属，例如钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、钴(Co)、钼(Mo)等；及/或金属半导体化合物，例如硅化钨、硅化钴、硅化钛等。然而，实施例不限于这些实例。

在竖直层级(L1)113-1、(L2)113-2及(L3)113-P中的每一者当中，水平定向的存储器单元，例如图1A中的存储器单元110可在第一方向(D1)109上彼此水平地间隔开。然而，水平定向的存取装置130的多个离散组件(例如，由沟道区125分开、在第二方向(D2)105上横向地延伸的第一源极/漏极区121及第二源极/漏极区123，及在第一方向(D1)109上横向地延伸的多个水平定向的存取线107-1、107-2、…、107-Q)可形成在每一层级内的不同竖直层内。例如，在第一方向(D1)109上延伸的多个水平定向的存取线107-1、107-2、…、107-Q可形成在与沟道区125相对且电耦合到沟道区125的顶表面上，由栅极电介质与沟道区125分开，且与在第二方向(D2)105上横向地延伸的水平定向的存取装置130(例如，晶体管)正交。在一些实施例中，在第一方向(D1)109上延伸的多个水平定向的存取线107-1、107-2、…、107-Q在层级内(例如，在层级(L1))内与其中形成水平定向的存取装置的离散组件(例如，由沟道区125分开的第一源极/漏极区121及第二源极/漏极区123)的层相比，更远离衬底100形成在更高的竖直层中。

如图1B的实例实施例中所展示，数字线103-1、103-2、…、103-Q在相对于衬底100的竖直方向，例如在第二方向(D3)111上延伸。此外，如图1B中所展示，一个子单元阵列，例如图1A中的子单元阵列101-2中的数字线103-1、103-2、…、103-Q可在第一方向(D1)109上彼此间隔开。可提供数字线103-1、103-2、…、103-Q，其在第二方向(D3)111上相对于衬底100竖直地延伸，与源极/漏极区竖直对准以用作第一源极/漏极区121，或如所展示，对于在第二方向(D2)105上横向地延伸的水平定向的存取装置130(例如，晶体管)中的每一者与第一源极/漏极区121竖直地邻近，但在第一方向(D1)109上在层级(例如，第一层级(L1))上彼此邻近。数字线103-1、103-2、…、103-Q中的每一者可在竖直堆叠的多个水平定向的存取装置130(例如，晶体管)中的相应一者的与第一源极/漏极区121邻近的侧壁上沿第二方向(D3)竖直地延伸。在一些实施例中，在第二方向(D3)111上延伸的多个竖直定向的数字线103-1、103-2、…、103-Q可直接及/或通过包含金属硅化物的额外触点连接到第一源极/漏极区121的侧表面。

例如，竖直延伸的数字线中的第一者(例如，103-1)可与第一层级(L1)113-1中的水平定向的存取装置130(例如，晶体管)中的第一者的第一源极/漏极区121的侧壁、第二层级(L2)113-2中的水平定向的存取装置130(例如，晶体管)中的第一者的第一源极/漏极区121的侧壁，及第二层级(L3)113-P中的水平定向的存取装置130(例如，晶体管)中的第一者的第一源极/漏极区121的侧壁邻近。类似地，竖直延伸的数字线中的第二者(例如，103-2)可与第一层级(L1)113-1中的水平定向的存取装置130(例如，晶体管)中的第二者的第一源极/漏极区121的侧壁邻近，在第一方向(D1)109上与第一层级(L1)113-1中的水平定向的存取装置130(例如，晶体管)中的第一者间隔开。且竖直延伸的数字线中的第二者(例如，103-2)可与第二层级(L2)113-2中的横向定向的存取装置130(例如，晶体管)中的第二者的第一源极/漏极区121的侧壁，及第二层级(L3)113-P中的水平定向的存取装置130(例如，晶体管)中的第二者的第一源极/漏极区121的侧壁等邻近。实施例不限于特定数目个层级。

竖直延伸的数字线103-1、103-2、…、103-Q可包含导电材料，例如举例来说掺杂半导体材料、导电金属氮化物、金属及/或金属半导体化合物中的一者。数字线103-1、103-2、…、103-Q可对应于结合图1A所描述的数字线(DL)。

如图1B的实例实施例中所展示，导电主体触点可形成为在衬底100上方的每一层级(L1)113-1、(L2)113-2及(L3)113-P中，在第一方向(D1)109上沿着水平定向的存取装置130(例如，晶体管)的端表面延伸。主体触点可连接到每一存储器单元(例如，图1A中的存储器单元110)中的水平定向的存取装置130(例如，晶体管)的主体(如由图3中的336所展示)，例如，主体区。主体触点可包含导电材料，例如举例来说掺杂半导体材料、导电金属氮化物、金属及/或金属半导体化合物中的一者。

尽管图1B中未展示，但绝缘材料可填充存储器单元的竖直堆叠阵列中的其它空间。例如，绝缘材料可包含氧化硅材料、氮化硅材料及/或氮氧化硅材料等中的一或多者。然而，实施例不限于这些实例。

图2A更详细地说明根据本公开的一些实施例的存储器单元的竖直堆叠阵列的(例如，图1中的子单元阵列101-2内的)单位单元(例如，图1中的存储器单元110)。如图2A中所展示，第一及第二源极/漏极区221及223可为横向定向的存取装置230(例如，晶体管)的杂质掺杂区。第一及第二源极/漏极区221及223可类似于图2中所展示的第一及第二源极/漏极区221及223。第一及第二源极/漏极区可由形成在半导体材料的主体，例如水平定向的存取装置230(例如，晶体管)的主体区中的沟道225分开。第一及第二源极/漏极区221及223可由掺杂在主体区中的n型或p型掺杂剂形成。实施例不限于此。

例如，对于n型导电性晶体管构造，横向定向的存取装置230(例如，晶体管)的主体区可由低掺杂p型(p-)半导体材料形成。在一个实施例中，主体区以及将第一及第二源极/漏极区221及223分开的沟道225可包含由硼(B)原子组成的低掺杂p型(例如，低掺杂浓度(p-))多晶硅(Si)材料作为多晶硅的杂质掺杂剂。第一及第二源极/漏极区221及223也可包括使用原子层沉积工艺等形成的金属及/或含钌(Ru)、钼(Mo)、镍(Ni)、钛(Ti)、铜(Cu)的金属复合材料，高掺杂简并半导体材料及/或氧化铟(In₂O₃)或氧化铟锡(In_2-xSn_xO₃)中的至少一者。然而，实施例不限于这些实例。如本文中所使用，简并半导体材料意在表示含有高掺杂水平的半导体材料，例如多晶硅，其中掺杂剂(例如，磷(P)、硼(B)等)之间具有显著的相互作用。相比之下，非简并半导体含有中等掺杂水平，其中掺杂剂原子在半导体主晶格中彼此良好地分开，而相互作用可忽略不计。

在这个实例中，第一及第二源极/漏极区221及223可包含掺杂在第一及第二源极/漏极区221及223中的高掺杂浓度的n型导电性杂质(例如，高掺杂剂(n+))。在一些实施例中，高掺杂剂的n型导电性的第一及第二漏极区221及223可包含沉积在其中的高浓度磷(P)原子。然而，实施例不限于这个实例。在其它实施例中，水平定向的存取装置230(例如，晶体管)可为p型导电性构造，在所述情况下，杂质，例如掺杂剂的导电性类型将反转。

如图2A的实例实施例中所展示，第一源极/漏极区221可占据横向定向的存取装置230(例如，晶体管)的主体中的上部。例如，第一源极/漏极区221可在水平定向的存取装置230的主体内具有底表面，所述底表面定位为在第二方向(D3)211上竖直地高于横向水平定向的存取装置230的主体的底表面。因而，横向水平定向的晶体管230可具有在第一源极/漏极区221下方且与主体触点电接触的主体部分。此外，如图2A的实例实施例中所展示，存取线，例如207-1(类似于图2中的存取线207-1、207-2、…、207-Q及图1中所展示的107-1、107-2、…、107-Q)可安置在与沟道区225相对且耦合到沟道区225的顶表面上，由栅极电介质204与沟道区225分开。栅极电介质材料204可包含例如高k电介质材料、氧化硅材料、氮化硅材料、氮氧化硅材料等或其组合。实施例不限于此。例如，在高k电介质材料实例中，栅极电介质材料204可包含以下中的一或多者：氧化铪、氧化硅铪、氧化镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铅锌铌铁矿等。

如图2A的实例实施例中所展示，数字线，例如203-1(类似于图1中的数字线103-1、103-2、…、103-Q)可在第二方向(D3)211上与主体中的第一源极/漏极区221的侧壁邻近地竖直延伸到水平定向的存取装置230，例如沿着第二方向(D2)205在第一与第二源极/漏极区221及223之间水平传导的晶体管。在这个实施例中，竖直定向的数字线203-1非对称地形成为与第一源极/漏极区221邻近并电接触。数字线203-1可非对称地形成以在沟道区225中为主体触点保留空间。

图2B更详细地说明根据本公开的一些实施例的存储器单元的竖直堆叠阵列的(例如，图1中的子单元阵列101-2内的)单位单元(例如，图1中的存储器单元110)。如图2B中所展示，第一及第二源极/漏极区221及223可为横向定向的存取装置230(例如，晶体管)的杂质掺杂区。第一及第二源极/漏极区221及223可类似于图2中所展示的第一及第二源极/漏极区221及223以及图2A中所展示的第一及第二源极/漏极区221及223。第一及第二源极/漏极区可由形成在水平定向的存取装置230(例如，晶体管)的半导体材料的主体(例如，主体区)中的沟道225分开。第一及第二源极/漏极区221及223可由掺杂在主体区中的n型或p型掺杂剂形成。实施例不限于此。

如图2B的实例实施例中所展示，数字线，例如203-1(类似于图1中的数字线103-1、103-2、…、103-Q)可在第二方向(D3)211上与主体中的第一源极/漏极区221的侧壁邻近地竖直延伸到水平定向的存取装置230，例如沿着第二方向(D2)205在第一与第二源极/漏极区221及223之间水平传导的晶体管。在这个实施例中，竖直定向的数字线203-1对称地形成为竖直对准、与第一源极/漏极区221电接触。数字线203-1可形成为与绝缘材料接触使得在沟道225内不存在主体触点。

如图2B的实例实施例中所展示，数字线203-1可对称地形成在第一源极/漏极区221内使得第一源极/漏极区221环绕式地包围数字线203-1。第一源极/漏极区221可占据横向定向的存取装置230(例如，晶体管)的主体中的上部。例如，第一源极/漏极区221可在水平定向的存取装置230的主体内具有底表面，所述底表面定位为在第二方向(D3)211上竖直地高于横向水平定向的存取装置230的主体的底表面。因而，横向水平定向的晶体管230可具有在第一源极/漏极区221下方且与主体触点接触的主体部分。绝缘体材料可填充主体触点使得第一源极/漏极区221可不与沟道225电接触。此外，如图2B的实例实施例中所展示，存取线，例如207-1(类似于图1中所展示的存取线107-1、107-2、…、107-Q)可环绕式地安置且耦合到沟道区225，由栅极电介质204与沟道区225分开。

图3是例如图1到2中所说明且根据本公开的若干实施例的在半导体制造工艺的一个阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的横截面视图。

在图3的实例中所展示的实例实施例中，方法包括在重复迭代中外延地形成硅锗(SiGe)材料331-1、331-2、…、331-N+1及330-1、330-2、…、330-N(统称为外延生长的硅锗(SiGe)331及330)以及硅(Si)材料332-1、332-2、…、332-N及333-1、333-2、…、333-N(统称为外延生长的单晶硅(Si)材料332及333)的交替层，以在半导体衬底300的工作表面上形成竖直堆叠301。在一个实施例中，可沉积交替的变化厚度(t)的四个层以形成重复迭代的重复层面。例如，外延生长的硅锗(SiGe)330及331可经沉积以具在第二方向(D3)上的在五(5)纳米(nm)到十五(15)nm的范围内的厚度，例如竖直高度。在一个实施例中，硅332可经沉积以具有在五(5)nm到六十(60)nm的范围内的厚度(t2)，例如竖直高度。然而，实施例不限于这些实例。如图3中所展示，竖直方向311被说明为第二方向(D3)，例如x-y-z坐标系中的z方向，类似于在图1到2中所展示的第一、第二及第二方向当中的第二方向(D3)。

在一些实施例中，外延生长的硅锗(SiGe)330及331可为硅及锗的外延生长混合物。作为实例而非限制，外延生长的硅锗(SiGe)330及331可生长在衬底材料300上。实施例不限于这些实例。外延生长的单晶硅(Si)材料332及333可为低掺杂的p型(p-)外延生长的单晶硅(Si)材料。硅材料332及333也可通过外延地生长在外延生长的硅锗(SiGe)330及331材料上来形成。在已形成外延生长的硅锗(SiGe)330及331之后，可使用外延生长的硅锗(SiGe)材料330及331的硅(Si)晶种来外延地生长单晶硅(Si)材料332及333。然而，实施例不限于这些实例。

可在半导体制造设备中根据半导体制造工艺，例如化学气相沉积(CVD)来沉积交替的外延生长的硅锗(SiGe)层330及331以及外延生长的单晶硅(Si)材料层332及333的重复迭代。然而，实施例不限于这个实例且其它合适的半导体制造技术可用来在重复迭代中沉积外延生长的硅锗(SiGe)及外延生长的单晶硅(Si)材料的交替层以形成竖直堆叠301。

层可在重复迭代中竖直地出现。在图3的实例中，展示重复迭代的四个层面，编号为1、2、3及4。例如，在进一步重复迭代中，堆叠可包含：第一外延生长的硅锗(SiGe)331-1、第一外延生长的单晶硅(Si)材料332-1、第二外延生长的硅锗(SiGe)330-1、第二外延生长的单晶硅(Si)材料333-1(层面1)、第三SiGe材料331-2、第三外延生长的单晶硅(Si)材料332-2、第四外延生长的硅锗(SiGe)330-2、第四外延生长的单晶硅(Si)材料333-2(层面2)等。然而，实施例不限于这个实例且可包含更多或更少重复迭代。

图4A说明例如图1到2中所说明且根据本公开的若干实施例的在半导体制造工艺的一个阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。图4A说明根据一或多个实施例的在半导体制造工艺中、在特定时间点半导体结构的俯视图。在图4A的实例中所展示的实例实施例中，所述方法包括使用蚀刻剂工艺来形成具有第一水平方向(D1)409及第二水平方向(D2)405、穿过竖直堆叠到衬底的多个第一竖直开口415。在一个实例中，如图4A中所展示，多个第一竖直开口415主要在第二水平方向(D2)405上延伸且可形成细长的竖直支柱列413-1、413-2、…、413-M(统称为及/或独立地称为413)，其中侧壁414在竖直堆叠中。可在蚀刻多个第一竖直开口415之前，使用用以在竖直堆叠上图案化光刻掩模435以例如形成硬掩模(HM)的光刻技术来形成多个第一竖直开口415。可在本文中所描述的半导体制造工艺的其它点处使用类似半导体工艺技术。

可用电介质材料439填充开口415。在一个实例中，可使用旋涂电介质工艺来填充开口415。在一个实施例中，电介质材料439可为氧化物材料。然而，实施例不限于此。

图4B是沿着图4A中的切线A-A’截取的展示在半导体制造工艺中的特定时间半导体结构的另一视图的横截面视图。图4B中所展示的横截面视图展示在半导体衬底400上重复迭代外延生长的硅锗(SiGe)430及外延生长的单晶硅(Si)材料432的交替层以形成竖直堆叠，例如如图4中所展示的401。

如图4B中所展示，可穿过竖直堆叠的存储器单元内的层形成多个第一竖直开口以暴露竖直堆叠中的竖直侧壁且形成细长的竖直支柱列413，且接着用第一电介质材料439进行填充。可通过外延生长的硅锗(SiGe)430及431以及外延生长的单晶硅(Si)材料432及433的重复迭代来形成第一竖直开口。因而，可穿过第一外延生长的硅锗(SiGe)431-1、第一外延生长的单晶硅(Si)材料432-1、第二外延生长的硅锗(SiGe)430-1、第二外延生长的单晶硅(Si)材料433-1(层面1)、第三SiGe材料431-2、第三外延生长的单晶硅(Si)材料432-2(作为层面2的部分)等形成第一竖直开口。然而，实施例不限于图4B中所展示的(若干)竖直开口。可穿过材料层形成多个竖直开口。可形成第一竖直开口以暴露竖直堆叠中的竖直侧壁。第一竖直开口可在第二水平方向(D2)405上延伸以在竖直堆叠中形成具有第一竖直侧壁的细长的竖直支柱列，且接着用第二电介质439进行填充。

如图4B中所展示，可使用例如CVD的工艺在第一竖直开口中沉积第一电介质材料439，例如氧化物或其它合适的旋涂电介质(SOD)，以填充第一竖直开口。第一电介质材料439也可由氮化硅(Si₃N₄)材料形成。在另一实例中，第一电介质材料439可包含氮氧化硅(SiO_xN_y)及/或其组合。实施例不限于这些实例。可在蚀刻多个第一竖直开口之前，使用用以在竖直堆叠上图案化光刻掩模435以例如形成硬掩模(HM)的光刻技术来形成多个第一竖直开口。在一个实施例中，可在外延生长的硅锗(SiGe)430上方沉积硬掩模435。可在本文中所描述的半导体制造工艺的其它点处使用类似半导体工艺技术。

图5A说明例如图1到2中所说明且根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。图5A说明根据一或多个实施例的在半导体制造工艺中的特定时间点半导体结构的俯视图。

在图5A中所展示的实例实施例中，方法包括使用光刻掩模来图案化并形成穿过竖直堆叠且主要在第一水平方向上延伸以暴露与外延生长的硅锗(SiGe)及硅(Si)的第二区邻近的侧壁的第二竖直开口570。可邻近于待形成水平存取装置的地方穿过硬掩模535蚀刻第二竖直开口570。而且，可使用用以图案化硬掩模535且暴露竖直堆叠的那些特定区域的光刻技术来穿过外延生长的硅锗(SiGe)及硅(Si)层形成多个第二竖直开口570。

图5B是沿着图5A中的切线A-A’截取的展示在半导体制造工艺中的这个特定时间半导体结构的另一视图的横截面视图。图5B中所展示的横截面视图展示在半导体衬底500上重复迭代外延生长的硅锗(SiGe)530及531以及外延生长的单晶硅(Si)材料532及533的多个交替层。在本文中所描述的实例实施例中，四(4)个交替层531、532、530及533被展示为组成竖直堆叠的层面，例如图3中的层面1。然而，实施例不限于这个实例。

如图5B中所展示，可能已穿过竖直堆叠的存储器单元内的层形成多个第一竖直开口以暴露竖直堆叠中的第一竖直侧壁，且用第一电介质材料539进行填充。通过外延生长的硅锗(SiGe)530及531以及外延生长的单晶硅(Si)材料532及533的重复迭代形成第一竖直开口。

图5C是例如图1到2中所说明且根据本公开的若干实施例的在半导体制造工艺的这个特定阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的另一横截面视图。图5C说明沿着图5A中的切线B-B’截取的横截面视图。

如上所述，图5C说明所述方法包括形成穿过竖直堆叠且主要在第一水平方向509上延伸以暴露与外延生长的硅锗(SiGe)530及531以及外延生长的单晶硅(Si)材料532及533的第二区邻近的侧壁的第二竖直开口570。形成穿过竖直堆叠的第二竖直开口570包括与形成水平存取装置的位置竖直对准地形成第二竖直开口570。

如图5C中所说明，图5C中所展示的横截面视图被说明为在第二水平方向(D2)505上、沿着图纸平面向左及向右、沿着外延生长的硅锗(SiGe)530及531以及外延生长的单晶硅(Si)材料532及533的交替层的重复迭代的轴线延伸。

在图5C的实例实施例中，选择性地蚀刻外延生长的硅锗(SiGe)530及531以及外延生长的单晶硅(Si)材料533的至少一个牺牲层以形成从第二竖直开口570延伸达第一距离(DIST 1)的多个第一水平开口579。例如，蚀刻剂可流入第二竖直开口570以选择性地蚀刻外延生长的硅锗(SiGe)材料530及531，以及外延生长的单晶硅(Si)材料533的至少一个牺牲层，以及外延生长的硅(Si)材料532的部分。根据定时剥蚀(exhume)工艺，蚀刻剂可选择性地移除堆叠内的外延生长的硅锗(SiGe)530及531，以及外延生长的单晶硅(Si)材料533的至少一个牺牲层，以及外延生长的硅(Si)532的部分的所有迭代的部分。因而，蚀刻剂可主要对外延生长的硅材料532有选择性且选择性地移除外延生长的硅锗(SiGe)530及531。第二蚀刻剂可随后流入第二竖直开口570以执行对外延生长的单晶Si材料532及533的非选择性、各向同性的定时剥蚀蚀刻，以在堆叠内从第二竖直开口570移除外延生长的单晶硅(Si)材料533的至少一个牺牲层的全部，及外延生长的硅(Si)532的部分达第一距离(DIST1)。

选择性蚀刻剂工艺可在多个步骤中发生以保护结构且使外延生长的单晶硅(Si)材料532稳定。选择性蚀刻剂工艺可由选自以下中的一或多种蚀刻化学物质组成：水性蚀刻化学物质、半水性蚀刻化学物质、气相蚀刻化学物质或等离子体蚀刻化学物质以及其它可能的选择性蚀刻化学物质。例如，包括由三氟化氮(NF₃)或四氟化碳(CF₄)产生的氟自由基(F)的等离子体蚀刻化学物质可用来选择性地蚀刻外延生长的硅锗(SiGe)530及531，以及外延生长的单晶硅(Si)材料533的至少一个牺牲层，以及外延生长的硅(Si)532的部分。替代地或另外，移除外延生长的硅锗(SiGe)530及531，以及外延生长的单晶硅(Si)材料533的至少一个牺牲层，以及外延生长的硅(Si)532的部分的选择性蚀刻可包括水、过氧化氢(H₂O₂)及氟化氢(HF)的选择性蚀刻化学物质，及/或使用选择性溶剂以及其它可能的蚀刻化学物质或溶剂溶解外延生长的硅锗(SiGe)730。

因此，可通过控制流入第二竖直开口570的反应气体的时间、蚀刻气体的组合物及蚀刻速率，例如速率、浓度、温度、压力及时间参数，来控制选择性及非选择性蚀刻剂工艺。

第一选择性蚀刻可为各向同性的，但主要对外延生长的硅(Si)材料532及533有选择性，从而仅移除外延生长的硅锗(SiGe)530及531。第二非选择性的各向同性蚀刻可在第一蚀刻之后进行以在定时剥蚀工艺中移除外延生长的单晶硅(Si)材料533的至少一个牺牲层及外延生长的硅(Si)532的部分。在一或多个实施例中，可根据两步剥蚀工艺执行选择性蚀刻以首先选择性地移除外延生长的硅锗(SiGe)530及531，随后非选择性地移除外延生长的单晶硅(Si)材料533的至少一个牺牲层及外延生长的硅(Si)532的部分以满足装置目标规格。因此，在一个实例实施例中，第一选择性蚀刻剂工艺可在堆叠内从第二竖直开口570基本上移除外延生长的硅锗(SiGe)530及531的全部达第一距离(DIST 1)。而且，第二非选择性蚀刻剂工艺可根据定时剥蚀工艺完全移除外延生长的单晶硅(Si)材料533的至少一个牺牲层及外延生长的硅(Si)532的部分，从而从第二竖直开口570水平地蚀刻达第一距离(DIST 1)576。然而，实施例不限于这个实例。

如图5C中进一步展示，使用定时剥蚀工艺(例如，选择性地蚀刻第一电介质材料539)，受控氧化物横向穿孔在存取装置区与第一水平开口579之间穿过多个第一竖直开口(图4A中的415)，以形成沿着图纸平面从左向右看到且在图5E中的第一水平方向(D1)509上延伸的连续水平开口。在一些实施例中，横向穿孔可为对存取装置区中的分开的外延生长的剩余单晶硅(Si)材料532之间的剩余、减薄的外延生长的单晶硅(Si)材料532有选择性的受控蚀刻工艺。在一个实施例中，剩余、减薄的外延生长的单晶Si材料532具有从原始厚度(t2)开始的在近似50到的范围内的厚度(t1)。在一个实施例中，原始厚度(t2)在近似300到/>的范围内。

图5D说明沿着图5A中的切线C-C’截取的展示在本公开的实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图5D中所展示的横截面视图被说明为在第二水平方向(D2)505上、在图纸平面中向左及向右、沿着经蚀刻及移除的外延生长的硅锗(SiGe)530及531，以及外延生长的单晶硅(Si)材料533的至少一个牺牲层，以及形成第二水平开口579的外延生长的硅(Si)532的部分，及具有从图5C中被展示为(t2)的原始厚度减小的厚度(t1)的剩余外延生长的单晶硅(Si)材料532的多个交替层的重复迭代的轴线延伸。

在图纸的左端处展示经蚀刻的外延生长的硅锗(SiGe)530及531，以及外延生长的单晶硅(Si)材料533的至少一个牺牲层，以及形成第二水平开口579的外延生长的硅(Si)532的一部分，及剩余、减薄的外延生长的单晶硅(Si)材料532的交替层的重复迭代。在图纸的左端处展示经蚀刻的外延生长的硅锗(SiGe)，及其中第一电介质材料已经移除以在第一方向(D1)509上形成连续水平开口543而将剩余、减薄的外延生长的单晶硅(Si)材料532的层分开的经蚀刻区的交替层的重复迭代。第二竖直开口570被展示为与现在的连续水平开口543的区邻近。在图纸的右侧处，可看到第一电介质材料539在第一方向(D1)509上将存取装置及存储节点区分开。在沿着图5A中的切线C-C’截取的横截面视图中，虚线指示存在设置到图纸平面中的剩余的未蚀刻、未移除的外延生长的硅锗(SiGe)530及531，以及外延生长的单晶硅(Si)材料532及532以及第一电介质材料539的全原始沉积厚度(t2)。

图5E说明沿着图5A中的切线D-D’截取的展示在本公开的实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图5E中所展示的横截面视图被说明为在图纸平面中从右到左，在第一方向(D1)509上沿着剩余、减薄的外延生长的单晶硅(Si)材料532的交替层的重复迭代的横截面延伸，从第一电介质材料539延伸出图纸平面。箭头543说明背景中的第一电介质材料539进入图纸平面的连续水平开口。硬掩模535可被第二硬掩模537覆盖。

图6A说明例如图1到2中所说明且根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。图6A说明根据一或多个实施例的在半导体制造工艺中的特定时间点半导体结构的俯视图。

在图6A的实例实施例中，方法包括穿过第二竖直开口(图5C中的570)在第一水平开口(图5C中的579)内的剩余、减薄的外延生长的单晶硅(Si)材料632的经暴露表面上沉积新沉积的第二电介质材料637。可在图6B中看到未蚀刻的第一电介质材料639的一部分。

图6B是沿着图6A中的切线A-A’截取的展示在半导体制造工艺中的特定时间半导体结构的另一视图的横截面视图。图6B中所展示的横截面视图展示在半导体衬底600上重复迭代外延生长的硅锗(SiGe)630及631以及外延生长的单晶硅(Si)材料632及633的多个交替层。

如图6B中所展示，已穿过竖直堆叠的存储器单元内的层形成多个第一竖直开口以暴露竖直堆叠中的第一竖直侧壁(图5A中的514)，且用第一电介质材料639进行填充。在图4A到4B中，通过外延生长的硅锗(SiGe)630及631以及外延生长的单晶硅(Si)材料632及633的重复迭代来形成第一竖直开口。

如图6B中所展示，第一电介质材料639，例如氧化物或其它合适的旋涂电介质(SOD)被展示为在第一竖直开口(图5A中的515)中填充第一竖直开口。硬掩模635被展示为在竖直堆叠上方具有沉积在其上的第二电介质材料637及第三电介质材料639。在一些实施例中，如图6B的横截面视图中所展示，第三电介质材料639可为与用于第一电介质材料639相同类型的电介质材料。然而，实施例不限于此。

图6C是沿着图6A中的切线B-B’截取的展示例如图1到2中所说明且根据本公开的若干实施例的用于在竖直三维(3D)存储器中的水平存取装置内形成单晶外延硅的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。

已在第二方向(D2)605上各向同性地选择性蚀刻外延生长的硅锗(SiGe)630及631以及外延生长的硅(Si)633的牺牲层达定时剥蚀中的距离(图6C中的DIST 1)，以在将剩余、减薄的外延生长的单晶(Si)材料632的层分开的第一区中形成多个第一水平开口679。在第一水平开口679中的剩余、减薄、外延生长的单晶(Si)材料632的经暴露表面上共形地沉积第二电介质材料637。可在多个第一水平开口679中的经暴露表面上完全沉积第二电介质材料637以为剩余、减薄、外延生长的单晶(Si)材料632提供第一支撑性桥状结构。在一个实施例中，使用原子层沉积(ALD)工艺沉积第二电介质材料。第二电介质材料637可用作多个第一水平开口679周围的衬垫。第二电介质材料637可从移除牺牲外延生长的硅锗(SiGe)材料层630及631(图6C中)以及至少一个较薄的牺牲外延生长的单晶(Si)材料层(图6C中的633)的地方流入第二竖直开口670及第一水平开口679，以覆盖剩余、减薄、外延生长的单晶硅(Si)材料632的经暴露表面以便为剩余、减薄、外延生长的单晶(Si)材料632提供支撑结构。

在一个实施例中，第二电介质材料637可包括氮化物材料。在另一实施例中，第二电介质材料637可包括氮化硅(Si₃N₄)材料(本文中也被称为“SiN”)。在另一实施例中，第二电介质材料637可包含二氧化硅(SiO₂)材料。在另一实施例中，第二电介质材料637可包括碳氧化硅(SiOxCy)材料及/或其组合。实施例不限于这些实例。

在一个实施例中，第二电介质材料637可环绕多个第一水平开口中的经暴露表面共形地沉积以具有近似20到的厚度(t3)。

如图6C中进一步展示，可在第二电介质材料637的经暴露表面上共形地沉积第三电介质材料639，例如氧化物材料。可在第二电介质材料的经暴露表面上完全沉积第三电介质材料639以填充多个第一水平开口679，且至少部分填充第二竖直开口670，以为剩余、减薄、外延生长的单晶(Si)材料632进一步提供第二支撑性桥状结构。在一些实施例中，如图6C中所展示，第三电介质材料639可为与图6B中所展示的第一电介质材料639相同的电介质材料，且可进一步用作多个第一水平开口679周围的衬垫。第三电介质材料639可从移除牺牲外延生长的硅锗(SiGe)材料层630及631以及至少一个较薄的牺牲外延生长的单晶(Si)材料层633以在堆叠内形成多个第一水平开口679的地方流入第二竖直开口670，以覆盖第二电介质材料637的经暴露表面，因此支撑剩余、减薄、外延生长的单晶硅(Si)材料632。

图6D说明沿着图6A中的切线D-D’截取的展示在本公开的实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图6D中所展示的横截面视图被说明为在图纸平面中从右到左，在第二方向(D2)605上沿着剩余、减薄、外延生长的单晶硅(Si)材料632的交替层的重复迭代的横截面延伸，所述单晶硅(Si)材料632被第二电介质材料637包围且在竖直堆叠的层之间由第三电介质材料639隔开。硬掩模635可被第二电介质材料637及第三电介质材料639覆盖。因此，第三电介质材料639也可填充第二电介质材料637与剩余、减薄的外延生长的单晶硅(Si)材料632的交替层的重复迭代的横截面之间的空间。

图7说明例如图1到2中所说明且根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。如将在图7中看到，执行定时选择性蚀刻工艺，而从第二竖直开口770选择性地蚀刻第二电介质材料737达第二距离(DIST 2)。

图7说明沿着图6A中的切线B-B’截取的横截面视图，其展示在本公开的实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图。图7中所展示的横截面视图展示在半导体衬底700上重复迭代外延生长的硅锗(SiGe)730及731以及剩余、减薄的外延生长的单晶硅(Si)材料732(及在图5C中所描述的定时剥蚀中未移除的未蚀刻、未减薄的外延生长的单晶硅(Si)材料732)的交替层。

图7中所展示的横截面视图被说明为在第二水平方向(D2)705上、沿着图纸平面向左及向右、沿着外延生长的硅锗(SiGe)730及731以及外延生长的单晶硅(Si)材料732及733的交替层的重复迭代的轴线延伸。在图7的实例实施例中，从第二竖直开口770选择性地蚀刻第二电介质材料737达第二距离(DIST 2)783。在一些实例中，可在定时选择性蚀刻的剥蚀工艺中回蚀第二电介质材料737达第二距离(DIST 2)783。第二距离783是从第二竖直开口770到第二电介质材料737的剩余未蚀刻部分的距离。在一些实施例中，第二电介质材料737从第二竖直开口770回蚀达在近似二十五(25)到七十五(75)纳米(nm)的范围内的第二距离(DIST 2)。可选择性地蚀刻第二电介质材料737，对剩余、减薄的外延生长的单晶硅(Si)材料732有选择性且仅部分减薄第三电介质材料739，因此完整地留下外延生长的单晶硅(Si)材料732及第三电介质材料739的部分。如图7中进一步展示，已通过对第一水平开口(图6C中的679)中的第二电介质材料737进行额外选择性蚀刻来移除第三电介质材料739的部分。

此外，如图7中所展示，可在剩余、减薄、外延生长的单晶硅(Si)材料732的经暴露表面上形成栅极电介质材料742以形成水平存取装置。在一些实施例中，栅极电介质材料可为氧化物材料742。可完全环绕剩余、减薄、外延生长的单晶硅(Si)材料732的每个表面共形地沉积栅极电介质材料742，以在存取装置的沟道区处形成环绕式栅极(GAA)栅极结构。可使用原子层沉积在剩余、减薄、外延生长的单晶硅(Si)材料732的经暴露表面上沉积栅极电介质材料742。在一些实例中，可在外延生长的单晶硅(Si)材料732的经暴露表面上方沉积氧化物材料742。在一些实施例中，栅极电介质材料742可为在剩余、减薄、经暴露的外延生长的单晶硅(Si)材料732的经暴露表面上的热生长氧化物材料742。而且，可使用热氧化工艺来致密氧化物材料742的ALD。热氧化工艺可涉及由混合氧化物材料形成氧化物材料742。混合氧化物材料可组合低温氧化物材料及高温氧化物材料。

如图7中所展示，可在栅极电介质材料742上沉积第一导电材料777以形成栅极。可环绕剩余、减薄、经暴露的外延生长的单晶硅(Si)材料732沉积第一导电材料777，使得第一导电材料777可具有在外延生长的单晶硅(Si)材料732上方的顶部部分及在外延生长的单晶硅(Si)材料下方的底部部分，以在存取装置的沟道区处形成环绕式栅极(GAA)栅极结构。与沟道区相对的栅极提供在近似45到100毫伏/十进制(mV/dec)的范围内的亚阈值电压(sub-Vt)斜率。第一导电材料777可共形地沉积到第二竖直开口770中且填充连续水平开口743一直到第三电介质材料739及第二电介质材料737的未蚀刻部分。可使用化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)、原子层沉积(ALD)或其它合适的沉积工艺来共形地沉积第一导电材料777。

在一些实施例中，第一导电材料777可包括掺杂半导体材料，例如掺杂硅、掺杂锗等中的一或多者。在一些实施例中，第一导电材料777可包括导电金属氮化物材料，例如，氮化钛、氮化钽等。在一些实施例中，第一导电材料可包括：金属，例如钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、钴(Co)、钼(Mo)等；及/或金属半导体化合物，例如硅化钨、硅化钴、硅化钛等；及/或它们的一些其它组合。第一导电材料777连同栅极电介质材料742一起可形成与外延生长的单晶硅(Si)材料的沟道区相对的水平定向的存取线(其也可被称为字线)。

图8A说明沿着图6A中的切线B-B’截取的展示在本公开的实施例的一个实例半导体制造工艺中的另一特定点处半导体结构的另一视图的横截面视图。图8A中所展示的横截面视图被说明为在第二水平方向(D2)805上、沿着图纸平面向左及向右、沿着外延生长的硅锗(SiGe)830及831以及外延生长的单晶硅(Si)材料832及833的交替层的重复迭代的轴线延伸。

第一导电材料877沉积在栅极电介质材料842上且环绕剩余、减薄、外延生长的单晶硅(Si)材料832形成，且在此向后凹陷以形成仅与外延生长的单晶硅(Si)材料832的沟道区相对的环绕式栅极(GAA)结构。形成在栅极电介质材料842上的第一导电材料877可从第二竖直开口870凹陷并蚀除。在一些实施例中，可使用原子层蚀刻(ALE)工艺来蚀刻第一导电材料877。在一些实施例中，可使用各向同性蚀刻工艺来蚀刻第一导电材料877。可选择性地蚀刻第一导电材料877而使栅极电介质材料842完整地覆盖剩余、减薄的外延生长的单晶硅(Si)材料832及第三电介质材料839。可在连续的第二水平开口(上文所描述)中沿第二方向从第二竖直开口870选择性地回蚀第一导电材料877达在二十(20)到五十(50)纳米(nm)的范围内的第二距离(DIST 3)。可环绕剩余、减薄的外延生长的单晶硅(Si)材料832选择性地蚀刻第一导电材料877且将其回蚀到在第一水平方向809上延伸的连续水平开口(上文所描述)中。ILD填充材料867可沉积到第一竖直开口870中且填充连续的第二水平开口一直到栅极电介质材料842的未蚀刻部分、未蚀刻的第三电介质材料839及第一导电材料877。可使用化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)、原子层沉积(ALD)或其它合适的沉积工艺来共形地沉积ILD填充材料867。

图8B说明沿着图6A中的切线D-D’截取的展示在本公开的实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图8B中所展示的横截面视图被说明为在第一水平方向(D1)809上，在图纸平面中向左及向右，沿着垂直于经蚀刻的第一导电材料877、栅极电介质842及外延生长的单晶硅(Si)材料832的多个交替层的重复迭代的轴线延伸。

在图8B中，第一电介质材料839被展示为将竖直堆叠的存储器单元的阵列隔开，在图纸平面中沿着第一水平方向(D1)809向左及向右延伸，以用于竖直定向的存储器单元的三维阵列。延伸入及延伸出图纸平面被展示为在被栅极电介质材料842覆盖且在连续的第二水平开口(上文所描述)中在第一方向(D1)809上被第一导电材料877覆盖的沟道区处，重复迭代剩余、减薄的外延生长的单晶硅(Si)材料832的交替层。从第二竖直开口870蚀除形成在栅极电介质材料842上的第一导电材料877。形成在栅极电介质材料842上的第一导电材料877在第二水平方向805上延伸的连续水平开口中向后凹陷。

第一导电材料877沉积在栅极电介质材料842上且环绕外延生长的单晶硅(Si)材料832形成，以在存取装置区中形成与外延生长的单晶硅(Si)材料832的沟道区相对的环绕式栅极(GAA)结构。在图8B中，第一导电材料877被展示为填充由经蚀刻的第一电介质材料839留下的第二水平开口(上文所描述)中的空间。

图9A说明例如图1到2中所说明且根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。图9A说明根据一或多个实施例的在半导体制造工艺中的特定时间点处的半导体结构的俯视图。在图9A的实例实施例中，方法包括使用光刻工艺来图案化光刻掩模938，以形成与外延生长的硅锗(SiGe)930及931以及外延生长的单晶硅(Si)材料932及933的交替层的重复迭代的第二区邻近的第三竖直开口951，以暴露堆叠(例如，图4所展示的堆叠)中的第二竖直侧壁。在图9A到9C中，在第二水平方向上选择性地蚀刻外延生长的单晶硅(Si)材料932及933以形成多个第二水平开口979(如图9C中所展示)，其中在第二区，例如存储器单元的3D竖直阵列中的存储节点区中形成存储节点。一旦已通过选择性蚀刻移除外延生长的单晶硅(Si)材料932及933，就可通过从第二水平开口979进行气相掺杂来在外延生长的单晶硅(Si)材料932的侧表面中形成与水平存取装置的沟道区邻近的第二源极/漏极区945。

图9B说明存储节点区中的沿着图9A中的切线A-A’截取的展示在本公开的实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图9B中所展示的横截面视图远离多个单独的水平存取线977，且展示在半导体衬底900上桥式重复迭代外延生长的硅锗(SiGe)930及931的多个交替层而桥接第二水平开口979的开口，以形成其中已移除外延硅材料932及933以形成存储节点的竖直堆叠。如图9B中所展示，竖直方向911被说明为第三方向(D3)，例如，x-y-z坐标系中的z方向，类似于图1到2中所展示的第一、第二及第二方向当中的第三方向(D3)911。向右及向左延伸的图纸平面是在第一方向(D1)909上。在图9B的实例实施例中，竖直堆叠内的材料，例如外延生长的硅锗(SiGe)930及931的多个交替层在第二方向(D2)上且沿着三维(3D)存储器的竖直堆叠的存储器单元的阵列的水平存取装置及水平存储节点的定向轴线延伸入及延伸出图纸平面。

图9C说明沿着图9A中的切线B-B’截取的展示在本公开的实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图9C中所展示的横截面视图被说明为在第二水平方向(D2)905上、沿着图纸平面向左及向右、沿着外延生长的硅锗(SiGe)930的交替层的重复迭代的轴线延伸，沿着所述轴线且在所述轴线上，水平定向的存取装置及水平定向的存储节点(例如，电容器单元)可形成在外延生长的单晶硅(Si)材料932的层内。如图9C中所展示，已通过外延生长的硅锗(SiGe)930及931以及外延生长的单晶硅(Si)材料932及933的多个交替层的重复迭代形成第三竖直开口951。选择性地蚀刻第二区(例如，存储节点区)中的外延生长的单晶硅(Si)材料932以形成第二水平开口979，其中形成存储节点，例如水平定向的电容器单元(接下来在图11中展示)。在一个实例中，使用原子层蚀刻(ALE)工艺来选择性地蚀刻外延生长的单晶硅(Si)材料932。在一个实施例中，可根据定时剥蚀工艺执行选择性地蚀刻第二区(例如，存储节点区)中的外延生长的单晶硅(Si)材料932以形成第二水平开口979。在一或多个实施例中，第二电介质材料937用作定时剥蚀的选择性蚀刻工艺的蚀刻停止层。

如图9C中所展示，可通过将掺杂剂气相掺杂到外延生长的单晶硅(Si)材料932的侧表面部分中来形成源极/漏极区945。在一些实施例中，源极/漏极区945可为与存储节点区邻近的第二源极/漏极区945且在与第一源极/漏极区(图12中的1243)相对的沟道区的侧上，所述第一源极/漏极区连接到水平存取装置的数字线连接(图12到14中所描述)。在一个实例中，可使用气相掺杂来实现高度各向同性、例如非定向的掺杂，以形成水平定向的存取装置的第二源极/漏极区945。在另一实例中，利用掺杂气体，例如磷(P)的热退火可与高能量等离子体辅助一起用来破坏结合。然而，实施例不限于此且可利用其它合适的半导体制造技术。

图10说明沿着图9A中的切线B-B’截取的展示在本公开的实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图10中所展示的横截面视图被说明为在第二水平方向(D2)1005上、沿着图纸平面向左及向右、沿着支撑结构氧化物材料1039及外延生长的单晶硅(Si)材料1032的交替层的重复迭代的轴线延伸，沿着所述轴线且在所述轴线上，形成水平定向的存取装置。而且，如图10中所展示，已形成水平定向的存储节点(例如，电容器单元)，其中已选择性地蚀刻并移除外延生长的单晶硅(Si)材料1032的层。

在图10的实例实施例中，水平定向的存储节点(例如，电容器单元)被说明为已在这个半导体制造工艺中形成，且展示由单元电介质1063分开的第一电极1061(例如，待耦合到水平存取装置的第二源极/漏极区1045的底部电极)及第二电极1056(例如，待耦合到共同电极平面(例如接地平面)的顶部电极)。然而，实施例不限于这个实例。在其它实施例中，可在外延生长的单晶硅(Si)材料1032的区中形成第一源极/漏极区(图11C中的1143)、沟道区及第二源极/漏极区1045之后，形成由单元电介质1063分开的耦合到水平存取装置的第二源极/漏极区1045的第一电极1061(例如，底部电极)及耦合到共同电极平面(例如接地平面)的第二电极1056(例如，顶部电极)，其意图用于接下来所描述的水平定向的存取装置的定位(例如，位置形成)。

在图10的实例实施例中，具有第一电极1061(例如，待耦合到水平存取装置的源极/漏极区的底部电极)及第二电极1056(例如，待耦合到共同电极平面(例如接地平面)的顶部电极)的水平定向的存储节点被展示为形成在第二水平开口中，在第二方向(D2)1005上、在图纸平面中向左及向右、从形成在竖直堆叠中的第三竖直开口(例如，图10中的1065)延伸达第二距离，且沿着三维(3D)存储器的竖直堆叠的存储器单元的阵列的水平存取装置及水平存储节点的定向轴线延伸。

图11A说明例如图1到2中所说明且根据本公开的若干实施例的在半导体制造工艺的另一阶段处、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。图11A说明根据一或多个实施例的在半导体制造工艺中的特定时间点半导体结构的俯视图。

图11A中的方法进一步说明使用一或多种蚀刻剂工艺以在竖直数字线区中形成穿过竖直堆叠、使用掩模光刻工艺且主要在第一水平方向(D1)1109上延伸的多个经图案化的第四竖直开口1155。一或多个蚀刻剂工艺形成多个经图案化的第四竖直开口1151，下文结合图11C所论述，以在图11C中的剩余、减薄的外延生长的单晶硅(Si)材料1132及第三电介质材料1139的多个交替层的重复迭代中暴露第二侧壁。

图11B说明沿着图11A中的切线A-A’截取的展示在本公开的实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图11B中所展示的横截面视图远离多个单独的水平存取线1177，且展示在半导体衬底1100上重复迭代第一电极1161(例如，底部单元接触电极)、单元电介质1163及顶部的共同节点电极1156以形成竖直堆叠。如图11B中所展示，竖直方向1111被说明为第二方向(D3)，例如，x-y-z坐标系中的z方向，类似于图1到2中所展示的第一、第二及第二方向当中的第二方向(D3)1111。向右及向左延伸的图纸平面是在第一方向(D1)1109上。在图11B的实例实施例中，耦合到水平存取装置的源极/漏极区(图11C中的1145)的第一电极1161(例如，底部电极)及第二电极1156被说明为由单元电介质材料1163分开，所述单元电介质材料1163在第二方向(D2)上且沿着三维(3D)存储器的竖直堆叠的存储器单元的阵列的水平存取装置及水平存储节点的定向轴线延伸入及延伸出图纸平面。

图11C说明沿着图11A中的切线B-B’截取的展示在本公开的实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图11C中所展示的横截面视图被说明在第二水平方向(D2)1105上、沿着图纸平面向左及向右、沿着第二电极1156的交替层的重复迭代的轴线延伸，沿着所述轴线且在所述轴线上，水平定向的存取装置及水平定向的存储节点(例如，电容器单元)可形成在外延生长的单晶硅(Si)材料1132的层内。

在图11C的实例实施例中，水平定向的存储节点(例如，电容器单元)被说明为已在这个半导体制造工艺中形成，且展示由单元电介质1163分开的耦合到水平存取装置的源极/漏极区的第一电极1161(例如，底部电极)及耦合到共同电极平面(例如接地平面1165)的第二电极1156(例如，顶部电极)。在这个实施例中，双侧电容器被说明为单侧电容器的替代物。然而，实施例不限于这个实例。在其它实施例中，耦合到水平存取装置的源极/漏极区的第一电极1161(例如，底部电极)及耦合到共同电极平面(例如接地平面1165)的第二电极1156(例如，顶部电极)由单元电介质1163分开。可在外延生长的单晶硅(Si)材料1132的区中形成第一源极/漏极区、沟道区及第二源极/漏极区之后形成存储节点，其意图用于水平定向的存取装置的定位(例如，位置形成)。

在图11C的实例实施例中，具有耦合到水平存取装置的源极/漏极区的第一电极1161(例如，底部电极)及耦合到共同电极平面(例如接地平面1165)的第二电极1156(例如，顶部电极)的水平定向的存储节点被展示为形成在第二水平开口中，在第二方向(D2)1105上、在图纸平面中向左及向右、沿着三维(3D)存储器的竖直堆叠的存储器单元的阵列的水平存取装置及水平存储节点的定向轴线延伸。在图11C中，相邻的水平存取线1177被说明为与第二电介质材料1137邻近，延伸入及延伸出图纸平面，其中第一导电材料1177-1的部分位于外延生长的单晶硅(Si)材料1132上方，且第一导电材料1177-2的部分位于外延生长的单晶硅(Si)材料1132下方。

图11D还说明沿着图11A中的切线B-B’截取的展示在本公开的实施例的一个实例半导体制造工艺中的另一特定点处半导体结构的另一视图的横截面视图。如图11D中所展示，已使用蚀刻剂工艺来形成多个经图案化的第四竖直开口1151，上文结合图11C所论述，竖直地穿过多个经图案化的第四竖直开口1151且在剩余、减薄的外延生长的单晶硅(Si)材料1132、ILD材料1167及第三电介质材料1139的多个交替层的重复迭代中暴露第二侧壁。

如图11D中所展示，可沉积第二导电材料1141以形成竖直数字线。第二导电材料1141可形成为与剩余、减薄的外延生长的单晶硅(Si)材料1132的多个交替层邻近的竖直数字线。特定来说，第二导电材料1141可形成与形成第一源极/漏极区的位置邻近的竖直定向的数字线。在图11D中所展示的实施例中，第二导电材料1141可包括高掺杂的n型多晶硅(Si)材料。可通过使用退火工艺使n型掺杂剂从第二导电材料1141的n型多晶硅(Si)材料扩散到剩余、减薄的外延生长的单晶硅(Si)材料1132的多个交替层中来形成第一源极/漏极区1143。

在一个实施例中，可通过以高等离子体能量(例如PECVD)气相掺杂高能量的气相掺杂剂(例如磷(P)原子)作为杂质掺杂剂以在第四竖直开口1155内形成高浓度的n型掺杂(n+)区来形成第二导电材料1141。例如，高磷(P)掺杂(n+)多晶硅锗(SiGe)材料可沉积到第四竖直开口1181中以形成第二导电材料1141。

因此，可通过使n型(n+)掺杂剂向外扩散到剩余、减薄的外延生长的单晶硅(Si)材料1132的多个交替层中以形成第一源极/漏极区1143来形成第一源极/漏极区1143。

图12说明沿着图11A中的切线B-B’截取的展示本公开的对图11D的实施例的替代实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图12中所展示的横截面视图被说明为剩余、减薄的外延生长的单晶硅(Si)材料1232的多个交替层在第二方向(D2)上、在图纸平面中向左及向右延伸，形成在竖直堆叠(例如，图4中的401)中，且沿着三维(3D)存储器的竖直堆叠的存储器单元的阵列的水平存取装置及水平存储节点的定向轴线。

在图12的实施例中，可在第二竖直开口(图11C中的1155)内形成第二导电材料1241。第二导电材料1241可由高浓度的n型掺杂剂形成。可通过将多晶硅材料沉积到剩余、减薄的外延生长的单晶硅(Si)材料1232的多个交替层上且进行退火以使n型掺杂剂向外扩散以形成第一源极/漏极区1243来形成高浓度的n型掺杂剂。

如图12的实施例中所展示，可在第二导电材料1241内将金属材料1271沉积到第二竖直开口(图11C中的1155)中。在一些实施例中，金属材料1271可包括以下中的一或多者：掺杂半导体，例如掺杂硅、掺杂锗等；导电金属氮化物，例如氮化钛、氮化钽等；金属，例如钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、钴(Co)、钼(Mo)等；及/或金属半导体化合物，例如硅化钨、硅化钴、硅化钛等；及/或它们的一些其它组合。耦合到第二导电材料1241的金属材料1271可与第一导电材料1277竖直邻近地形成。

图13说明沿着图11A中的切线B-B’截取的展示在本公开的另一替代实施例的一个实例半导体制造工艺中的这个特定点处半导体结构的另一视图的横截面视图。图13中所展示的横截面视图被说明为在第二水平方向(D2)1305上、沿着图纸平面向左及向右延伸。

在图13的实例实施例中，可在第二竖直开口1381内形成第二导电材料1341。第二导电材料1341可再次由高浓度的n型掺杂剂形成。然而，在这个实例实施例中，可通过将高度磷(P)掺杂(n+)多晶硅锗(SiGe)材料沉积到剩余、减薄的外延生长的单晶硅(Si)材料1332的多个交替层上来形成高浓度的n型掺杂剂。

如在图12的实施例中，可在第二导电材料1341内将金属材料1371沉积到第二竖直开口(图11C中的1155)中。在一些实施例中，金属材料1371可包括以下中的一或多者：掺杂半导体，例如掺杂硅、掺杂锗等；导电金属氮化物，例如氮化钛、氮化钽等；金属，例如钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、钴(Co)、钼(Mo)等；及/或金属半导体化合物，例如硅化钨、硅化钴、硅化钛等；及/或它们的一些其它组合。耦合到第二导电材料1341的金属材料1371可与第一导电材料1377竖直邻近地形成。

图14A说明根据本公开的若干实施例的在半导体制造工艺的另一阶段处、在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。图14A说明根据一或多个实施例的在半导体制造工艺中的特定时间点半导体结构的俯视图。在图14A的实例实施例中，方法包括使用光刻工艺来图案化光刻掩模1437，其中第二导电材料1441是非对称的以为主体触点1495保留空间。可穿过贯穿竖直堆叠的多个经图案化的第二竖直开口竖直地形成第二导电材料1441。竖直定向的数字线非对称地形成为与第一源极/漏极区1443邻近并电接触。水平存取线及GAA结构也被展示为与沟道区相对，将第一源极/漏极区与第二源极/漏极区1145分开。

图14B说明根据本公开的若干实施例的在半导体制造工艺的另一阶段处、在竖直三维(3D)存储器中的水平存取装置内形成外延硅的实例方法。图14B说明根据一或多个实施例的在半导体制造工艺中的特定时间点半导体结构的俯视图。在图14B的实例实施例中，方法包括使用光刻工艺来图案化光刻掩模1437，其中对称地沉积第二导电材料1441。

第二导电材料1441可对称地形成为竖直数字线触点。竖直定向的数字线对称地形成为竖直对准、与第一源极/漏极区1443电接触。第二导电材料1441可形成为与绝缘体材料1492接触使得在第二竖直开口(图11C中的1155)内不存在主体触点。第二导电材料1441可形成与第一源极/漏极区1443邻近的竖直数字线。水平存取线及GAA结构也被展示为与沟道区相对，将第一源极/漏极区与第二源极/漏极区1245分开。

图15A说明根据本公开的若干实施例的具有耦合到水平定向的存取线的水平定向的存取装置且具有用于半导体装置的竖直数字线的折叠式数字线架构的俯视布局视图。图15A说明具有双竖直数字线的半导体结构的俯视图。如图15A中所说明，本公开的实施例可用于其中竖直堆叠的存储器单元的阵列以折叠式数字线架构电耦合的结构中。在折叠式数字线结构中，双重结构可共享单个字线1503。当数字线1507具有奇数数量的字线1503时，折叠式数字线结构可为可能的。当在子阵列块中接通仅一个字线时，折叠式数字线结构可为可能的。

图15B说明展示根据本公开的若干实施例的具有耦合到水平定向的存取线的水平定向的存取装置且具有用于半导体装置的竖直数字线的开放式数字线架构的替代俯视图。图15B说明具有双竖直数字线1507-1A及1507-1B的半导体结构的俯视图。如图15B中所说明，本公开的实施例可用于其中竖直堆叠的存储器单元的阵列以开放式数字线架构电耦合的结构中。在开放式数字线结构中，每一数字线结构可具有其自身的字线1503-1A及1503-1B，使得双竖直数字线结构可具有两个字线。当数字线1507具有偶数数量的字线1503时，开放式数字线结构可为可能的。如果接通两个邻近字线，那么仅开放式数字线结构可为可能的；折叠式数字线结构将是不可能的。

图16是根据本公开的若干实施例的呈包含存储器装置1603的计算系统1600的形式的设备的框图。如本文中所使用，例如，存储器装置1603、存储器阵列1610及/或主机1602也可单独地被认为是“设备”。根据实施例，根据本文中所描述的实施例，存储器装置1603可包括具有经形成具有数字线及主体触点的存储器单元的至少一个存储器阵列1610。

在这个实例中，系统1600包含经由接口1604耦合到存储器装置1603的主机1602。计算系统1600可为个人膝上型计算机、台式计算机、数码相机、移动电话、存储卡读取器或具备物联网(IoT)功能的装置以及各种其它类型的系统。主机1602可包含能够存取存储器1603的若干处理资源(例如，一或多个处理器、微处理器或某种其它类型的控制电路系统)。系统1600可包含单独的集成电路，或主机1602及存储器装置1603两者可在同一集成电路上。例如，主机1602可为包括多个存储器装置1603的存储器系统的系统控制器，其中系统控制器1605通过例如中央处理单元(CPU)的另一处理资源提供对相应存储器装置1603的存取。

在图16中所展示的实例中，主机1602负责执行可(例如，经由控制器1605从存储器装置1603)加载到其的操作系统(OS)及/或各种应用程序(例如，过程)。通过将存取命令从主机1602提供到存储器装置1603以存取包括OS及/或各种应用程序的数据，可从存储器装置1603加载OS及/或各种应用程序。主机1602还可通过将存取命令提供到存储器装置1603以检索在OS及/或各种应用程序的执行中利用的数据来存取由OS及/或各种应用程序利用的所述数据。

为清楚起见，已简化系统1600以专注于与本公开特别相关的特征。存储器阵列1610可为包括具有根据本文中所描述的技术形成的数字线及主体触点的至少一个存储器单元的DRAM阵列。例如，存储器阵列1610可为无屏蔽的DL 4F2阵列，例如3D-DRAM存储器阵列。阵列1610可包括布置成由字线(其在本文中可被称为存取线或选择线)耦合的行及由数字线(其在本文中可被称为感测线或数据线)耦合的列的存储器单元。尽管在图16中展示单个阵列1610，但实施例不限于此。例如，存储器装置1603可包含若干阵列1610(例如，若干DRAM单元存储体)。

存储器装置1603包含用以锁存通过接口1604提供的地址信号的地址电路系统1606。接口可包含例如采用合适协议的物理接口(例如，数据总线、地址总线及命令总线，或组合的数据/地址/命令总线)。此协议可为定制的或专有的，或接口1604可采用标准化协议，例如外围组件互连快速(PCIe)、Gen-Z、CCIX或类似物。地址信号由行解码器1608及列解码器1612接收并解码以存取存储器阵列1610。通过使用感测电路系统1611感测感测线上的电压及/或电流变化，可从存储器阵列1610读取数据。感测电路系统1611可包括例如可读取并锁存来自存储器阵列1610的一页(例如，一行)数据的感测放大器。I/O电路系统1607可用于通过接口1604与主机1602进行双向数据通信。读取/写入电路系统1613用来将数据写入到存储器阵列1610或从存储器阵列1610读取数据。作为实例，电路系统1613可包括各种驱动器、锁存电路系统等。

控制电路系统1605对由主机1602提供的信号进行解码。信号可为由主机1602提供的命令。这些信号可包含用来控制在存储器阵列1610上执行的操作，包含数据读取操作、数据写入操作及数据擦除操作的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制电路系统1605负责执行来自主机1602的指令。控制电路系统1605可包括状态机、定序器及/或某种其它类型的控制电路系统，其可以硬件、固件或软件或者三者的任何组合的形式实施。在一些实例中，主机1602可为在存储器装置1603外部的控制器。例如，主机1602可为耦合到计算装置的处理资源的存储器控制器。

图17说明根据本公开的若干实施例的在对图6C中所展示的实施例的替代实施例中、用于在竖直三维(3D)存储器中的水平存取装置内形成外延硅的半导体制造工艺的另一实例方法。

如图17的实施例中所展示，在如图6中所描述般共形地沉积第二电介质层637的替代物中，半导体制造工艺可按结合图7中所描述的序列进行。如图7中所描述及图17中所展示，方法可继续在剩余、减薄、外延生长的单晶硅(Si)材料1732的经暴露表面上形成栅极电介质材料以形成水平存取装置。可完全环绕剩余、减薄、外延生长的单晶硅(Si)材料1732的每个表面共形地沉积栅极电介质材料1742以在存取装置的沟道区处形成环绕式栅极(GAA)栅极结构。可使用原子层沉积(ALD)在剩余、减薄、外延生长的单晶硅(Si)材料1732的经暴露表面上沉积栅极电介质材料1742。在一些实例中，可在外延生长的单晶硅(Si)材料1732的经暴露表面上方沉积氧化物材料1742。在一些实施例中，栅极电介质材料1742可为在剩余、减薄、经暴露的外延生长的单晶硅(Si)材料1732的经暴露表面上的热生长氧化物材料1742。而且，可使用热氧化工艺来致密氧化物材料1742的ALD。热氧化工艺可涉及由混合氧化物材料形成氧化物材料1742。混合氧化物材料可组合低温氧化物材料及高温氧化物材料。

如图17中所展示，可在栅极电介质材料1742上沉积第一导电材料1777以形成栅极。可环绕剩余、减薄、经暴露的外延生长的单晶硅(Si)材料1732沉积第一导电材料1777，使得第一导电材料1777可具有在外延生长的单晶硅(Si)材料1732上方的顶部部分及在外延生长的单晶硅(Si)材料下方的底部部分，以在存取装置的沟道区处形成环绕式栅极(GAA)栅极结构。与沟道区相对的栅极提供在近似45到100毫伏/十进制(mV/dec)的范围内的亚阈值电压(sub-Vt)斜率。第一导电材料1777可共形地沉积到第二竖直开口1770及第三电介质(例如，图7中的739)中，所述第三电介质用来填充连续水平开口1779。可使用化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)、原子层沉积(ALD)或其它合适的沉积工艺来共形地沉积第一导电材料1777。

在一些实施例中，第一导电材料1777可包括掺杂半导体材料，例如掺杂硅、掺杂锗等中的一或多者。在一些实施例中，第一导电材料1777可包括导电金属氮化物材料，例如氮化钛、氮化钽等。在一些实施例中，第一导电材料可包括：金属，例如钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、钴(Co)、钼(Mo)等；及/或金属半导体化合物，例如硅化钨、硅化钴、硅化钛等；及/或它们的一些其它组合。第一导电材料1777与栅极电介质材料1742一起可形成与外延生长的单晶硅(Si)材料的沟道区相对的水平定向的存取线(其也可被称为字线)。

根据图17中所展示的半导体制造序列的替代方法实施例，所述工艺可从图8中所给出的描述继续，其中使第一导电材料适当地凹陷且用另一电介质材料(例如，图8A中的867)填充第二竖直开口。在这个实施例中，当在图9C中形成多个第二水平开口979时，栅极电介质1742及第一导电材料1777可界定选择性蚀刻停止点。在这个实施例中，将使用另一选择性蚀刻工艺来移除栅极电介质1742及第一导电材料1777，而在层面之间分割第一导电材料1777。这个选择性蚀刻还可界定到存取装置的栅极的边缘的存储节点单元板间隔。接着可用合适的电介质材料，例如图10中所展示的第二电介质材料1037填充所得开口。从那个点开始，存储节点形成工艺可继续，例如如本文中已结合图10进一步描述。然而，实施例不限于结合图10所描述的存储节点形成的实例。

术语半导体可指例如材料、晶片或衬底，且包含任何基础半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及无掺杂半导体、由基础半导体结构支撑的外延硅以及其它半导体结构。此外，当在前文描述中提到半导体时，可能已利用先前工艺步骤在基础半导体结构中形成区/结，且术语半导体可包含含有此类区/结的底层材料。

本文中的附图遵循编号惯例，其中首位或前几位数字对应于附图图号且剩余数字识别附图中的元件或组件。不同附图之间的类似(例如，相同)元件或组件可通过使用类似数字来识别。可添加、交换及/或消除本文中的各种实施例中所展示的元件以提供本公开的若干额外实施例。另外，如将明白，附图中所提供的元件的比例及相对尺度意在说明本发明的实施例且不应被理解为限制性意义。

如本文中所使用，“若干”或“一定数量的”某物可指一或多个此类事物。例如，若干或一定数量的存储器单元可指一或多个存储器单元。“多个”某物意指两个或更多个。如本文中所使用，并发地执行的多个动作是指在特定时间段内至少部分重叠的动作。如本文中所使用，术语“耦合”可包含电耦合、直接耦合及/或没有中介元件的直接连接(例如，通过直接物理接触)、具有中介元件的间接耦合及/或连接、或无线耦合。术语“耦合”可进一步包含彼此协作或相互作用的两个或更多个元件(例如，以因果关系)。耦合在两个元件之间的元件可在所述两个元件之间且耦合到所述两个元件中的每一者。

应认识到，术语竖直考虑由于常规制造、测量及/或组装变动所致的与“完全”竖直的偏差，且所属领域的一般技术人员将知道术语“垂直”的含义。例如，竖直可对应于z方向。如本文中所使用，当特定元件“邻近于”另一元件时，所述特定元件可覆盖所述另一元件，可在所述另一元件上方或横向于所述另一元件及/或可与所述另一元件直接物理接触。横向于可指例如可垂直于z方向的水平方向(例如，y方向或x方向)。

尽管本文中已说明且描述特定实施例，但所属领域的一般技术人员将明白，经计算以实现相同结果的布置可取代所展示的特定实施例。本公开意在涵盖本公开的各种实施例的调适或变动。应了解，已以说明性方式而非限制性方式进行上述描述。所属领域的技术人员在检视上文描述后将明白上述实施例及本文中未明确描述的其它实施例的组合。本公开的各种实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考随附权利要求书以及此权利要求书所授权的等效物的完整范围来确定本公开的各种实施例的范围。

Claims (20)

1.一种用于形成具有水平定向的存取装置(130；230)及存储节点的竖直堆叠的存储器单元(110)的阵列的方法，其包括：

从衬底外延地形成硅锗SiGe材料(331-1；331-2；331-3；…；331-N；331-N+1；

431-1；431-2；431-3；…；431-N；431-N+1；531-1；531-2；531-3；…；531-N；

531-N+1；631-1；631-2；631-3；…；631-N；631-N+1；731-1；731-2；731-3；…；

731-N；731-N+1；831-1；831-2；831-3；…；831-N；831-N+1；931-1；931-2；931-3；…；

931-N；931-N+1)及单晶硅Si(332-1；332-2；332-3；…；332-N；333-1；333-2；

333-3；…；333-N；432-1；432-1；432-3；…；432-N；433-1；433-2；433-3；…；

433-N；532-1；532-2；532-3；…；532-N；533-1；533-2；533-3；…；533-N；632-1；

632-2；632-3；…；632-N；633-1；633-2；633-3；…；633-N；732-1；732-2；732-3；…；

732-N；733-1；733-2；733-3；…；733-N；832-1；832-2；832-3；…；832-N；833-1；

833-2；833-3；…；833-N)材料的多个交替层以形成竖直堆叠；

形成具有第一水平方向(409；509；609；809；909；1109)及第二水平方向(405；

505；705；805；905；1005；1105；1305)、穿过所述竖直堆叠的多个第一竖直开口(415；415-1；415-2；415-3；415-N；515；515-1)，所述第一竖直开口(415；515)主要在所述第二水平方向上延伸以在所述堆叠中形成具有第一竖直侧壁的细长的竖直支柱列(413；413-1；413-2；…；413-M)；

用第一电介质材料填充所述多个第一竖直开口；

形成穿过所述竖直堆叠且主要在所述第一水平方向上延伸以暴露与所述外延生长的SiGe材料及Si材料的第一区邻近的第二竖直侧壁的第二竖直开口(570；670；

770；870；970；1070；1170；1270；1370；1770)；

在所述第二水平方向上选择性地蚀刻所述外延生长的SiGe材料及所述外延生长的Si层中的一或多者以形成从所述第二竖直开口延伸达第一距离(D1)的多个第一水平开口(579；679)；

在所述第一水平方向上选择性地蚀刻所述第一电介质以形成用于存取线的连续水平开口；

在所述第一水平开口中的经暴露表面上共形地沉积第二电介质材料(537；637；

737；837；937；1037；1137；1237；1337)以为剩余外延生长的Si层提供支撑结构；

沉积第三电介质材料以填充所述连续水平开口；

从所述第二竖直开口选择性地蚀刻所述第二电介质材料达第二距离(D2)；及

在所述外延形成的Si材料的经暴露表面上的栅极电介质材料(204；742；842；

942；1042；1140；1342；1742)上沉积第一导电材料(777；877；1177；1277；1377；

1777)以形成与所述Si材料的沟道区(125；225)相对的水平定向的存取线。

2.根据权利要求1所述的方法，其中形成所述栅极电介质材料包括：

使用原子层沉积首先在所述外延形成的Si材料的经暴露表面上沉积氧化物材料的层；及

使用热氧化来致密所述ALD沉积的氧化物材料。

3.根据权利要求1所述的方法，其中选择性地蚀刻所述外延生长的硅锗SiGe以形成从所述第二竖直开口延伸达第一距离(D1)的所述多个第一水平开口包括使用定时剥蚀工艺。

4.根据权利要求1所述的方法，其中在所述第二水平方向上选择性地蚀刻所述外延生长的SiGe材料及所述外延生长的Si层中的一或多者以形成从所述第二竖直开口延伸达第一距离(D1)的多个第一水平开口包括减薄剩余外延生长的Si层以提供将所述经减薄的剩余外延生长的Si层分开的在近似500到的范围内的竖直高度。

5.根据权利要求1所述的方法，其中在所述第二水平方向上选择性地蚀刻所述外延生长的SiGe材料及所述外延生长的Si层中的一或多者以形成从所述第二竖直开口延伸达第一距离(D1)的多个第一水平开口包括减薄剩余外延生长的Si层以提供从原始厚度(t2)开始的在近似50到的范围内的剩余经减薄厚度(t1)。

6.根据权利要求1所述的方法，其进一步包括使用氮化硅材料共形地沉积所述第二电介质材料以具有在近似20到的范围内的共形厚度(t3)。

7.根据权利要求1所述的方法，其进一步包括外延地生长所述Si材料以具有在近似50到的范围内的原始厚度(t2)。

8.根据权利要求1所述的方法，其中沉积第一导电材料包括完全环绕所述Si材料的每个表面沉积所述第一导电材料，以形成环绕式栅极GAA栅极结构，所述GAA栅极结构与沟道区相对以形成水平定向的存取装置。

9.根据权利要求1所述的方法，其中选择性地蚀刻所述第二电介质材料包括使用定时剥蚀工艺从所述第二竖直开口移除所述第二电介质材料达在近似二十五(25)到七十五(75)纳米nm的范围内的第二距离(DIST 2)。

10.根据权利要求1所述的方法，其进一步包括在第二方向上且在连续的第二水平开口中选择性地使第一导电材料及栅极电介质材料从所述第二竖直开口向后凹陷达在二十(20)到五十(50)纳米nm的范围内的第二距离(DIST 3)。

11.根据权利要求1所述的方法，其进一步包括使用原子层蚀刻ALE工艺选择性地使所述第一导电材料及所述栅极电介质材料环绕所述Si材料向后凹陷达第二距离(DIST 3)而到在所述第一水平方向上延伸的所述第一水平开口中。

12.根据权利要求1所述的方法，其进一步包括：

形成与所述外延生长的硅锗SiGe材料及单晶硅Si材料的第二区邻近的第三竖直开口(951；1051)以暴露所述竖直堆叠中的第三竖直侧壁；

使用剩余未蚀刻的第二电介质材料作为蚀刻停止层，在所述第二水平方向上选择性地蚀刻所述外延生长的单晶硅Si材料，以在所述第二区中形成多个第二水平开口(979)；

在所述外延生长的单晶硅Si材料的侧表面中从所述第二水平开口气相掺杂掺杂剂以形成与沟道区水平邻近的第二源极/漏极区(123；223；945；1045；1145；1245；

1345)；及

沉积具有形成为与所述第二源极/漏极区电接触的底部电极(1061；1161)的水平定向的电容器单元。

13.根据权利要求1所述的方法，所述方法进一步包括形成穿过所述竖直堆叠的与第一源极/漏极区(121；221；1143；1243；1343；1443)邻近的多个经图案化的第四竖直开口(1155)，在所述多个经图案化的第四竖直开口(1155)中，沉积第二导电材料(1141；

1241；1341；1441)以形成竖直定向的数字线(103-1；103-2；…；103-Q；203-1)。

14.根据权利要求13所述的方法，其进一步包括：

在穿过所述竖直堆叠的与第一源极/漏极区邻近的所述多个经图案化的第四竖直开口中沉积掺杂的n型多晶硅Si材料以形成所述竖直定向的数字线；及

进行退火以使n型掺杂剂从所述n型多晶硅Si材料扩散到所述外延生长的Si材料中以在所述水平定向的存取装置中与沟道区邻近形成第一源极/漏极区。

15.一种用于形成具有水平定向的存取装置(130；230)及存储节点的竖直堆叠的存储器单元(110)的阵列的方法，其包括：

从衬底外延地形成硅锗SiGe(331-1；331-2；331-3；…；331-N；331-N+1；431-1；

431-2；431-3；…；431-N；431-N+1；531-1；531-2；531-3；…；531-N；531-N+1；

631-1；631-2；631-3；…；631-N；631-N+1；731-1；731-2；731-3；…；731-N；

731-N+1；831-1；831-2；831-3；…；831-N；831-N+1；931-1；931-2；931-3；…；

931-N；931-N+1)及单晶硅Si(332-1；332-2；332-3；…；332-N；333-1；333-2；

333-3；…；333-N；432-1；432-1；432-3；…；432-N；433-1；433-2；433-3；…；

433-N；532-1；532-2；532-3；…；532-N；533-1；533-2；533-3；…；533-N；632-1；

632-2；632-3；…；632-N；633-1；633-2；633-3；…；633-N；732-1；732-2；732-3；…；

732-N；733-1；733-2；733-3；…；733-N；832-1；832-2；832-3；…；832-N；833-1；

833-2；833-3；…；833-N)的多个交替层以形成竖直堆叠；

形成具有第一水平方向(409；509；609；809；909；1109)及第二水平方向(405；

505；705；805；905；1005；1105；1305)、穿过所述竖直堆叠的多个第一竖直开口(415；415-1；415-2；415-3；415-N；515；515-1)，所述第一竖直开口(415；515)主要在所述第二水平方向上延伸以在所述堆叠中形成具有第一竖直侧壁的细长的竖直支柱列(413；413-1；413-2；…；413-M)；

用第一电介质材料填充所述多个第一竖直开口；

形成穿过所述竖直堆叠且主要在所述第一水平方向上延伸以暴露与所述外延生长的SiGe及Si的第一区邻近的第二竖直侧壁的第二竖直开口(570；670；770；870；

970；1070；1170；1270；1370；1770)；

在所述第二水平方向上选择性地蚀刻所述外延生长的SiGe及所述外延生长的Si中的一或多者以形成从所述第二竖直开口延伸达第一距离(D1)的多个第一水平开口(579；679)；

在所述外延生长的Si的经暴露表面上共形地沉积第二电介质材料(537；637；737；

837；937；1037；1137；1237；1337)以提供支撑结构；

沉积第三电介质材料以填充所述第一水平开口；

从所述第二竖直开口选择性地蚀刻所述第二电介质材料达第二距离(D2)以在与所述外延形成的Si的沟道区(125；225)相对的栅极电介质材料(204；742；842；942；

1042；1140；1342；1742)上形成第一导电材料(777；877；1177；1277；1377；1777)；

形成与所述外延生长的SiGe及单晶Si的第二区邻近的第三竖直开口(951；1051)以暴露所述竖直堆叠中的第三竖直侧壁；

在所述第二水平方向上选择性地蚀刻所述外延生长的单晶Si以在所述第二区中形成多个第二水平开口(979)，在所述第二区中，形成存储节点；及

形成穿过所述竖直堆叠的与第一源极/漏极区(121；221；1143；1243；1343；1443)邻近的多个经图案化的第四竖直开口(1155)，在所述多个经图案化的第四竖直开口(1155)中，沉积第二导电材料(1141；1241；1341；1441)以形成竖直定向的数字线(103-1；103-2；…；103-Q；203-1)。

16.根据权利要求15所述的方法，其进一步包括在穿过所述竖直堆叠的所述多个经图案化的第四竖直开口中沉积钌Ru组合物作为所述第二导电材料以形成竖直定向的数字线。

17.根据权利要求15所述的方法，其进一步包括：

在所述外延生长的单晶Si材料的侧表面中从所述第二水平开口气相掺杂掺杂剂以形成第二源极/漏极区(123；223；945；1045；1145；1245；1345)；及

沉积具有形成为与所述第二源极/漏极区电接触的底部电极(1061；1161)的水平定向的电容器单元。

18.根据权利要求15所述的方法，其进一步包括：

在所述第一水平开口之间移除填充在所述多个第一竖直开口中的所述第一电介质材料的部分，以形成在所述第一水平方向上延伸的连续水平开口；

在所述连续的第二水平开口中沉积所述第一导电材料以形成与所述外延生长的Si的沟道区相对的水平定向的存取线。

19.根据权利要求15所述的方法，其进一步包括：

在所述经图案化的第四竖直开口中沉积具有高浓度的n型n+掺杂剂的多晶硅poly-Si材料作为所述第二导电材料；及

进行退火以使所述n型n+掺杂剂向外扩散到所述外延生长的单晶Si中以形成所述第一源极/漏极区。

20.一种存储器装置(1603)，其包括：

竖直堆叠的存储器单元(110)的阵列，所述阵列具有水平定向的存取装置(130；230)及存储节点，其包括：

水平定向的存取装置，其具有由外延生长的单晶硅Si分开的第一源极/漏极区(121；221；1143；1243；1343；1443)及第二源极漏极区(123；223；945；1045；

1145；1245；1345)，及与沟道区(125；225)相对的环绕式栅极GAA结构；

若干电介质结构，其中所述若干电介质结构中的每一电介质结构竖直地位于所述外延生长的单晶Si的相应邻近层之间；

水平定向的存储节点，其电耦合到所述水平定向的存取装置的所述第二源极/漏极区；及

竖直定向的数字线(103-1；103-2；…；103-Q；203-1)，其耦合到所述第一源极/漏极区。