CN114068423A - 用于半导体装置的数字线及主体接触件 - Google Patents

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Abstract

本申请案涉及用于半导体装置的数字线及主体接触件。提供用于具有水平定向的存取装置、垂直定向的存取线的垂直堆叠的存储器单元阵列的系统、方法及设备，其中所述水平定向的存取装置具有通过沟道区分离的第一源极/漏极区及第二源极漏极区、及与所述沟道区对置的栅极，所述垂直定向的存取线耦合到所述栅极且通过栅极电介质与沟道区分离。所述存储器单元具有耦合到所述第二源极/漏极区的水平定向的存储节点及耦合到所述第一源极/漏极区的水平定向的数字线。垂直主体接触件经形成与所述水平定向的存取装置中的一或多者的主体区直接电接触且通过电介质与所述第一源极/漏极区及所述水平定向的数字线分离。

Description

用于半导体装置的数字线及主体接触件
技术领域
本公开大体上涉及存储器装置，且更特定来说，涉及用于半导体装置的数字线及主 体接触件。
背景技术
存储器通常实施于例如计算机、手机、手持式装置等的电子系统中。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可能需要电力来维持其数据，且可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存 储器(SRAM)、及同步动态随机存取存储器(SDRAM)。非易失性存储器可通过在不被供 电时维持经存储数据来提供永久数据且可包含NAND快闪存储器、NOR快闪存储器、 氮化物只读存储器(NROM)、相变存储器(例如相变随机存取存储器)、电阻存储器(例如 电阻随机存取存储器)、交叉点存储器、铁电随机存取存储器(FeRAM)、或类似物。
随着设计规则缩减，较少半导体空间可用来制造存储器，包含DRAM阵列。DRAM 的相应存储器单元可包含具有通过沟道区分离的第一及第二源极/漏极区的存取装置，例 如晶体管。栅极可与沟道区对置且通过栅极电介质与其分离。例如字线的存取线经电连 接到DRAM单元的栅极。DRAM单元可包含通过存取装置耦合到数字线的存储节点， 例如电容器单元。存取装置可通过耦合到存取晶体管的存取线激活(例如，以选择单元)。 电容器可存储对应于相应单元的数据值(例如逻辑“1”或“0”)的电荷。
发明内容
本公开的一方面涉及一种用于形成具有水平定向的存取装置及垂直定向的存取线 的垂直堆叠的存储器单元阵列的方法，其包括：在重复迭代中垂直地沉积第一电介质材料、半导体材料、及第二电介质材料的层以形成垂直堆叠，其中所述半导体材料包含低 掺杂半导体材料，在所述低掺杂半导体材料内形成通过沟道区横向分离的第一及第二源 极/漏极区；使用第一蚀刻剂工艺形成垂直开口以暴露所述垂直堆叠中的垂直侧壁；选择 性地蚀刻所述第二电介质材料以形成将所述第二电介质材料从所述垂直开口向后移除 第一距离的第一水平开口；在所述低掺杂半导体材料的顶表面中气相掺杂掺杂剂以形成 所述第一源极/漏极区；将导电材料沉积到所述第一水平开口中的所述第一源极/漏极区 上方的所述顶表面上；选择性地蚀刻所述导电材料、第一源极/漏极区及所述第一源极/ 漏极区下面的所述低掺杂半导体材料的第一部分以形成与所述垂直开口具有水平向后 的第二距离的第二水平开口；在第二水平开口中沉积横向邻近所述导电材料及所述第一 源极/漏极区的第三电介质材料；及将高掺杂半导体材料沉积到所述垂直开口中以形成到 所述低掺杂半导体材料的第二部分的导电主体接触件。
本公开的另一方面涉及一种用于形成具有垂直堆叠的存储器单元且具有水平定向 的存取装置以及垂直定向的存取线的存储器阵列的方法，其包括：在重复迭代中垂直地沉积氧化物材料、半导体材料、及第一氮化物材料的层以形成垂直堆叠，其中所述半导 体材料包含低掺杂半导体材料以形成通过沟道区横向分离的第一及第二源极/漏极区；使 用第一蚀刻剂工艺形成垂直开口以暴露所述垂直堆叠中的垂直侧壁；选择性地蚀刻所述 第一氮化物材料，以形成具有第一高度(H1)的第一水平开口且使所述第一氮化物材料从 通过所述重复层形成的垂直开口凹进第一距离(D1)；在所述低掺杂半导体材料的顶表面 中气相掺杂掺杂剂以形成所述第一源极/漏极区；将导电材料沉积到所述横向凹进的第一 氮化物材料下方的所述第一源极/漏极区上方的所述低掺杂半导体材料的顶表面上；经由 所述垂直开口选择性地蚀刻所述导电材料、第一源极/漏极区及所述第一源极/漏极区下 面的所述低掺杂半导体材料的第一部分而留下所述第一源极/漏极区上方的所述导电材 料的一部分以形成与所述垂直开口具有第二距离的第二水平开口；在第二水平开口中沉 积具有第二高度(H2)且横向邻近所述导电材料及所述第一源极/漏极区的第二氮化物材 料；及垂直地蚀刻所述堆叠以维持所述垂直开口且将侧壁暴露于第二氮化物材料、所述 低掺杂半导体材料的第二部分、及所述氧化物材料以形成主体接触件区以防止所述水平 定向的存取装置中的源极/漏极泄漏及空穴形成。
本公开的又一方面涉及一种具有垂直堆叠的存储器单元及水平定向的存取装置以及垂 直定向的存取线的存储器装置，其包括：垂直堆叠的存储器单元阵列，所述垂直堆叠的存 储器单元阵列包括：水平定向的存取装置，其具有通过沟道区分离的第一源极/漏极区及 第二源极漏极区、及与所述沟道区对置且通过栅极电介质与其分离的栅极；垂直定向的 存取线，其耦合到所述栅极且通过所述栅极电介质与所述沟道区分离；水平定向的存储 节点，其电耦合到所述水平定向的存取装置的所述第二源极/漏极区；水平定向的数字线， 其电耦合到所述水平定向的存取装置的所述第一源极/漏极区；及垂直主体接触件，其经 形成与所述水平定向的存取装置中的一或多者的主体区直接电接触且通过电介质与所述第一源极/漏极区及所述水平定向的数字线分离。
附图说明
图1是根据本公开的数个实施例的垂直三维(3D)存储器的示意性说明。
图2是说明根据本公开的数个实施例的半导体装置的数字线及主体接触件的一部分 的透视图。
图3是说明根据本公开的数个实施例的半导体装置的数字线及主体接触件的一部分 的透视图。
图4A到4K是根据本公开的数个实施例的在用于形成半导体装置的数字线及主体接触件的半导体制造工艺的多个阶段处的用于形成垂直堆叠的存储器单元阵列的横截 面图。
图5A到5B说明根据本公开的数个实施例的在用于形成具有用于半导体装置的数字 线及主体接触件及垂直定向的存取线的垂直堆叠的存储器单元阵列的半导体制造工艺的另一阶段处的实例方法。
图6A到6E说明根据本公开的数个实施例的在用于形成具有用于半导体装置的数字 线及主体接触件及垂直定向的存取线的垂直堆叠的存储器单元阵列的半导体制造工艺的另一阶段处的实例方法。
图7A到7E说明根据本公开的数个实施例的在用于形成具有用于半导体装置的数字 线及主体接触件及垂直定向的存取线的垂直堆叠的存储器单元阵列的半导体制造工艺的另一阶段处的实例方法。
图8A到8E说明根据本公开的数个实施例的在用于形成半具有用于半导体装置的数 字线及主体接触件及垂直定向的存取线的垂直堆叠的存储器单元阵列的导体制造工艺的另一阶段处的实例方法。
图9说明根据本公开的数个实施例的耦合到水平定向的存储节点且耦合到垂直定向 的存取线及水平定向的数字线的实例水平定向的存取装置的横截面图。
图10是根据本公开的数个实施例的呈包含存储器装置的计算系统形式的设备的框 图。
具体实施方式
本公开的实施例描述用于半导体装置的数字线及主体接触件。数字线及主体接触件 与水平存取装置一起形成于垂直堆叠的存储器单元阵列中。水平存取装置与垂直定向的 存取线集成且与水平定向的数字线集成。主体接触件可经形成以提供到水平定向的存取 装置(例如晶体管)的更好的主体偏压控制。此进一步提供到氧化硅沟道存取装置的更好 的存取装置沟道控制且提供装置刷新改进。垂直定向的主体接触件线经集成以形成到水 平定向的存取装置的主体区的主体接触件。
根据实施例，数字线可与主体接触件线更好地隔离，从而导致较低的数字线电容及 与主体接触件线的较少电容耦合。隔离技术在潜在更均匀及更低数字线接触电阻及更低 源极/漏极掺杂要求下进一步减少到源极/漏极及数字线接触件的潜在掺杂剂扩散。
本文的图遵循编号惯例，其中第一数字或前几个数字对应于图的图号且剩余数字识 别图式中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，参考数字104可引用图1中的元件“04”，且类似元件可被引用为图2中的204。 一个图内的多个类似元件可用后接连字符及另一数字或字母的参考数字来引用。举例来 说，302-1可指代图3中的元件302-1且302-2可指代可类似于元件302-1的参考元件 302-2。可在无连字符及额外数字或字母的情况下一般性地引用此类类似元件。举例来说， 元件302-1及302-2或其它类似元件可统称为302。
图1是根据本公开的数个实施例的设备的框图。图1说明展示根据本公开的实施例的三维(3D)半导体存储器装置的单元阵列的电路图。图1说明单元阵列可具有多个子单 元阵列101-1、101-2、…、101-N。子单元阵列101-1、101-2、…、101-N可沿着第二方 向(D2)105布置。子单元阵列(例如子单元阵列101-2)中的每一者可包含多个存取线103-1、 103-2、…、103-Q(其也可称为字线)。而且，子单元阵列(例如子单元阵列101-2)中的每 一者可包含多个数字线107-1、107-2、…、107-P(其也可称为位线、数据线、或感测线)。 在图1中，数字线107-1、107-2、…、107-P被说明为在第一方向(D1)109上延伸且存 取线103-1、103-2、…、103-Q被说明为在第三方向(D3)111上延伸。根据实施例，第 一方向(D1)109及第二方向(D2)105可被认为是在水平(“X-Y”)平面中。第三方向(D3) 111可被认为是在垂直(“Z”)平面中。因此，根据本文中描述的实施例，存取线103-1、 103-2、…、103-Q在垂直方向(例如第三方向(D3)111)上延伸。
存储器单元(例如110)可包含存取装置(例如存取晶体管)、及定位在每一存取线103-1、103-2、…、103-Q与每一数字线107-1、107-2、…、107-P的相交点处的存储节 点。存储器单元可使用存取线103-1、103-2、…、103-Q及数字线107-1、107-2、…、 107-P写入或从其读取。数字线107-1、107-2、…、107-P可沿着每一子单元阵列101-1、 101-2、…、101-N的水平列导电地互连存储器单元，且存取线103-1、103-2、…、103-Q 可沿着每一子单元阵列101-1、101-2、…、101-N的垂直行导电地互连存储器单元。一 个存储器单元(例如110)可经定位于一个存取线(例如103-2)与一个数字线(例如107-2)之 间。每一存储器单元可通过存取线103-1、103-2、…、103-Q与数字线107-1、107-2、…、 107-P的组合唯一地寻址。
数字线107-1、107-2、…、107-P可为或包含安置在衬底上且与衬底间隔开的传导图案(例如金属线)。数字线107-1、107-2、…、107-P可在第一方向(D1)109上延伸。一 个子单元阵列(例如101-2)中的数字线107-1、107-2、…、107-P在垂直方向上(例如，在 第三方向(D3)111)上彼此间隔开。
存取线103-1、103-2、…、103-Q可为或包含在关于衬底的垂直方向上(例如，在第三方向(D3)111上)延伸的导电图案(例如金属线)。一个子单元阵列(例如101-2)中的存取线在第一方向(D1)109上彼此间隔开。
存储器单元(例如存储器单元110)的栅极可经连接到存取线(例如103-2)，且存储器 单元110的存取装置(例如晶体管)的第一导电节点(例如第一源极/漏极区)可经连接到数 字线(例如107-2)。存储器单元中的每一者(例如存储器单元110)可经连接到存储节点(例 如电容器)。存储器单元110的存取装置(例如晶体管)的第二导电节点(例如第二源极/漏 极区)可经连接到存储节点(例如电容器)。虽然第一及第二源极/漏极区参考在本文中用于 标示两个分离且相异的源极/漏极区，但不希望称为“第一”及/或“第二”源极/漏极区的源极/漏极区具有某一唯一含义。仅希望源极/漏极区中的一者经连接到数字线(例如107-2)，且其它源极/漏极区可经连接到存储节点。
图2说明展示根据本公开的一些实施例的三维(3D)半导体存储器装置(例如图1中展 示为阵列中的存储器单元的垂直定向的堆叠的子单元阵列101-2的一部分)的透视图。图 3说明展示图2中展示的3D半导体存储器装置的单位单元(例如图1中展示的存储器单元110)的透视图。
如图2中展示，衬底200可在其上形成有关于图1描述的多个子单元阵列(例如101-2) 中的一者。举例来说，衬底200可为或包含硅衬底、锗衬底、或硅锗衬底等。然而，实 施例不限于这些实例。
如图2的实例实施例中展示，衬底200可在其上制造有在垂直方向(例如第三方向(D3)111)上延伸的存储器单元(例如图1中的存储器单元110)的垂直定向的堆叠。根据一些实施例，存储器单元的垂直定向的堆叠可经制造使得每一存储器单元(例如图1中的存储器单元110)经形成在多个垂直层级(例如第一层级(L1)、第二层级(L2)、及第三层级(L3)) 上。重复的垂直层级L1、L2、及L3可经布置(例如“堆叠”)在垂直方向(例如图1中展示的第三方向(D3)111)上，且可通过绝缘体材料220与衬底200分离。重复的垂直层级L1、L2、及L3中的每一者可包含到横向定向的存取装置230(例如晶体管)的多个离散 组件(例如区)、及包含存取线103-1、103-2、…、103-Q连接及数字线107-1、107-2、…、 107-P连接的存储节点(例如电容器)。到横向定向的存取装置230(例如晶体管)的多个离 散组件可在每一层级内以垂直重复层的多个迭代形成，如下文关于图4A到4K更详细 描述，且可在第二方向(D2)205上水平延伸，类似于图1中展示的第二方向(D2)105。
到横向定向的存取装置230(例如晶体管)的多个离散组件可包含通过沟道区225分 离的在第二方向(D2)205上横向延伸且形成于存取装置的主体中的第一源极/漏极区221 及第二源极/漏极区223。在一些实施例中，沟道区225可包含硅、锗、硅锗、及/或铟镓锌氧化物(IGZO)。在一些实施例中，第一源极/漏极区221及第二源极/漏极区223可包 含在p型掺杂主体中形成到存取装置以形成n型导电性晶体管的n型掺杂剂区。在一些 实施例中，第一源极/漏极区221及第二源极/漏极区223可包含在n型掺杂主体内形成 到存取装置以形成p型导电性晶体管的p型掺杂剂区。通过实例(且并非通过限制)，n 型掺杂剂可包含磷(P)原子且p型掺杂剂可包含形成于多晶硅半导体材料的相反掺杂主 体区中的硼(B)原子。然而，实施例不限于这些实例。
存储节点227(例如电容器)可经连接到存取装置的一个相应端。如图2中展示，存储节点227(例如电容器)可经连接到存取装置的第二源极/漏极区223。存储节点可为或 包含能够存储数据的存储器元件。存储节点中的每一者可为使用包含相变材料等的电容 器、磁性隧穿结图案、及/或可变电阻主体中的一者的存储器元件。然而，实施例不限于 这些实例。在一些实施例中，与单位单元(例如图1中的存储器单元110)的每一存取装 置相关联的存储节点可类似地在第二方向(D2)205上延伸，类似于图1中展示的第二方 向(D2)105。
如图2中展示，多个水平定向的数字线207-1、207-2、…、207-P在第一方向(D1)209上延伸，类似于图1中的第一方向(D1)109。多个水平定向的数字线207-1、207-2、…、 207-P可类似于图1中展示的数字线107-1、107-2、…、107-P。多个水平定向的数字线 207-1、207-2、…、207-P可沿着第三方向(D3)211布置，例如“堆叠”。多个水平定向 的数字线207-1、207-2、…、207-P可包含导电材料。举例来说，导电材料可包含掺杂 半导体(例如掺杂硅、掺杂锗等)、导电金属氮化物(例如氮化钛、氮化钽等)、金属(例如 钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、钴(Co)、钼(Mo)等)、及/或金属半导体化合物(例如硅 化钨、硅化钴、硅化钛等)中的一或多者。然而，实施例不限于这些实例。
在垂直层级(L1)213-1、(L2)213-2、及(L3)213-P中的每一者中，水平定向的存储器单元(例如图1中的存储器单元110)可在第一方向(D1)209上彼此水平间隔开。然而， 如下文关于图4以及下列等等更详细描述，到横向定向的存取装置230的多个离散组件 (例如通过沟道区225分离的在第二方向(D2)205上延伸的第一源极/漏极区221及第二 源极/漏极区223、及在第一方向(D1)209上横向延伸的多个水平定向的数字线207-1、 207-2、…、207-P)可在每一层级内形成在不同垂直层内。举例来说，在第一方向(D1)209 上延伸的多个水平定向的数字线207-1、207-2、…、207-P可经安置在第一源极/漏极区 221的顶表面上且与所述顶表面电接触且正交于在第二方向(D2)205上横向地延伸的横 向定向的存取装置230(例如晶体管)。在一些实施例中，在第一方向(D1)209上延伸的 多个水平定向的数字线207-1、207-2、…、207-P在层级(例如层级L1内)内经形成于比 横向定向的存取装置的离散组件(例如通过沟道区225分离的第一源极/漏极区221及第 二源极/漏极区223)形成于其中的层离衬底200更远的更高垂直层中。在一些实施例中， 在第一方向(D1)209上延伸的多个水平定向的数字线207-1、207-2、…、207-P可直接 及/或通过包含金属硅化物的额外接触件连接到第一源极/漏极区221的顶表面。
如图2的实例实施例中展示，存取线203-1、203-2、…、203-Q在关于衬底200的 垂直方向上延伸，例如在第三方向(D3)211上延伸。此外，如图2中展示，一个子单元 阵列(例如图1中的子单元阵列101-2)中的存取线203-1、203-2、…、203-Q可在第一方 向(D1)209上彼此间隔开。可提供在第三方向(D3)211上相对于衬底200垂直延伸的在 一对横向定向的存取装置230(例如晶体管)之间的存取线203-1、203-2、…、203-Q，所 述一对横向定向的存取装置230在第二方向(D2)205上横向延伸但在第一方向(D1)209 上在层级(例如第一层级L1)上彼此邻近。存取线203-1、203-2、…、203-Q中的每一者 可在第三方向(D3)上在垂直堆叠的多个横向定向的存取装置230(例如晶体管)中的相应 者的侧壁上垂直延伸。
举例来说，且如图3中更详细展示，垂直延伸的存取线(例如203-1)中的第一者可在 第一层级(L1)213-1中邻近横向定向的存取装置230(例如晶体管)中的第一者的沟道区225的侧壁、在第二层级(L2)213-2中邻近横向定向的存取装置230(例如晶体管)中的第 一者的沟道区225的侧壁、且在第三层级(L3)213-P中邻近横向定向的存取装置230(例 如晶体管)中的第一者的沟道区225的侧壁等。类似地，垂直延伸的存取线(例如203-2) 中的第二者可在第一层级(L1)213-1中邻近到在第一方向(D1)209上在第一层级(L1) 213-1中与横向定向的存取装置230(例如晶体管)中的第一者间隔开的横向定向的存取 装置230(例如晶体管)中的第二者的沟道区225的侧壁。且垂直延伸的存取线(例如203-2) 中的第二者可在第二层级(L2)213-2中邻近横向定向的存取装置230(例如晶体管)中的 第二者的沟道区225的侧壁，且在第三层级(L3)213-P中邻近横向定向的存取装置230 (例如晶体管)中的第二者的沟道区225的侧壁等。实施例不限于特定数目个层级。
垂直延伸的存取线203-1、203-2、…、203-Q可包含导电材料，例如(举例来说)掺杂半导体材料、导电金属氮化硅、金属、及/或金属半导体化合物中的一者。存取线203-1、203-2、…、203-Q可对应于关于图1描述的字线(WL)。
如图2的实例实施例中展示，导电主体接触件295可经形成而在衬底200上方的 每一层级(L1)213-1、(L2)213-2、及(L3)213-P中在第一方向(D1)209上沿着横向定向的 存取装置230(例如晶体管)的端表面延伸。主体接触件295可经连接到每一存储器单元 (例如图1中的存储器单元110)中的横向定向的存取装置230(例如晶体管)的主体(如由 图3中的326展示)(例如主体区)。主体接触件295可包含导电材料，例如(举例来说)掺 杂半导体材料、导电金属氮化硅、金属、及/或金属半导体化合物中的一者。
尽管在图2中未展示，但绝缘材料可填充存储器单元的垂直堆叠的阵列中的其它空 间。举例来说，绝缘材料可包含氧化硅材料、氮化硅材料、及/或氮氧化硅材料等中的一或多者。然而，实施例不限于这些实例。
图3更详细说明根据本公开的一些实施例的存储器单元(例如，在图1中的子单元阵 列101-2内)的垂直堆叠的阵列的单位单元(例如图1中的存储器单元110)。如图3中展示，第一源极/漏极区321及第二源极/漏极区323可为到横向定向的存取装置330(例如 晶体管)的杂质掺杂区。第一源极/漏极区321及第二源极/漏极区323可类似于图2中展 示的第一源极/漏极区221及第二源极/漏极区223。第一及第二源极/漏极区可通过形成 于横向定向的存取装置330(例如晶体管)的半导体材料主体(例如主体区326)中的沟道 325分离。第一源极/漏极区321及第二源极/漏极区323可由掺杂于主体区326中的n 型或p型掺杂剂形成。实施例不限于此。
举例来说，针对n型导电性晶体管构造，横向定向的存取装置330(例如晶体管)的主体区326可由低掺杂(p-)p型半导体材料形成。在一个实施例中，主体区326及分离 第一源极/漏极区321及第二源极/漏极区323的沟道325可包含由硼(B)原子组成的低掺 杂p型(例如低掺杂剂浓度(p-))多晶硅材料作为到多晶硅的杂质掺杂剂。第一源极/漏极 区321及第二源极/漏极区323还可包括金属、及/或含有钌(Ru)、钼(Mo)、镍(Ni)、钛(Ti)、 铜(Cu)的金属组合物材料、高度掺杂简并半导体材料、及/或使用原子层沉积工艺等形成 的氧化铟(In2O3)、或氧化铟锡(In2-xSnxO3)中的至少一者。然而，实施例不限于这些实例。 如本文中使用，简并半导体材料意在表示含有高掺杂度的在掺杂剂(例如磷(P)、硼(B)等) 之间具有显著相互作用的半导体材料(例如多晶硅)。相比之下，非简并半导体含有中掺 杂度，其中掺杂剂原子在具有可忽略的相互作用的情况下在半导体主晶格中彼此良好分 离。
在此实例中，第一源极/漏极区321及第二源极/漏极区323可包含掺杂于第一源极/ 漏极区321及第二源极/漏极区323中的高掺杂剂浓度、n型导电性杂质(例如高掺杂剂(n+))。在一些实施例中，高掺杂剂、n型导电性第一漏极区321及第二漏极区323可包 含沉积在其中的高浓度磷(P)原子。然而，实施例不限于此实例。在其它实施例中，横向 定向的存取装置330(例如晶体管)可具有p型导电性构造，在此情况中，杂质(例如掺杂 剂)导电性类型将被反转。
如图3的实例实施例中展示，第一源极/漏极区321可占据横向定向的存取装置330(例如晶体管)的主体326中的上部。举例来说，第一源极/漏极区321可具有在第三方向(D3)311上垂直地定位成比横向定向的存取装置220的主体326的底表面更高的横向定 向的存取装置330的主体326内的底表面324。因而，横向、水平定向的晶体管330可 具有处于第一源极/漏极区321下方且与主体接触件(例如图2中展示的295)电接触的主 体部分326。此外，如图3的实例实施例中展示，类似于图2中的数字线207-1、207-2、…、 207-P及图1中展示的107-1、107-2、…、107-P的数字线(例如307-1)可经安置在第一 源极/漏极区321的顶表面322上且电耦合到顶表面322。
如图3的实例实施例中展示，类似于图2中的存取线203-1、203-2、…、203-Q及 图1中的103-1、103-2、…、103-Q的存取线(例如303-1)可在第三方向(D3)311上邻近 横向定向的存取装置330(例如沿着第二方向(D2)305在第一源极/漏极区321与第二源 极/漏极区323之间水平地传导的晶体管)的主体326的沟道区325部分的侧壁垂直地延 伸。栅极电介质材料304可经插入于存取线303-1(其一部分形成到横向定向的存取装置 330(例如晶体管)的栅极)与沟道区325之间。栅极电介质材料304可包含例如高k电介 质材料、氧化硅材料、氮化硅材料、氮氧化硅材料等、或其组合。实施例不限于此。举 例来说，在高k电介质材料实例中，栅极电介质材料304可包含氧化铪、氧化铪硅、氧 化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化锶锶钛、氧化钡钛、氧化锶钛、氧化 锂、氧化铝、氧化铅钪钽、铅锌铌铁等中的一或多者。
图4A是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的一个阶段处且根据本公开的数个实施例的横截面图。
在图4A的实例中展示的实例实施例中，方法包括在重复迭代中沉积第一电介质材料430-1、430-2、…、430-N(统称为第一电介质材料430)、半导体材料432-1、432-2、…、432-N(统称为半导体材料432)及第二电介质材料433-1、433-2、…、433-N(统称为第二 电介质433)的交替层以在半导体衬底400的工作表面上形成垂直堆叠401。重复、垂直 堆叠401中的交替材料可通过绝缘体材料420与衬底400分离。在一个实施例中，第一 电介质材料430可经沉积以具有范围在二十(20)纳米(nm)到六十(60)nm的厚度，例如在 第三方向(D3)上的垂直高度。在一个实施例中，半导体材料432可经沉积以具有范围在 二十(20)nm到一百(100)nm的厚度，例如垂直高度。在一个实施例中，第二电介质材 料433可经沉积以具有范围在十(10)nm到三十(30)nm的厚度，例如垂直高度。然而， 实施例不限于这些实例。如图4中展示，垂直方向411被说明为第三方向(D3)，例如x-y-z 坐标系中的z方向，类似于图1到3中展示的第一、第二及第三方向中的第三方向(D3)。
在一些实施例中，第一电介质材料430-1、430-2、…、430-N可为层间电介质(ILD)。通过实例且并非通过限制，第一电介质材料430-1、430-2、…、430-N可包括氧化物材 料，例如SiO2。在另一实例中，第一电介质材料430-1、430-2、…、430-N可包括氮化 硅(Si3N4)材料(在本文中也称为“SiN”)。在另一实例中，第一电介质材料430-1、430-2、…、 430-N可包括碳氧化硅(SiOxCy)材料。在另一实例中，第一电介质材料430-1、430-2、…、 430-N可包含氮氧化硅(SiOxNy)材料(在本文中也称为“SiON”)、及/或其组合。实施例 不限于这些实例。
在一些实施例中，半导体材料432-1、432-2、…、432-N可包括呈多晶及/或非晶状态的硅(Si)材料。半导体材料432-1、432-2、…、432-N可为低掺杂p型(p-)硅材料。半 导体材料432-1、432-2、…、432-N可通过在低浓度下对硼原子(B)(作为杂质掺杂剂)进 行气相掺杂以形成低掺杂p型(p-)硅材料来形成。低掺杂p型(p-)硅材料可为多晶硅材料。 然而，实施例不限于这些实例。
在一些实施例中，第二电介质材料433-1、433-2、…、433-N可为层间电介质(ILD)。通过实例且并非通过限制，第二电介质材料433-1、433-2、…、433-N可包括氮化物材 料。氮化物材料可为氮化硅(Si3N4)材料(在本文中也称为“SiN”)。在另一实例中，第二 电介质材料433-1、433-2、…、433-N可包括碳氧化硅(SiOC)材料。在另一实例中，第 二电介质材料433-1、433-2、…、433-N可包含氮氧化硅(SiON)、及/或其组合。实施例 不限于这些实例。然而，根据实施例，第二电介质材料433-1、433-2、…、433-N被有 意地选取为在材料或组合物方面不同于第一电介质材料430-1、430-2、…、430-N，使 得可对第一及第二电介质层中的一者执行对第一及第二电介质层中的另一者具有选择 性的选择性蚀刻工艺，例如，第二SiN电介质材料433-1、433-2、…、433-N可相对于 半导体材料432-1、432-2、…、432-N及第一氧化物电介质材料430-1、430-2、…、430-N 被选择性地蚀刻。
交替第一电介质材料430-1、430-2、…、430-N层、半导体材料432-1、432-2、…、432-N层与第二电介质材料433-1、433-2、…、433-N层的重复迭代可根据半导体制造 工艺(例如化学气相沉积(CVD))在半导体制造设备中进行沉积。然而，实施例不限于此 实例且其它合适的半导体制造技术可用于在重复迭代中沉积第一电介质材料、半导体材 料与第二电介质材料的交替层以形成垂直堆叠401。
在垂直重复的迭代中可出现所述层。在图4A的实例中，展示了重复迭代的编号为1、2、及3的三个层面。举例来说，堆叠可包含：第一电介质材料430-1、半导体材料 432-1、第二电介质材料433-1、第三电介质材料430-2、第二半导体材料432-2、第四电 介质材料433-2、第五电介质材料430-3、第三半导体材料432-3、及第六电介质材料433-3。 因而，堆叠可包含：另外重复迭代中的第一氧化物材料430-1、第一半导体材料432-1、 第一氮化物材料433-1、第二氧化物材料430-2、第二半导体材料432-2、第二氮化物材 料433-2、第三氧化物材料430-3、第三半导体材料432-3、及第三氮化物材料433-3。然 而，实施例不限于此实例且可包含更多或更少重复迭代。
图4B是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的另一阶段处且根据本公开的数个实施例的横截面图。
根据实施例，图4B到4K中描述的半导体制造工艺可在已执行在第二方向上延伸的细长支柱及存取线形成(例如图5A到6E中展示)之后发生。
如图4B中展示，垂直开口471可经形成通过垂直堆叠的存储器单元内的层以暴露垂直堆叠中的垂直侧壁。垂直开口471可经形成通过氧化物材料430、半导体材料432、 与氮化物材料433的重复迭代。因而，垂直开口471可经形成通过第一氧化物材料430-1、 第一半导体材料432-1、第一氮化物材料433-1、第二氧化物材料430-2、第二半导体材 料432-2、第二氮化物材料433-2、第三氧化物材料430-3、第三半导体材料432-3、及第 三氮化物材料433-3。然而，实施例不限于图4B中展示的单个垂直开口。多个垂直开口 可经形成通过材料层。可形成垂直开口471以暴露垂直堆叠中的垂直侧壁。
图4C是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的另一阶段处且根据本公开的数个实施例的横截面图。
可使蚀刻剂流到垂直开口471中以选择性地蚀刻第二电介质材料433。举例来说，可使蚀刻剂流到垂直开口471中以选择性地蚀刻氮化物材料433。蚀刻剂可以堆叠内第 二电介质材料433的所有迭代为目标。因而，蚀刻剂可以堆叠内的第一氮化物材料433-1、 第二氮化物材料433-2、及第三氮化物材料433-3为目标。
选择性蚀刻剂工艺可由从水性蚀刻化学品、半水性蚀刻化学品、气相蚀刻化学品、或等离子体蚀刻化学品、以及其它可能选择性蚀刻化学品选择的一或多个蚀刻化学品组成。举例来说，可利用由氧气(O2)或O2及二氧化硫(SO2)(O2/SO2)组成的干式蚀刻化学品。 由O2或由O2及氮气(N2)(O2/N2)组成的干式蚀刻化学品可用于选择性地蚀刻第二电介质 材料433。替代地或另外，用于移除第二电介质材料433的选择性蚀刻可包括由硫酸 (H3PO4)或氟化氢(HF)组成的选择性蚀刻化学品及/或使用选择性溶剂(例如NH4OH或HF) 以及其它可能蚀刻化学品或溶剂溶解第二电介质材料433。蚀刻剂工艺可引起仅氮化物 材料433氧化。如图4C的实例中展示，蚀刻剂工艺可在半导体材料432上形成保护性 氧化物涂层，例如第二氧化物材料434。因此，第一电介质材料430及半导体材料432 可在选择性蚀刻剂工艺期间保持原封不动。举例来说，选择性蚀刻剂工艺可蚀刻氮化物 材料433的一部分，而不会移除氧化物材料430及多晶硅材料432。
如提及，半导体材料432可受在选择性蚀刻剂工艺期间形成在半导体材料432上的第二氧化物材料434保护。第二氧化物材料434可存在于半导体材料432的所有迭代上。 举例来说，第二氧化物材料434可存在于到堆叠内的垂直开口471中的第一半导体材料 432-1、第二半导体材料432-2、及第三半导体材料432-3等的侧壁上。
图4D是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的另一阶段处且根据本公开的数个实施例的横截面图。
选择性蚀刻剂工艺可蚀刻氮化物材料433以形成第一水平开口473。选择性蚀刻剂工艺可经执行使得第一水平开口473具有与垂直开口471相距第一距离476的长度或深 度(D1)476。距离(D1)476可通过控制时间、蚀刻剂气体的组合物、及流到垂直开口471 中的反应物气体的蚀刻速率(例如速率、浓度、温度、压力、及时间参数)来控制。因而， 氮化物材料433可经蚀刻而与垂直开口471相距第一距离476。选择性蚀刻可为各向同 性的，但对第二电介质材料433具选择性，基本上停止在第一电介质材料430及半导体 材料上。因此，在一个实例实施例中，选择性蚀刻剂工艺可基本上移除从半导体材料432 的顶表面到上方层中的第一电介质材料(例如氧化物材料)的底表面的所有氮化物材料 433同时在半导体材料432与氧化物材料430之间从垂直开口471水平地蚀刻距离(D1) 476。在此实例中，水平开口473将具有基本上等效于第二电介质层433(例如氮化物材 料)沉积到的厚度且受所述厚度控制的高度(H1)435。然而，实施例不限于此实例。如本 文中描述，选择性蚀刻剂工艺可将氮化物材料433蚀刻到第一距离(D1)476及高度(H1) 435。
图4E是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的另一阶段处且根据本公开的数个实施例的横截面图。
第一源极/漏极区475可通过经由水平开口473将掺杂剂气相掺杂到半导体材料432 的顶表面部分中来形成。气相掺杂可用于实现高度各向同性，例如非定向掺杂。在另一实例中，使用掺杂气体(例如磷)进行的热退火可与高能量等离子体一起使用以帮助打破键合。实施例不限于此且可利用其它合适的半导体制造技术。掺杂到半导体材料432的 顶表面部分中的第一源极/漏极区475的宽度可基本上从垂直开口471全部都沿着第一水 平开口473的第一距离(D1)476形成。源极/漏极区475可通过在高等离子体能量(例如 PECVD)下对磷(P)原子(作为杂质掺杂剂)进行气相掺杂以在半导体材料432的顶表面中 形成高浓度、n型掺杂(n+)区来形成。
图4F是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的另一阶段处且根据本公开的数个实施例的横截面图。
导电材料477可例如使用化学气相沉积(CVD)工艺经保形沉积到垂直开口471的一部分中，使得导电材料还可被沉积到第一水平开口473中。在一些实施例中，导电材料 477可包括氮化钛(TiN)材料。在一些实施例中，导电材料477可为钨(W)。导电材料477 可形成横向定向的数字线。
图4G是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的另一阶段处且根据本公开的数个实施例的横截面图。
导电材料477可水平开口473中凹回，例如使用原子层蚀刻(ALE)或其它合适的技术从垂直开口471蚀刻掉。在一些实例中，导电材料477可在水平开口473中从垂直开 口471回蚀第二距离(D2)483。导电材料477可被选择性地蚀刻，从而使氧化物材料430、 导电材料477的一部分、半导体材料432、及源极/漏极区475保持原封不动。导电材料 477可使用第三蚀刻剂工艺进行蚀刻。在一些实施例中，导电材料477可使用原子层蚀 刻(ALE)工艺进行蚀刻。在一些实施例中，导电材料477可使用各向同性蚀刻工艺进行 蚀刻。导电材料477可在水平开口473中凹回第二距离(D2)483以在形成于半导体材料432中的第一源极/漏极区475的顶表面上保持直接电接触。因而，导电材料477保持与 源极/漏极区475电接触且可形成整体、水平定向的导电数字线(例如在图1到3中分别 为数字线107、207、及307)的部分。
图4H是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的另一阶段处且根据本公开的数个实施例的横截面图。
如图4H中展示，保护垂直开口471中的半导体材料的侧壁的氧化物材料(在图4C到4G中说明为434)、第一源极/漏极区475的一部分及第一源极/漏极区475下方的半导 体材料432的第一部分478可被选择性地蚀刻掉以允许形成到水平存取装置的主体区的 主体接触件。在此实例中，源极/漏极区475的一部分及第一源极/漏极区475下方的半 导体材料432的顶部部分(例如第一部分478)也可被从垂直开口471回蚀到第二距离(D2) 483。蚀刻可使用第四蚀刻剂工艺执行，例如使用原子层蚀刻(ALE)或其它合适的技术。 在一些实施例中，源极/漏极区475可从垂直开口471蚀刻到与导电材料477相同的水平 距离(D2)483。
因此，第二水平开口472可通过从垂直开口471蚀刻源极/漏极区475的部分及第一源极/漏极区475下方的半导体材料432的顶表面(例如478)第二水平距离(D2)483来形 成。因而，第二水平开口472可具有第二垂直高度(H2)485。第二垂直高度(H2)485可 大于，例如垂直地高于，形成于第二电介质材料(例如氮化物材料)中的第一水平开口473 的高度(H1)435与源极/漏极区475的高度(例如到半导体材料432的顶表面中的气相掺 杂的深度)的组合。举例来说，第二高度(H2)485还可包含被蚀刻掉的半导体材料432的 顶部部分(例如478)的高度。因此，第二距离(D2)483可比第一距离(D1)476短，但第二 高度485可高于第一高度(在图4D到4E中说明为H1)。
图4I是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的另一阶段处且根据本公开的数个实施例的横截面图。
如图4I中展示，第三电介质材料474例如使用CVD工艺经保形地沉积到垂直开口471中且可保形地填充垂直开口471、第二水平开口(在图4D到4H中说明为472)。第三 电介质材料474可水平邻近导电材料477(例如在图1中在第一方向(D1)109上延伸的水 平、导电数字线)、源极/漏极区475、及低掺杂(例如p型低掺杂(p-))半导体材料432的 第一部分。举例来说，在一些实施例中，第三电介质材料474可在第一电介质材料430 下方且与导电材料477、源极/漏极区475、及低掺杂半导体材料432的第一部分直接接 触。然而，实施例不限于此实例。
第三电介质材料474可为与第二电介质材料433相同的材料或不同的材料。举例来说，第二电介质材料可为Si2N3，且第三电介质材料还可为Si3N4。在另一实例中，第三 电介质材料474可包括二氧化硅(SiO2)材料。在另一实例中，第三电介质材料474可包 括碳氧化硅(SiOxCy)材料。在另一实例中，第三电介质材料474可包含氮氧化硅(SiOxNy)、 及/或其组合。实施例不限于这些实例。
图4J是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的另一阶段处且根据本公开的数个实施例的横截面图。
第三电介质材料474可经凹回以从第一垂直开口471移除且维持第一垂直开口471以允许沉积导电材料(在图4K中展示)以在垂直堆叠内在沉积于垂直开口471内的此导 电材料与水平定向的存取装置(例如图9中的901)的低掺杂(例如p型低掺杂(p-))半导体 材料432的第二部分479之间形成直接电接触件(例如主体区接触件)。在一些实施例中， 可从垂直开口471蚀刻掉第三电介质材料474以暴露第一电介质材料430的侧壁、第三 电介质材料474、及半导体材料432的第二部分479。
图4K是在用于形成用于具有水平定向的存取装置及垂直定向的存取线(例如图1到 3中说明)的半导体装置的数字线及主体接触件的半导体制造工艺的另一阶段处且根据本公开的数个实施例的横截面图。
如图4K中展示，导电材料495经沉积到垂直开口471中以与低掺杂(例如p型低掺杂(p-))半导体材料432的第二部分479形成直接电接触件。在一些实施例中，导电材料 可为金属，例如钨(W)。然而，实施例不限于此。在一些实施例中，导电材料495是可 沉积到垂直开口471中的高掺杂(例如p型高掺杂(p+))半导体材料。在此实例中，高掺 杂半导体材料495可为高掺杂p型(p+)硅材料。高掺杂p型(p+)硅材料495可为多晶硅 材料。在一个实例中，形成导电主体接触件包括沉积简并半导体材料。如本文中使用， 简并半导体材料意在表示含有高掺杂度的在掺杂剂(例如磷(P)、硼(B)等)之间具有显著相 互作用的半导体材料(例如多晶硅)。相比之下，非简并半导体含有中掺杂度，其中掺杂 剂原子在具有可忽略的相互作用的情况下在半导体主晶格中彼此良好分离。
在一些实例中，高掺杂半导体材料495可为高掺杂p型(p+)硅锗(SiGe)材料。SiGe材料可在相对较低温度下经沉积到垂直开口471中。然而，实施例不限于这些实例。高 掺杂p型(p+)硅材料495可与半导体材料432的第二部分479形成导电主体接触件。
高掺杂p型(p+)硅材料495可减少由栅极感应漏极泄漏(GIDL)在所述横向定向的存 取装置的操作期间产生的空穴。高掺杂p型(p+)硅材料495可通过控制半导体材料432内的空穴形成控制半导体材料432内的沟道电势。举例来说，如果第一源极/漏极区475 并未通过第三电介质材料474与导电材料495电隔离，那么空穴形成可发生于第一源极 /漏极区475、高掺杂(p+)多晶硅材料与水平定向的存取装置的主体区之间。
图5A说明在用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列的半导体制造工艺的另一阶段处且根据本公开的数个实施例的实例方法。图5A说明根据一或多个实施例的半导体制造工艺中的特定时 间点处的半导体结构的俯视图。在图5A的实例中展示的实例实施例中，所述方法包括 使用蚀刻剂工艺形成具有第一水平方向(D1)509及第二水平方向(D2)505的通过垂直堆 叠到衬底的多个第一垂直开口500。在一个实例中，如图5A中展示，多个第一垂直开 口500主要在第二水平方向(D2)505上延伸且可在垂直堆叠中形成具有侧壁514的细长 垂直支柱柱513。多个第一垂直开口500可使用光刻技术形成以图案化光刻掩模535， 例如以在蚀刻多个第一垂直开口500之前在垂直堆叠上形成硬掩模(HM)。
图5B是沿着图5A中的切割线A-A’截取的展示半导体制造工艺中的特定时间处的半导体结构的另一视图的横截面图。图5B中展示的横截面图展示在半导体衬底500上 的用于形成垂直堆叠(例如图4中所展示的401)的第一电介质材料530-1、530-2、…、 530-N、半导体材料532-1、532-2、…、532-N及第二电介质材料533-1、533-2、…、533-N 的交替层的重复迭代。图5B说明导电材料540-1、540-2、…、540-4可形成在多个第一 垂直开口500中的栅极电介质材料538上。通过实例且并非通过限制，栅极电介质材料 538可使用化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)、原子层沉积(ALD)、 或其它合适的沉积工艺经保形地沉积于多个第一垂直开口500中，以覆盖多个第一垂直 开口的底表面及垂直侧壁。栅极电介质538可经沉积到如适于特定设计规则的特定厚度 (t1)，例如约10纳米(nm)的栅极电介质厚度。然而，实施例不限于此实例。通过实例且 并非通过限制，栅极电介质538可包括二氧化硅(SiO2)材料、氧化铝(Al2O3)材料、高介 电常数(k)(例如高k)电介质材料及/或其组合，也如图3中所描述。
此外，如图5B中展示，导电材料540-1、540-2、…、540-4可在多个第一垂直开口500中保形地沉积于栅极电介质材料538的表面上。通过实例且并非通过限制，导电材 料540-1、540-2、…、540-4可使用化学气相沉积工艺(CVD)、等离子体增强CVD(PECVD)、 原子层沉积(ALD)、或其它合适的沉积工艺在多个第一垂直开口500中保形地沉积于栅 极电介质材料538的表面上，以覆盖栅极电介质538之上的多个第一垂直开口的底表面 及垂直侧壁。导电材料540-1、540-2、…、540-4可经保形地沉积到特定厚度(t2)以形成 垂直定向的存取线(例如展示为图1及以下等等中展示且适于特定设计规则的存取线 103-1、103-2、…、103-Q(其也可称为字线))。举例来说，导电材料540-1、540-2、…、 540-4可经保形地沉积到约20纳米(nm)的厚度。然而，实施例不限于此实例。通过实例 且并非通过限制，导电材料540-1、540-2、…、540-4可包括掺杂半导体(例如掺杂硅、 掺杂锗等)、导电金属氮化物(例如氮化钛、氮化钽等)、金属(例如钨(W)、钛(Ti)、钽(Ta)、 钌(Ru)、钴(Co)、钼(Mo)等)、及/或金属半导体化合物(例如硅化钨、硅化钴、硅化钛等) 及/或其某个其它组合中的一或多者，也如图3中所描述。
如图5B中展示，导电材料540-1、540-2、…、540-4可经凹回以仅沿着现在图5B 的横截面图中展示为542-1、542-2及542-3的细长垂直支柱柱的垂直侧壁保留。由导电 材料540-1、540-2、…、540-4形成的多个分离、垂直存取线可通过使用合适的选择性 各向同性蚀刻工艺从第一垂直开口(例如图5A中的500)的底表面移除导电材料540-1、 540-2、…、540-4而凹回，从而暴露底表面上的栅极电介质538以形成分离、垂直存取 线540-1、540-2、…、540-4。如图5B中展示，接着，电介质材料539(例如氧化物或其 它合适的旋涂电介质(SOD))可使用例如CVD的工艺经沉积于第一垂直开口500中，以 填充第一垂直开口500。电介质可使用化学机械平坦化(CMP)或其它合适的半导体制造 技术经平坦化到垂直半导体堆叠的硬掩模535的顶表面。后续光刻材料536(例如硬掩模) 可使用CVD进行沉积且使用CMP进行平坦化以覆盖且闭合分离、垂直存取线540-1、 540-2、…、540-4之上的第一垂直开口500。可在本文中描述的半导体制造工艺的其它 点处使用类似半导体工艺技术。
图6A说明在用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列的半导体制造工艺的另一阶段处且根据本公开的数个实施例的实例方法。图6A说明根据一或多个实施例的半导体制造工艺中的特定时 间点处的半导体结构的俯视图。在图6A的实例实施例中，所述方法包括使用光刻工艺 图案化图5B中的光刻掩模636、536。图6A中的方法进一步说明使用选择性、各向同 性蚀刻剂工艺移除经暴露导电材料640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1) 及640-Z的部分，以分离且个别地形成多个分离、垂直存取线640-1、640-2、…、640-N、 640-(N+1)、…、640-(Z-1)及640-Z(例如图1及以下等等中的存取线103-1、103-2、…、 103-O)。因此，多个分离、垂直存取线640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1) 及640-Z经展示为沿着细长垂直、支柱柱的侧壁，例如沿着图5B的横截面图中的细长 垂直、支柱柱542-1、542-2及542-3的侧壁。
如图6A的实例中展示，经暴露导电材料640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z可使用合适的选择性、各向同性蚀刻工艺经移除回到第一垂直开口(例如图5A中的500)中的栅极电介质材料638。如图6A中展示，接着，后续电介质材料 641(例如氧化物或其它合适的旋涂电介质(SOD))可经沉积以从使用例如CVD的工艺或 其它合适的技术移除经暴露导电材料640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)、 及640-Z之处填充剩余开口。电介质材料641可使用例如CMP的工艺或其它合适的技 术经平坦化到垂直半导体堆叠(例如图4中所展示的401)的先前硬掩模635的顶表面。 在一些实施例中，后续光刻材料537(例如硬掩模)可使用CVD沉积且使用CMP平坦化 以覆盖且闭合图4中的垂直半导体堆叠401的工作表面之上的多个分离、垂直存取线 640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)、及640-Z，从而使多个分离、垂 直存取线640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)、及640-Z沿着细长垂 直、支柱柱的侧壁受到保护。然而，实施例不限于这些工艺实例。
图6B说明沿着图6A中的切割线A-A’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图6B中展示的横截 面图远离多个分离、垂直存取线640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)， 且展示在半导体衬底600上的用于形成垂直堆叠(例如图4中所展示的401)的第一电介 质材料630-1、630-2、…、630-N、半导体材料632-1、632-2、…、632-N、与第二电介 质材料633-1、633-2、…、633-N的交替层的重复迭代。如图6B中展示，垂直方向611 被说明为第三方向(D3)，例如x-y-z坐标系中的z方向，类似于图1到3中展示的第一、 第二及第三方向中的第三方向(D3)111。左右延伸的图纸的平面是在第一方面(D1)609 上。在图6B的实例实施例中，展示电介质材料641在残余栅极电介质638沉积时填充 垂直开口。上文描述的硬掩模637覆盖了所说明的结构。
图6C说明沿着图6A中的切割线B-B’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图6C中展示的横截 面图被说明为在第二方向(D2)605上沿着第一电介质材料630-1、630-2、…、630-N、 半导体材料632-1、632-2、…、632-N与第二电介质材料633-1、633-2、…、633-N的 交替层的重复迭代的轴延伸，沿着所述轴且在所述轴中，水平定向的存取装置及水平定 向的存储节点(例如电容器单元)可经形成于半导体材料632-1、632-2、…、632-N的层 内。在图6C中，相邻、对置垂直存取线640-3由指示从图纸的平面及定向向内的位置 集的虚线说明。
图6D说明沿着图6A中的切割线C-C’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图6D中展示的横截 面图被说明为在第二方向(D2)605上沿着第一电介质材料630-1、630-2、…、630-N、 半导体材料632-1、632-2、…、632-N与第二电介质材料633-1、633-2、…、633-N的 交替层的重复迭代的轴、在水平定向的存取装置及水平定向的存储节点(例如电容器单元) 将经形成于半导体材料632-1、632-2、…、632-N的层内的区外延伸。在图6C中，展 示电介质材料641填充水平定向的存取装置与水平定向的存储节点之间的空间，其针对 垂直定向的存储器单元的三维阵列可沿着延伸进出图纸的平面的第一方向(D1)间隔开。 在图纸的左端处展示第一电介质材料630-1、630-2、…、630-N、半导体材料632-1、 632-2、…、632-N、与第二电介质材料633-1、633-2、…、633-N的交替层的重复迭代， 在所述位置处，图1及以下等等中展示的水平定向的数字线(例如数字线107-1、107-2、…、 107-P)可经集成以形成与第二源极/漏极区或数字线导电接触件材料的电接触件，这在下 文更详细描述。
图6E说明沿着图6A中的切割线D-D’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图6E中展示的横截 面图被说明为在图纸的平面中在第一方向(D1)609上沿着第一电介质材料630-1、 630-2、…、630-N、半导体材料632-1、632-2、…、632-N、与第二电介质材料633-1、 633-2、…、633-N的交替层的重复迭代的轴从右往左延伸，跨多个分离、垂直存取线 640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)相交、且与半导体材料632-1、632-2、…、 632-N的区相交，沟道区可形成于其中，通过栅极电介质638与多个分离、垂直存取线 640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)分离。在图6E中，展示第一电介 质填充材料639分离相邻水平定向的存取装置与水平定向的存储节点之间的空间，其可 经形成延伸进出图纸的平面，如下文更详细描述，且可沿着第一方向(D1)609间隔开且 垂直地堆叠在于三维(3D)存储器中的第三方向(D3)611上延伸的阵列中。
图7A说明在用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列的半导体制造工艺的另一阶段处且根据本公开的数个实施例的实例方法。图7A说明根据一或多个实施例的半导体制造工艺中的特定时 间点处的半导体结构的俯视图。在图7A的实例实施例中，所述方法包括使用光刻工艺 图案化光刻掩模735、736及/或737，例如图6A到6E中的635、636及/或637。图7A 中的方法进一步说明使用一或多个蚀刻剂工艺在通过垂直堆叠且主要在第一水平方向 (D1)709上延伸的存储节点区750(及图7A及7C中的744)中形成垂直开口751。一或 多个蚀刻剂工艺形成垂直开口751以暴露图7B到7E中展示的邻近半导体材料的第二区 的垂直堆叠中的第一电介质材料730-1、730-2、…、730-N、半导体材料732-1、732-2、…、732-N、与第二电介质材料733-1、733-2、…、733-N的交替层的重复迭代中的第三侧壁。 其它编号的组件可类似于关于图6展示及论述的组件。
在一些实施例中，此工艺在关于图4A到4K描述的半导体制造工艺之前执行。然而，图7B到7E中展示的实施例说明其中存储节点制造工艺在关于图4A到4K描述的 数字线777及第一源极/漏极区形成已执行“之后”执行的顺序，例如数字线形成优先。 在此，数字线777可被说明为沿着多个分离、垂直存取线740。
根据图7B到7E中展示的实例实施例，所述方法包括在垂直堆叠(图4A中的401) 中形成第二垂直开口751及选择性地蚀刻半导体材料732-1、732-2、…、732-N的第二 区744，以从垂直堆叠(图4A中的401)中的垂直开口751向后第二水平距离(D2开口)形 成第二水平开口779。根据实施例，选择性地蚀刻半导体材料732-1、732-2、…、732-N 的第二区744可包括使用原子层蚀刻(ALE)工艺。如关于图7C更多地解释，第二源极/ 漏极区778可在第二水平开口779相对于垂直开口的远端处形成在半导体材料732-1、 732-2、…、732-N中。
图7B说明沿着图7A中的切割线A-A’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图7B中展示的横截 面图远离多个分离、垂直存取线740-1、740-2、…、740-N、740-(N+1)、…、740-(Z-1)， 且展示在半导体衬底700上的用于形成垂直堆叠的通过开口751分离的电介质材料 730-1、730-2、…、730-(N+1)、半导体材料732-1、732-2、…、732-N、与第二电介质 材料733-1、733-2、…、733-N的交替层的重复迭代。如图7B中展示，垂直方向711 被说明为第三方向(D3)，例如x-y-z坐标系中的z方向，类似于图1到3中展示的第一、 第二及第三方向中的第三方向(D3)111。图纸的平面的左右延伸是在第一方面(D1)709 上。在图7B的实例实施例中，垂直堆叠内的材料-电介质材料730-1、730-2、…、730-(N+1)、 半导体材料732-1、732-2、…、732-N、及第二电介质材料733-1、733-2、…、733-N在 第二方向(D2)上且沿着三维(3D)存储器的垂直堆叠的存储器单元阵列的水平存取装置及 水平存储节点的定向轴延伸进出平面。
图7C说明沿着图7A中的切割线B-B’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图7C中展示的横截 面图被说明为在第二方向(D2)705上沿着图纸的平面、沿着第一电介质材料730-1、 730-2、…、730-N、半导体材料732-1、732-2、…、732-N与第二电介质材料733-1、733-2、…、 733-N的交替层的重复迭代的轴左右延伸，沿着所述轴且在所述轴中，水平定向的存取 装置及水平定向的存储节点(例如电容器单元)可经形成于半导体材料732-1、732-2、…、732-N的层内。
在图7C的实例实施例中，垂直开口751及水平开口779被展示为由关于图7A描述的掩模、图案化及蚀刻工艺形成。如图7C中展示，第二区744中的半导体材料732-1、 732-2、…、732-N已经被选择性地移除以形成水平开口779。在一个实例中，原子层沉 积(ALE)工艺用于选择性地蚀刻半导体材料732-1、732-2、…、732-N及从垂直开口751 向后移除第二距离(D2开口)。水平定向的存储节点(例如电容器单元)可相对于图4A到 4K中展示的制造工艺稍后或首先如图8A到8E中展示那样经形成于第二水平开口779 中。
图7C中还展示，第一源极/漏极区775可通过将掺杂剂气相掺杂到半导体材料732的顶表面部分中来形成。在一些实施例中，第一源极/漏极区775可邻近垂直存取线740。 根据一个实例实施例，如图7C中展示，第二源极/漏极区778可通过使高能量气相掺杂 剂(例如用于n型晶体管的磷(P))流到第二水平开口779中以在第二水平开口779相对于 垂直开口751的远端处将掺杂剂掺杂在半导体材料732-1、732-2、…、732-N中来形成。 在一个实例中，气相掺杂可用于实现高度各向同性(例如非方向掺杂)以形成到区742中 的水平定向的存取装置的第二源极/漏极区778。在另一实例中，使用掺杂气体(例如磷) 进行热退火可与高能量等离子体一起使用以帮助打破键合。然而，实施例不限于此且可 利用其它合适的半导体制造技术。
导电材料777可经沉积邻近第二电介质材料733。导电材料777可在第一源极/漏极区775的顶表面上保持电接触。因而，导电材料777保持与源极/漏极区775电接触。在 一些实施例中，第三电介质材料774可在第一电介质材料730下方同时保持与导电材料 777、第一源极/漏极区775、及低掺杂半导体材料732的第一部分直接接触。第三电介 质材料774可形成与高掺杂p型(p+)硅材料795的直接电接触件，例如水平定向的存取 装置的主体区接触件。
如图7C中进一步展示，水平定向的存储节点的第一电极(例如761)将耦合到水平存取装置的第二源极/漏极区778。如稍后在图7C中展示，此类水平定向的存储节点被 展示为形成于在第二方向(D2)上在图纸的平面中左右延伸、与形成于垂直堆叠(例如图 4A中的401)中的垂直开口751相距第二距离(D2开口)、且沿着三维(3D)存储器的垂直 堆叠的存储器单元阵列的水平存取装置及水平存储节点的定向轴的第二水平开口779中。 在图7C中，相邻对置垂直存取线740-3由指示从图纸的平面及定向向内的位置集的虚 线说明。
图7D说明沿着图7A中的切割线C-C’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图7D中展示的横截 面图被说明为在第二方向(D2)705上在图纸的平面中沿着第一电介质材料730-1、 730-2、…、730-N、半导体材料732-1-、732-2、…、732-N与第二电介质材料733-1、 733-2、…、733-N的交替层的重复迭代的轴、其中在水平定向的存取装置及水平定向的 存储节点(例如电容器单元)将形成于半导体材料732-1、732-2、…、732-N的层内的区 外左右延伸。在图纸的左端处展示第一电介质材料730-1、730-2、…、730-N、半导体 材料732-1-、732-2、…、732-N与第二电介质材料733-1、733-2、…、733-N的交替层 的重复迭代，在所述位置处，图1及以下等等中展示的水平定向的数字线(例如数字线 107-1、107-2、…、107-P)可经集成以形成上文关于图4A到4K描述的与第一源极/漏极 区或数字线导电接触件材料的电接触件。
再次，虽然第一及第二源极/漏极区参考在本文中用于标示两个分离且相异的源极/ 漏极区，但不希望称为“第一”及/或“第二”源极/漏极区的源极/漏极区具有某一唯一意义。仅希望源极/漏极区中的一者经连接到数字线(例如107-2)，且其它源极/漏极区可经连接到存储节点。
在一些实施例中，导电材料777可被说明为邻近第二电介质材料733。导电材料777可邻近电介质材料741。主体接触件区795可被说明为沿着第一电介质材料730-1、 730-2、…、730-N、半导体材料732-1、732-2、…、732-N、与第二电介质材料733-1、 733-2、…、733-N的交替层的重复迭代。
图7E说明沿着图7A中的切割线D-D’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图7E中展示的横截 面图被说明为在图纸的平面中在第一方向(D1)709上沿着第一电介质材料730-1、 730-2、…、730-N、半导体材料732-1、732-2、…、732-N、与第二电介质材料733-1、 733-2、…、733-N的交替层的重复迭代的轴左右延伸，跨多个分离、垂直存取线740-1、 740-2、…、740-4相交、且与半导体材料732-1、732-2、…、732-N的区相交，沟道区 可形成于其中，通过栅极电介质738与多个分离、垂直存取线740-1、740-2、…、740-4 分离。在图7E中，展示第一电介质填充材料739分离相邻水平定向的存取装置之间的 空间，相邻水平定向的存取装置可经形成延伸进出图纸的平面，如关于图4A到4K描 述，且可沿着第一方向(D1)709间隔开且在沿三维(3D)存储器中的第三方向(D3)711延 伸的阵列中垂直地堆叠。
图8A说明在用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列的半导体制造工艺的另一阶段处且根据本公开的数个实施例的实例方法。图8A说明根据一或多个实施例的半导体制造工艺中的特定时 间点处的半导体结构的俯视图。在图8A的实例实施例中，所述方法包括使用光刻工艺 图案化光刻掩模835、836及/或837，例如图6A到6E中的635、636及/或637或图7A 到7E中的735、736及/或737。图8A中的方法进一步说明使用一或多个蚀刻剂工艺在 通过垂直堆叠且主要在第一水平方向(D1)809上延伸的存储节点区850(及图8A及8C 中的844)中形成垂直开口851。一或多个蚀刻剂工艺形成垂直开口851以暴露图8B到 8E中展示的邻近半导体材料的第二区的垂直堆叠中的第一电介质材料830-1、830-2、…、 830-N、半导体材料832-1、832-2、…、832-N、与第二电介质材料833-1、833-2、…、 833-N的交替层的重复迭代中的第三侧壁。其它编号的组件可类似于关于图6及7展示 及论述的组件。
在一些实施例中，此工艺在选择性地移除其中将形成水平定向的存取装置的第一源 极/漏极区、沟道区、及第二源极/漏极区的半导体材料的存取装置区之后执行，如图7中说明。根据图8B到8E中展示的实例实施例，所述方法包括选择性地蚀刻半导体材料 832-1、832-2、…、832-N的第二区以通过从垂直堆叠中的垂直开口851向后第二水平 距离的第二水平开口沉积第二源极/漏极区及电容器单元。在一些实施例中，如图8B到 8E中展示，所述方法包括在第二水平开口中形成电容器单元作为存储节点。通过实例且 并非通过限制，形成电容器包括使用原子层沉积(ALD)工艺在第二水平开口中循序地沉 积通过单元电介质863分离的第一电极861及第二电极856。可使用其它合适的半导体 制造技术及/或存储节点结构。可见数字线877是沿着多个分离、垂直存取线840。
图8B说明沿着图8A中的切割线A-A’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图8B中展示的横截 面图远离多个分离、垂直存取线840-1、840-2、…、840-N、840-(N+1)、…、840-(Z-1)， 且展示在半导体衬底800上的用于形成垂直堆叠的通过具有第一电极861(例如底部单 元接触件电极)、单元电介质863、及第二电极856(例如顶部、共同节点电极)的水平定 向的电容器单元分离的电介质材料830-1、830-2、…、830-(N+1)的交替层的重复迭代。 如图8B中展示，垂直方向811被说明为第三方向(D3)，例如x-y-z坐标系中的z方向， 类似于图1到3中展示的第一、第二及第三方向中的第三方向(D3)111。图纸的平面的 左右延伸是在第一方向(D1)809上。在图8B的实例实施例中，第一电极861(例如将耦 合到水平存取装置的源极/漏极区的底部电极)、及第二电极856被说明为通过在第二方 向(D2)上且沿着三维(3D)存储器的垂直堆叠的存储器单元阵列的水平存取装置及水平存 储节点的定向轴延伸进出图纸的平面的单元电介质材料863分离。
图8C说明沿着图8A中的切割线B-B’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图8C中展示的横截 面图被说明为在第二方向(D2)805上沿着图纸的平面、沿着第一电介质材料830-1、 830-2、…、830-N、半导体材料832-1、832-2、…、832-N与第二电介质材料833-1、833-2、…、 833-N的交替层的重复迭代的轴左右延伸，沿着所述轴且在所述轴中，水平定向的存取 装置及水平定向的存储节点(例如电容器单元)可经形成于半导体材料832-1、832-2、…、 832-N的层内。在图8C的实例实施例中，水平定向的存储节点(例如电容器单元)被说明 为已在此半导体制造工艺中形成，且展示了通过单元电介质863分离的第一电极861(例 如将耦合到水平存取装置的源极/漏极区的底部电极)、及第二电极856(例如将耦合到共 同电极平面(例如接地平面)的顶部电极)。然而，实施例不限于此实例。在其它实施例中， 通过单元电介质863分离的第一电极861(例如将耦合到水平存取装置的源极/漏极区的 底部电极)、及第二电极856(例如将耦合到共同电极平面(例如接地平面)的顶部电极)可 在半导体材料832-1、832-2、…、832-N的区中形成第一源极/漏极区、沟道区、及第二 源极/漏极区之后形成，希望用于接下来描述的水平定向的存取装置的定位(例如放置形 成)。
在图8C的实例实施例中，具有第一电极861(例如将耦合到水平存取装置的源极/漏极区的底部电极)、及第二电极856(例如将耦合到共同电极平面(例如接地平面)的顶部电极)的水平定向的存储节点被展示为形成于在第二方向(D2)上在图纸的平面中左右延伸的与形成于垂直堆叠(例如图4A中的401)中的垂直开口(例如图7C中的751)相距第二 距离(D2开口)且沿着三维(3D)存储器的垂直堆叠的存储器单元阵列的水平存取装置及 水平存储节点的定向轴的第二水平开口(例如图7C中展示的779)中。在图8C中，相邻 对置垂直存取线840-3由指示从图纸的平面及定向向内的位置集的虚线说明。
导电材料877可被说明为邻近第二电介质材料833。导电材料877可在第一源极/漏极区875的顶表面上保持电接触。因而，导电材料877保持与源极/漏极区875电接触。 在一些实施例中，第三电介质材料874可在第一电介质材料830下方同时保持与导电材 料877、第一源极/漏极区875、及低掺杂半导体材料832的第一部分直接接触。第三电 介质材料874可形成与高掺杂p型(p+)硅材料895的直接电接触件，例如水平定向的存 取装置的主体区接触件。
图8D说明沿着图8A中的切割线C-C’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图8D中展示的横截 面图被说明为在第二方向(D2)805上在图纸的平面中沿着第一电介质材料830-1、830-2、…、830-N、半导体材料832-1、832-2、…、832-N与第二电介质材料833-1、833-2、…、 833-N的交替层的重复迭代的轴、在水平定向的存取装置及水平定向的存储节点(例如电 容器单元)将经形成于半导体材料832-1、832-2、…、832-N的层内的区外左右延伸。在 图8C中，展示电介质材料841填充水平定向的存取装置之间的空间，其针对垂直定向 的存储器单元的三维阵列可沿着延伸进出图纸的平面的第一方向(D1)间隔开。然而，在 图8D的横截面图中，额外展示存在于水平相邻装置之间的空间中的第二电极856(例如 到电容器单元结构的顶部共同电极)。在图纸的左端处展示第一电介质材料830-1、 830-2、…、830-N、半导体材料832-1、832-2、…、832-N、与第二电介质材料833-1、 833-2、…、833-N的交替层的重复迭代，在所述位置处，图1及以下等等中展示的水平 定向的数字线(例如数字线107-1、107-2、…、107-P)可经集成以形成与第二源极/漏极区 或数字线导电接触材料的电接触件，这在下文更详细描述。
在一些实施例中，导电材料877可被说明为邻近第二电介质材料833。导电材料877可邻近电介质材料841。主体接触件区895也可被说明为沿着第一电介质材料830-1、 830-2、…、830-N、半导体材料832-1、832-2、…、832-N、与第二电介质材料833-1、 833-2、…、833-N的交替层的重复迭代。
图8E说明沿着图8A中的切割线D-D’截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点处的半导体结构的另一视图的横截面图。图8E中展示的横截 面图被说明为在图纸的平面中在第一方向(D1)809上沿着第一电介质材料830-1、 830-2、…、830-N、半导体材料832-1、832-2、…、832-N、与第二电介质材料833-1、 833-2、…、833-N的交替层的重复迭代的轴左右延伸，跨多个分离、垂直存取线840-1、 840-2、…、840-4相交、且与半导体材料832-1、832-2、…、832-N的区相交，沟道区 可形成于其中，通过栅极电介质838与多个分离、垂直存取线840-1、840-2、…、840-4 分离。在图8E中，展示第一电介质填充材料839分离相邻水平定向的存取装置与水平 定向的存储节点之间的空间，其可经形成为延伸进出图纸的平面，如下文更详细描述， 且可沿着第一方向(D1)809间隔开且在沿三维(3D)存储器中的第三方向(D3)811延伸的 阵列中垂直地堆叠。
图9说明根据本公开的数个实施例的耦合到水平定向的存储节点且耦合到垂直定向 的存取线及水平定向的数字线的如可形成垂直堆叠的存储器单元阵列的部分的实例水平定向的存取装置的一部分的横截面图。水平定向的存取装置901可具有通过沟道区分 离的第一源极/漏极区及第二源极漏极区、及与所述沟道区对置且通过栅极电介质与其分 离的栅极。
如图9的实例中展示，第一源极/漏极区975-1被说明为与水平定向的数字线977-1直接电接触。在一些实施例中，导电数字线977-1及977-2由包括钨(W)的金属组合物形 成。然而，实施例不限于此实例。虽然术语“第一”及“第二”源极/漏极区在本文中可 用于标示相异且分离源极/漏极区，但术语“第一”及/或“第二”不限于源极/漏极区中 的相应者，且本文中为了方便起见使用的其相应放置及其相应“第一”或“第二”标记 在本文中描述的水平定向的存取装置内是可互换的。举例来说，第一源极/漏极区975-1 同样也可标注为“第二”源极/漏极区975-1。无论是标记为“第一”还是标记为“第二”， 源极/漏极区都可通过水平存取装置的主体中的沟道区与另一源极/漏极区分离。
在图9的实例中，第一源极/漏极区975-1被说明为形成于低掺杂p型(p-)沟道的主体及水平定向的存取装置901的主体区中。第一源极/漏极区975-1通过电介质材料974 与垂直主体接触件995分离。如展示，层间电介质(ILD)材料930-1及930-2可分离垂直 堆叠的存储器单元的水平定向的存取装置。层间电介质材料930-1及930-2可为第一电 介质材料类型，例如氧化物基电介质材料。然而，实施例不限于此实例。
在图9的实例中，水平定向的数字线(例如977-1及977-2)经形成于第二电介质材料 类型(例如氮化物基电介质材料)中。然而，实施例不限于此实例。根据实施例，第一电介质类型材料及第二电介质类型材料是不同组合物且是相异的使得一种(例如第二电介质)氮化物材料可相对于第一电介质材料(例如氧化物材料)被选择性地蚀刻。第一电介质材料930-1及930-2、包括主体区932-1中的第一源极/漏极区975-1及p型沟道的水平 定向的存取装置901、及数字线977-1及977-2形成到垂直堆叠的存储器单元的三层层 面。
如图9的实例实施例中展示，垂直主体接触件995经形成与水平定向的存取装置901 中的一或多者的主体区932-1直接电接触。在一些实施例中，垂直主体接触件995可为金属，例如钨(W)。在一些实施例中，垂直主体接触件995可为导电掺杂多晶硅材料， 例如高掺杂p型(P+)多晶硅半导体材料。然而，实施例不限于这些实例。如本文中使用， 术语“高掺杂”意在表示掺杂剂杂质的高浓度使得在掺杂剂原子之间存在显著相互作用。 p型掺杂剂可包含硼原子(B)，且n型掺杂剂可包含磷原子(P)。根据实施例，垂直主体接 触件995通过电介质974(例如，在此实例中是SiN)与第一源极/漏极区975-1及水平定 向的数字线977-1及977-2分离。
在一些实施例中，电介质974进一步分离水平定向的存取装置901的主体区932-1的第一部分(例如图4H中的478)与垂直主体接触件995以减少垂直主体接触件995与主 体区932-1之间的主体区932-1中的空穴形成。在一些实施例中，电介质974进一步分 离水平定向的存取装置901的主体区932-1的第一部分(例如图4H中的478)与垂直主体 接触件995以减小水平定向的存取装置901中的栅极感应漏极泄漏(GIDL)。在一些实施 例中，水平定向的存储节点(例如图7C中所展示的电容器单元)经耦合到第二源极/漏极 区(图9中未展示)。在此实例中，电容器单元具有电耦合到第二源极/漏极区的第一水平 定向的电极及通过单元电介质与第一水平定向的电极分离的第二水平定向的电极。
因此，如图9的实例实施例中展示，垂直、导电主体接触件线995(例如高掺杂半导体材料)可经沉积到垂直开口995中以形成直接到且仅与水平定向的存取装置的低掺杂 半导体材料沟道及主体区932-1的一部分的导电主体接触件。
根据实施例，沉积第二电介质材料974在导电主体接触件995与水平定向的存取装置的主体区932-1中的沟道之间形成较小面积的直接电接触同时还电隔离第一源极/漏极区975-1与数字线977-1及977-2使其不直接电接触件。导电主体区995与主体区932-1 中的沟道之间的较小面积的直接电接触及第一源极/漏极区975-1与数字线977-1及 977-2的电隔离可减少主体接触件995与第一源极/漏极区975-1与数字线977-1及977-2 之间的电容耦合。较小面积的直接电接触还可阻挡空穴在高掺杂半导体材料995与主体 区932-1之间扩散。
图10是根据本公开的数个实施例的呈包含存储器装置1003的计算系统1000形式的设备的框图。如本文使用，也可单独地将存储器装置1003、存储器阵列1010及/或主 机1002视作一“设备”。根据实施例，根据本文中描述的实施例，存储器装置1002可 包括具有经形成有数字线及主体接触件的存储器单元的至少一个存储器阵列1010。
在此实例中，系统1000包含经由接口1004耦合到存储器装置1003的主机1002。 计算系统1000可为个人膝上型计算机、桌面计算机、数码相机、移动电话、存储器卡 读取器、或物联网(IoT)启用装置以及其它类型的系统。主机1002可包含能够存取存储 器1003的数个处理资源(例如一或多个处理器、微处理器、或某其它类型的控制电路系 统)。系统1000可包含单独的集成电路，或主机1002及存储器装置1003两者都可在相 同集成电路上。举例来说，主机1002可为包括多个存储器装置1003的存储器系统的系 统控制器，其中系统控制器1005通过另一处理资源(例如中央处理部件(CPU))提供对相 应存储器装置1003的存取。
在图10中展示的实例中，主机1002负责执行操作系统(OS)及/或可被加载到其(例如，经由控制器1005从存储器装置1003加载到其)的各个应用程序(例如过程)。OS及/ 或各个应用可通过将来自主机1002的存取包括OS及/或各个应用程序的数据的存取命 令提供到存储器装置1003从存储器装置1003加载。主机1002还可通过将检索用于执 行OS及/或各个应用程序的所述数据的存取命令来存取由OS及/或各个应用程序利用的 数据。
为了清楚起见，系统1000已经简化以集中于与本公开特定相关的特征。存储器阵列1010可为DRAM阵列，其包括具有根据本文中描述的技术形成的数字线及主体接触 件的至少一个存储器单元。举例来说，存储器阵列1010可为非屏蔽DL 4F2阵列，例如 3D-DRAM存储器阵列。阵列1010可包括布置于通过字线(在本文中可称为存取线或选 择线)耦合的行及通过数字线(在本文中可称为感测线或数据线)耦合的列中的存储器单 元。尽管在图10中展示单个阵列1010，但实施例不限于此。例如，存储器装置1003可 包含数个阵列1010(例如，DRAM单元的数个存储体)。
存储器装置1003包含用于锁存经由接口1004提供的地址信号的地址电路系统1006。 接口可包含例如采用合适的协议的物理接口(例如数据总线、地址总线、及命令总线、或 组合式数据/地址/命令总线)。此协议可为自定义或专有的，或接口1004可采用标准化 协议，例如外围组件互连高速(PCIe)、Gen-Z、CCIX、或类似物。由行解码器1008及列 解码器1012接收及解码地址信号以存取存储器阵列1010。可通过使用感测电路系统 1011感测感测线上的电压及/或电流变化从存储器阵列1010读取数据。感测电路系统 1011可包括例如可读取及锁存来自存储器阵列1010的一页(例如，一行)数据的感测放 大器。I/O电路系统1007可用于经由接口1004与主机1002的双向数据通信。读取/写入 电路系统1013用于将数据写入到存储器阵列1010或从存储器阵列1010读取数据。作 为实例，电路系统1013可包括各种驱动器、锁存电路系统等。
控制电路系统1005解码由主机1002提供的信号。信号可为由主机1002提供的命令。这些信号可包含芯片启用信号、写入启用信号及地址锁存信号，其用于控制对存储 器阵列1010执行的操作，包含数据读取操作、数据写入操作及数据擦除操作。在各个 实施例中，控制电路系统1005负责执行来自主机1002的指令。控制电路系统1005可 包括状态机、序列器、及/或某其它类型的控制电路系统，其可以硬件、固件、或软件、 或所述三者的任何组合的形式来实施。在一些实例中，主机1002可为存储器装置103 外部的控制器。举例来说，主机1002可为经耦合到计算装置的处理资源的存储器控制 器。
术语半导体可指代例如材料、晶片、或衬底，且包含任何基础半导体结构。应将“半导体”理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及未掺杂半导体、由基础半导体结构支撑的外延硅以及其它半导体结构。此外，当 参考前述描述中的半导体时，先前工艺步骤可能已经用于在基础半导体结构中形成区/ 结，且术语半导体可包含含有此类区/结的底层材料。
本文的图遵循编号惯例，其中第一数字或前几个数字对应于绘图号且剩余数字识别 图式中的元件或组件。不同图之间的类似(例如相同)元件或组件可通过使用类似数字来 识别。如应了解，本文各种实施例中展示的元件可经添加、交换及/或消除以便提供本公开的数个额外实施例。另外，如应了解，图中提供的元件的比例及相对规模希望说明本 公开的实施例，且不应以限制意义来理解。
如本文中使用，“数个”或“一定量”某物可指代一或多个此类事物。举例来说， 数个或一定量存储器单元可指代一或多个存储器单元。“多个”某物希望是两个或更多 个。如本文中使用，同时执行的多个动作指代在特定时段内至少部分重叠的动作。如本 文中使用，术语“耦合”可包含电耦合、直接耦合、及/或无中介元件的直接连接(例如， 通过直接物理接触)、使用中介元件间接耦合及/或连接、或无线耦合。术语耦合可进一 步包含彼此共同合作或交互的两个或更多个元件(例如，如呈因果关系)。耦合于两个元 件之间的元件可在两个元件之间且可经耦合到两个元件中的每一者。
应认识到，术语垂直说明由于常规制造、测量及/或组装变化从“精确”垂直的变化， 且所属领域的一般技术人员应了解术语“垂直”表示的内容。举例来说，垂直可对应于z方向。如本文中使用，当特定元件“邻近”另一元件时，特定元件可覆盖另一元件、 可在另一元件之上或横向于另一元件及/或可直接物理接触另一元件。横向于可指代例如 可垂直于z方向的水平方向(例如y方向或x方向)。
尽管本文已说明及描述特定实施例，所属领域的一般技术人员应了解，实现相同结 果计算的布置可代替展示的特定实施例。本公开希望涵盖本公开的各个实施例的调试或 变化。应理解，以说明性方式且非限制性方式进行上文描述。所属领域的技术人员在检阅上文描述之后应明白上文实施例的组合及本文未明确描述的其它实施例。本公开的各个实施例的范围包含其中使用上文结构及方法的其它应用。因此，应参考所附权利要求 书以及此类权利要求有权获得的等效物完整范围确定本公开的各个实施例的范围。

Claims (20)

1.一种用于形成具有水平定向的存取装置及垂直定向的存取线的垂直堆叠的存储器单元阵列的方法，其包括：
在重复迭代中垂直地沉积第一电介质材料(430、530、630、730)、半导体材料(432、532、632、732、832、932)、及第二电介质材料(433、533、633、733、833)的层以形成垂直堆叠，其中所述半导体材料(432、532、632、732、832、932)包含低掺杂半导体材料，在所述低掺杂半导体材料内形成通过沟道区横向分离的第一源极/漏极区(475、575、675、775、875、975)及第二源极/漏极区(778、878、932)；
使用第一蚀刻剂工艺形成垂直开口(471)以暴露所述垂直堆叠中的垂直侧壁；
选择性地蚀刻所述第二电介质材料(433、533、633、733、833)以形成将所述第二电介质材料(433、533、633、733、833)从所述垂直开口(471)向后移除第一距离(476)的第一水平开口(473)；
在所述低掺杂半导体材料(432、532、632、732、832、932)的顶表面中气相掺杂掺杂剂以形成所述第一源极/漏极区(475、575、675、775、875、975)；
将导电材料(477、577、677、777、877)沉积到所述第一水平开口中的所述第一源极/漏极区(475、575、675、775、875、975)上方的所述顶表面上；
选择性地蚀刻所述导电材料(477、577、677、777、877)、第一源极/漏极区(475、575、675、775、875、975)及所述第一源极/漏极区(475、575、675、775、875、975)下面的所述低掺杂半导体材料的第一部分以形成与所述垂直开口(471)具有水平向后的第二距离(482)的第二水平开口(472)；
在第二水平开口中沉积横向邻近所述导电材料(477、577、677、777、877)及所述第一源极/漏极区(475、575、675、775、875、975)的第三电介质材料(474、574、674、774、874)；及
将高掺杂半导体材料沉积到所述垂直开口中以形成到所述低掺杂半导体材料的第二部分的导电主体接触件。
2.根据权利要求1所述的方法，其中在重复迭代中垂直地沉积第一电介质材料、半导体材料、及第二电介质材料的层以形成垂直堆叠包括：
沉积氧化物材料作为第一电介质材料；
沉积低掺杂p型(p-)多晶硅作为所述半导体材料；及
沉积氮化硅SiN材料作为所述第二电介质材料。
3.根据权利要求2所述的方法，其进一步包括使用第二蚀刻剂工艺选择性地蚀刻所述第二电介质层以形成所述第一水平开口到从所述垂直开口向后横向凹进所述第一距离的第一高度。
4.根据权利要求1所述的方法，其中沉积导电材料包括经由所述垂直开口沉积含金属材料，以形成到所述水平定向的存取装置中的每一者的水平定向的数字线。
5.根据权利要求1到4中任一权利要求所述的方法，其进一步包括：
从所述垂直开口水平向后选择性地蚀刻所述含金属材料所述第二距离以保持在所述第一源极/漏极区上方且与所述第一源极/漏极区电接触；及
在使用第四蚀刻剂工艺选择性地蚀刻所述第一源极/漏极区及所述第一源极/漏极区下面的所述低掺杂半导体材料的所述第一部分之前使用第三蚀刻剂工艺选择性地蚀刻所述含金属材料以形成所述第二水平开口，所述第二水平开口具有第二高度。
6.根据权利要求1到4中任一权利要求所述的方法，其进一步包括使用原子层沉积ALE蚀刻剂工艺选择性地蚀刻所述含金属材料。
7.根据权利要求1到4中任一权利要求所述的方法，其进一步包括沉积氮化硅SiN材料作为所述第三电介质。
8.根据权利要求1到4中任一权利要求所述的方法，其进一步包括使用第五蚀刻剂工艺蚀刻所述堆叠以：
维持所述第一垂直开口；及
暴露所述第三电介质材料的侧壁、所述低掺杂半导体材料的第二部分及所述第二电介质材料。
9.一种用于形成具有垂直堆叠的存储器单元且具有水平定向的存取装置以及垂直定向的存取线的存储器阵列的方法，其包括：
在重复迭代中垂直地沉积氧化物材料(430、530、630、730)、半导体材料(432、532、632、732、832、932)、及第一氮化物材料(433、533、633、733、833)的层以形成垂直堆叠，其中所述半导体材料(432、532、632、732、832、932)包含低掺杂半导体材料以形成通过沟道区横向分离的第一源极/漏极区(475、575、675、775、875、975)及第二源极/漏极区(778、878、932)；
使用第一蚀刻剂工艺形成垂直开口(471)以暴露所述垂直堆叠中的垂直侧壁；
选择性地蚀刻所述第一氮化物材料(433、533、633、733、833)，以形成具有第一高度(H1)的第一水平开口(473)且使所述第一氮化物材料(433、533、633、733、833)从通过所述重复层形成的所述垂直开口(471)凹进第一距离(D1)(476)；
在所述低掺杂半导体材料(432、532、632、732、832、932)的顶表面中气相掺杂掺杂剂以形成所述第一源极/漏极区(475、575、675、775、875、975)；
将导电材料(477、577、677、777、877)沉积到所述横向凹进的第一氮化物材料(433、533、633、733、833)下方的所述第一源极/漏极区(475、575、675、775、875、975)上方的所述低掺杂半导体材料的顶表面上；
经由所述垂直开口选择性地蚀刻所述导电材料(477、577、677、777、877)、第一源极/漏极区(475、575、675、775、875、975)及所述第一源极/漏极区(475、575、675、775、875、975)下面的所述低掺杂半导体材料(432、532、632、732、832、932)的第一部分而留下所述第一源极/漏极区(475、575、675、775、875、975)上方的所述导电材料(477、577、677、777、877)的一部分以形成与所述垂直开口(471)具有第二距离(482)的第二水平开口(472)；
在所述第二水平开口(472)中沉积具有第二高度(H2)且横向邻近所述导电材料(477、577、677、777、877)及所述第一源极/漏极区(475、575、675、775、875、975)的第二氮化物材料(474、574、674、774、874)；及
垂直地蚀刻所述堆叠以维持所述垂直开口(471)且将侧壁暴露于第二氮化物材料(474、574、674、774、874)、所述低掺杂半导体材料(432、532、632、732、832、932)的第二部分、及所述氧化物材料(430、530、630、730)以形成主体接触件区以防止所述水平定向的存取装置中的源极/漏极泄漏及空穴形成。
10.根据权利要求9所述的方法，其中形成所述第一源极/漏极区包括将高浓度n型掺杂剂(n+)磷(P)材料沉积到低掺杂p型(p-)半导体材料的所述顶表面中。
11.根据权利要求9所述的方法，其进一步包括使用原子层沉积ALE工艺选择性地蚀刻所述第一氮化物材料。
12.根据权利要求9所述的方法，其进一步包括将高掺杂p型(p+)多晶硅半导体材料沉积到所述垂直开口中以形成仅到所述低掺杂p型(p-)半导体材料的所述第二部分的直接电主体接触件。
13.根据权利要求12所述的方法，其进一步包括形成将所述第二水平开口形成为具有相较于所述第二氮化物材料的所述第一高度(H1)更大的第二高度(H2)。
14.根据权利要求12所述的方法，其进一步包括沉积所述第二氮化物材料以阻挡所述高掺杂p型(p+)半导体材料与所述第一源极/漏极区之间的扩散。
15.根据权利要求9所述的方法，其进一步包括将导电材料沉积到所述垂直开口中以形成仅到所述低掺杂半导体材料的所述第二部分的导电主体接触件。
16.根据权利要求15所述的方法，其进一步包括沉积包括高掺杂(p+)多晶硅锗(SiGe)材料的导电材料。
17.根据权利要求15所述的方法，其进一步包括沉积与所述高掺杂(p+)多晶硅上的所述低掺杂(p-)半导体材料、钛/氮化钛(Ti/TiN)层电接触的高掺杂(p+)多晶硅(Si)层的组合物材料以形成硅化钛，且沉积钨(W)材料以形成所述导电主体接触件。
18.一种具有垂直堆叠的存储器单元及水平定向的存取装置以及垂直定向的存取线的存储器装置，其包括：
垂直堆叠的存储器单元阵列，所述垂直堆叠的存储器单元阵列包括：
水平定向的存取装置，其具有通过沟道区分离的第一源极/漏极区(475、575、
675、775、875、975)及第二源极漏极区(778、878、932)、及与所述沟道区对置且通过栅极电介质(538、638、738、838)与其分离的栅极；
垂直定向的存取线，其耦合到所述栅极且通过所述栅极电介质(538、638、738、838)与所述沟道区分离；
水平定向的存储节点，其电耦合到所述水平定向的存取装置的所述第二源极/漏极区(778、878、932)；
水平定向的数字线，其电耦合到所述水平定向的存取装置的所述第一源极/漏极区(475、575、675、775、875、975)；及
垂直主体接触件，其经形成与所述水平定向的存取装置中的一或多者的主体区直接电接触且通过电介质与所述第一源极/漏极区(475、575、675、775、875、975)及所述水平定向的数字线分离。
19.根据权利要求18所述的存储器装置，其中所述电介质进一步分离所述水平定向的存取装置的所述主体区的第一部分与所述垂直主体接触件以减少所述主体区中所述垂直主体接触件与所述主体区之间的空穴形成。
20.根据权利要求18所述的存储器装置，电介质进一步分离所述水平定向的存取装置的所述主体区的第一部分与所述垂直主体接触件以减少所述水平定向的存取装置中的栅极感应漏极泄漏GIDL。
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