CN114334836A - 用于垂直三维(3d)存储器的单晶水平存取装置 - Google Patents

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Abstract

本申请案涉及用于垂直三维(3D)存储器的单晶水平存取装置。一种垂直堆叠的存储器单元阵列具有水平定向的存取装置，所述水平定向的存取装置具有通过沟道区分离的第一源极/漏极区及第二源极/漏极区及与所述沟道区对置的栅极，所述垂直定向的存取线耦合到所述栅极且通过栅极电介质与沟道区分离。所述存储器单元具有外延生长单晶硅以填充第一水平开口且收容与导电材料电接触的第一源极/漏极且形成整体水平定向的导电数字线的部分。所述存储器单元还具有耦合到所述第二源极/漏极区的水平定向的存储节点及耦合到所述第一源极/漏极区的水平定向的数字线。垂直主体接点经形成为与所述水平定向的存取装置中的一或多者的主体区直接电接触且通过电介质与所述第一源极/漏极区及所述水平定向的数字线分离。

Description

用于垂直三维(3D)存储器的单晶水平存取装置
技术领域
本公开大体上涉及存储器装置，且更特定来说，涉及用于半导体装置的外延生长单晶硅。
背景技术
存储器通常实施于例如计算机、手机、手持式装置等的电子系统中。存在许多不同类型的存储器，其包含易失性及非易失性存储器。易失性存储器需要电力来维持其数据，且可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)及同步动态随机存取存储器(SDRAM)。非易失性存储器可通过在不供电时保存存储数据来提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器、氮化物只读存储器(NROM)、相变存储器(例如相变随机存取存储器)、电阻性存储器(例如电阻性随机存取存储器)、交叉点存储器、铁电随机存取存储器(FeRAM)或类似物。
随着设计规则收紧，更少半导体空间可用于制造存储器，包含DRAM阵列。DRAM的相应存储器单元可包含具有通过沟道区分离的第一及第二源极/漏极区的存取装置，例如晶体管。栅极可与沟道区对置且通过栅极电介质与其分离。例如字线的存取线经电连接到DRAM单元的栅极。DRAM单元可包含通过存取装置耦合到数字线的存储节点，例如电容器单元。通过实例而非通过限制，存储节点可包含电介质材料，例如铁电材料。铁电材料可包含(但不限于)氧化锆(ZrO2)、氧化铪(HfO2)、氧化镧(LaO2)及氧化铝(Al2O3)、掺硅(Si)氧化铪(HfO2)、掺铝(Al)氧化铪(HfO2)、其他形式的掺杂氧化铪(HfO2)或其组合。在实施例中，如果包含掺杂氧化铪(HfO2)，那么掺杂剂的重量百分比(wt.％)可为从0.1wt.％到5wt.％。存取装置可通过耦合到存取晶体管的存取线激活(例如，以选择单元)。电容器可存储对应于相应单元的数据值(例如逻辑“1”或“0”)的电荷。
发明内容
本公开的一个实施例提供一种用于形成具有水平定向的存取装置及垂直定向的存取线的垂直堆叠的存储器单元阵列的方法，其包括：在重复迭代中垂直沉积第一电介质材料、牺牲材料及第二电介质材料的交替层以形成垂直堆叠；使用第一蚀刻剂工艺形成第一垂直开口以暴露所述垂直堆叠中的垂直侧壁；从所述第一垂直开口选择性回蚀所述垂直堆叠的第一区中的所述牺牲材料的第一部分第一水平长度以形成第一水平开口；外延生长单晶硅以填充所述第一垂直开口及所述第一水平开口；选择性蚀刻所述单晶硅以改造所述第一垂直开口；选择性蚀刻所述第二电介质材料以形成从所述第一垂直开口向后延伸第二长度的第二水平开口；及在所述第一水平开口中的所述单晶硅的顶面中气相掺杂第一掺杂剂以形成第一源极/漏极区。
本公开的另一实施例提供一种用于形成具有垂直堆叠的存储器单元且具有水平定向的存取装置及垂直定向的存取线的存储器阵列的方法，其包括：在重复迭代中通过至少四个迭代、通过垂直堆叠垂直沉积第一电介质材料、牺牲材料及第二电介质材料的交替层堆以形成所述垂直堆叠；使用第一蚀刻剂工艺形成第一垂直开口以暴露所述垂直堆叠中的半导体衬底及垂直侧壁；从所述第一垂直开口选择性回蚀所述牺牲材料第一水平长度以形成具有第一高度的第一水平开口；通过使乙硅烷(Si2H6)气体流入到所述第一垂直开口及所述第一水平开口中来外延生长单晶硅以填充所述第一垂直开口及所述第一水平开口；选择性蚀刻所述单晶硅以改造所述第一垂直开口；选择性蚀刻所述第二电介质材料以形成具有第二高度的第二水平开口且使所述第二电介质材料从所述第一垂直开口凹进第二长度；在所述单晶硅的顶面中气相掺杂掺杂剂以形成第一源极/漏极区；将导电材料沉积到所述第二电介质材料下方的所述第一源极/漏极区上；及蚀刻所述垂直堆叠以维持所述第一垂直开口且暴露侧壁、所述单晶硅及所述第一电介质材料以形成主体接点。
本公开的又一实施例提供一种存储器装置，其包括：垂直堆叠的存储器单元阵列，所述垂直堆叠的存储器单元阵列包括：水平定向的存取装置，其具有通过单晶外延生长的沟道区分离的第一源极/漏极区及第二源极/漏极区及与所述单晶外延生长的沟道区对置且通过栅极电介质与所述单晶外延生长的沟道区分离的栅极；垂直定向的存取线，其耦合到所述栅极且通过所述栅极电介质与所述单晶外延生长的沟道区分离；水平定向的存储节点，其电耦合到所述水平定向的存取装置的所述第二源极/漏极区；及水平定向的数字线，其在所述水平定向的存取装置的所述第一源极/漏极区上方电耦合；及垂直主体接点，其与所述水平定向的存取装置中的一或多者的主体区形成电接触且通过电介质与所述第一源极/漏极区及所述水平定向的数字线分离。
附图说明
图1是根据本公开的数个实施例的垂直三维(3D)存储器的示意性说明。
图2是说明根据本公开的数个实施例的半导体装置的数字线及主体接点的一部分的透视图。
图3是说明根据本公开的数个实施例的半导体装置的数字线及主体接点的一部分的透视图。
图4A到4N是根据本公开的数个实施例的用于在半导体制造工艺的多个阶段中形成垂直堆叠的存储器单元阵列以形成半导体装置的横截面图。
图5A到5B说明根据本公开的数个实施例的在半导体制造工艺的另一阶段中用于形成具有用于半导体装置的数字线及主体接点及垂直定向的存取线的垂直堆叠的存储器单元阵列的实例方法。
图6A到6E说明根据本公开的数个实施例的在半导体制造工艺的另一阶段中用于形成具有用于半导体装置的数字线及主体接点及垂直定向的存取线的垂直堆叠的存储器单元阵列的实例方法。
图7A到7E说明根据本公开的数个实施例的在半导体制造工艺的另一阶段中用于形成具有用于半导体装置的数字线及主体接点及垂直定向的存取线的垂直堆叠的存储器单元阵列的实例方法。
图8A到8E说明根据本公开的数个实施例的在半导体制造工艺的另一阶段中用于形成具有用于半导体装置的数字线及主体接点及垂直定向的存取线的垂直堆叠的存储器单元阵列的实例方法。
图9说明根据本公开的数个实施例的耦合到水平定向的存储节点且耦合到垂直定向的存取线及水平定向的数字线的实例水平定向的存取装置的横截面图。
图10是根据本公开的数个实施例的呈包含存储器装置的计算系统形式的设备的框图。
具体实施方式
本公开的实施例描述用于半导体装置的外延生长单晶硅。单晶硅可经外延生长以形成半导体衬底以产生形成有垂直堆叠的存储器单元阵列中的水平存取装置的硅基沟道区。水平存取装置与垂直定向的存取线集成且与水平定向的数字线集成。单晶硅可经形成以为例如晶体管的水平定向的存取装置提供较佳电接触。单晶硅可提供比例如多晶硅的其它材料更佳(例如更低)断态电流(Ioff)。举例来说，单晶硅可通过提供每存储器单元小于1e-16安培(A)的Ioff来改进DRAM。与使用可提供较高Ioff(例如每存储器单元大于1e-14安培(A))的多晶硅材料相比，此提供对氧化硅沟道存取装置的更佳存取装置沟道控制且提供装置刷新改进。
根据实施例，具有水平定向的存取装置及垂直定向的存取线的半导体装置可外延生长单晶硅以填充第一水平开口且收容与导电材料电接触的第一源极/漏极且形成整体水平定向的导电数字线的部分。如本文中使用，单晶硅指代硅而非多晶硅，其中固体的晶格是连续的、未破损的且没有晶粒边界。
本文中的图遵循编号惯例，其中第一数字或前几个数字对应于图式的图号且剩余数字识别图式中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，参考数字104可指代图1中的元件“04”，且类似元件在图2中可称为204。一个图内的多个类似元件可由参考数字后接连字符及另一数字或字母指代。举例来说，302-1可指代图3中的元件302-1且302-2可指代可类似于元件302-1的元件302-2。此类类似元件通常无需用连字符及额外数字或字母指代。举例来说，元件302-1及302-2或其它类似元件通常可称为302。
图1是根据本公开的数个实施例的设备的框图。图1说明展示根据本公开的实施例的三维(3D)半导体存储器装置的单元阵列的电路图。图1说明单元阵列可具有多个子单元阵列101-1、101-2、…、101-N。子单元阵列101-1、101-2、…、101-N可沿着第二方向(D2)105布置。子单元阵列中的每一者(例如子单元阵列101-2)可包含多个存取线103-1、103-2、…、103-Q(其也可称为字线)。而且，子单元阵列中的每一者(例如子单元阵列101-2)可包含多个数字线107-1、107-2、…、107-P(其也可称为位线、数据线或感测线)。在图1中，数字线107-1、107-2、…、107-P被说明为在第一方向(D1)109上延伸且存取线103-1、103-2、…、103-Q被说明为在第三方向(D3)111上延伸。根据实施例，第一方向(D1)109及第二方向(D2)105可被视作在水平(“X-Y”)平面中。第三方向(D3)111可被视作在垂直(“Z”)平面中。因此，根据本文中描述的实施例，存取线103-1、103-2、…、103-Q在垂直方向(例如第三方向(D3)111)上延伸。
存储器单元(例如110)可包含存取装置(例如存取晶体管)及定位于每一存取线103-1、103-2、…、103-Q与每一数字线107-1、107-2、…、107-P的相交点处的存储节点。存储器单元可使用存取线103-1、103-2、…、103-Q及数字线107-1、107-2、…、107-P写入或读取。数字线107-1、107-2、…、107-P可沿着每一子单元阵列101-1、101-2、…、101-N的水平列导电地互连存储器单元，且存取线103-1、103-2、…、103-Q可沿着每一子单元阵列101-1、101-2、…、101-N的垂直行导电地互连存储器单元。一个存储器单元(例如110)可经定位于一个存取线(例如103-2)与一个数字线(例如107-2)之间。每一存储器单元可通过存取线103-1、103-2、…、103-Q与数字线107-1、107-2、…、107-P的组合唯一地寻址。
数字线107-1、107-2、…、107-P可为或包含安置于衬底上且与衬底间隔开的导电图案(例如金属线)。数字线107-1、107-2、…、107-P可在第一方向(D1)109上延伸。一个子单元阵列(例如101-2)中的数字线107-1、107-2、…、107-P在垂直方向上(例如，在第三方向(D3)111)上彼此间隔开。
存取线103-1、103-2、…、103-Q可为或包含在相对于衬底的垂直方向上(例如，在第三方向(D3)111上)延伸的导电图案(例如金属线)。一个子单元阵列(例如101-2)中的存取线可在第一方向(D1)109上彼此间隔开。
存储器单元(例如存储器单元110)的栅极可经连接到存取线(例如103-2)，且存储器单元110的存取装置(例如晶体管)的第一导电节点(例如第一源极/漏极区)可经连接到数字线(例如107-2)。存储器单元中的每一者(例如存储器单元110)可经连接到存储节点(例如电容器)。存储器单元110的存取装置(例如晶体管)的第二导电节点(例如第二源极/漏极区)可经连接到存储节点(例如电容器)。虽然第一及第二源极/漏极区参考在本文中用于标示两个分离且相异源极/漏极区，但不希望称为“第一”及/或“第二”源极/漏极区的源极/漏极区具有某一唯一意义。仅希望源极/漏极区中的一者经连接到数字线(例如107-2)，且另一者可经连接到存储节点。
图2说明展示根据本公开的一些实施例的三维(3D)半导体存储器装置(例如图1中展示为阵列中的存储器单元的垂直定向堆叠的子单元阵列101-2的一部分)的透视图。图3说明展示图2中展示的3D半导体存储器装置的单位单元(例如图1中展示的存储器单元110)的透视图。
如图2中展示，衬底200上可形成有关于图1描述的多个子单元阵列中的一者(例如101-2)。举例来说，衬底200可为或包含硅衬底、锗衬底或硅锗衬底等。然而，实施例不限于这些实例。
如图2的实例实施例中展示，衬底200上可制造有在垂直方向(例如第三方向(D3)111)上延伸的存储器单元的垂直定向堆叠(例如图1中的存储器单元110)。根据一些实施例，存储器单元的垂直定向堆叠可经制造使得每一存储器单元(例如图1中的存储器单元110)经形成于多个垂直层级(例如第一层级(L1)、第二层级(L2)及第三层级(L3))上。重复垂直层级L1、L2及L3可在垂直方向(例如图1中展示的第三方向(D3)111)上布置，例如“堆叠”。在一些实施例中，当存在绝缘体材料220时，垂直层级L1、L2及L3可通过绝缘体材料220与衬底200分离。重复垂直层级L1、L2及L3中的每一者可包含到水平定向的存取装置230(例如晶体管)的多个离散组件(例如区)及包含存取线103-1、103-2、…、103-Q连接及数字线107-1、107-2、…、107-P连接的存储节点(例如电容器)。到水平定向的存取装置230(例如晶体管)的多个离散组件可经形成于每一层级内垂直重复层的多个迭代中(如下文关于图4A到4N更详细描述)，且可在第二方向(D2)205(类似于图1中展示的第二方向(D2)105)上水平延伸。
到水平定向的存取装置230(例如晶体管)的多个离散组件可包含通过沟道区225分离、在第二方向(D2)205上横向延伸且形成于存取装置的主体中的第一源极/漏极区221及第二源极/漏极区223。在一些实施例中，沟道区225可包含硅、锗、硅锗及/或氧化铟镓锌(IGZO)。在一些实施例中，第一及第二源极/漏极区221及223可包含在p型掺杂主体中形成到存取装置以形成n型导电性晶体管的n型掺杂剂区。在一些实施例中，第一及第二源极/漏极区221及223可包含在n型掺杂主体内形成到存取装置以形成p型导电性晶体管的p型掺杂剂。通过实例而非通过限制，n型掺杂剂可包含磷(P)原子且p型掺杂剂可包含形成于多晶硅半导体材料的相反掺杂主体区中的硼(B)原子。然而，实施例不限于这些实例。
存储节点227(例如电容器)可经连接到存取装置的一个相应端。如图2中展示，存储节点227(例如电容器)可经连接到存取装置的第二源极/漏极区223。存储节点可为或包含能够存储数据的存储器元件。存储节点中的每一者可为使用包含相变材料等的电容器、磁性隧穿结图案及/或可变电阻主体中的一者的存储器元件。然而，实施例不限于这些实例。在一些实施例中，与单位单元(例如图1中的存储器单元110)的每一存取装置相关联的存储节点可类似地在第二方向(D2)205(类似于图1中展示的第二方向(D2)105)上延伸。
如图2中展示，多个水平定向的数字线207-1、207-2、…、207-P在第一方向(D1)209(类似于图1中的第一方向(D1)109)上延伸。多个水平定向的数字线207-1、207-2、…、207-P可类似于图1中展示的数字线107-1、107-2、…、107-P。多个水平定向的数字线207-1、207-2、…、207-P可沿着第三方向(D3)211布置，例如“堆叠”。多个水平定向的数字线207-1、207-2、…、207-P可包含导电材料。举例来说，导电材料可包含以下中的一或多者：掺杂半导体，例如掺杂硅、掺杂锗等；导电金属氮化物，例如氮化钛、氮化钽等；金属，例如钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、钴(Co)、钼(Mo)等；及/或金属半导体化合物，例如硅化钨、硅化钴、硅化钛等。然而，实施例不限于这些实例。
在垂直层级(L1)213-1、(L2)213-2及(L3)213-P中的每一者中，水平定向的存储器单元(例如图1中的存储器单元110)可在第一方向(D1)209上彼此水平间隔开。然而，如下文关于图4及其以下更详细描述，到水平定向的存取装置230的多个离散组件(例如通过沟道区225分离、在第二方向(D2)205上延伸的第一源极/漏极区221及第二源极/漏极区223)及在第一方向(D1)209上横向延伸的多个水平定向的数字线207-1、207-2、…、207-P可经形成于每一层级内的不同垂直层内。举例来说，在第一方向(D1)209上延伸的多个水平定向的数字线207-1、207-2、…、207-P可经安置于第一源极/漏极区221的顶面上且与所述顶面电接触且正交于在第二方向(D2)205上横向延伸的水平定向的存取装置230(例如晶体管)。在一些实施例中，在第一方向(D1)209上延伸的多个水平定向的数字线207-1、207-2、…、207-P在层级内(例如在层级(L1)内)形成于比其中形成水平定向的存取装置的离散组件(例如通过沟道区225分离的第一源极/漏极区221及第二源极/漏极区223)的层更高、更远离衬底200的垂直层中。在一些实施例中，在第一方向(D1)209上延伸的多个水平定向的数字线207-1、207-2、…、207-P可直接及/或通过包含金属硅化物的额外接点连接到第一源极/漏极区221的顶面。
如图2的实例实施例中展示，存取线203-1、203-2、…、203-Q在相对于衬底200的垂直方向上(例如在第三方向(D3)211上)延伸。此外，如图2中展示，一个子单元阵列(例如图1中的子单元阵列101-2)中的存取线203-1、203-2、…、203-Q可在第一方向(D1)209上彼此间隔开。可提供在第三方向(D3)211上相对于衬底200垂直延伸于一对水平定向的存取装置230(例如晶体管)之间的存取线203-1、203-2、…、203-Q，所述一对水平定向的存取装置230在第二方向(D2)205上横向延伸、但在第一方向(D1)209上在层级(例如第一层级(L1))上彼此邻近。存取线203-1、203-2、…、203-Q中的每一者可在垂直堆叠的多个水平定向的存取装置230(例如晶体管)中的相应者的侧壁上在第三方向(D3)上垂直延伸。
举例来说且如图3中更详细展示，垂直延伸的存取线中的第一者(例如203-1)可邻近第一层级(L1)213-1中到水平定向的存取装置230(例如晶体管)中的第一者的沟道区225的侧壁、第二层级(L2)213-2中水平定向的存取装置230(例如晶体管)中的第一者的沟道区225的侧壁及第三层级(L3)213-P中水平定向的存取装置230(例如晶体管)中的第一者的沟道区225的侧壁等。类似地，垂直延伸的存取线中的第二者(例如203-2)可邻近第一层级(L1)213-1中到水平定向的存取装置230(例如晶体管)中的第二者的沟道区225的侧壁，所述第二者在第一方向(D1)209上与第一层级(L1)213-1中的水平定向的存取装置230(例如晶体管)中的第一者间隔开。且垂直延伸的存取线中的第二者(例如203-2)可邻近第二层级(L2)213-2中的水平定向的存取装置230(例如晶体管)中的第二者的沟道区225的侧壁及第三层级(L3)213-P中的水平定向的存取装置230(例如晶体管)中的第二者的沟道区225的侧壁等。实施例不限于特定数目个层级。
垂直延伸的存取线203-1、203-2、…、203-Q可包含导电材料，例如(举例来说)掺杂半导体材料、导电金属氮化硅、金属及/或金属半导体化合物中的一者。存取线203-1、203-2、…、203-Q可对应于关于图1描述的字线(WL)。
如图2的实例实施例中展示，导电主体接点295可经形成为在衬底200上方的每一层级(L1)213-1、(L2)213-2及(L3)213-P中在第一方向(D1)209上沿着水平定向的存取装置230(例如晶体管)的端面延伸。导电主体接点295可经连接到每一存储器单元(例如图1中的存储器单元110)中的水平定向的存取装置230(例如晶体管)的主体(如由图3中的326展示)(例如主体区)。导电主体接点295可包含导电材料，例如(举例来说)掺杂半导体材料、导电金属氮化硅、金属及/或金属半导体化合物中的一者。
尽管图2中未展示，但绝缘材料可填充存储器单元的垂直堆叠阵列中的其它空间。举例来说，绝缘材料可包含氧化硅材料、氮化硅材料及/或氮氧化硅材料等中的一或多者。然而，实施例不限于这些实例。
图3更详细说明根据本公开的一些实施例的存储器单元(例如，在图1中的子单元阵列101-2内)的垂直堆叠阵列的单位单元(例如图1中的存储器单元110)。如图3中展示，第一及第二源极/漏极区321及323可为水平定向的存取装置330(例如晶体管)的杂质掺杂区。第一及第二源极/漏极区321及323可类似于图2中展示的第一及第二源极/漏极区221及223。第一及第二源极/漏极区可通过形成于水平定向的存取装置330(例如晶体管)的半导体材料主体(例如主体区326)中的沟道区325分离。第一及第二源极/漏极区321及323可由掺杂于主体区326中的n型或p型掺杂剂形成。实施例不限于此。
举例来说，针对n型导电性晶体管构造，水平定向的存取装置330(例如晶体管)的主体区326可由低掺杂(p-)p型半导体材料形成。在一个实施例中，主体区326及分离第一与第二源极/漏极区321及323的沟道325可包含包括硼(B)原子的低掺杂p型(例如低掺杂剂浓度(p-))多晶硅材料作为到多晶硅的杂质掺杂剂。第一及第二源极/漏极区321及323还可包括使用原子层沉积工艺等形成的金属及/或含有钌(Ru)、钼(Mo)、镍(Ni)、钛(Ti)、铜(Cu)、高度掺杂简并半导体材料及/或氧化铟(In2O3)或氧化铟锡(In2-xSnxO3)中的至少一者的金属复合材料。然而，实施例不限于这些实例。如本文中使用，简并半导体材料希望意味着含有高度掺杂的半导体材料(例如多晶硅)，其中掺杂剂(例如磷(P)、硼(B)等)之间显著相互作用。相比之下，非简并半导体含有中度掺杂，其中掺杂剂原子在半导体主晶格中彼此很好分离且相互作用可忽略。
在此实例中，第一及第二源极/漏极区321及323可包含掺杂于第一及第二源极/漏极区321及323中的高掺杂剂浓度、n型导电性杂质(例如高掺杂剂(n+))。在一些实施例中，高掺杂剂、n型导电性第一及第二漏极区321及323可包含沉积于其中的高浓度磷(P)原子。然而，实施例不限于此实例。在其它实施例中，水平定向的存取装置330(例如晶体管)可为p型导电性构造，在此情况中，杂质(例如掺杂剂)导电性类型将反转。
如图3的实例实施例中展示，第一源极/漏极区321可占据水平定向的存取装置330(例如晶体管)的主体区326中的上部。举例来说，第一源极/漏极区321可具有水平定向的存取装置330的主体区326内的底面324，其定位成在第三方向(D3)311上垂直地高于横向、水平定向的存取装置330的主体区326的底面。因而，横向、水平定向的晶体管330可具有在第一源极/漏极区321下方且与导电主体接点(例如图2中展示的295)电接触的主体区326。此外，如图3的实例实施例中展示，类似于图2中的数字线207-1、207-2、…、207-P及图1中展示的数字线107-1、107-2、…、107-P的数字线(例如307-1)可经安置于第一源极/漏极区321的顶面322上且电耦合到其。
如图3的实例实施例中展示，类似于图2中的存取线203-1、203-2、…、203-Q及图1中的存取线103-1、103-2、…、103-Q的存取线(例如303-1)可在第三方向(D3)311上邻近主体区326的沟道区325部分的侧壁垂直延伸到沿着第二方向(D2)305在第一与第二源极/漏极区321及323之间水平传导的水平定向的存取装置330(例如晶体管)。栅极电介质304可经插入于存取线303-1(其一部分形成到水平定向的存取装置330(例如晶体管)的栅极)与沟道区325之间。栅极电介质304可包含例如高k电介质材料、氧化硅材料、氮化硅材料、氮氧化硅材料等或其组合。实施例不限于此。举例来说，在高k电介质材料实例中，栅极电介质304可包含以下中的一或多者：氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铅锌铌铁矿等。
图4A是在半导体制造工艺的一个阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
在图4A的实例中展示的实例实施例中，方法包括在重复迭代中沉积第一电介质材料430-1、430-2、…、430-N(统称为第一电介质材料430)、牺牲材料432-1、432-2、…、432-N(统称为牺牲材料432)与第二电介质材料433-1、433-2、…、433-N(统称为第二电介质材料433)的交替层以在半导体衬底400的工作表面上形成垂直堆叠401。在一些实施例中，可在至少4个迭代中沉积交替材料以产生垂直堆叠401。在一个实施例中，第一电介质材料430可经沉积以具有范围在二十(20)纳米(nm)到六十(60)nm的厚度，例如第三方向(D3)上的垂直高度。在一个实施例中，牺牲材料432可经沉积以具有范围在二十(20)nm到二百(200)nm的厚度，例如第三方向(D3)上的垂直高度。在一个实施例中，第二电介质材料433可经沉积以具有范围在十(10)nm到三十(30)nm的厚度，例如第三方向(D3)上的垂直高度。然而，实施例不限于这些实例。如图4中展示，垂直方向411被说明为第三方向(D3)，例如x-y-z坐标系中的z方向，类似于图1到3中展示的第一、第二及第三方向中的第三方向(D3)。
在一些实施例中，第一电介质材料430可为层间电介质(ILD)。通过实例而非通过限制，第一电介质材料430可包括氧化物材料，例如SiO2。在另一实例中，第一电介质材料430可包括氮化物材料或氮化硅(Si3N4)材料(本文中也称为“SiN”)。在另一实例中，第一电介质材料430可包括碳氧化硅(SiOxCy)材料。在另一实例中，第一电介质材料430可包含氮氧化硅(SiOxNy)材料(本文中也称为“SiON”)及/或其组合。实施例不限于这些实例。
在一些实施例中，牺牲材料432可包括呈多晶及/或非晶状态的硅(Si)材料。牺牲材料432可为低掺杂p型(p-)硅材料。牺牲材料432可通过以低浓度气相掺杂硼原子(B)作为杂质掺杂剂以形成低掺杂p型(p-)硅材料来形成。低掺杂p型(p-)硅材料可为多晶硅材料。然而，实施例不限于这些实例。
在一些实施例中，第二电介质材料433可为层间电介质(ILD)。通过实例而非通过限制，第二电介质材料433可包括氮化物材料。氮化物材料可为氮化硅(Si3N4)材料(本文中也称为“SiN”)。在另一实例中，第二电介质材料433可包括碳氧化硅(SiOC)材料。在另一实例中，第二电介质材料433可包含氮氧化硅(SiON)及/或其组合。实施例不限于这些实例。举例来说，第二电介质材料433可包括氧化物材料，例如SiO2。然而，根据实施例，第二电介质材料433被有意选取为在材料或组合物上不同于第一电介质材料430-1、430-2、…、430-N，使得可对第一及第二电介质层中的一者执行选择性蚀刻工艺，对第一及第二电介质层中的另一者具有选择性，例如，第二SiN电介质材料433可相对于牺牲材料432及第一电介质材料430选择性蚀刻。
交替第一电介质材料430-1、430-2、…、430-N层、牺牲材料432-1、432-2、…、432-N层及第二电介质材料433-1、433-2、…、433-N层的重复迭代可根据半导体制造工艺(例如化学气相沉积(CVD))沉积于半导体制造设备中。然而，实施例不限于此实例且其它合适半导体制造技术可用于在重复迭代中沉积第一电介质材料、牺牲材料及第二电介质材料的交替层以形成垂直堆叠401。
层可在重复迭代中垂直发生。在图4A的实例中，展示重复迭代的编号为1、2及3的三个层面。举例来说，垂直堆叠可包含：第一电介质材料430-1、牺牲材料432-1、第二电介质材料433-1；另一第一电介质材料430-2、另一牺牲材料432-2、另一第二电介质材料433-2；又一第一电介质材料430-N、又一牺牲材料432-N及又一第二电介质材料433-N。因而，垂直堆叠可在进一步重复迭代中包含例如：第一氧化物材料430-1、牺牲材料432-1、第一氮化物材料433-1；另一第一氧化物材料430-2、另一牺牲材料432-2、另一第一氮化物材料433-2；又一第一氧化物材料430-N、又一牺牲材料432-N及又一第一氮化物材料433-N。然而，实施例不限于此实例，而是可包含更多或更少重复迭代。举例来说，垂直堆叠401可包含四个层面的重复迭代。
图4B是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
根据实施例，图4B到4N中描述的半导体制造工艺可在执行在第二方向上延伸的细长柱及存取线形成(例如图5A到6E中展示)之后发生。
如图4B中展示，第一垂直开口471可经形成穿过垂直堆叠的存储器单元内的层以暴露垂直堆叠中的垂直侧壁414。第一垂直开口471可经形成具有20纳米(nm)到400nm的宽度(W1)492。包含从20nm到400nm的所有个别值及子范围；例如，第一垂直开口471可具有宽度(W1)492，其具有20nm、30nm、40nm、50nm、75nm、100nm、125nm、150nm或200nm的下限到150nm、175nm、200nm、250nm、275nm、300nm、350nm、375nm或400nm的上限。第一垂直开口471可经形成穿过第一电介质材料430、牺牲材料432及第二电介质材料433的重复迭代。然而，实施例不限于图4B中展示的单个垂直开口。多个垂直开口可经形成穿过材料层。第一垂直开口471可经形成以暴露垂直堆叠中的垂直侧壁414。另外，第一垂直开口471可暴露垂直堆叠底部处的半导体衬底400。在一些实施例中，半导体衬底400可由硅(Si)材料形成。
在一些实施例中，第一垂直开口471可通过第一蚀刻剂工艺形成。在一个实施例中，第一蚀刻剂工艺可为用于暴露垂直堆叠401中的垂直侧壁414及半导体衬底400的干蚀刻剂工艺。第一蚀刻剂工艺可通过蚀刻垂直开口穿过第一电介质材料430、牺牲材料432及第二电介质材料433的重复迭代来暴露半导体衬底400。在一些实施例中，当存在绝缘体材料时，第一蚀刻剂工艺可蚀刻穿过绝缘体材料且形成穿过绝缘体材料的垂直开口。即，当存在绝缘体材料时，第一蚀刻剂工艺可通过穿过第一电介质材料430、牺牲材料432、第二电介质材料433及绝缘体材料的重复迭代形成垂直开口来暴露半导体衬底400。
图4C是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
第二蚀刻剂可流入到第一垂直开口471中以选择性蚀刻牺牲材料432。第二蚀刻剂可针对堆叠内牺牲材料432的所有迭代。因而，第二蚀刻剂可不针对堆叠内的第一电介质材料430及第二电介质材料433。
选择性第二蚀刻剂工艺可蚀刻牺牲材料432以形成第一水平开口473。选择性第二蚀刻剂工艺可经执行使得第一水平开口473具有第一长度(L1)476，从第一垂直开口471的第一长度。第一长度(L1)476可通过控制时间、蚀刻剂气体的组合物及流入到第一垂直开口471中的反应物气体的蚀刻速率(例如速率、浓度、温度、压力及时间参数)来控制。因而，牺牲材料432可被蚀刻从第一垂直开口471的第一长度(L1)476。选择性第二蚀刻可为各向同性的，但对牺牲材料432具选择性，基本上停止于第一电介质材料430及第二电介质433上。因此，在一个实例实施例中，选择性第二蚀刻剂工艺可从第一电介质430的顶面到上一层中第二电介质材料433的底面基本上移除所有牺牲材料432，同时在第一电介质430与第二电介质433之间从第一垂直开口471水平蚀刻第一长度(L1)476。在此实例中，第一水平开口473将具有基本上等于且受控于牺牲材料432被沉积的厚度的第一高度(H1)435。举例来说，第一高度(H1)435可在二十(20)nm到二百(200)nm的范围内。包含从20nm到200nm的所有个别值及子范围；例如，第一高度(H1)435可具有一高度，其具有20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm或100nm的下限到100nm、110nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm或200nm的上限。然而，实施例不限于此实例。如本文中描述，选择性第二蚀刻剂工艺可蚀刻牺牲材料432到第一长度(L1)476及第一高度(H1)435。
选择性第二蚀刻剂工艺可包括选自水性蚀刻化学、半水性蚀刻化学、蒸气蚀刻化学或等离子体蚀刻化学及其它可能选择性蚀刻化学的一或多个蚀刻化学。举例来说，可利用氧气(O2)或O2及二氧化硫(SO2)(O2/SO2)的干蚀刻化学。O2或O2及氮气(N2)(O2/N2)的干蚀刻化学可用于选择性蚀刻牺牲材料432。替代地或另外，用于移除牺牲材料432的选择性第二蚀刻可包括磷酸(H3PO4)或氟化氢(HF)的选择性蚀刻化学及/或使用选择性溶剂(例如NH4OH或HF及其它可能蚀刻化学或溶剂)溶解牺牲材料432。
图4D是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
在一些实施例中，半导体衬底400可用作用于单晶硅487的外延生长的种子材料。即，单晶硅487可通过使硅基气体流入到第一水平开口(例如图4C的第一水平开口473)及第一垂直开口(例如图4B到4C的第一垂直开口471)中及接触半导体衬底400来外延生长。举例来说，乙硅烷(Si2H6)气体可流入到第一水平开口(例如图4C的第一水平开口473)及第一垂直开口(例如图4B到4C的第一垂直开口471)中以致使单晶硅487从经暴露半导体衬底400外延生长到第一垂直开口(例如图4B到4C的第一垂直开口471)及第一水平开口(例如图4C的第一水平开口473)中。然而，实施例不限于此。例如，二氯硅烷(SiH2Cl2)气体可流入到第一水平开口(例如图4C的第一水平开口473)及第一垂直开口(例如图4B到4C的第一垂直开口471)中以致使单晶硅487外延生长到第一垂直开口及第一水平开口中。
硅基气体可致使单晶硅487完全填充第一垂直开口(例如图4B到4C的第一垂直开口471)及第一水平开口(例如图4C的第一水平开口473)。然而，实施例不限于此实例。举例来说，在一些实施例中，单晶硅487可填充整个第一垂直开口(例如图4B到4C的第一垂直开口471)但可填充第一水平开口(例如图4C的第一水平开口473)的一部分。即，单晶硅487可不接触留在第一水平开口(例如图4C的第一水平开口473)中的牺牲材料432且可在第一水平开口中留下未填充(例如空白)区。在一些实施例中，第一水平开口(例如图4C的第一水平开口473)的未填充部分的宽度(例如，在第三方向(D3)411)可为第一水平开口(例如图4C的第一水平开口473)的未填充部分的长度(例如，在第二方向(D2)405)的大小的一半。
在一些实施例中，使硅基气体以300摄氏度(℃)到1100℃的温度流入第一水平开口(例如图4C的第一水平开口473)及第一垂直开口(例如图4B到4C的第一垂直开口471)可致使单晶硅487外延生长且填充第一垂直开口及第一水平开口。包含从300℃到1100℃的所有个别值及子范围；例如，硅气体可以具有300℃、400℃、450℃、500℃、350℃、600℃、650℃、700℃、750℃、800℃、850℃或900℃的下限到900℃、950℃、1000℃、1050℃或1100℃的上限的温度流入到第一垂直开口及第一水平开口中。然而，实施例不限于这些实例。例如，硅基气体可以300℃到4000℃的温度流入到第一垂直开口(例如图4B到4C的第一垂直开口471)及第一水平开口(例如图4C的第一水平开口473)中以致使单晶硅487外延生长。包含从300℃到4000℃的所有个别值及子范围。
另外，硅基气体可在1分钟到15分钟内流入到第一垂直开口(例如图4B到4C的第一垂直开口471)及第一水平开口(例如图4C的第一水平开口473)中以致使单晶硅487外延生长。包含从1分钟到15分钟的所有个别值及子范围；例如，硅气体可在具有1分钟、2分钟、3分钟、4分钟、5分钟、6分钟、7分钟、8分钟、9分钟或10分钟的下限到8分钟、9分钟、10分钟、11分钟、12分钟、13分钟、14分钟或15分钟的上限的一段时间内流入到第一垂直开口及第一水平开口中。举例来说，硅基气体可在7到10分钟内以800℃到900℃的温度流入到第一垂直开口(例如图4B到4C的第一垂直开口471)及第一水平开口(例如图4C的第一水平开口473)中以外延生长单晶硅487。然而，实施例不限于这些实例。例如，硅基气体流入到第一垂直开口及第一水平开口中的时长可取决于硅基气体的温度而变化。例如，硅基气体可在1分钟到500分钟内流入到第一垂直开口(例如图4B到4C的第一垂直开口471)及第一水平开口(例如图4C的第一水平开口473)中以致使单晶硅487基于温度外延生长。包含从1分钟到500分钟的所有个别值及子范围。
图4E是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
在一些实施例中，第一垂直开口471可通过垂直蚀刻穿过垂直堆叠的存储器单元内的单晶硅(例如图4F的单晶硅487)以暴露垂直堆叠401中的垂直侧壁414来改造。另外，经改造第一垂直开口471可暴露垂直堆叠底部处的半导体衬底400。
在一些实施例中，经改造第一垂直开口471可通过第三蚀刻剂工艺改造。在一个实施例中，第三蚀刻剂工艺可为用于垂直蚀刻单晶硅487且暴露垂直堆叠401中的垂直侧壁414及半导体衬底400的湿蚀刻剂工艺。如图4E中展示，第三蚀刻剂工艺可移除单晶硅487的一部分以改造第一垂直开口471，同时留下第一水平开口(例如图4C的第一水平开口473)内部的单晶硅487的部分。即，第一垂直开口471可通过选择性蚀刻单晶硅487以在图4C的第一水平开口473内部留下单晶硅487的一部分且使第一电介质材料430、牺牲材料432及第二电介质433保持完好来改造。
第三蚀刻剂工艺可致使仅留在第一水平开口(图4C的第一水平开口473)中的单晶硅487氧化。如图4E的实例中展示，第三蚀刻剂工艺可在剩余单晶硅487上形成保护氧化物涂层，例如第二氧化物材料434。因此，第一电介质材料430、第二电介质材料433、牺牲材料432及第一水平开口内部的单晶硅487可在选择性第三蚀刻剂工艺期间保持完好。
如本文中描述，剩余单晶硅487可由在第三蚀刻剂工艺期间形成于单晶硅487上的第二氧化物材料434保护。第二氧化物材料434可存在于第一水平开口(例如图4C的第一水平开口473)内部的单晶硅487的所有迭代上。
图4F是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
选择性第四蚀刻剂工艺可蚀刻第二电介质材料433以形成第二水平开口488。选择性第四蚀刻剂工艺可经执行使得第二水平开口488具有从第一垂直开口471的第二长度(L2)489。选择性第四蚀刻剂工艺可蚀刻第二电介质433的所有迭代第二长度(L2)489。第二长度(L2)489可通过控制时间、蚀刻剂气体的组合物及流入到第一垂直开口471中的反应物气体的蚀刻速率(例如速率、浓度、温度、压力及时间参数)来控制。因而，第二电介质材料433可被蚀刻从第一垂直开口471的第二长度489。选择性蚀刻可为各向同性的，但对第二电介质材料433具选择性，基本上停止于第一电介质材料430及第一水平开口(图4F的第一水平开口473)内部的单晶硅487上。因此，在一个实例实施例中，选择性第四蚀刻剂工艺可从单晶硅的顶面到上一层中的第一电介质材料的底面基本上移除所有第二电介质材料433，同时在单晶硅与第一电介质材料430之间从第一垂直开口471水平蚀刻长度(L2)489。在此实例中，第二水平开口488将具有基本上等于且受控于第二电介质层433被沉积的厚度的高度(H2)490。然而，实施例不限于此实例。如本文中描述，选择性第四蚀刻剂工艺可将第二电介质材料433蚀刻到第二长度(L2)489及第二高度(H2)490。
图4G是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
第一源极/漏极区475可通过经由第二水平开口488将掺杂剂气相掺杂到单晶硅487的顶面415中来形成。气相掺杂可用于实现高度各向同性(例如非定向)掺杂。在另一实例中，使用掺杂气体(例如磷)进行热退火可与高能等离子体一起使用以帮助打破键合。实施例不限于此且可利用其它合适半导体制造技术。掺杂到单晶硅487的顶面415中的第一源极/漏极区475的宽度可基本上从第一垂直开口471完全沿着第二水平开口488的第二距离(L2)489形成。第一源极/漏极区475可通过以高等离子体能气相掺杂磷(P)原子作为杂质掺杂剂(例如PECVD)以在单晶硅487的顶面415中形成高浓度、n型掺杂(n+)区来形成。
图4H是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
导电材料477可例如使用化学气相沉积(CVD)工艺保形沉积到第一垂直开口471的一部分中，使得导电材料还可被沉积到第二水平开口(图4F到4G的第二水平开口488)中。即，导电材料477可经沉积到第二水平开口(图4F到4G的第二水平开口488)中的第一源极/漏极区475上方的顶面415上。在一些实施例中，导电材料477可包括氮化钛(TiN)材料。在一些实施例中，导电材料477可为钨(W)。在此实例中，一些实施例可包含根据标题为“水平定向的存取装置的数字线形成(DIGIT LINE FORMATION FOR HORIZONTAL ORIENTED ACCESSDEVICES)”且具有至少一个共同发明者的共同申请、共同待审的第16/943,108号(代理档案号为1013.0510001)美国专利申请案中描述的方法形成钨(W)材料。导电材料477可形成水平定向的数字线。
图4I是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
导电材料477可凹回到第二水平开口488中，例如使用第五蚀刻剂工艺，使用原子层蚀刻(ALE)或其它合适技术从第一垂直开口471蚀除。在一些实例中，导电材料477可从第一垂直开口471回蚀到第二水平开口488中第三距离(L3)483。导电材料477可经选择性蚀刻以使第一电介质材料430、导电材料477的一部分、牺牲材料432、单晶硅487及第一源极/漏极区475保持完好。导电材料477可使用第五蚀刻剂工艺进行蚀刻。在一些实施例中，导电材料477可使用原子层蚀刻(ALE)工艺进行蚀刻。在一些实施例中，导电材料477可使用各向同性蚀刻工艺进行蚀刻。导电材料477可在第二水平开口488中凹回第三长度(L3)483以在形成于单晶硅487中的第一源极/漏极区475的顶面上保持直接电接触。因而，导电材料477保持与第一源极/漏极区475电接触且可形成整体水平定向的导电数字线(例如图1到3中的相应水平定向的数字线107、207及307)的部分。
图4J是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
如图4J中展示，保护第一垂直开口471中的单晶硅487的侧壁的第二氧化物材料(例如图4E到4I中的第二氧化物材料434)、第一源极/漏极区475的一部分及第一源极/漏极区475下方的单晶硅487的第一部分478可使用第六蚀刻剂工艺选择性蚀除以允许形成到水平存取装置的主体区的主体接点。在此实例中，第一源极/漏极区475的一部分及第一源极/漏极区475下方的单晶硅487的顶部部分(例如第一部分478)也可从第一垂直开口471回蚀到第三长度(L3)483。蚀刻可使用第六蚀刻剂工艺执行，例如使用原子层蚀刻(ALE)或其它合适技术。在一些实施例中，第一源极/漏极区475可从第一垂直开口471蚀刻到与导电材料477相同的水平长度(L3)483。
因此，第三水平开口472可通过从第一垂直开口471蚀刻第一源极/漏极区475的部分及第一源极/漏极区475下方的单晶硅487的顶部部分(例如478)第三水平长度(L3)483来形成。因而，第三水平开口472可具有第三垂直高度(H3)485。第三垂直高度(H3)485可大于(例如垂直地高于)形成于第二电介质材料中的第二水平开口(图4F到4G的第二水平开口488)的高度(H2)435与第一源极/漏极区475的高度(例如气相掺杂到单晶硅487的顶面415中的深度)的组合。举例来说，第三高度(H3)485还可包含被蚀除的单晶硅487的顶部部分(例如478)的高度。因此，第三长度(L3)483可比第二长度(L2)489短，但第三高度(H3)485可比第二高度(例如图4F到4G的第二高度(H2)490)高。
图4K是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
如图4K中展示，第三电介质材料474例如使用CVD工艺保形沉积到第一垂直开口471中且可保形填充第一垂直开口471、第三水平开口(例如图4J的第三水平开口472)。第三电介质材料474可水平邻近导电材料477(例如图1中在第一方向(D1)109上延伸的水平导电数字线)、第一源极/漏极区475及单晶硅487。举例来说，在一些实施例中，第三电介质材料474可例如在第三方向(D3)411上在第一电介质材料430下方且与导电材料477、第一源极/漏极区475及第一水平开口内部的单晶硅487直接接触。然而，实施例不限于此实例。
第三电介质材料474可为与第二电介质材料433相同或不同的材料。举例来说，第二电介质材料可为Si2N3，且第三电介质材料也可为Si3N4。在另一实例中，第三电介质材料474可包括二氧化硅(SiO2)材料。在另一实例中，第三电介质材料474可包括碳氧化硅(SiOxCy)材料。在另一实例中，第三电介质材料474可包含氮氧化硅(SiOxNy)及/或其组合。实施例不限于这些实例。
图4L是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
第三电介质材料474可经凹回以从第一垂直开口471移除且维持第一垂直开口471以允许沉积导电材料(图4K中展示)以在沉积于第一垂直开口471内的此导电材料与第一水平开口内部的单晶硅487的第二部分479之间形成直接电接触，例如垂直堆叠内的水平定向的存取装置(例如图9中的901)的主体区接点。在一些实施例中，第三电介质材料474可使用第七蚀刻剂工艺从第一垂直开口471蚀除以暴露第一电介质材料430、第三电介质材料474及单晶硅487的第二部分479的垂直侧壁414。
图4M是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
如图4M中展示，导电材料495经沉积到第一垂直开口(例如图4L中说明的第一垂直开口)471中以与单晶硅487的第二部分479形成直接电接触。在一些实施例中，导电材料可为金属，例如钨(W)。然而，实施例不限于此。在一些实施例中，导电材料495是可沉积到第一垂直开口471中的高掺杂(例如p型高掺杂(p+))半导体材料。在此实例中，导电材料495可为高掺杂p型(p+)硅材料，例如高掺杂p型(p+)多晶硅材料。
例如高掺杂p型(p+)硅材料的导电材料495可与单晶硅487的第二部分479形成导电主体接点。在一个实例中，形成导电主体接点包括沉积简并半导体材料。如本文中使用，简并半导体材料希望意味着含有高度掺杂的半导体材料(例如多晶硅)，其中掺杂剂(例如磷(P)、硼(B)等)之间具有显著相互作用。相比之下，非简并半导体含有中度掺杂，其中掺杂剂原子在半导体主晶格中彼此很好分离且相互作用可忽略。
在一些实例中，导电材料495可为高掺杂p型(p+)硅锗(SiGe)材料。SiGe材料可以相对低于其它硅基导电材料的温度沉积到第一垂直开口471中。然而，实施例不限于这些实例。
高掺杂p型(p+)硅材料495可减少由栅致漏极泄漏(GIDL)在水平定向的存取装置的操作期间产生的空穴。高掺杂p型(p+)硅材料495可通过控制单晶硅487内的空穴形成来控制第一水平开口内部的单晶硅487内的沟道电势。举例来说，如果第一源极/漏极区475未通过第三电介质材料474与导电材料495电隔离，那么空穴形成可发生于第一源极/漏极区475、单晶硅487及水平定向的存取装置的主体区之间。
图4N是在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的半导体装置且根据本公开的数个实施例的横截面图。
在一些实施例中，如图4N中所说明，垂直堆叠401可在单晶硅487外延生长到第一垂直开口(例如图4B到4C的第一垂直开口471)及第一水平开口(例如图4C的第一水平开口473)中之后接合到互补金属氧化物半导体(CMOS)445。在一些实施例中，如图4N中说明，半导体衬底(例如图4A到4M中的半导体衬底400)可在垂直堆叠401经接合到CMOS 445之后移除。
图4E到4M中描述的工艺可在垂直堆叠401经接合到CMOS 445且半导体衬底被移除之后发生。然而，本公开不限于此。举例来说，图4E到4M中描述的工艺可在垂直堆叠401经接合到CMOS 445之前发生。因此，在一些实施例中，垂直堆叠401可在导电材料(例如图4M的导电材料495)沉积到第一垂直开口中之后接合到CMOS 445。
在一些实施例中，CMOS 445可包含硅基衬底材料及适用于外围电路系统的晶体管。即，CMOS 445可经形成于硅基衬底材料上。在一些实施例中，未经处理的硅层可通过中间氧化物接合到垂直堆叠401，且未经处理的硅层在接合到垂直堆叠401之后可经处理以形成CMOS 445。
图5A说明在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列且根据本公开的数个实施例的实例方法。图5A说明根据一或多个实施例的半导体制造工艺中的特定时间点的半导体结构的俯视图。在图5A的实例中展示的实例实施例中，方法包括使用蚀刻剂工艺形成具有第一水平方向(D1)509及第二水平方向(D2)505、穿过垂直堆叠到半导体衬底的多个第一垂直开口515。在一个实例中，如图5A中展示，多个第一垂直开口515主要在第二水平方向(D2)505上延伸且可在垂直堆叠中形成具有侧壁514的细长垂直立柱513。多个第一垂直开口515可使用光刻技术形成以图案化光刻掩模535，例如在蚀刻多个第一垂直开口515之前在垂直堆叠上形成硬掩模(HM)。
图5B是沿着图5A中的切割线A-A'截取的展示半导体制造工艺中的特定时间的半导体结构的另一视图的横截面图。图5B中展示的横截面图展示在半导体衬底500上形成垂直堆叠(例如图4中展示的401)的第一电介质材料530-1、530-2、…、530-N、牺牲材料532-1、532-2、…、532-N及第二电介质材料533-1、533-2、…、533-N的交替层的重复迭代。图5B说明导电材料540-1、540-2、…、540-4可形成于多个第一垂直开口515中的栅极电介质538上。通过实例而非通过限制，栅极电介质538可使用化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)、原子层沉积(ALD)或其它合适沉积工艺保形沉积于多个第一垂直开口515中以覆盖多个第一垂直开口的底面及垂直侧壁。栅极电介质538可经沉积到适于特定设计规则的特定厚度(t1)，例如约10纳米(nm)的栅极电介质厚度。然而，实施例不限于此实例。通过实例而非通过限制，栅极电介质538可包括二氧化硅(SiO2)材料、氧化铝(Al2O3)材料、高介电常数(k)(例如高k)电介质材料及/或其组合，还如图3中描述。
此外，如图5B中展示，导电材料540-1、540-2、…、540-4可经保形沉积于多个第一垂直开口515中栅极电介质538的表面上。通过实例而非通过限制，导电材料540-1、540-2、…、540-4可使用化学气相沉积工艺(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)或其它合适沉积工艺保形沉积于多个第一垂直开口515中栅极电介质538的表面上以覆盖栅极电介质538之上的多个第一垂直开口的底面及垂直侧壁。导电材料540-1、540-2、…、540-4可经保形沉积到特定厚度(t2)以形成垂直定向的存取线，例如展示为图1及其以下中展示的存取线103-1、103-2、…、103-Q(其也可称为字线)且适于特定设计规则。举例来说，导电材料540-1、540-2、…、540-4可经保形沉积到约20纳米(nm)的厚度。然而，实施例不限于此实例。通过实例而非通过限制，导电材料540-1、540-2、…、540-4可包括以下中的一或多者：掺杂半导体，例如掺杂硅、掺杂锗等；导电金属氮化物，例如氮化钛、氮化钽等；金属，例如钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、钴(Co)、钼(Mo)等；及/或金属半导体化合物，例如硅化钨、硅化钴、硅化钛等；及/或其一些其它组合，还如图3中描述。
如图5B中展示，导电材料540-1、540-2、…、540-4可经凹回以仅沿着细长垂直立柱的垂直侧壁保留，在图5B的横截面图中现展示为542-1、542-2及542-3。由导电材料540-1、540-2、…、540-4形成的多个分离、垂直存取线可通过使用合适选择性各向异性蚀刻工艺从第一垂直开口(例如图5A中的515)的底面移除导电材料540-1、540-2、…、540-4来凹回，从而在底面上暴露栅极电介质538以形成分离、垂直存取线540-1、540-2、…、540-4。如图5B中展示，电介质材料539(例如氧化物或其它合适旋涂电介质(SOD))接着可使用例如CVD的工艺沉积于第一垂直开口515中以填充第一垂直开口515。电介质可使用化学机械平坦化(CMP)或其它合适半导体制造技术平坦化到垂直半导体堆叠的硬掩模535的顶面。后续光刻材料536(例如后续硬掩模)可使用CVD沉积且使用CMP平坦化以覆盖且封闭分离、垂直存取线540-1、540-2、…、540-4之上的第一垂直开口515。可在本文中描述的半导体制造工艺的其它点处使用类似半导体工艺技术。
图6A说明在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列且根据本公开的数个实施例的实例方法。图6A说明根据一或多个实施例的半导体制造工艺中的特定时间点的半导体结构的俯视图。在图6A的实例实施例中，方法包括使用光刻工艺图案化光刻掩模636、图5B中的536，例如后续硬掩模。图6A中的方法进一步说明使用选择性、各向同性蚀刻剂工艺移除经暴露导电材料640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z的部分以分离且个别形成多个分离、垂直存取线640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z，例如图1及其以下中的存取线103-1、103-2、…、103-Q。因此，多个分离、垂直存取线640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z经展示为沿着细长垂直立柱的侧壁，例如在图5B的横截面图中沿着细长垂直立柱542-1、542-2及542-3的侧壁。
如图6A的实例中展示，经暴露导电材料640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z可使用合适选择性、各向同性蚀刻工艺移除回到第一垂直开口(例如图5A中的515)中的栅极电介质638。如图6A中展示，后续电介质材料641(例如氧化物或其它合适旋涂电介质(SOD))接着可经沉积以使用例如CVD的工艺或其它合适技术从移除经暴露导电材料640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z之处填充剩余开口。电介质材料641可使用例如CMP的工艺或其它合适技术平坦化到垂直半导体堆叠(例如图4中展示的401)的先前硬掩模635的顶面。在一些实施例中，后续光刻材料537(例如硬掩模)可使用CVD沉积且使用CMP平坦化以覆盖且封闭垂直半导体堆叠(图4中的401)的工作表面之上的多个分离、垂直存取线640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z，从而使多个分离、垂直存取线640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z沿着细长垂直立柱的侧壁受保护。然而，实施例不限于这些工艺实例。
图6B说明沿着图6A中的切割线A-A'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图6B中展示的横截面图远离多个分离、垂直存取线640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)，且展示在半导体衬底600上形成垂直堆叠(例如图4中所展示的401)的第一电介质材料630-1、630-2、…、630-N、牺牲材料632-1、632-2、…、632-N及第二电介质材料633-1、633-2、…、633-N的交替层的重复迭代。如图6B中展示，垂直方向611被说明为第三方向(D3)，例如x-y-z坐标系中的z方向，类似于图1到3中展示的第一、第二及第三方向中的第三方向(D3)111。图纸的平面在第一方向(D1)609上左右延伸。在图6B的实例实施例中，电介质材料641展示为在残余栅极电介质638沉积时填充垂直开口。上文描述的硬掩模637覆盖所说明的结构。
图6C说明沿着图6A中的切割线B-B'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图6C中展示的横截面图被说明为在第二方向(D2)605上沿着第一电介质材料630-1、630-2、…、630-N、牺牲材料632-1、632-2、…、632-N及第二电介质材料633-1、633-2、…、633-N的交替层的重复迭代的轴延伸，沿着所述轴且在所述轴上，水平定向的存取装置及水平定向的存储节点(例如电容器单元)可经形成于牺牲材料632-1、632-2、…、632-N的层内。在图6C中，相邻对置垂直存取线640-3由指示从图纸的平面及定向进入的位置集的虚线说明。
图6D说明沿着图6A中的切割线C-C'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图6D中展示的横截面图被说明为在第二方向(D2)605上沿着第一电介质材料630-1、630-2、…、630-N、牺牲材料632-1、632-2、…、632-N及第二电介质材料633-1、633-2、…、633-N的交替层的重复迭代的轴、在其中水平定向的存取装置及水平定向的存储节点(例如电容器单元)将经形成于牺牲材料632-1、632-2、…、632-N的层内的区外部延伸。在图6C中，电介质材料641展示为填充水平定向的存取装置与水平定向的存储节点之间的空间，针对垂直定向的存储器单元的三维阵列，其可沿着延伸出入图纸的平面的第一方向(D1)间隔。在图纸的左端处展示第一电介质材料630-1、630-2、…、630-N、牺牲材料632-1、632-2、…、632-N及第二电介质材料633-1、633-2、…、633-N的交替层的重复迭代，在所述位置处，水平定向的数字线(例如图1及其以下中展示的数字线107-1、107-2、…、107-P)可经集成以与第二源极/漏极区或数字线导电接点材料形成电接触，如下文更详细描述。
图6E说明沿着图6A中的切割线D-D'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图6E中展示的横截面图被说明为在图纸的平面中在第一方向(D1)609上沿着第一电介质材料630-1、630-2、…、630-N、牺牲材料632-1、632-2、…、632-N及第二电介质材料633-1、633-2、…、633-N的交替层的重复迭代的轴左右延伸，跨多个分离、垂直存取线640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)相交，且与通过栅极电介质638与多个分离、垂直存取线640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)分离的牺牲材料632-1、632-2、…、632-N的区(其中可形成沟道区)相交。在图6E中，第一电介质填充材料639展示为分离相邻水平定向的存取装置与水平定向的存储节点之间的空间，其可经形成为延伸出入图纸的平面(如下文更详细描述)，且可沿着第一方向(D1)609间隔且垂直堆叠于在三维(3D)存储器中在第三方向(D3)611上延伸的阵列中。
图7A说明在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列且根据本公开的数个实施例的实例方法。图7A说明根据一或多个实施例的半导体制造工艺中的特定时间点的半导体结构的俯视图。在图7A的实例实施例中，方法包括使用光刻工艺图案化光刻掩模735、736及/或737，例如图6A到6E中的635、636及/或637。图7A中的方法进一步说明使用一或多个蚀刻剂工艺在存储节点区750(及图7A及7C中的744)中形成穿过垂直堆叠且主要在第一水平方向(D1)709上延伸的垂直开口751。一或多个蚀刻剂工艺形成垂直开口751以暴露图7B到7E中展示的邻近牺牲材料的第二区的垂直堆叠中的第一电介质材料730-1、730-2、…、730-N、牺牲材料732-1、732-2、…、732-N及第二电介质材料733-1、733-2、…、733-N的交替层的重复迭代中的第三侧壁。其它编号组件可类似于关于图6展示及论述的组件。
在一些实施例中，此工艺在关于图4A到4N描述的半导体制造工艺之前执行。然而，图7B到7E中展示的实施例说明存储节点制造工艺在已执行关于图4A到4N描述的数字线及第一源极/漏极区形成“之后”执行的序列，例如先数字线形成。在此，数字线可被说明为沿着多个分离、垂直存取线740。
根据图7B到7E中展示的实例实施例，方法包括在垂直堆叠(图4A中的401)中形成第二垂直开口751及选择性蚀刻牺牲材料732-1、732-2、…、732-N的第二区744以形成从垂直堆叠(图4A中的401)中的垂直开口751向后第二水平距离(D2开口)的第二水平开口779。根据实施例，选择性蚀刻牺牲材料732-1、732-2、…、732-N的第二区744可包括使用原子层蚀刻(ALE)工艺。如关于图7C更多解释，第二源极/漏极区778可在远离垂直开口的第二水平开口779的端处形成于单晶硅(图7C的单晶硅487)中。
图7B说明沿着图7A中的切割线A-A'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图7B中展示的横截面图远离多个分离、垂直存取线740-1、740-2、…、740-N、740-(N+1)、…、740-(Z-1)，且展示在半导体衬底700上形成垂直堆叠的通过垂直开口751分离的电介质材料730-1、730-2、…、730-(N+1)、牺牲材料732-1、732-2、…、732-N及第二电介质材料733-1、733-2、…、733-N的交替层的重复迭代。如图7B中展示，垂直方向711被说明为第三方向(D3)，例如x-y-z坐标系中的z方向，类似于图1到3中展示的第一、第二及第三方向中的第三方向(D3)111。图纸的平面在第一方向(D1)709上左右延伸。在图7B的实例实施例中，垂直堆叠内的材料(电介质材料730-1、730-2、…、730-(N+1)、牺牲材料732-1、732-2、…、732-N及第二电介质材料733-1、733-2、…、733-N)在第二方向(D2)上且沿着三维(3D)存储器的垂直堆叠的存储器单元阵列的水平存取装置及水平存储节点的定向轴延伸出入图纸的平面。
图7C说明沿着图7A中的切割线B-B'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图7C中展示的横截面图被说明为在第二方向(D2)705上沿着图纸的平面、沿着第一电介质材料730-1、730-2、…、730-N、单晶硅787及第二电介质材料733-1、733-2、…、733-N的交替层的重复迭代的轴左右延伸，沿着所述轴且在所述轴上，水平定向的存取装置及水平定向的存储节点(例如电容器单元)可经形成于单晶硅787的层内。
在图7C的实例实施例中，垂直开口751及第一水平开口779被展示为由关于图7A描述的掩模、图案化及蚀刻工艺形成。如图7C中展示，第二区744中的牺牲材料(例如图4的牺牲材料432)已经选择性移除以形成第一水平开口779。在一个实例中，原子层沉积(ALE)工艺用于选择性蚀刻牺牲材料及从垂直开口751向后移除第二距离(D2开口)。水平定向的存储节点(例如电容器单元)可相对于图4A到4N中展示的制造工艺稍后或首先如图8A到8E中展示那样形成于第一水平开口779中。
图7C中还展示，第一源极/漏极区775可通过将掺杂剂气相掺杂到单晶硅787的顶面部分中来形成。在一些实施例中，第一源极/漏极区775可邻近垂直存取线740。根据一个实例实施例，如图7C中展示，第二源极/漏极区778可通过使高能气相掺杂剂(例如用于n型晶体管的磷(P))流入到第一水平开口779中以掺杂单晶硅787中的掺杂剂来形成于远离垂直开口751的第一水平开口779的端处。在一个实例中，气相掺杂可用于实现高度各向同性(例如非定向)掺杂以形成到区742中的水平定向的存取装置的第二源极/漏极区778。在另一实例中，使用掺杂气体(例如磷)进行热退火可与高能等离子体一起使用以帮助打破键合。然而，实施例不限于此且可利用其它合适半导体制造技术。
导电材料777可经沉积为邻近第二电介质材料733。导电材料777可在第一源极/漏极区775的顶面上保持电接触。因而，导电材料777保持与第一源极/漏极区775电接触。在一些实施例中，第三电介质材料774可在第一电介质材料730下方，同时保持与导电材料777、第一源极/漏极区775及低掺杂单晶硅787的第一部分直接接触。第三电介质材料774可与高掺杂硅材料直接电接触，例如水平定向的存取装置的主体区795接点。
如图7C中进一步展示，水平定向的存储节点的第一电极(例如761)将耦合到水平存取装置的第二源极/漏极区778。如稍后图7C中展示，此类水平定向的存储节点被展示为形成于第二水平开口779中，第二水平开口779在第二方向(D2)上在图纸的平面中左右延伸，从形成于垂直堆叠(例如图4A中的401)中的垂直开口751延伸第二距离(D2开口)，且沿着三维(3D)存储器的垂直堆叠的存储器单元阵列的水平存取装置及水平存储节点的定向轴。在图7C中，相邻对置垂直存取线740-3由指示从图纸的平面及定向向内的位置集的虚线说明。
图7D说明沿着图7A中的切割线C-C'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图7D中展示的横截面图被说明为在第二方向(D2)705上在图纸的平面中沿着第一电介质材料730-1、730-2、…、730-N、牺牲材料732-1、732-2、…、732-N及第二电介质材料733-1、733-2、…、733-N的交替层的重复迭代的轴、在水平定向的存取装置及水平定向的存储节点所在的区外部左右延伸。在图纸的左端处展示第一电介质材料730-1、730-2、…、730-N、牺牲材料732-1、732-2、…、732-N及第二电介质材料733-1、733-2、…、733-N的交替层的重复迭代，在所述位置处，水平定向的数字线(例如图1及其以下中展示的数字线107-1、107-2、…、107-P)可经集成以与第一源极/漏极区或数字线导电接点材料形成电接触，如上文关于图4A到4N描述。
此外，虽然第一及第二源极/漏极区参考在本文中用于标示两个分离且相异源极/漏极区，但不希望称为“第一”及/或“第二”源极/漏极区的源极/漏极区具有某一唯一意义。仅希望源极/漏极区中的一者经连接到数字线(例如107-2)，且另一者可经连接到存储节点。
在一些实施例中，导电材料777可被说明为邻近第二电介质材料733。导电材料777可邻近电介质材料741。主体接触区795可被说明为沿着第一电介质材料730-1、730-2、…、730-N、牺牲材料732-1、732-2、…、732-N及第二电介质材料733-1、733-2、…、733-N的交替层的重复迭代。
图7E说明沿着图7A中的切割线D-D'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图7E中展示的横截面图被说明为在图纸的平面中在第一方向(D1)709上沿着第一电介质材料730-1、730-2、…、730-N、牺牲材料732-1、732-2、…、732-N及第二电介质材料733-1、733-2、…、733-N的交替层的重复迭代的轴左右延伸，跨多个分离、垂直存取线740-1、740-2、…、740-4相交，且与通过栅极电介质738与多个分离、垂直存取线740-1、740-2、…、740-4分离的牺牲材料732-1、732-2、…、732-N的区相交。在图7E中，第一电介质填充材料739展示为分离相邻水平定向的存取装置之间的空间，其可经形成为延伸出入图纸的平面(如关于图4A到4N描述)，且可沿着第一方向(D1)709间隔且垂直堆叠于三维(3D)存储器中在第三方向(D3)711上延伸的阵列中。
图8A说明在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列且根据本公开的数个实施例的实例方法。图8A说明根据一或多个实施例的半导体制造工艺中的特定时间点的半导体结构的俯视图。在图8A的实例实施例中，方法包括使用光刻工艺图案化光刻掩模835、836及/或837，例如图6A到6E中的635、636及/或637或图7A到7E中的735、736及/或737。图8A中的方法进一步说明使用一或多个蚀刻剂工艺在存储节点区850(及图8A及8C中的844)中形成穿过垂直堆叠且主要在第一水平方向(D1)809上延伸的垂直开口851。一或多个蚀刻剂工艺形成垂直开口851以暴露图8B到8E中展示的垂直堆叠中的第一电介质材料830-1、830-2、…、830-N、牺牲材料832-1、832-2、…、832-N及第二电介质材料833-1、833-2、…、833-N的交替层的重复迭代中的第三侧壁。其它编号组件可类似于关于图6及7展示及论述的组件。
在一些实施例中，此工艺在选择性移除其中将形成水平定向的存取装置的第一源极/漏极区、沟道区及第二源极/漏极区的牺牲材料的存取装置区之后执行，如图7中说明。根据图8B到8E中展示的实例实施例，方法包括选择性蚀刻牺牲材料的第二区以通过从垂直堆叠中的垂直开口851向后第二水平距离的第二水平开口沉积区842中的第二源极/漏极区及电容器单元。在一些实施例中，如图8B到8E中展示，方法包括在第二水平开口中形成电容器单元作为存储节点。通过实例而非通过限制，形成电容器包括使用原子层沉积(ALD)工艺在第二水平开口中循序沉积通过单元电介质863分离的第一电极861及第二电极856。可使用其它合适半导体制造技术及/或存储节点结构。可看见数字线沿着多个分离、垂直存取线840。
图8B说明沿着图8A中的切割线A-A'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图8B中展示的横截面图远离多个分离、垂直存取线840-1、840-2、…、840-N、840-(N+1)、…、840-(Z-1)，且展示在半导体衬底800上形成垂直堆叠的通过具有第一电极861(例如底部单元接点电极)、单元电介质863及第二电极856(例如顶部共同节点电极)的水平定向的电容器单元分离的电介质材料830-1、830-2、…、830-(N+1)的交替层的重复迭代。如图8B中展示，垂直方向811被说明为第三方向(D3)，例如x-y-z坐标系中的z方向，类似于图1到3中展示的第一、第二及第三方向中的第三方向(D3)111。图纸的平面在第一方向(D1)809上左右延伸。在图8B的实例实施例中，第一电极861(例如将耦合到水平存取装置的源极/漏极区的底部电极)及第二电极856被说明为通过在第二方向(D2)上延伸出入图纸的平面且沿着三维(3D)存储器的垂直堆叠的存储器单元阵列的水平存取装置及水平存储节点的定向轴的单元电介质863分离。
图8C说明沿着图8A中的切割线B-B'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图8C中展示的横截面图被说明为在第二方向(D2)805上沿着图纸的平面、沿着第一电介质材料830-1、830-2、…、830-N、单晶硅887及第二电介质材料833-1、833-2、…、833-N的交替层的重复迭代的轴左右延伸，沿着所述轴且在所述轴上，水平定向的存取装置及水平定向的存储节点(例如电容器单元)可经形成于单晶硅887的层内。在图8C的实例实施例中，水平定向的存储节点(例如电容器单元)被说明为已在此半导体制造工艺中形成，且展示通过单元电介质863分离的第一电极861(例如将耦合到水平存取装置的源极/漏极区的底部电极)及第二电极856(例如将耦合到共同电极平面(例如接地平面)的顶部电极)。然而，实施例不限于此实例。在其它实施例中，通过单元电介质863分离的第一电极861(例如将耦合到水平存取装置的源极/漏极区的底部电极)及第二电极856(例如将耦合到共同电极平面(例如接地平面)的顶部电极)可在单晶硅887的区中形成第一源极/漏极区、沟道区及第二源极/漏极区之后形成，希望用于接下来描述的水平定向的存取装置的定位(例如放置形成)。
在图8C的实例实施例中，具有第一电极861(例如将耦合到水平存取装置的源极/漏极区的底部电极)及第二电极856(例如将耦合到共同电极平面(例如接地平面)的顶部电极)的水平定向的存储节点被展示为形成于在第二方向(D2)上在图纸的平面中从形成于垂直堆叠(例如图4A中的401)中的垂直开口(例如图7C中的751)左右延伸第二距离(D2开口)且沿着三维(3D)存储器的垂直堆叠的存储器单元阵列的水平存取装置及水平存储节点的定向轴的第二水平开口(例如图7C中展示的779)中。在图8C中，相邻对置垂直存取线840-3由指示从图纸的平面及定向向内的位置集的虚线说明。
导电材料877可被说明为邻近第二电介质材料833。导电材料877可在第一源极/漏极区875的顶面上保持电接触。因而，导电材料877保持与第一源极/漏极区875电接触。在一些实施例中，第三电介质材料874可在第一电介质材料830下方，同时保持与导电材料877、第一源极/漏极区875及低掺杂半导体材料832的第一部分直接接触。第三电介质材料874可与高掺杂硅材料形成直接电接触，例如水平定向的存取装置的主体接触区895。
在一些实施例中，水平存取装置可在电容器单元形成之后接合到完整互补金属氧化物半导体(CMOS)(例如图4N的CMOS 445)。即，完整水平存取装置可经接合到完整CMOS。
图8D说明沿着图8A中的切割线C-C'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图8D中展示的横截面图被说明为在第二方向(D2)805上沿着图纸的平面、沿着第一电介质材料830-1、830-2、…、830-N、单晶硅887及第二电介质材料833-1、833-2、…、833-N的交替层的重复迭代的轴在其中水平定向的存取装置及水平定向的存储节点(例如电容器单元)将形成于单晶硅887的层内的区外部左右延伸。在图8C中，电介质材料841展示为填充水平定向的存取装置之间的空间，针对垂直定向的存储器单元的三维阵列，其可沿着延伸出入图纸的平面的第一方向(D1)间隔。然而，在图8D的横截面图中，第二电极856(例如到电容器单元结构的顶部共同电极)另外被展示为存在于水平相邻装置之间的空间中。图纸的左端处展示第一电介质材料830-1、830-2、…、830-N、单晶硅887及第二电介质材料833-1、833-2、…、833-N的交替层的重复迭代，在所述位置处，水平定向的数字线(例如图1及其以下中展示的数字线107-1、107-2、…、107-P)可经集成以与第二源极/漏极区或数字线导电接点材料形成电接触，如下文更详细描述。
在一些实施例中，导电材料877可被说明为邻近第二电介质材料833及电介质材料841。主体接触区895也可被说明为沿着第一电介质材料830-1、830-2、…、830-N、单晶硅887及第二电介质材料833-1、833-2、…、833-N的交替层的重复迭代。
图8E说明沿着图8A中的切割线D-D'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图8E中展示的横截面图被说明为在图纸的平面中在第一方向(D1)809上沿着第一电介质材料830-1、830-2、…、830-N、牺牲材料832-1、832-2、…、832-N及第二电介质材料833-1、833-2、…、833-N的交替层的重复迭代的轴左右延伸，跨多个分离、垂直存取线840-1、840-2、…、840-4相交，且与通过栅极电介质838与多个分离、垂直存取线840-1、840-2、…、840-4分离的牺牲材料832-1、832-2、…、832-N的区相交。在图8E中，第一电介质填充材料839展示为分离相邻水平定向的存取装置与水平定向的存储节点之间的空间，其可经形成为延伸出入图纸的平面(如下文更详细描述)，且可沿着第一方向(D1)809间隔且垂直堆叠于三维(3D)存储器中在第三方向(D3)811上延伸的阵列中。
图9说明根据本公开的数个实施例的耦合到水平定向的存储节点且耦合到垂直定向的存取线及水平定向的数字线(其可形成垂直堆叠的存储器单元阵列的部分)的实例水平定向的存取装置的一部分的横截面图。水平定向的存取装置901可具有通过沟道区分离的第一源极/漏极区及第二源极/漏极区及与沟道区对置且通过栅极电介质与沟道区分离的栅极。
如图9的实例中展示，第一源极/漏极区975-1被说明为与水平定向的数字线977-1直接电接触。在一些实施例中，导电数字线977-1及977-2由包括钨(W)的金属组合物形成。然而，实施例不限于此实例。虽然术语“第一”及“第二”源极/漏极区在本文中可用于标示相异且分离源极/漏极区，但术语“第一”及/或“第二”不限于源极/漏极区中的相应者，且本文中为了方便而使用的其相应放置及其相应“第一”或“第二”标记在本文中描述的水平定向的存取装置内可互换。举例来说，第一源极/漏极区975-1同样可称为“第二”源极/漏极区。无论标记为“第一”或“第二”，源极/漏极区都可通过水平存取装置的主体中的沟道区与另一源极/漏极区分离。
在图9的实例中，第一源极/漏极区975-1被说明为形成于水平定向的存取装置901的低掺杂沟道及主体区的主体中。第一源极/漏极区975-1通过电介质材料974与导电垂直主体接点995分离。如展示，层间电介质(ILD)材料930-1及930-2可分离垂直堆叠的存储器单元的水平定向的存取装置。ILD 930-1及930-2可为第一电介质材料，例如氧化物基电介质材料。然而，实施例不限于此实例。
在图9的实例中，水平定向的数字线(例如977-1及977-2)经形成于第二电介质材料类型(例如氮化物基电介质材料)中。然而，实施例不限于此实例。根据实施例，第一电介质型材料及第二电介质型材料是不同组合物且相异，使得一者(例如第二电介质氮化物材料)可相对于第一电介质材料(例如氧化物材料)被选择性蚀刻。第一电介质材料930-1及930-2、在主体区987-1中包括第一源极/漏极区975-1及沟道的水平定向的存取装置901及数字线977-1及977-2形成到垂直堆叠的存储器单元的三层层面。
如图9的实例实施例中展示，导电垂直主体接点995可经形成为与水平定向的存取装置901中的一或多者的主体区987-1直接电接触。在一些实施例中，导电垂直主体接点995可为金属，例如钨(W)。在一些实施例中，导电垂直主体接点995可为导电掺杂多晶硅材料，例如高掺杂p型(p+)多晶硅半导体材料。然而，实施例不限于这些实例。如本文中使用，术语“高掺杂”希望意味着掺杂剂杂质的高浓度，使得掺杂剂原子之间存在显著相互作用。p型掺杂剂可包含硼原子(B)，且n型掺杂剂可包含磷原子(P)。根据实施例，导电垂直主体接点995通过电介质材料974(例如此实例中SiN)与第一源极/漏极区975-1及水平定向的数字线977-1及977-2分离。
在一些实施例中，垂直主体接点995可包含经形成为与水平定向的存取装置901中的一或多者的主体区987-1直接电接触的主体下导电接点。在一些实施例中，主体下导电接点可为金属，例如钨(W)。在一些实施例中，主体下导电接点可为导电掺杂多晶硅材料，例如高掺杂p型(p+)多晶硅半导体材料或p型(p+)掺杂多晶硅锗(SiGe)。然而，实施例不限于这些实例。
在一些实施例中，电介质材料974进一步分离水平定向的存取装置901的主体区987-1的第一部分(例如图4H中的478)与导电垂直主体接点995以减少导电垂直主体接点995与主体区987-1之间的主体区987-1中的空穴形成。在一些实施例中，电介质材料974进一步分离水平定向的存取装置901的主体区987-1的第一部分(例如图4H中的478)与导电垂直主体接点995以减少水平定向的存取装置901中的栅致漏极泄漏(GIDL)。在一些实施例中，水平定向的存储节点(例如图7C中展示的电容器单元)经耦合到第二源极/漏极区(图9中未展示)。在此实例中，电容器单元具有电耦合到第二源极/漏极区的第一水平定向的电极及通过单元电介质与第一水平定向的电极分离的第二水平定向的电极。
因此，如图9的实例实施例中展示，高掺杂半导体材料可经沉积到垂直开口995中以形成直接且仅与水平定向的存取装置的低掺杂半导体材料沟道及主体区987-1的一部分接触的导电垂直主体接点995。
根据实施例，沉积电介质材料974在导电垂直主体接点995与水平定向的存取装置的主体区987-1中的沟道之间形成较小面积的电接触，同时还直接电隔离第一源极/漏极区975-1与数字线977-1及977-2。导电垂直主体接点995与主体区987-1中的沟道之间的较小面积的电接触及第一源极/漏极区975-1与数字线977-1及977-2的电隔离可减少导电垂直主体接点995与第一源极/漏极区975-1及数字线977-1及977-2之间的电容耦合。较小面积的电接触还可阻止空穴扩散于高掺杂半导体材料995与主体区987-1之间。
图10是根据本公开的数个实施例的呈包含存储器装置1003的计算系统1000形式的设备的框图。如本文中使用，举例来说，存储器装置1003、存储器阵列1010及/或主机1002也可单独被视作“设备”。根据实施例，主机1002可包括至少一个存储器阵列1010，其具有根据本文中描述的实施例的形成有数字线及主体接点的存储器单元。
在此实例中，系统1000包含经由接口1004耦合到存储器装置1003的主机1002。计算系统1000可为个人膝上型计算机、桌上型计算机、数字相机、移动电话、存储卡读取器或物联网(IoT)启用装置及各种其它类型的系统。主机1002可包含能够存取存储器装置1003的数个处理资源(例如一或多个处理器、微处理器或一些其它类型的控制电路系统)。系统1000可包含单独集成电路，或主机1002及存储器装置1003两者都可在同一集成电路上。举例来说，主机1002可为包括多个存储器装置1003的存储器系统的系统控制器，其中系统控制器1005通过另一处理资源(例如中央处理单元(CPU))提供对相应存储器装置1003的存取。
在图10中展示的实例中，主机1002负责执行操作系统(OS)及/或可加载到其(例如，经由系统控制器1005从存储器装置1003加载到其)的各种应用程序(例如过程)。OS及/或各种应用程序可通过将来自主机1002的存取包括OS及/或各种应用程序的数据的存取命令提供到存储器装置1003来从存储器装置1003加载。主机1002还可通过将检索用于执行OS及/或各种应用程序的数据的存取命令提供到存储器装置1003来存取由OS及/或各种应用程序利用的所述数据。
为清楚起见，系统1000已经简化以聚焦于与本公开特定相关的特征。存储器阵列1010可为包括具有根据本文中描述的技术形成的数字线及主体接点的至少一个存储器单元的DRAM阵列。举例来说，存储器阵列1010可为非屏蔽DL 4F2阵列，例如3D-DRAM存储器阵列。阵列1010可包括布置成通过字线(其在本文中可称为存取线或选择线)耦合的行及通过数字线(其在本文中可称为感测线或数据线)耦合的列的存储器单元。尽管图10中展示单个存储器阵列1010，但实施例不限于此。例如，存储器装置1003可包含数个存储器阵列1010(例如DRAM单元的数个存储体)。
存储器装置1003包含用于锁存经由接口1004提供的地址信号的地址电路系统1006。接口可包含例如采用合适协议的物理接口(例如数据总线、地址总线及命令总线或组合式数据/地址/命令总线)。此协议可为自定义或专有的，或接口1004可采用标准化协议，例如外围组件互连高速(PCIe)、Gen-Z、CCIX或类似物。地址信号由行解码器1008及列解码器1012接收及解码以存取存储器阵列1010。数据可通过使用感测电路系统1011感测感测线上的电压及/或电流变化来从存储器阵列1010读取。感测电路系统1011可包括例如可读取及锁存来自存储器阵列1010的一页(例如一行)数据的感测放大器。I/O电路系统1007可用于经由接口1004与主机1002双向数据通信。读取/写入电路系统1013用于将数据写入到存储器阵列1010或从存储器阵列1010读取数据。作为实例，电路系统1013可包括各种驱动器、锁存电路系统等。
系统控制1005解码由主机1002提供的信号。信号可为由主机1002提供的命令。这些信号可包含芯片启用信号、写入启用信号及地址锁存信号，其用于控制对存储器阵列1010执行的操作，包含数据读取操作、数据写入操作及数据擦除操作。在各个实施例中，系统控制1005负责执行来自主机1002的指令。系统控制1005可包括状态机、序列器及/或一些其它类型的控制电路系统，其可依硬件、固件或软件或所述三者的任何组合的形式实施。在一些实例中，主机1002可为存储器装置1003外部的控制器。举例来说，主机1002可为经耦合到计算装置的处理资源的存储器控制器。
术语“半导体”可指代例如材料、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及未掺杂半导体、由基底半导体结构支撑的外延硅及其它半导体结构。此外，当参考上文描述中的半导体时，先前工艺步骤可已用于在基底半导体结构中形成区/结，且术语“半导体”可包含含有此类区/结的底层材料。
本文中的图遵循编号惯例，其中第一数字或前几个数字对应于图式图号且剩余数字识别图式中的元件或组件。不同图之间的类似(例如相同)元件或组件可通过使用类似数字来识别。应了解，本文各个实施例中展示的元件可经添加、交换及/或消除以提供本公开的数个额外实施例。另外，应了解，图中提供的元件的比例及相对尺度希望说明本公开的实施例且不应被视为意在限制。
如本文中使用，“数个”或“一定数量”某物可指代一或多个此类事物。举例来说，数个或一定数量存储器单元可指代一或多个存储器单元。“多个”某物希望是两个或多于两个。如本文中使用，同时执行多个动作指代动作在特定时段内至少部分重叠。如本文中使用，术语“耦合”可包含电耦合、直接耦合及/或无介入元件的直接连接(例如，通过直接物理接触)、使用介入元件的间接耦合及/或连接或无线耦合。术语“耦合”可进一步包含彼此共同合作或相互作用的两个或多于两个元件(例如，呈因果关系)。耦合于两个元件之间的元件可在两个元件之间且耦合到两个元件中的每一者。
应认识到，术语“垂直”说明由于常规制造、测量及/或组装变化从“完全”垂直的变化，且所属领域的一般技术人员应了解术语“垂直”意味着的内容。举例来说，垂直可对应于z方向。如本文中使用，当特定元件“邻近”另一元件时，特定元件可覆盖另一元件，可在另一元件之上或横向于另一元件，及/或可直接物理接触另一元件。“横向于”可指代例如可垂直于z方向的水平方向(例如y方向或x方向)。
尽管本文中已说明及描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可代替所展示的特定实施例。本公开希望涵盖本公开的各个实施例的调适或变化。应理解，上文描述已以说明性方式而非限制性方式进行。所属领域的技术人员将在检阅上文描述之后明白上文实施例的组合及本文中未明确描述的其它实施例。本公开的各个实施例的范围包含其中使用上文结构及方法的其它应用。因此，本公开的各个实施例的范围应参考所附权利要求书及此权利要求书有权获得的等效物的全范围确定。

Claims (19)

1.一种用于形成具有水平定向的存取装置(901)及垂直定向的存取线(103、203、303)的垂直堆叠的存储器单元(110)阵列(101)的方法，其包括：
在重复迭代中垂直沉积第一电介质材料(430、530、630、730、830)、牺牲材料(432、532、632、732、832)及第二电介质材料(433、533、633、733、833)的交替层以形成垂直堆叠(401)；
使用第一蚀刻剂工艺形成第一垂直开口(471)以暴露所述垂直堆叠(401)中的垂直侧壁(414、514)；
从所述第一垂直开口(471)选择性回蚀所述垂直堆叠(401)的第一区中的所述牺牲材料(432、532、632、732、832)的第一部分第一水平长度(476)以形成第一水平开口(473)；
外延生长单晶硅(487、787、887)以填充所述第一垂直开口(471)及所述第一水平开口(473)；
选择性蚀刻所述单晶硅(487、787、887)以改造所述第一垂直开口(471)；
选择性蚀刻所述第二电介质材料(433、533、633、733、833)以形成从所述第一垂直开口(471)向后延伸第二长度(489)的第二水平开口(488)；及
在所述第一水平开口(473)中的所述单晶硅(487、787、887)的顶面(415)中气相掺杂第一掺杂剂以形成第一源极/漏极区(321)。
2.根据权利要求1所述的方法，其中外延生长所述单晶硅包括使乙硅烷(Si2H6)气体流入到所述第一垂直开口及所述第一水平开口中。
3.根据权利要求2所述的方法，其进一步包括使所述乙硅烷(Si2H6)气体以600摄氏度(℃)到1100℃的温度流入到所述第一垂直开口及所述第一水平开口中。
4.根据权利要求1所述的方法，其中外延生长所述单晶硅包括使硅基气体以600摄氏度(℃)到1100℃的温度流入到所述第一垂直开口及所述第一水平开口中。
5.根据权利要求4所述的方法，其进一步包括使二氯硅烷(SiH2Cl2)气体以600摄氏度(℃)到1100℃的所述温度流入到所述第一垂直开口及所述第一水平开口中。
6.根据权利要求1到5中任一权利要求所述的方法，其中形成所述第一垂直开口进一步包括使用所述第一蚀刻剂工艺暴露半导体衬底(400、500、600、700、800)。
7.根据权利要求6所述的方法，其中所述半导体衬底由硅Si材料形成。
8.根据权利要求1到5中任一权利要求所述的方法，其进一步包括选择性蚀刻所述垂直堆叠的第二区中的所述牺牲材料的第二部分以在沉积水平定向的存取装置之前形成所述垂直堆叠的存储器单元的存储节点(227)。
9.根据权利要求8所述的方法，其进一步包括在所述外延生长的单晶硅的侧壁上掺杂第二掺杂剂以在形成所述存储节点之前形成第二源极/漏极区(323)。
10.根据权利要求1到5中任一权利要求所述的方法，其进一步包括经由所述第一垂直开口沉积钛/氮化钛(TiN)导电材料以形成硅化钛作为到所述水平定向的存取装置中的每一者的水平定向的数字线的部分。
11.一种用于形成具有垂直堆叠的存储器单元(110)且具有水平定向的存取装置(901)及垂直定向的存取线的存储器阵列(101)的方法，其包括：
在重复迭代中通过至少四个迭代、通过垂直堆叠(401)垂直沉积第一电介质材料(430、530、630、730、830)、牺牲材料(432、532、632、732、832)及第二电介质材料(433、533、633、733、833)的交替层堆以形成所述垂直堆叠(401)；
使用第一蚀刻剂工艺形成第一垂直开口(471)以暴露所述垂直堆叠(401)中的半导体衬底(400、500、600、700、800)及垂直侧壁(414、514)；
从所述第一垂直开口(471)选择性回蚀所述牺牲材料(432、532、632、732、832)第一水平长度(476)以形成具有第一高度的第一水平开口(473)；
通过使乙硅烷(Si2H6)气体流入到所述第一垂直开口(471)及所述第一水平开口(473)中来外延生长单晶硅(487、787、887)以填充所述第一垂直开口(471)及所述第一水平开口(473)；
选择性蚀刻所述单晶硅(487、787、887)以改造所述第一垂直开口(471)；
选择性蚀刻所述第二电介质材料(433、533、633、733、833)以形成具有第二高度的第二水平开口(488)且使所述第二电介质材料(433、533、633、733、833)从所述第一垂直开口(471)凹进第二长度(489)；
在所述单晶硅(487、787、887)的顶面(415)中气相掺杂掺杂剂以形成第一源极/漏极区(321)；
将导电材料沉积到所述第二电介质材料(433、533、633、733、833)下方的所述第一源极/漏极区(321)上；及
蚀刻所述垂直堆叠(401)以维持所述第一垂直开口(471)且暴露侧壁、所述单晶硅(487、787、887)及所述第一电介质材料(430、530、630、730、830)以形成主体接点。
12.根据权利要求11所述的方法，其进一步包括形成具有从20到400纳米(nm)的宽度(492)的所述第一垂直开口。
13.根据权利要求11所述的方法，其进一步包括使所述乙硅烷(Si2H6)气体以600℃到1100℃的温度流入到所述第一垂直开口及所述第一水平开口中以生长所述单晶硅。
14.根据权利要求11到13中任一权利要求所述的方法，其进一步包括形成具有从20到150纳米(nm)的第一高度的所述第一水平开口。
15.根据权利要求11到13中任一权利要求所述的方法，其进一步包括在互补金属氧化物半导体CMOS(445)上形成所述垂直堆叠。
16.根据权利要求11到13中任一权利要求所述的方法，其进一步包括形成与互补金属氧化物半导体CMOS(445)分离的所述垂直堆叠及将所述垂直堆叠接合到所述CMOS(445)。
17.一种存储器装置，其包括：
垂直堆叠的存储器单元(110)阵列(101)，所述垂直堆叠的存储器单元(110)阵列(101)包括：
水平定向的存取装置(901)，其具有通过单晶外延生长的沟道区分离的第一源极/漏极区(321)及第二源极/漏极区(323)及与所述单晶外延生长的沟道区对置且通过栅极电介质(538、638、738、838)与所述单晶外延生长的沟道区分离的栅极；
垂直定向的存取线(103、203、303)，其耦合到所述栅极且通过所述栅极电介质(538、638、738、838)与所述单晶外延生长的沟道区分离；
水平定向的存储节点，其电耦合到所述水平定向的存取装置(901)的所述第二源极/漏极区(323)；及
水平定向的数字线(107、207、307)，其在所述水平定向的存取装置(901)的所述第一源极/漏极区(321)上方电耦合；及
垂直主体接点(995)，其与所述水平定向的存取装置(901)中的一或多者的主体区(326)形成电接触且通过电介质与所述第一源极/漏极区(321)及所述水平定向的数字线(107、207、307)分离。
18.根据权利要求17所述的存储器装置，其中所述电介质进一步分离所述一或多个水平定向的存取装置的所述主体区的第一部分与所述垂直主体接点。
19.根据权利要求17所述的存储器装置，其中所述水平定向的存储节点包括具有电耦合到所述第二源极/漏极区的第一水平定向的电极及通过单元电介质与所述第一水平定向的电极分离的第二水平定向的电极的电容器单元。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023245811A1 (zh) * 2022-06-24 2023-12-28 长鑫存储技术有限公司 半导体结构及其形成方法、版图结构

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220115399A1 (en) * 2020-10-08 2022-04-14 Tokyo Electron Limited Fabricating three-dimensional semiconductor structures
US11282548B1 (en) * 2021-05-04 2022-03-22 Micron Technology, Inc. Integrated assemblies and methods forming integrated assemblies

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
US9576788B2 (en) * 2015-04-24 2017-02-21 Applied Materials, Inc. Cleaning high aspect ratio vias
US10825815B2 (en) 2017-05-08 2020-11-03 Micron Technology, Inc. Memory arrays
KR102275052B1 (ko) 2017-05-08 2021-07-09 마이크론 테크놀로지, 인크 메모리 어레이
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
KR102524614B1 (ko) * 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자
KR20210002775A (ko) * 2019-06-27 2021-01-11 삼성전자주식회사 반도체 메모리 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023245811A1 (zh) * 2022-06-24 2023-12-28 长鑫存储技术有限公司 半导体结构及其形成方法、版图结构

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