TW202218132A - 用於垂直三維記憶體之底部電極接觸件 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 154
- 239000003990 capacitor Substances 0.000 claims abstract description 80
- 239000000463 material Substances 0.000 claims description 311
- 239000003989 dielectric material Substances 0.000 claims description 179
- 230000002093 peripheral effect Effects 0.000 claims description 80
- 239000004020 conductor Substances 0.000 claims description 63
- 239000007772 electrode material Substances 0.000 claims description 62
- 238000003860 storage Methods 0.000 claims description 43
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 13
- 239000012212 insulator Substances 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 209
- 230000008569 process Effects 0.000 description 99
- 239000010410 layer Substances 0.000 description 47
- 150000004767 nitrides Chemical class 0.000 description 26
- 230000015572 biosynthetic process Effects 0.000 description 22
- 239000002019 doping agent Substances 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 239000002210 silicon-based material Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000003491 array Methods 0.000 description 10
- 210000000746 body region Anatomy 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 229910052750 molybdenum Inorganic materials 0.000 description 7
- 229910052707 ruthenium Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000012808 vapor phase Substances 0.000 description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 239000011733 molybdenum Substances 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 239000010948 rhodium Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 230000003993 interaction Effects 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910052703 rhodium Inorganic materials 0.000 description 3
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 3
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 2
- RAHZWNYVWXNFOC-UHFFFAOYSA-N Sulphur dioxide Chemical compound O=S=O RAHZWNYVWXNFOC-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- FAUIDPFKEVQLLR-UHFFFAOYSA-N [O-2].[Zr+4].[Si+4].[O-2].[O-2].[O-2] Chemical compound [O-2].[Zr+4].[Si+4].[O-2].[O-2].[O-2] FAUIDPFKEVQLLR-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- XBYNNYGGLWJASC-UHFFFAOYSA-N barium titanium Chemical compound [Ti].[Ba] XBYNNYGGLWJASC-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000001364 causal effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- FUJCRWPEOMXPAD-UHFFFAOYSA-N lithium oxide Chemical compound [Li+].[Li+].[O-2] FUJCRWPEOMXPAD-UHFFFAOYSA-N 0.000 description 1
- 229910001947 lithium oxide Inorganic materials 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002905 metal composite material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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Abstract
本發明提供具有一垂直堆疊記憶體胞元陣列之一底部電極接觸件之一垂直堆疊記憶體胞元陣列之系統、方法及設備。該底部電極接觸件形成於一周邊區中。該底部電極接觸件電耦合至亦形成於該周邊區中之電容器之若干底部電極。
Description
本發明大體上係關於半導體裝置，且更特定言之，本發明係關於一種用於垂直三維(3D)記憶體之底部電極接觸件。
通常在諸如電腦、手機、手持裝置等之電子系統中實施記憶體。存在許多不同類型之記憶體，包含揮發性及非揮發性記憶體。揮發性記憶體可能需要電力來維持其資料且可包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)及同步動態隨機存取記憶體(SDRAM)。非揮發性記憶體可藉由在未供電時留存所儲存資料而提供持久性資料且其可包含NAND快閃記憶體、NOR快閃記憶體、氮化物唯讀記憶體(NROM)、相變記憶體(例如，相變隨機存取記憶體)、電阻式記憶體(例如，電阻式隨機存取記憶體)、交叉點記憶體、鐵電隨機存取記憶體(FeRAM)或類似者。
各種記憶體裝置包含一記憶體胞元陣列，其可各包含一儲存節點(諸如一電容器)及一存取裝置(諸如一電晶體)。可使用諸如驅動器電路、解碼器、感測放大器等之周邊電路系統以結合讀取及/或寫入資料而存取記憶體胞元。周邊區通常包含可被稱為周邊電容器之各種電容器，其等可用於經由電容性耦合提供增加(例如，升高)電壓及/或可用作濾波器以減少或消除舉例而言陣列及/或周邊區內之各種電氣節點之間之不必要雜訊。
本發明之實施例描述將一周邊區中之電容器(例如，「周邊電容器」)之形成與包括垂直堆疊記憶體胞元陣列之記憶體裝置(例如，垂直3D DRAM裝置)內之一陣列區中之電容器(例如，「陣列電容器」或「胞元電容器」)之形成整合。如本文中進一步描述，周邊電容器可包括一共同底部電極接觸件。形成於一周邊區中之周邊電容器可經由後段製程(BEOL)處理以各種方式耦合在一起以提供用於陣列操作之所要電容。將周邊區電容器形成與陣列區電容器形成整合可提供各種益處，諸如與經由獨立於陣列形成程序之一形成程序形成周邊電容器相關聯之經改良(例如，減少之)處理時間。周邊電容器可用於儲存用來(舉例而言)啟動字線之電荷、經由電容性耦合升壓及/或可用作高頻濾波器以減少/消除不必要雜訊。
本文中之圖遵循一編號慣例，其中首位數字或前幾位數字對應於圖式圖號且其餘數字識別圖式中之一元件或組件。可藉由使用類似數字識別不同圖之間之類似元件或組件。舉例而言，元件符號111可指涉圖1中之元件「11」，且一類似元件在圖2中可指涉為211。可用一元件符號加上一連字符及另一數字或字母指涉一個圖內之多個類似元件。舉例而言，103-1可指涉圖1中之元件103-1且103-2可指涉可類似於元件103-1之元件103-2。通常可在無連字符及額外數字或字母之情況下指涉此等類似元件。舉例而言，元件103-1及103-2或其他類似元件可整體指涉為103。如將瞭解，可添加、交換及/或消除本文中之各項實施例中展示之元件以便提供本發明之若干額外實施例。另外，如將瞭解，圖中提供之元件之比例及相對尺度意欲繪示本發明之實施例且不應被視為限制意義。
圖1係根據本發明之若干實施例之一設備之一方塊圖。圖1繪示展示根據本發明之實施例之三維(3D)半導體裝置之一胞元陣列之一電路圖。圖1繪示一胞元陣列，其可具有複數個子胞元陣列101-1、101-2、…、101-N。子胞元陣列101-1、101-2、…、101-N可沿一第二方向(D2) 105配置。子胞元陣列之各者(例如，子胞元陣列101-2)可包含複數條存取線103-1、103-2、…、103-Q (其等亦可被稱為字線)。再者，子胞元陣列之各者(例如，子胞元陣列101-2)可包含複數條數位線107-1、107-2、…、107-P (其等亦可被稱為位元線、資料線或感測線)。在圖1中，數位線107-1、107-2、…、107-P被繪示為沿一第一方向(D1) 109延伸且存取線103-1、103-2、…、103-Q被繪示為沿一第三方向(D3) 111延伸。根據實施例，第一方向(D1) 109及第二方向(D2) 105可被認為在一水平(「X-Y」)平面中。第三方向(D3) 111可被認為在一垂直(「Z」)平面中。因此，根據本文中描述之實施例，存取線103-1、103-2、…、103-Q沿一垂直方向(例如，第三方向(D3) 111)延伸。
一記憶體胞元(例如，110)可包含一存取裝置(例如，存取電晶體)及定位於各存取線103-1、103-2、…、103-Q及各數位線107-1、107-2、…、107-P之一相交點處之一儲存節點。可使用存取線103-1、103-2、…、103-Q及數位線107-1、107-2、…、107-P寫入至記憶體胞元或從記憶體胞元讀取。數位線107-1、107-2、…、107-P可沿各子胞元陣列101-1、101-2、…、101-N之水平行使記憶體胞元導電互連，且存取線103-1、103-2、…、103-Q可沿各子胞元陣列101-1、101-2、…、101-N之垂直列使記憶體胞元導電互連。一個記憶體胞元(例如，110)可定位於一條存取線(例如，103-2)與一條數位線(例如，107-2)之間。各記憶體胞元可透過一存取線103-1、103-2、…、103-Q及一數位線107-1、107-2、…、107-P之一組合唯一地定址。
數位線107-1、107-2、…、107-P可為或包含安置於一基板上且與其隔開之導電圖案(例如，金屬線)。數位線107-1、107-2、…、107-P可沿一第一方向(D1) 109延伸。一個子胞元陣列(例如，101-2)中之數位線107-1、107-2、…、107-P可在一垂直方向上(例如，在一第三方向(D3) 111上)彼此隔開。
存取線103-1、103-2、…、103-Q可為或包含沿相對於基板之一垂直方向(例如，沿一第三方向(D3) 111)延伸之導電圖案(例如，金屬線)。一個子胞元陣列(例如，101-2)中之存取線可在第一方向(D1) 109上彼此隔開。
一記憶體胞元(例如，記憶體胞元110)之一閘極可連接至一存取線(例如，103-2)且記憶體胞元110之一存取裝置(例如，電晶體)之一第一導電節點(例如，第一源極/汲極區)可連接至一數位線(例如，107-2)。記憶體胞元之各者(例如，記憶體胞元110)可連接至一儲存節點(例如，電容器)。記憶體胞元110之存取裝置(例如，電晶體)之一第二導電節點(例如，第二源極/汲極區)可連接至儲存節點(例如，電容器)。雖然本文中使用第一及第二源極/汲極區參考來表示兩個單獨且相異源極/汲極區，但被稱為「第一」及/或「第二」源極/汲極區之源極/汲極區不意欲具有某一獨特含義。僅預期源極/汲極區之一者連接至一數位線(例如，107-2)且另一者可連接至一儲存節點。
圖2繪示展示根據本發明之一些實施例之三維(3D)半導體裝置(例如，圖1中展示為一陣列中之一垂直定向記憶體胞元堆疊之一子胞元陣列101-2之一部分)之一透視圖。圖3繪示展示圖2中展示之3D半導體裝置之單位胞元(例如，圖1中展示之記憶體胞元110)之一透視圖。
如圖2中展示，一基板200可已在其上形成結合圖1描述之複數個子胞元陣列之一者(例如，101-2)。舉例而言，基板200可為或包含矽基板、鍺基板或矽鍺基板等。然而，實施例不限於此等實例。
如圖2之實例性實施例中展示，基板200可已在其上製造沿一垂直方向(例如，第三方向(D3) 211)延伸之一垂直定向記憶體胞元堆疊(例如，圖1中之記憶體胞元110)。根據一些實施例，可製造垂直定向記憶體胞元堆疊，使得各記憶體胞元(例如，圖1中之記憶體胞元110)形成於複數個垂直層級(例如，一第一層級(L1)、一第二層級(L2)及一第三層級(L3))上。重複垂直層級L1、L2及L3可沿一垂直方向211 (例如，圖1中展示之第三方向(D3) 111) 配置(例如，「堆疊」)且可藉由一絕緣體材料220與基板200分離。重複垂直層級L1、L2及L3之各者可包含橫向定向存取裝置230 (例如，電晶體)及儲存節點(例如，電容器)之複數個離散組件(例如，區)，包含存取線203-1、203-2、…、203-Q連接及數位線207-1、207-2、…、207-P連接。如下文結合圖4A至圖4K更詳細地描述，橫向定向存取裝置230 (例如，電晶體)之複數個離散組件可形成於各層級內之垂直重複層之複數次反覆中且可沿類似於圖1中展示之第二方向(D2) 105之第二方向(D2) 205水平延伸。
橫向定向存取裝置230 (例如，電晶體)之複數個離散組件可包含藉由一通道區225分離、沿第二方向(D2) 205橫向延伸且形成於存取裝置之一本體中的一第一源極/汲極區221及一第二源極/汲極區223。在一些實施例中，通道區225可包含一通道材料，諸如矽、鍺、矽鍺及/或氧化銦鎵鋅(IGZO)。在一些實施例中，第一及第二源極/汲極區221及223可包含形成於存取裝置之一p型摻雜本體中以形成一n型導電性電晶體的一n型摻雜劑區。在一些實施例中，第一及第二源極/汲極區221及223可包含形成於存取裝置之一n型摻雜本體內以形成一p型導電性電晶體的一p型摻雜劑。藉由實例而非藉由限制，n型摻雜劑可包含磷(P)原子且p型摻雜劑可包含形成於多晶矽半導體材料之一相反摻雜本體區中之硼(B)原子。然而，實施例不限於此等實例。
儲存節點227 (例如，電容器)可連接至存取裝置之一個各自端部。如圖2中展示，儲存節點227 (例如，電容器)可連接至存取裝置之第二源極/汲極區223。儲存節點可為或包含能夠儲存資料之記憶體元件。儲存節點之各者可為使用一電容器、一磁性穿隧接面圖案及/或包含一相變材料等之一可變電阻本體之一者之一記憶體元件。若干實施例規定儲存節點係一金屬-絕緣體-金屬(MIM)電容器或一金屬-鐵電-金屬(MFM)。然而，實施例不限於此等實例。在一些實施例中，與一單位胞元(例如，圖1中之記憶體胞元110)之各存取裝置相關聯之儲存節點可類似地沿類似於圖1中展示之第二方向(D2) 105之第二方向(D2) 205延伸。
如圖2中展示，複數條水平定向數位線207-1、207-2、…、207-P沿類似於圖1中之第一方向(D1) 109之第一方向(D1) 209延伸。然而，實施例不限於此，例如對於若干實施例，數位線207-1、207-2、…、207-P可沿相對於基板200之一垂直方向(例如，沿方向(D3) 211)延伸。複數條水平定向數位線207-1、207-2、…、207-P可類似於圖1中展示之數位線107-1、107-2、…、107-P。複數條水平定向數位線207-1、207-2、…、207-P可沿第三方向(D3) 211配置(例如，「堆疊」)。複數條水平定向數位線207-1、207-2、…、207-P可包含一導電材料。舉例而言，導電材料可包含一摻雜半導體(例如，摻雜矽、摻雜鍺等)、一導電金屬氮化物(例如，氮化鈦、氮化鉭等)、一金屬(例如，鎢(W)、鈦(Ti)、鉭(Ta)、釕(Ru)、鈷(Co)、鉬(Mo)等)及/或一金屬半導體化合物(例如，矽化鎢、矽化鈷、矽化鈦等)之一或多者。然而，實施例不限於此等實例。
在垂直層級(L1) 213-1、(L2) 213-2及(L3) 213-P之各者中，水平定向記憶體胞元(例如，圖1中之記憶體胞元110)可沿第一方向(D1) 209彼此水平隔開。然而，如下文結合圖4更詳細地描述，橫向定向存取裝置230之複數個離散組件(例如，藉由一通道區225分離、沿第二方向(D2) 205橫向延伸之第一源極/汲極區221及第二源極/汲極223及沿第一方向(D1) 209橫向延伸之複數條水平定向數位線207-1、207-2、…、207-P)可形成於各層級內之不同垂直層內。舉例而言，沿第一方向(D1) 209延伸之複數條水平定向數位線207-1、207-2、…、207-P可安置於第一源極/汲極區221之頂表面上且與該等頂表面電接觸且正交於沿第二方向(D2) 205橫向延伸之橫向定向存取裝置230 (例如，電晶體)。在一些實施例中，與其中形成橫向定向存取裝置之離散組件(例如，藉由一通道區225分離之第一源極/汲極區221及第二源極/汲極區223)之一層相比，沿第一方向(D1) 209延伸之複數條水平定向數位線207-1、207-2、…、207-P形成於一層級內(例如，層級(L1)內)之較遠離基板200之一較高垂直層中。在一些實施例中，沿第一方向(D1) 209延伸之複數條水平定向數位線207-1、207-2、…、207-P可直接及/或透過包含金屬矽化物之額外接觸件連接至第一源極/汲極區221之頂表面。
如圖2之實例性實施例中展示，存取線203-1、203-2、…、203-Q沿相對於基板200之一垂直方向(例如，沿一第三方向(D3) 211)延伸。然而，實施例不限於此，例如對於若干實施例，存取線203-1、203-2、…、203-Q可沿相對於基板200之一水平方向(例如，沿方向(D1) 209及/或(D2) 205)延伸。此外，如圖2中展示，一個子胞元陣列(例如，圖1中之子胞元陣列101-2)中之存取線203-1、203-2、…、203-Q可在第一方向(D1) 209上彼此隔開。可提供存取線203-1、203-2、…、203-Q，其等在沿第二方向(D2) 205橫向延伸之一對橫向定向存取裝置230 (例如，電晶體)之間沿第三方向(D3) 211相對於基板200垂直延伸，但在沿第一方向(D1) 209上之一層級(例如，第一層級(L1))上彼此相鄰。存取線203-1、203-2、…、203-Q之各者可在垂直堆疊之複數個橫向定向存取裝置230 (例如，電晶體)之各自者之側壁上沿第三方向(D3)垂直延伸。
舉例而言，且如圖3中更詳細地展示，垂直延伸存取線之一第一者(例如，203-1)可鄰近第一層級(L1) 213-1中之橫向定向存取裝置230 (例如，電晶體)之一第一者之一通道區225之一側壁、第二層級(L2) 213-2中之橫向定向存取裝置230 (例如，電晶體)之一第一者之一通道區225之一側壁及第三層級(L3) 213-P中之橫向定向存取裝置230 (例如，電晶體)之一第一者之一通道區225之一側壁等。類似地，垂直延伸存取線之一第二者(例如，203-2)可鄰近沿第一方向(D1) 209與第一層級(L1) 213-1中之橫向定向存取裝置230 (例如，電晶體)之第一者隔開之第一層級(L1) 213-1中之橫向定向存取裝置230 (例如，電晶體)之一第二者之一通道區225之一側壁。且垂直延伸存取線之第二者(例如，203-2)可鄰近第二層級(L2) 213-2中之橫向定向存取裝置230 (例如，電晶體)之一第二者之一通道區225之一側壁及第三層級(L3) 213-P中之橫向定向存取裝置230 (例如，電晶體)之一第二者之一通道區225之一側壁等。實施例不限於特定數目個層級。
垂直延伸存取線203-1、203-2、…、203-Q可包含一導電材料，諸如(舉例而言)一摻雜半導體材料、一導電金屬氮化物、金屬及/或一金屬半導體化合物之一者。存取線203-1、203-2、…、203-Q可對應於結合圖1描述之字線(WL)。
如圖2之實例性實施例中展示，一導電本體接觸件295可形成為沿基板200上方之各層級(L1) 213-1、(L2) 213-2及(L3) 213-P中之橫向定向存取裝置230 (例如，電晶體)之一端面在第一方向(D1) 209上延伸。本體接觸件295可連接至各記憶體胞元(例如，圖1中之記憶體胞元110)中之橫向定向存取裝置230 (例如，電晶體)之一本體(如圖3中展示之326) (例如，本體區)。本體接觸件295可包含一導電材料，諸如(舉例而言)一摻雜半導體材料、一導電金屬氮化物、金屬及/或一金屬半導體化合物之一者。
儘管圖2中未展示，然一絕緣材料可填充垂直堆疊記憶體胞元陣列中之其他空間。舉例而言，絕緣材料可包含氧化矽材料、氮化矽材料及/或氮氧化矽材料等之一或多者。然而，實施例不限於此等實例。
圖3更詳細地繪示根據本發明之一些實施例之垂直堆疊記憶體胞元陣列(例如，在圖1中之一子胞元陣列101-2內)之一單位胞元(例如，圖1中之記憶體胞元110)。如圖3中展示，第一及第二源極/汲極區321及323可為橫向定向存取裝置330 (例如，電晶體)之雜質摻雜區。第一及第二源極/汲極區321及323可類似於圖2中展示之第一及第二源極/汲極區221及223。可藉由形成於橫向定向存取裝置330 (例如，電晶體)之半導體材料之一本體(例如，本體區326)中之一通道325分離第一及第二源極/汲極區。第一及第二源極/汲極區321及323可由摻雜於本體區326中之一n型或p型摻雜劑形成。實施例不限於此。
舉例而言，對於一n型導電電晶體構造，橫向定向存取裝置330 (例如，電晶體)之本體區326可由一低摻雜(p-) p型半導體材料形成。在一項實施例中，分離第一及第二源極/汲極區321及323之本體區326及通道325可包含由硼(B)原子組成之一低摻雜p型(例如，低摻雜劑濃度(p-))多晶矽材料作為多晶矽之一雜質摻雜劑。第一及第二源極/汲極區321及323亦可包括一金屬及/或含有釕(Ru)、鉬(Mo)、鎳(Ni)、鈦(Ti)、銅(Cu)之金屬複合材料、一高度摻雜簡併半導體材料及/或使用一原子層沈積程序等形成之氧化銦(In
2O
3)或氧化銦錫(In
2-xSn
xO
3)之至少一者。然而，實施例不限於此等實例。如本文中使用，一簡併半導體材料意欲意謂含有一高摻雜位準且摻雜劑(例如，磷(P)、硼(B)等)之間具有顯著相互作用之一半導體材料(諸如多晶矽)。相比之下，非簡併半導體含有中等摻雜位準，其中摻雜劑原子在半導體主晶格中彼此良好分離，而相互作用可忽略不計。
在此實例中，第一及第二源極/汲極區321及321可包含一高摻雜劑濃度n型導電性雜質，例如，摻雜於第一及第二源極/汲極區321及323中之高摻雜劑(n+)。在一些實施例中，高摻雜劑n型導電性第一及第二汲極區321及323可包含沈積於其中之一高濃度之磷(P)原子。然而，實施例不限於此實例。在其他實施例中，橫向定向存取裝置330 (例如，電晶體)可具有一p型導電性構造，在此情況中雜質(例如，摻雜劑)導電類型將被反轉。
如圖3之實例性實施例中展示，第一源極/汲極區321可佔用橫向定向存取裝置330 (例如，電晶體)之本體326中之一上部分。舉例而言，第一源極/汲極區321可具有橫向定向存取裝置330之本體326內之一底表面324，其在第三方向(D3) 311上垂直定位成高於橫向水平定向存取裝置330之本體326之一底表面。因而，橫向水平定向電晶體330可具有一本體部分326，其在第一源極/汲極區321下方且與本體接觸件(例如，圖2中展示之295)電接觸。此外，如圖3之實例性實施例中展示，一數位線(例如，307-1，其類似於圖2中之數位線207-1、207-2、…、207-P及圖1中展示之107-1、107-2、…、107-P)可安置於第一源極/汲極區321之一頂表面322上且電耦合至頂表面322。
如圖3之實例性實施例中展示，一存取線(例如，303-1，其類似於圖2中之存取線203-1、203-2、…、203-Q及圖1中之103-1、103-2、…、103-Q)可沿第三方向(D3) 311鄰近橫向定向存取裝置330 (例如，沿第二方向(D2) 305在第一與第二源極/汲極區321與323之間水平傳導之電晶體)之本體326之通道區325部分之側壁垂直延伸。一閘極介電材料304可插置於存取線303-1 (其之一部分形成橫向定向存取裝置330 (例如，電晶體)之一閘極)與通道區325之間。閘極介電材料304可包含(舉例而言)一高k介電材料、氧化矽材料、氮化矽材料、氮氧化矽材料等或其等之一組合。實施例不限於此。舉例而言，在高k介電材料實例中，閘極介電材料304可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鉛鋅鈮鐵礦等之一或多者。
圖4A係根據本發明之若干實施例之諸如在圖1至圖3中繪示之一半導體裝置之一製程之一個階段之一橫截面視圖。然而，實施例不限於此。例如，一或多項實施例規定半導體裝置具有垂直定向存取裝置及水平定向存取線。如本文中進一步論述，半導體裝置包含一陣列區及一周邊區。圖4A至圖4K繪示陣列區之一部分。如本文中使用，一「陣列區」指代具有記憶體胞元(例如，垂直堆疊記憶體胞元)之一區。如本文中使用，一「周邊區」指代具有諸如驅動器電路系統、解碼器、感測放大器等之周邊電路系統之一區，該周邊電路系統例如可用於結合讀取及/或寫入資料而存取記憶體胞元。
在圖4A之實例中展示之實例性實施例中，方法包括在重複反覆中沈積一第一介電材料430-1、430-2、…、430-N (統稱為第一介電材料430)、一半導體材料432-1、432-2、…、432-N (統稱為半導體材料432)及一第二介電材料433-1、433-2、…、433-N (統稱為第二介電質433)之交替層以在一半導體基板400之一工作表面上形成一垂直堆疊401。如圖4A中展示，垂直堆疊401包含一陣列區460及一周邊區462。重複垂直堆疊401中之交替材料可藉由一絕緣體材料420與基板400分離。在一項實施例中，第一介電材料430可沈積為具有二十(20)奈米(nm)至六十(60) nm之一範圍中之一厚度(例如，沿第三方向(D3)之垂直高度)。在一項實施例中，半導體材料432可沈積為具有二十(20) nm至一百(100) nm之一範圍中之一厚度(例如，垂直高度)。在一項實施例中，第二介電材料433可沈積為具有十(10) nm至三十(30) nm之一範圍中之一厚度(例如，垂直高度)。然而，實施例不限於此等實例。如圖4中展示，一垂直方向411被繪示為一第三方向(D3)，例如，一x-y-z座標系統中之z方向，其類似於圖1至圖3中展示之第一、第二及第三方向中之第三方向(D3)。此外，雖然圖4A繪示利用第一介電材料430-1等及第二介電材料433-1兩者，但一或多項實施例規定垂直堆疊401不包含此等介電材料之兩者。例如，垂直堆疊401可不包含第一介電材料430-1等；對於此等實施例，垂直堆疊401將包含第二介電材料433-1等及半導體材料432-1等，但不包含第一介電材料430-1。替代地，垂直堆疊401可不包含第二介電材料433-1等；對於此等實施例，垂直堆疊401將包含第一介電材料430-1等及半導體材料432-1等，但不包含第二介電材料433-1等。
在一些實施例中，第一介電材料430-1、430-2、…、430-N可為一層間介電質(ILD)。藉由實例而非藉由限制，第一介電材料430-1、430-2、…、430-N可包括氧化物材料，例如，SiO
2。在另一實例中，第一介電材料430-1、430-2、…、430-N可包括氮化矽(Si
3N
4)材料(本文中亦被稱為「SiN」)。在另一實例中，第一介電材料430-1、430-2、…、430-N可包括碳氧化矽(SiO
xC
y)材料。在另一實例中，第一介電材料430-1、430-2、…、430-N可包含氮氧化矽(SiO
xN
y)材料(本文中亦被稱為「SiON」)及/或其組合。實施例不限於此等實例。
在一些實施例中，半導體材料(其亦可被稱為一犧牲材料，此係因為可如本文中論述般選擇性地移除此材料之部分) 432-1、432-2、…、432-N可包括處於一多晶及/或非晶狀態之矽(Si)材料。半導體材料432-1、432-2、…、432-N可為一低摻雜p型(p-)矽材料。可藉由以一低濃度氣相摻雜硼原子(B)作為一雜質摻雜劑以形成低摻雜p型(p-)矽材料而形成半導體材料432-1、432-2、…、432-N。低摻雜p型(p-)矽材料可為多晶矽材料。然而，實施例不限於此等實例。
在一些實施例中，第二介電材料433-1、433-2、…、433-N可為一層間介電質(ILD)。藉由實例而非藉由限制，第二介電材料433-1、433-2、…、433-N可包括氮化物材料。氮化物材料可為氮化矽(Si
3N
4)材料(本文中亦被稱為「SiN」)。在另一實例中，第二介電材料433-1、433-2、…、433-N可包括碳氧化矽(SiOC)材料。在另一實例中，第二介電材料433-1、433-2、…、433-N可包含氮氧化矽(SiON)及/或其組合。實施例不限於此等實例。然而，根據實施例，第二介電材料433-1、433-2、…、433-N有意選取為在材料或組合物方面不同於第一介電材料430-1、430-2、…、430-N，使得可對第一及第二介電層之一者執行一選擇性蝕刻程序，對於第一及第二介電層之另一者係選擇性的，例如，可相對於半導體材料432-1、432-2、…、432-N及一第一氧化物介電材料430-1、430-2、…、430-N選擇性地蝕刻第二SiN介電材料433-1、433-2、…、433-N。
可根據一半導體裝置之一製程(諸如化學氣相沈積(CVD))來沈積交替第一介電材料430-1、430-2、…、430-N層、半導體材料432-1、432-2、…、432-N層及第二介電材料433-1、433-2、…、433-N層之重複反覆。然而，實施例不限於此實例且可使用其他適合製造技術以在重複反覆中沈積一第一介電材料、一半導體材料及一第二介電材料之交替層以形成垂直堆疊401。
層可在重複反覆中垂直地出現。在圖4A之實例中，展示重複反覆之三個階層(編號1、2及3)。舉例而言，堆疊可包含：一第一介電材料430-1、一半導體材料432-1、一第二介電材料433-1、一第三介電材料430-2、一第二半導體材料432-2、一第四介電材料433-2、一第五介電材料430-3、一第三半導體材料432-3及一第六介電材料433-3。然而，實施例不限於此實例且可包含更多或更少重複反覆。
圖4B係根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一橫截面視圖。
根據實施例，可在已執行諸如圖5A至圖6E中展示之沿第二方向延伸之一長形柱及存取線形成之後發生圖4B至圖4K中描述之製程。
如圖4B中展示，一垂直開口471可經形成穿過垂直堆疊記憶體胞元內之層以曝露垂直堆疊中之垂直側壁。可透過氧化物材料430、半導體材料432及氮化物材料433之重複反覆形成垂直開口471。因而，垂直開口471可經形成穿過第一氧化物材料430-1、第一半導體材料432-1、第一氮化物材料433-1、第二氧化物材料430-2、第二半導體材料432-2、第二氮化物材料433-2、第三氧化物材料430-3、第三半導體材料432-3及第三氮化物材料433-3。然而，實施例不限於圖4B中展示之單一垂直開口。多個垂直開口可經形成穿過材料層。垂直開口471可經形成以曝露垂直堆疊中之垂直側壁。
圖4C係根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一橫截面視圖。
一蝕刻劑可流動至垂直開口471中以選擇性地蝕刻第二介電材料433。舉例而言，一蝕刻劑可流動至垂直開口471中以選擇性地蝕刻氮化物材料433。蝕刻劑可標定堆疊內之第二介電材料433之全部反覆。因而，蝕刻劑可標定堆疊內之第一氮化物材料433-1、第二氮化物材料433-2及第三氮化物材料433-3。
選擇性蝕刻劑程序可由選自一水性蝕刻化學、一半水性蝕刻化學、一蒸氣蝕刻化學或一電漿蝕刻化學以及其他可能選擇性蝕刻化學之一或多個蝕刻化學組成。舉例而言，可利用氧(O
2)或O
2及二氧化硫(SO
2) (O
2/SO
2)之一乾式蝕刻化學。可使用O
2或O
2及氮(N
2) (O
2/N
2)之一乾式蝕刻化學來選擇性地蝕刻第二介電材料433。替代地或另外，用以移除第二介電材料433之一選擇性蝕刻可包括磷酸(H
3PO
4)或氫氟酸(HF)之一選擇性蝕刻化學及/或使用一選擇性溶劑(舉例而言NH
4OH或HF以及其他可能蝕刻化學或溶劑)來溶解第二介電材料433。蝕刻劑程序可僅引起氮化物材料433之氧化。如圖4C之實例中展示，蝕刻劑程序可在半導體材料432上形成一保護氧化物塗層(例如，第二氧化物材料434)。因此，第一介電材料430及半導體材料432可在選擇性蝕刻劑程序期間保持完整。舉例而言，選擇性蝕刻劑程序可蝕刻氮化物材料433之一部分，而不移除氧化物材料430及多晶矽材料432。
如所述，在選擇性蝕刻劑程序期間可藉由形成於半導體材料432上之一第二氧化物材料434保護半導體材料432。第二氧化物材料434可存在於半導體材料432之全部反覆上。舉例而言，第二氧化物材料434可存在於堆疊內之垂直開口471中之第一半導體材料432-1、第二半導體材料432-2及第三半導體材料432-3等之一側壁上。
圖4D係根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一橫截面視圖。
選擇性蝕刻劑程序可蝕刻氮化物材料433以形成一第一水平開口473。可執行選擇性蝕刻劑程序使得第一水平開口473具有距垂直開口471之一長度或深度(D1) 476 (一第一距離476)。可藉由控制時間、蝕刻劑氣體之組合物及流動至垂直開口471中之反應氣體之蝕刻速率(例如，速率、濃度、溫度、壓力及時間參數)來控制距離(D1) 476。因而，氮化物材料433可被蝕刻至距垂直開口471之一第一距離476。選擇性蝕刻可為等向性的，但對於第二介電材料433係選擇性的，實質上停止在第一介電材料430及半導體材料上。因此，在一項實例性實施例中，選擇性蝕刻劑程序可實質上移除從半導體材料432之一頂表面至上方層中之第一介電材料(例如，氧化物材料)之一底表面之全部氮化物材料433，同時水平蝕刻距半導體材料432與氧化物材料430之間之垂直開口471之一距離(D1) 476。在此實例中，水平開口473將具有實質上等效於第二介電層433 (例如，氮化物材料)沈積至之一厚度之一高度(H1) 435。然而，實施例不限於此實例。如本文中描述，選擇性蝕刻劑程序可將氮化物材料433蝕刻至一第一距離(D1) 476且蝕刻至一高度(H1) 435。
圖4E係根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一橫截面視圖。
可藉由經由水平開口473將一摻雜劑氣相摻雜至半導體材料432之一頂表面部分中而形成一第一源極/汲極區475。可使用氣相摻雜來達成一高度等向性(例如，非定向)摻雜。在另一實例中，使用摻雜氣體(諸如磷)之熱退火可搭配一高能電漿輔助使用以破壞接合。實施例不限於此且可利用其他適合製造技術。摻雜至半導體材料432之頂表面部分中之第一源極/汲極區475之一寬度可實質上全部沿第一水平開口473距垂直開口471之第一距離(D1) 476形成。可藉由在一高電漿能量(諸如PECVD)下氣相摻雜磷(P)原子作為雜質摻雜劑以在半導體材料432之頂表面中形成一高濃度n型摻雜(n+)區而形成源極/汲極區475。
圖4F係根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一橫截面視圖。
可(例如)使用一化學氣相沈積(CVD)程序將一導電材料477保形地沈積至垂直開口471之一部分中，使得亦可將導電材料沈積至第一水平開口473中。在一些實施例中，導電材料477可包括氮化鈦(TiN)材料。在一些實施例中，導電材料477可為鎢(W)。在此實例中，一些實施例可包含例如根據如美國專利申請案第16/942,108號中描述之一方法來形成鎢(W)材料。導電材料477可形成一橫向定向數位線。
圖4G係根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一橫截面視圖。
導電材料477可在水平開口473中回凹，例如，使用一原子層蝕刻(ALE)或其他適合技術從垂直開口471蝕除。在一些實例中，導電材料477可水平開口473中回蝕距垂直開口471之一第二距離(D2) 483。可選擇性地蝕刻導電材料477，從而使氧化物材料430、導電材料477之一部分、半導體材料432及源極/汲極區475保持完整。可使用一第三蝕刻劑程序來蝕刻導電材料477。在一些實施例中，可使用一原子層蝕刻(ALE)程序來蝕刻導電材料477。在一些實施例中，可使用一等向性蝕刻程序來蝕刻導電材料477。導電材料477可在水平開口473中回凹第二距離(D2) 483以在形成於半導體材料432中之第一源極/汲極區475之一頂表面上保持直接電接觸。因而，導電材料477與源極/汲極區475保持電接觸且可形成一整合水平定向導電數位線(例如，分別為圖1至圖3中之數位線107、207及307)之部分。
圖4H係根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一橫截面視圖。
如圖4H中展示，可選擇性地蝕除保護垂直開口471中之半導體材料(繪示為圖4C至圖4G中之434)之側壁、第一源極/汲極區475之一部分及第一源極/汲極區475下方之半導體材料432之一第一部分478之氧化物材料以允許形成水平存取裝置之一本體區之一本體接觸件。在此實例中，源極/汲極區475之一部分及第一源極/汲極區475下方之半導體材料432之一頂部部分(例如，第一部分478)亦可被回蝕至距垂直開口471之一第二距離(D2) 483。可使用一第四蝕刻劑程序(例如，使用一原子層蝕刻(ALE)或其他適合技術)來執行蝕刻。在一些實施例中，源極/汲極區475可蝕刻至距垂直開口471與導電材料477相同之水平距離(D2) 483。
因此，可藉由蝕刻源極/汲極區475之部分及距垂直開口471之第二水平距離(D2) 483之第一源極/汲極區475下方之半導體材料432之頂表面(例如，478)而形成一第二水平開口472。因而，第二水平開口472可具有一第二垂直高度(H2) 485。第二垂直高度(H2) 485可大於(例如，垂直高於)形成於第二介電材料(例如，氮化物材料)中之第一水平開口473之高度(H1) 435及源極/汲極區475之高度(例如，氣相摻雜至半導體材料432之頂表面中之深度)之一組合。舉例而言，第二高度(H2) 485亦可包含被蝕除之半導體材料432之頂部部分(例如，478)之高度。因此，第二距離(D2) 483可短於第一距離(D1) 476，但第二高度485可高於第一高度(繪示為圖4D至圖4E中之H1)。
圖4I係根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一橫截面視圖。
如圖4I中展示，一第三介電材料474保形地沈積(例如，使用一CVD程序)至垂直開口471中且可保形地填充垂直開口471及第二水平開口(繪示為圖4D至圖4H中之472)。第三介電材料474可水平鄰近導電材料477，例如，沿圖1中之第一方向(D1) 109延伸之水平導電數位線、源極/汲極區475及低摻雜(例如，p型低摻雜(p-))半導體材料432之第一部分。舉例而言，在一些實施例中，第三介電材料474可在第一介電材料430下方且與導電材料477、源極/汲極區475及低摻雜半導體材料432之第一部分直接接觸。然而，實施例不限於此實例。
第三介電材料474可為與第二介電材料433相同之材料或不同之一材料。舉例而言，第二介電材料可為Si
2N
3且第三介電材料亦可為Si
3N
4。在另一實例中，第三介電材料474可包括二氧化矽(SiO
2)材料。在另一實例中，第三介電材料474可包括碳氧化矽(SiO
xC
y)材料。在另一實例中，第三介電材料474可包含氮氧化矽(SiO
xN
y)及/或其組合。實施例不限於此等實例。
圖4J係根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一橫截面視圖。
第三介電材料474可回凹以從第一垂直開口471移除且維持第一垂直開口471以允許沈積(圖4K中展示之)一導電材料以在沈積於垂直開口471內之此導電材料與低摻雜(例如，p型低摻雜(p-))半導體材料432之一第二部分479之間形成一直接電接觸件(例如，垂直堆疊內之水平定向存取裝置(例如，圖9中之901)之本體區接觸件)。在一些實施例中，可從垂直開口471蝕除第三介電材料474以曝露第一介電材料430、第三介電材料474及半導體材料432之一第二部分479之側壁。
圖4K係根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一橫截面視圖。
如圖4K中展示，將一導電材料495沈積至垂直開口471中以形成與低摻雜(例如，p型低摻雜(p-))半導體材料432之第二部分479之一直接電接觸。在一些實施例中，導電材料可為一金屬，諸如鎢(W)。然而，實施例不限於此。在一些實施例中，導電材料495係可沈積至垂直開口471中之一高摻雜(例如，p型高摻雜(p+))半導體材料。在此實例中，高摻雜半導體材料495可為一高摻雜p型(p+)矽材料。高摻雜p型(p+)矽材料495可為多晶矽材料。在一個實例中，形成導電本體接觸件包括沈積一簡併半導體材料。如本文中使用，一簡併半導體材料意欲意謂含有一高摻雜位準且摻雜劑(例如，磷(P)、硼(B)等)之間具有顯著相互作用之一半導體材料(諸如多晶矽)。相比之下，非簡併半導體含有中等摻雜位準，其中摻雜劑原子在半導體主晶格中彼此良好分離，而相互作用可忽略不計。
在一些實例中，高摻雜半導體材料495可為一高摻雜p型(p+)矽鍺(SiGe)材料。可在一相對較低溫度下將SiGe材料沈積至垂直開口471中。然而，實施例不限於此等實例。高摻雜p型(p+)矽材料495可形成與半導體材料432之第二部分479之一導電本體接觸件。
高摻雜p型(p+)矽材料495可減少在橫向定向存取裝置之操作期間藉由閘極誘發之汲極洩漏(GIDL)產生之電洞。高摻雜p型(p+)矽材料495可藉由控制半導體材料432內之電洞形成來控制半導體材料432內之通道電位。舉例而言，若第一源極/汲極區475未藉由第三介電材料474與導電材料495電隔離，則可在第一源極/汲極區475、高摻雜(p+)多晶矽材料與水平定向存取裝置之一本體區之間發生電洞形成。
圖5A繪示根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之另一階段之一實例性方法。圖5A繪示根據一或多項實施例之在製程中之一特定時間點之一半導體結構之一俯視圖。如本文中進一步論述，半導體裝置包含一陣列區及一周邊區。圖5A至圖5B繪示陣列區之一部分。在圖5A之實例中展示之實例性實施例中，方法包括使用一蝕刻劑程序來形成穿過垂直堆疊而至基板之具有一第一水平方向(D1) 509及一第二水平方向(D2) 505之複數個第一垂直開口500。在一個實例中，如圖5A中展示，複數個第一垂直開口500主要沿第二水平方向(D2) 505延伸且可在垂直堆疊中形成具有側壁514之長形垂直柱行513。可使用光微影技術來形成複數個第一垂直開口500以在蝕刻複數個第一垂直開口500之前在垂直堆疊上圖案化一光微影遮罩535 (例如，形成一硬遮罩(HM))。
圖5B係沿圖5A中之切割線A-A'截取之一橫截面視圖，其展示在一半導體裝置之製程中之一特定時間之半導體結構之另一視圖。圖5B中展示之橫截面視圖展示一半導體基板500上之一第一介電材料530-1、530-2、…、530-N、一半導體材料532-1、532-2、…、532-N及一第二介電材料533-1、533-2、…、533-N之交替層之重複反覆以形成垂直堆疊(例如，如圖4中展示之401)。圖5B繪示一導電材料540-1、540-2、…、540-4可形成於複數個第一垂直開口500中之一閘極介電材料538上。藉由實例而非藉由限制，可使用一化學氣相沈積(CVD)程序、電漿增強CVD (PECVD)、原子層沈積(ALD)或其他適合沈積程序在複數個第一垂直開口500中保形地沈積一閘極介電材料538以覆蓋複數個第一垂直開口之一底表面及垂直側壁。閘極介電質538可沈積至如適於一特定設計規則之一特定厚度(t1)，例如，近似10奈米(nm)之一閘極介電質厚度。然而，實施例不限於此實例。藉由實例，而非藉由限制，閘極介電質538可包括二氧化矽(SiO
2)材料、氧化鋁(Al
2O
3)材料、高介電常數(k) (例如，高k)介電材料及/或其等之組合，如圖3中亦描述。
此外，如圖5B中展示，一導電材料540-1、540-2、…、540-4可保形地沈積於閘極介電材料538之一表面上之複數個第一垂直開口500中。藉由實例而非藉由限制，可使用一化學氣相沈積程序(CVD)、電漿增強CVD (PECVD)、原子層沈積(ALD)或其他適合沈積程序在閘極介電材料538之一表面上之複數個第一垂直開口500中保形地沈積導電材料540-1、540-2、…、540-4以覆蓋閘極介電質538上方之複數個第一垂直開口之一底表面及垂直側壁。導電材料540-1、540-2、…、540-4可保形地沈積至一特定厚度(t2)以形成垂直定向存取線(諸如展示為圖1中展示之存取線103-1、103-2、…、103-Q (其等亦可被稱為字線)且如適於一特定設計規則)。舉例而言，導電材料540-1、540-2、…、540-4可保形地沈積為近似20奈米(nm)之一厚度。然而，實施例不限於此實例。藉由實例，而非藉由限制，導電材料540-1、540-2、…、540-4可包括一摻雜半導體(例如，摻雜矽、摻雜鍺等)、一導電金屬氮化物(例如，氮化鈦、氮化鉭等)、一金屬(例如，鎢(W)、鈦(Ti)、鉭(Ta)、釕(Ru)、鈷(Co)、鉬(Mo)等)及/或一金屬半導體化合物(例如，矽化鎢、矽化鈷、矽化鈦等)及/或其等之某一其他組合之一或多者，如圖3中亦描述。
如圖5B中展示，導電材料540-1、540-2、…、540-4可回凹以僅沿現展示為圖5B之橫截面視圖中之542-1、542-2及542-3之長形垂直柱行之垂直側壁保留。可藉由使用一適合選擇性非等向性蝕刻程序從第一垂直開口(例如，圖5A中之500)之一底表面移除導電材料540-1、540-2、…、540-4來曝露底表面上之閘極介電質538以形成單獨垂直存取線540-1、540-2、…、540-4而使由導電材料540-1、540-2、…、540-4形成之複數個單獨垂直存取線回凹。如圖5B中展示，可接著使用諸如CVD之一程序在第一垂直開口500中沈積一介電材料539 (諸如氧化物或其他適合旋塗介電質(SOD))以填充第一垂直開口500。可使用化學機械平坦化(CMP)或其他適合製造技術將介電質平坦化至垂直半導體堆疊之硬遮罩535之一頂表面。一後續光微影材料536 (例如，硬遮罩)可使用CVD沈積且使用CMP平坦化以覆蓋及閉合單獨垂直存取線540-1、540-2、…、540-4上方之第一垂直開口500。可在本文中描述之製程之其他點使用類似半導體程序技術。然而，如提及，實施例不限於此。例如，可利用本文中描述之若干程序來形成具有水平存取線之半導體裝置。當利用水平存取線時，半導體裝置可包括垂直數位線。
圖6A繪示根據本發明之若干實施例之在用於形成諸如圖1至圖3中繪示之垂直堆疊記憶體胞元陣列之一半導體裝置之一製程之另一階段之一實例性方法。圖6A繪示根據一或多項實施例之在製程中之一特定時間點之一半導體結構之一俯視圖。如本文中進一步論述，半導體裝置包含一陣列區及一周邊區，例如，如圖7A中展示。圖6A至圖6E繪示陣列區(即，形成電晶體及存取線之區)之一部分。如繪示，圖6A包含陣列區660。在圖6A之實例性實施例中，方法包括使用一光微影程序以圖案化圖5B中之光微影遮罩636、536。圖6A中之方法進一步繪示使用一選擇性等向性蝕刻劑程序來移除曝露導電材料640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z之部分以分離且個別地形成複數條單獨垂直存取線640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z (例如，圖1中之存取線103-1、103-2、…、103-Q)。因此，沿長形垂直柱行之側壁(例如，沿圖5B之橫截面視圖中之長形垂直柱行542-1、542-2及542-3之側壁)展示複數條單獨垂直存取線640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z。
如圖6A之實例中展示，可使用一適合選擇性等向性蝕刻程序將曝露導電材料640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z移除回至第一垂直開口(例如，圖5A中之500)中之閘極介電材料638。如圖6A中展示，可接著沈積一後續介電材料641 (諸如氧化物或其他適合旋塗介電質(SOD))以填充剩餘開口，使用諸如CVD之一程序或其他適合技術從剩餘開口移除曝露導電材料640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z。可使用諸如CMP之一程序或其他適合技術將介電材料641平坦化至垂直半導體堆疊(例如，如圖4中展示之401)之先前硬遮罩635之一頂表面。在一些實施例中，可使用CVD沈積且使用CMP平坦化一後續光微影材料537 (例如，硬遮罩)以覆蓋及閉合垂直半導體堆疊(圖4中之401)之一工作表面上方之複數條單獨垂直存取線640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z，從而留下沿長形垂直柱行之側壁保護之複數條單獨垂直存取線640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)及640-Z。然而，實施例不限於此等程序實例。
圖6B繪示沿圖6A中之切割線A-A'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖6B中展示之橫截面視圖遠離複數條單獨垂直存取線640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)且展示一半導體基板600上之一第一介電材料630-1、630-2、…、630-N、一半導體材料632-1、632-2、…、632-N及一第二介電材料633-1、633-2、…、633-N之交替層之重複反覆以形成垂直堆疊(例如，如圖4中展示之401)。如圖6B中展示，一垂直方向611被繪示為一第三方向(D3)，例如，一x-y-z座標系統中之z方向，其類似於圖1至圖3中展示之第一、第二及第三方向中之第三方向(D3) 111。左右延伸之圖紙之平面在一第一方向(D1) 609上。在圖6B之實例性實施例中，介電材料641展示為填充殘留閘極介電質638沈積物上之垂直開口。上文描述之硬遮罩637罩蓋所繪示之結構。
圖6C繪示沿圖6A中之切割線B-B'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖6C中展示之橫截面視圖繪示為沿一第一介電材料630-1、630-2、…、630-N、一半導體材料632-1、632-2、…、632-N及一第二介電材料633-1、633-2、…、633-N之交替層之重複反覆之一軸在第二方向(D2) 605上延伸，沿其且在其中水平定向存取裝置及水平定向儲存節點(例如，電容器胞元)可形成於半導體材料層632-1、632-2、…、632-N內。在圖6C中，藉由指示從圖紙之平面及定向設定之一位置之一虛線繪示一相鄰相對垂直存取線640-3。
圖6D繪示沿圖6A中之切割線C-C'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖6D中展示之橫截面視圖繪示為在水平定向存取裝置及水平定向儲存節點(例如，電容器胞元)將形成於半導體材料層632-1、632-2、…、632-N內之一區外部沿一第一介電材料630-1、630-2、…、630-N、一半導體材料632-1、632-2、…、632-N及一第二介電材料633-1、633-2、…、633-N之交替層之重複反覆之一軸在第二方向(D2) 605上延伸。在圖6C中，介電材料641展示為填充對於三維垂直定向記憶體胞元陣列可沿一第一方向(D1)隔開而延伸進出圖紙之平面之水平定向存取裝置與水平定向儲存節點之間之空間。在圖紙之左端展示一第一介電材料630-1、630-2、…、630-N、一半導體材料632-1、632-2、…、632-N及一第二介電材料633-1、633-2、…、633-N之交替層之重複反覆，在該位置圖1中展示之一水平定向數位線(例如，數位線107-1、107-2、…、107-P)可經整合以形成與下文更詳細描述之第二源極/汲極區或數位線導電接觸件材料之電接觸。
圖6E繪示沿圖6A中之切割線D-D'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖6E中展示之橫截面視圖繪示為沿跨複數條單獨垂直存取線640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)相交且與半導體材料632-1、632-2、…、632-N之區相交之第一介電材料630-1、630-2、…、630-N、半導體材料632-1、632-2、…、632-N及第二介電材料633-1、633-2、…、633-N之交替層之重複反覆之一軸在第一方向(D1) 609上在圖紙之平面中從右至左延伸，其中可形成一通道區，該通道區藉由閘極介電質638與複數條單獨垂直存取線640-1、640-2、…、640-N、640-(N+1)、…、640-(Z-1)分離。在圖6E中，第一介電填充材料639展示為分離可如下文更詳細描述般形成為延伸進出之圖紙之平面且可沿一第一方向(D1) 609隔開並垂直堆疊在三維(3D)記憶體中沿第三方向(D3) 611延伸之陣列中之相鄰水平定向存取裝置與水平定向儲存節點之間之空間。
圖7A繪示根據本發明之若干實施例之在用於形成諸如圖1至圖3中繪示之垂直堆疊記憶體胞元陣列之一半導體裝置之一製程之另一階段之一實例性方法。圖7A繪示根據一或多項實施例之在製程中之一特定時間點之一半導體結構之一俯視圖。如圖7A中繪示，半導體結構包含一陣列區760及一周邊區762。在圖7A之實例性實施例中，方法包括使用一光微影程序以圖案化光微影遮罩735、736及/或737 (例如，圖6A至圖6E中之635、636及/或637)。圖7A中之方法進一步繪示使用一或多個蝕刻劑程序以在一儲存節點區750 (及圖7A及圖7C中之744)中形成穿過垂直堆疊且主要沿第一水平方向(D1) 709延伸之一垂直開口751。一或多個蝕刻劑程序形成一垂直開口751以在圖7B至圖7E中展示之鄰近半導體材料之一第二區之垂直堆疊中之一第一介電材料730-1、730-2、…、730-N、一半導體材料732-1、732-2、…、732-N及一第二介電材料733-1、733-2、…、733-N之交替層之重複反覆中曝露第三側壁。再者，一或多個蝕刻劑程序在周邊區中形成若干垂直開口764。周邊區762中之垂直開口764類似於陣列區760中之垂直開口751。可同時執行用以形成垂直開口751/764之蝕刻劑程序。其他編號組件可類似於結合圖6展示且論述之組件。
在一些實施例中，在結合圖4A至圖4K描述之製程之前執行此程序。然而，圖7B至圖7F中展示之實施例繪示一序列，其中「在」已執行結合圖4A至圖4K描述之數位線777及第一源極/汲極區形成(例如，首先執行數位線形成)「之後」執行儲存節點(例如，電容器)製程。此處，可沿複數條單獨垂直存取線740繪示數位線777。
根據圖7B至圖7F中展示之一實例性實施例，方法包括在垂直堆疊(圖4A中之401)中形成一第二垂直開口751/764及選擇性地蝕刻半導體材料732-1、732-2、…、732-N之第二區744以在垂直堆疊(圖4A中之401)中形成自垂直開口751向後一第二水平距離之一第二水平開口779 (D2開口)。根據實施例，選擇性地蝕刻半導體材料732-1、732-2、…、732-N之第二區744可包括使用一原子層蝕刻(ALE)程序。如將結合圖7C進一步說明，可在第二水平開口779之遠離垂直開口之一端部處之半導體材料732-1、732-2、…、732-N中形成一第二源極/汲極區778。
圖7B繪示沿圖7A中之切割線A-A'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖7B中展示之橫截面視圖遠離複數條單獨垂直存取線740-1、740-2、…、740-N、740-(N+1)、…、740-(Z-1)，且展示一半導體基板700上之藉由一開口751分離之一介電材料730-1、730-2、…、730-(N+1)、一半導體材料732-1、732-2、…、732-N及一第二介電材料733-1、733-2、…、733-N之交替層之重複反覆以形成垂直堆疊。如圖7B中展示，一垂直方向711被繪示為一第三方向(D3)，例如，一x-y-z座標系統中之z方向，其類似於圖1至圖3中展示之第一、第二及第三方向中之第三方向(D3) 111。左右延伸之圖紙之平面在一第一方向(D1) 709上。在圖7B之實例性實施例中，垂直堆疊內之材料(介電材料730-1、730-2、…、730-(N+1)、半導體材料732-1、732-2、…、732-N及第二介電材料733-1、733-2、…、733-N)在第二方向(D2)上且沿三維(3D)記憶體之垂直堆疊記憶體胞元陣列之水平存取裝置及水平儲存節點之定向之一軸延伸進出圖紙之平面。此外，圖7B繪示形成於周邊區762中之一垂直開口764。
圖7C繪示沿圖7A中之切割線B-B'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之陣列區760之另一視圖。圖7C中展示之橫截面視圖繪示為沿一第一介電材料730-1、730-2、…、730-N、一半導體材料732-1、732-2、…、732-N及一第二介電材料733-1、733-2、…、733-N之交替層之重複反覆之一軸在第二方向(D2) 705上沿圖紙之平面左右延伸，沿其且在其中水平定向存取裝置及水平定向儲存節點(例如，電容器胞元)可形成於半導體材料層732-1、732-2、…、732-N內。
在圖7C之實例性實施例中，一垂直開口751及水平開口779展示為由結合圖7A描述之遮罩、圖案化及蝕刻程序形成。如圖7C中展示，已選擇性地移除第二區744中之半導體材料732-1、732-2、…、732-N以形成水平開口779。在一個實例中，使用一原子層蝕刻(ALE)程序來選擇性地蝕刻半導體材料732-1、732-2、…、732-N，且從垂直開口751向後移除一第二距離(D2開口)。可在第二水平開口779中相對於圖4A至圖4K中展示之製程稍後或首先形成如圖8A至圖8E中展示之水平定向儲存節點(例如，電容器胞元)。
圖7C中亦展示，可藉由將一摻雜劑氣相摻雜至半導體材料732之一頂表面部分中而形成第一源極/汲極區775。在一些實施例中，第一源極/汲極區775可鄰近垂直存取線740。根據一項實例性實施例，如圖7C中展示，可藉由使一高能氣相摻雜劑(諸如用於一n型電晶體之磷(P))流動至第二水平開口779中以將摻雜劑摻雜於第二水平開口779之遠離垂直開口751之一端部處之半導體材料732-1、732-2、…、732-N中而形成一第二源極/汲極區778。在一個實例中，可使用氣相摻雜來達成一高度等向性(例如，非定向)摻雜以形成區742中之一水平定向存取裝置之第二源極/汲極區778。在另一實例中，摻雜氣體(諸如磷)之熱退火可搭配一高能電漿輔助使用以破壞接合。然而，實施例不限於此且可利用其他適合製造技術。
導電材料777可沈積成鄰近第二介電材料733。導電材料777可在第一源極/汲極區775之一頂表面上保持直接電接觸。因而，導電材料777保持與源極/汲極區775電接觸。在一些實施例中，第三介電材料774可在第一介電材料730下方同時保持與導電材料777、第一源極/汲極區775及低摻雜半導體材料732之第一部分直接接觸。第三介電材料774可形成與一高摻雜p型(p+)矽材料795之一直接電接觸件，例如，水平定向存取裝置之本體區接觸件。
如本文中進一步論述，水平定向儲存節點之一第一電極(例如，861)分別耦合至水平存取裝置之第二源極/汲極區778。距形成於垂直堆疊(例如，圖4A中之401)中之垂直開口751之一第二距離(D2開口)且沿三維(3D)記憶體之垂直堆疊記憶體胞元陣列之水平存取裝置及水平儲存節點之定向之一軸在圖紙平面中沿第二方向(D2)左右延伸之一第二水平開口779中形成此等水平定向儲存節點。在圖7C中，藉由指示從圖紙之平面及定向向內設定之一位置之一虛線繪示一相鄰相對垂直存取線740-3。
圖7D繪示展示根據本發明之一製程之一特定點之周邊區762之一區段之一橫截面視圖之一部分。如圖7D中繪示，若干水平開口766形成於周邊區762中。形成於周邊區762中之水平開口766與陣列區760中之水平開口779同時形成。舉例而言，本文中論述為用於陣列區760之程序(例如，一蝕刻程序)亦可用於周邊區762。此等程序可同時用於陣列區760及周邊區762；然而，實施例不限於此。例如，用於選擇性地蝕刻半導體材料732-1、732-2、…、732-N且形成圖7C中展示之第二水平開口779之一原子層蝕刻(ALE)程序亦可(例如，同時)用於蝕刻周邊區762中之半導體材料732-1、732-2、…、732-N且形成圖7D中展示之水平開口766。換言之，周邊區762中之周邊電容器可與陣列區760中之儲存節點(即，陣列電容器)同時形成。一或多項實施例規定(例如)周邊區762及陣列區760中之電容器可為金屬-絕緣體-金屬(MIM)電容器或金屬-鐵電-金屬(MFM)電容器。
圖7E繪示沿圖7A中之切割線C-C'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖7E中展示之橫截面視圖繪示為在其中水平定向存取裝置及水平定向儲存節點(例如，電容器胞元)將形成於陣列區760中之半導體材料層732-1、732-2、…、732-N內之一區外部沿第一介電材料730-1、730-2、…、730-N、半導體材料732-1、732-2、…、732-N及第二介電材料733-1、733-2、…、733-N之交替層之重複反覆之一軸在圖紙之平面中沿第二方向(D2) 705左右延伸。在圖紙之左端展示一第一介電材料730-1、730-2、…、730-N、一半導體材料732-1、732-2、…、732-N及一第二介電材料733-1、733-2、…、733-N之交替層之重複反覆，在該位置一水平定向數位線(例如，圖1中展示之數位線107-1、107-2、…、107-P)可經整合以形成與上文結合圖4A至圖4K描述之第一源極/汲極區或數位線導電接觸件材料之電接觸。
再者，雖然本文中使用第一及第二源極/汲極區參考來表示兩個單獨且相異源極/汲極區，但被稱為「第一」及/或「第二」源極/汲極區之源極/汲極區不意欲具有某一獨特含義。僅預期源極/汲極區之一者連接至一數位線(例如，107-2)且另一者可連接至一儲存節點。
在一些實施例中，一導電材料777可繪示為鄰近第二介電材料733。導電材料777可鄰近介電材料741。可沿一第一介電材料730-1、730-2、…、730-N、一半導體材料732-1、732-2、…、732-N及一第二介電材料733-1、733-2、…、733-N之交替層之重複反覆繪示一本體接觸區795。
圖7F繪示沿圖7A中之切割線D-D'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖7F中展示之橫截面視圖繪示為沿跨複數條單獨垂直存取線740-1、740-2、…、740-4相交且與半導體材料732-1、732-2、…、732-N之區相交之第一介電材料730-1、730-2、…、730-N、半導體材料732-1、732-2、…、732-N及第二介電材料733-1、733-2、…、733-N之交替層之重複反覆之一軸在圖紙之平面中沿第一方向(D1) 709從右至左延伸，其中可形成一通道區，該通道區藉由閘極介電質738與複數條單獨垂直存取線740-1、740-2、…、740-4分離。在圖7E中，第一介電填充材料739展示為分離相鄰水平定向存取裝置(其等可如結合圖4A至圖4K描述般形成為延伸進出圖紙之平面且可沿一第一方向(D1) 709隔開並垂直堆疊於三維(3D)記憶體中沿第三方向(D3) 711延伸之陣列中)之間之空間。
圖8A繪示根據本發明之若干實施例之在諸如圖1至圖3中繪示之一半導體裝置之一製程之一階段之一實例性方法。圖8A繪示根據一或多項實施例之在一製程中之一特定時間點之一半導體結構之一俯視圖。如圖8A中繪示，半導體結構包含一陣列區860及一周邊區862。如圖8A中展示，使用一光微影程序以圖案化光微影遮罩835、836及/或837 (例如，圖6A至圖6E中之635、636及/或637或圖7A至圖7F中之735、736及/或737)。圖8A繪示在一儲存節點區850中穿過藉由一或多個蝕刻劑程序形成之垂直堆疊之垂直開口851。圖8A繪示藉由一或多個蝕刻劑程序形成之周邊區862中之若干垂直開口864。垂直開口864可類似於(例如，除位置以外相同於)陣列區860中之垂直開口851；然而，實施例不限於此。一或多個蝕刻劑程序形成一垂直開口851以在圖8B至圖8E中展示之鄰近半導體材料之一第二區之垂直堆疊中之一第一介電材料830-1、830-2、…、830-N、一半導體材料832-1、832-2、…、832-N及一第二介電材料833-1、833-2、…、833-N之交替層之重複反覆中曝露第三側壁。其他編號組件可類似於結合圖6及圖7展示且論述之組件。在一些實施例中，在選擇性地移除其中形成水平定向存取裝置之一第一源極/汲極區、通道區及第二源極/汲極區之半導體材料之一存取裝置區之後執行此程序，如圖7中繪示。
圖8B繪示在本發明之一實施例之一製程之一個實例中之一特定點之周邊區862之一區段。如圖8B中繪示及先前論述，若干垂直開口864 (例如，用於電容器形成之垂直開口)形成於周邊區862中。如提及，周邊區862中之周邊電容器形成可與陣列區(例如，圖8A中展示之860)中之陣列電容器形成同時執行。
一底部電極材料861可沈積(例如，保形地沈積)於若干垂直開口864中。如圖8B中展示，底部電極材料861沈積於水平開口866中。如圖8B中展示，底部電極材料861可接觸定位於周邊區862中(例如，定位於水平開口866內)之半導體材料832之一部分。底部電極材料861可為一導電材料，諸如一金屬。底部電極材料861之實例包含(但不限於)鉑(Pt)材料、釕(Ru)材料、氮化鈦(TiN)材料、摻雜TiN材料、鎢(W)材料、鉬(Mo)材料、氮化鉭(TaN)材料、鋁(Al)材料、銠(Rh)材料、氮化鎢(WN)材料及氧化釕(RuO
2)材料。一或多項實施例規定底部電極材料861係氮化鈦(TiN)材料。一或多項實施例規定底部電極材料861可為一摻雜材料。底部電極材料861可經沈積以具有等於或大於5 nm之一厚度(例如，與底部電極材料861沈積於其上之一表面垂直之一距離)。
圖8C繪示在本發明之一實施例之一製程之一個實例中之一特定點之周邊區862之一區段。如圖8C中展示，可移除底部電極材料861之部分，例如，使得維持沈積於水平開口866中之底部電極材料861之部分而移除沈積於別處之底部電極材料861之部分。可藉由一原子層蝕刻(ALE)程序及/或其他適合技術移除底部電極材料861之部分。
圖8D繪示在本發明之一實施例之一製程之一個實例中之一特定點之周邊區862之一區段。如圖8D中展示，一介電材料863可沈積(例如，保形地沈積)於若干垂直開口864中。如圖8D中展示，介電材料863沈積於水平開口866中，例如，沈積於底部電極材料861上。實例包含(但不限於) SiO
2、Si
3N
4、ZrO
2(氧化鋯)、HfO
2(氧化鉿)、La
2O
3(氧化鑭)、PZT (鈦酸鉛鋯、Pb[Zr(x)Ti(1-x)]O
3)、BaTiO
3、Al
2O
3及其等之組合。一或多項實施例規定介電材料863可經摻雜。舉例而言，介電材料863可經沈積以具有從2 nm至10 nm之一厚度(例如，與介電材料863沈積於其上之一表面垂直之一距離)。
圖8E繪示在本發明之一實施例之一製程之一個實例中之一特定點之周邊區862之一區段。如圖8E中展示，一頂部電極材料856可沈積於若干垂直開口864中。如圖8E中展示，頂部電極材料856沈積於水平開口866中，例如，沈積於介電材料863上。沈積頂部電極材料856在水平開口866之各者中形成一電容器884 (即，一金屬-絕緣體-金屬電容器)，其中頂部電極材料856係各自電容器884之各者之一共同電極材料。頂部電極材料856可為一導電材料，諸如一金屬。頂部電極材料856之實例包含(但不限於)鉑(Pt)材料、釕(Ru)材料、氮化鈦(TiN)材料、摻雜TiN材料、鎢(W)材料、鉬(Mo)材料、氮化鉭(TaN)材料、鋁(Al)材料、銠(Rh)材料、氮化鎢(WN)材料及氧化釕(RuO
2)材料。一或多項實施例規定頂部電極材料856係氮化鈦(TiN)材料。一或多項實施例規定頂部電極材料856可經摻雜，諸如摻雜Si、摻雜Ge、或摻雜SiGe，諸如(舉例而言)硼摻雜SiGe。一或多項實施例規定(雖然未繪示)一額外金屬材料可形成於頂部電極材料856上，例如，以幫助降低電阻。額外金屬材料之實例包含(但不限於) W、Ti、TiN、Co、Mo、Ru、此等金屬之矽化物及其等之組合。
圖8F繪示在本發明之一實施例之一製程之一個實例中之一特定點之周邊區862之一區段。如圖8F中展示，若干垂直開口868 (例如，一待沈積底部電極接觸件材料之垂直開口)形成於周邊區862中。垂直開口868可類似於(例如，除位置以外相同於)陣列區860中之垂直開口851；然而，實施例不限於此。垂直開口868可類似於周邊區862中之垂直開口864；然而，實施例不限於此。雖然圖8F繪示繼形成垂直開口864之後(例如，在周邊區862中形成電容器884之後)形成垂直開口868，但實施例不限於此。例如，可形成垂直開口868且可在形成用於電容器形成之垂直開口864之前沈積如本文中進一步論述之底部電極接觸件材料且此後可形成電容器884。換言之，可在如(例如)關於圖7C至圖7D及/或圖8B至圖8E論述之電容器形成之前執行8F至8H中繪示之程序步驟。
圖8G繪示在本發明之一實施例之一製程之一個實例中之一特定點之周邊區862之一區段。如圖8G中展示，可選擇性地移除定位於周邊區862中之半導體材料832之一部分以形成水平開口882。可形成水平開口882使得曝露底部電極材料861，例如，可透過一各自水平開口882存取各各自底部電極材料861。應注意，當在電容器884形成之前沈積如本文中進一步論述之底部電極接觸件材料880時，可形成水平開口866使得曝露底部電極接觸件材料，例如，使得可在該底部電極接觸件材料上沈積底部電極材料861。
圖8H繪示在本發明之一實施例之一製程之一個實例中之一特定點之周邊區862之一區段。如圖8H中展示，一底部電極接觸件材料880可沈積於水平開口882及垂直開口868中。如圖8H中展示，一底部電極接觸件材料880可形成於各自底部電極材料861之各者上(例如，與其接觸)。在各自底部電極材料861上形成底部電極接觸件材料880可規定底部電極接觸件材料880電耦合(例如，共同耦合)至各自電容器之底部電極材料861。底部電極接觸件材料880可為一導電材料，諸如一金屬。底部電極接觸件材料880之實例包含(但不限於)鉑(Pt)材料、釕(Ru)材料、氮化鈦(TiN)材料、摻雜TiN材料、鎢(W)材料、鉬(Mo)材料、氮化鉭(TaN)材料、鋁(Al)材料、銠(Rh)材料、氮化鎢(WN)材料及氧化釕(RuO
2)材料。一或多項實施例規定底部電極接觸件材料880係氮化鈦(TiN)材料。一或多項實施例規定底部電極接觸件材料880可為一摻雜材料。
圖8I繪示在本發明之一實施例之一製程之一個實例中之一特定點之周邊區862之一區段。如圖8I中示意性地展示，若干電接觸件881-1、881-2及883可經形成以提供所要電容值。舉例而言，可形成接觸件作為BEOL處理之部分。如圖8I中展示，接觸件881-1經耦合至共同耦合(並聯)至一底部電極接觸件880之一第一電容器群組。接觸件883經耦合至共同頂部電極接觸件856。接觸件881-2經耦合至共同耦合(並聯)至一不同底部電極接觸件880之一第二電容器群組。第一及第二電容器群組可經並聯連接以提供一增加電容，此對於若干應用係所要的。由於周邊區包含根據本文中描述之實施例形成之垂直堆疊電容器之多個例項，故各種電容器群組可以各種方式(例如，串聯或並聯)電耦合以達成各種所要電容值。
圖8J繪示在本發明之一實施例之一製程之一個實例中之一特定點之周邊區862之一區段。如圖8J中示意性地展示，若干電接觸件881-1及881-2可經形成以提供所要電容值。舉例而言，可形成接觸件作為BEOL處理之部分。如圖8J中展示，接觸件881-1經耦合至共同耦合(並聯)至一底部電極接觸件880之一第一電容器群組。接觸件881-2經耦合至共同耦合(並聯)至一不同底部電極接觸件880之一第二電容器群組。第一群組及第二群組可經串聯連接以提供跨電容器之減小電場，此對於若干應用係所要的。由於周邊區包含根據本文中描述之實施例形成之垂直堆疊電容器之多個例項，故各種電容器群組可以各種方式(例如，串聯或並聯)電耦合以達成各種所要電容值。
圖8K繪示沿圖8A中之切割線A-A'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖8K中展示之橫截面視圖遠離複數條單獨垂直存取線840-1、840-2、…、840-N、840-(N+1)、…、840-(Z-1)，且展示一半導體基板800上之藉由具有第一電極861 (例如，底部胞元接觸電極)、胞元介電質863及第二電極856 (例如，頂部共同節點電極)之水平定向電容器胞元分離之一介電材料830-1、830-2、…、830-(N+1)之交替層之重複反覆以形成垂直堆疊。如圖8B中展示，一垂直方向811被繪示為一第三方向(D3)，例如，一x-y-z座標系統中之z方向，其類似於圖1至圖3中展示之第一、第二及第三方向中之第三方向(D3) 111。左右延伸之圖紙之平面在一第一方向(D1) 809上。在圖8K之實例性實施例中，第一電極861 (例如，待耦合至水平存取裝置之源極/汲極區之底部電極)及第二電極856被繪示為藉由一胞元介電材料863分離，胞元介電材料863在第二方向(D2)上且沿三維(3D)記憶體之垂直堆疊記憶體胞元陣列之水平存取裝置及水平儲存節點之定向之一軸延伸進出圖紙之平面。根據一實例性實施例，例如，如圖8K中展示，製造包括選擇性地蝕刻半導體材料832-1、832-2、…、832-N之第二區以透過第二水平開口(其自一垂直開口(例如，851)向後一第二水平距離)在垂直堆疊中沈積一第二源極/汲極區及電容器胞元。在一些實施例中，方法包括形成電容器胞元作為周邊區860之第二水平開口中之儲存節點。藉由實例，而非藉由限制，形成電容器包括使用一原子層沈積(ALD)程序以在第二水平開口中循序地沈積藉由一胞元介電質863分離之一第一電極861及一第二電極856。可使用其他適合製造技術及/或儲存節點結構。可沿複數條單獨垂直存取線840看見一數位線877。
圖8L繪示沿圖8A中之切割線B-B'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖8L中展示之橫截面視圖繪示為沿一第一介電材料830-1、830-2、…、830-N、一半導體材料832-1、832-2、…、832-N及一第二介電材料833-1、833-2、…、833-N之交替層之重複反覆之一軸在第二方向(D2) 805上沿圖紙之平面左右延伸，沿其且在其中水平定向存取裝置及水平定向儲存節點(例如，電容器胞元)可形成於半導體材料層832-1、832-2、…、832-N內。在圖8L之實例性實施例中，水平定向儲存節點(例如，電容器胞元)被繪示為已在此製程中形成且展示藉由胞元介電質863分離之第一電極861 (例如，待耦合至水平存取裝置之源極/汲極區之底部電極)及第二電極856 (例如，待耦合至一共同電極平面(諸如一接地平面)之頂部電極)。然而，實施例不限於此實例。在其他實施例中，繼意欲用於接著描述之水平定向存取裝置之定位(例如，放置形成)在半導體材料832-1、832-2、…、832-N之一區中形成一第一源極/汲極區、一通道區及一第二源極/汲極區之後可形成藉由胞元介電質863分離之第一電極861 (例如，待耦合至水平存取裝置之源極/汲極區之底部電極)及第二電極856 (例如，待耦合至一共同電極平面(諸如一接地平面)之頂部電極)。
在圖8L之實例性實施例中，具有第一電極861 (例如，待耦合至水平存取裝置之源極/汲極區之底部電極)及第二電極856 (例如，待耦合至一共同電極平面(諸如一接地平面)之頂部電極)之水平定向儲存節點被展示為形成於一第二水平開口(例如，圖7C中展示之779)中，該第二水平開口距形成於垂直堆疊(例如，圖4A中之401)中之垂直開口(例如，圖7C中之751)一第二距離(D2開口)且沿三維(3D)記憶體之垂直堆疊記憶體胞元陣列之水平存取裝置及水平儲存節點之定向之一軸在圖紙平面中沿第二方向(D2)左右延伸。在圖8L中，藉由指示從圖紙之平面及定向向內設定之一位置之一虛線繪示一相鄰相對垂直存取線840-3。
導電材料877可繪示為鄰近第二介電材料833。導電材料877可在第一源極/汲極區875之一頂表面上保持直接電接觸。因而，導電材料877與源極/汲極區875保持電接觸。在一些實施例中，第三介電材料874可在第一介電材料830下方同時保持與導電材料877、第一源極/汲極區875及低摻雜半導體材料832之第一部分直接接觸。第三介電材料874可形成與一高摻雜p型(p+)矽材料895之一直接電接觸件，例如，水平定向存取裝置之本體區接觸件。
圖8M繪示沿圖8A中之切割線C-C'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖8M中展示之橫截面視圖繪示為在其中水平定向存取裝置及水平定向儲存節點(例如，電容器胞元)將形成於半導體材料層832-1、832-2、…、832-N內之一區外部沿第一介電材料830-1、830-2、…、830-N、半導體材料832-1、832-2、…、832-N及第二介電材料833-1、833-2、…、833-N之交替層之重複反覆之一軸在圖紙之平面中沿第二方向(D2) 805左右延伸。在圖8L中，介電材料841展示為填充對於三維垂直定向記憶體胞元陣列可沿一第一方向(D1)隔開而延伸進出圖紙之平面之水平定向存取裝置之間之空間。然而，在圖8M之橫截面視圖中，第二電極856 (例如，一電容器胞元結構之頂部共同電極)額外地展示為存在於水平相鄰裝置之間之空間中。在圖紙之左端展示一第一介電材料830-1、830-2、…、830-N、一半導體材料832-1、832-2、…、832-N及一第二介電材料833-1、833-2、…、833-N之交替層之重複反覆，在該位置一水平定向數位線(例如，圖1中展示之數位線107-1、107-2、…、107-P等等)可經整合以形成與下文更詳細描述之第二源極/汲極區或數位線導電接觸件材料之電接觸。
在一些實施例中，一導電材料877可繪示為鄰近第二介電材料833。導電材料877可鄰近介電材料841。亦可沿一第一介電材料830-1、830-2、…、830-N、一半導體材料832-1、832-2、…、832-N及一第二介電材料833-1、833-2、…、833-N之交替層之重複反覆繪示一本體接觸區895。
圖8N繪示沿圖8A中之切割線D-D'截取之一橫截面視圖，其展示在本發明之一實施例之一製程之一個實例中之此特定點之半導體結構之另一視圖。圖8N中展示之橫截面視圖繪示為沿跨複數條單獨垂直存取線840-1、840-2、…、840-4相交且與半導體材料832-1、832-2、…、832-N之區相交之第一介電材料830-1、830-2、…、830-N、半導體材料832-1、832-2、…、832-N及第二介電材料833-1、833-2、…、833-N之交替層之重複反覆之一軸在圖紙之平面中沿第一方向(D1) 809從右至左延伸，其中可形成一通道區，該通道區藉由閘極介電質838與複數條單獨垂直存取線840-1、840-2、…、840-4分離。在圖8N中，第一介電填充材料839展示為分離可如下文更詳細描述般形成為延伸進出圖紙之平面且可沿一第一方向(D1) 809隔開並垂直堆疊於三維(3D)記憶體中沿第三方向(D3) 811延伸之陣列中之相鄰水平定向存取裝置與水平定向儲存節點之間之空間。
圖9繪示根據本發明之若干實施例之耦合至一水平定向儲存節點且耦合至垂直定向存取線及水平定向數位線之一實例性水平定向存取裝置之一部分之一橫截面視圖，如可形成一垂直堆疊記憶體胞元陣列之部分。水平定向存取裝置901可具有藉由一通道區分離之一第一源極/汲極區及一第二源極/汲極區，及與通道區相對且藉由一閘極介電質與該通道區分離之閘極。
圖9係根據本發明之若干實施例之呈包含一半導體裝置990 (例如，一記憶體裝置)之一運算系統900之形式之一設備之一方塊圖。如本文中使用，一記憶體裝置990、一記憶體陣列991及/或一主機992舉例而言亦可單獨視為一「設備」。根據實施例，半導體裝置992可包括至少一個記憶體陣列991，包含如本文中論述之周邊區962，其中根據本文中描述之實施例，一記憶體胞元形成為具有一數位線及本體接觸件。
在此實例中，系統900包含經由一介面993耦合至記憶體裝置990的一主機992。運算系統900可為一個人膝上型電腦、一桌上型電腦、一數位相機、一行動電話、一記憶卡讀取器或一啟用物聯網(IoT)之裝置以及各種其他類型之系統。主機992可包含能夠存取記憶體990之若干處理資源(例如，一或多個處理器、微處理器、或一些其他類型之控制電路系統)。系統900可包含單獨積體電路，或主機992及記憶體裝置990兩者可處於相同積體電路上。舉例而言，主機992可為包括多個記憶體裝置990之一記憶體系統之一系統控制器，其中系統控制器994藉由諸如一中央處理單元(CPU)之另一處理資源提供對各自記憶體裝置990之存取。
在圖9中展示之實例中，主機992負責執行一作業系統(OS)及/或可(例如)從記憶體裝置1003經由控制器1005載入至其之各種應用程式(例如，程序)。可藉由將存取命令從主機992提供至記憶體裝置990以存取包括OS及/或各種應用程式之資料而從記憶體裝置990載入OS及/或各種應用程式。主機992亦可藉由向記憶體裝置990提供存取命令以擷取在OS及/或各種應用程式之執行中利用之資料而存取由OS及/或各種應用程式利用之該資料。
為清楚起見，系統900已經簡化以集中於與本發明特別相關之特徵。記憶體陣列991可為包括具有根據本文中描述之技術形成之一數位線及本體接觸件之至少一個記憶體胞元之一DRAM陣列。舉例而言，記憶體陣列991可為一未遮蔽DL 4F2陣列，諸如一3D-DRAM記憶體陣列。陣列991可包括配置成藉由字線(其等在本文中可被稱為存取線或選擇線)耦合之列及藉由數位線(其等在本文中可被稱為感測線或資料線)耦合之行的記憶體胞元。儘管圖9中展示一單一陣列991，然實施例不限於此。例如，記憶體裝置990可包含若干陣列991，例如，若干DRAM胞元庫。
記憶體裝置990包含位址電路系統995以鎖存經由一介面993提供之位址信號。介面可包含(舉例而言)採用一適合協定之一實體介面，例如，一資料匯流排、一位址匯流排及一命令匯流排或一組合資料/位址/命令匯流排。此協定可為客製或專用的，或介面993可採用一標準化協定，諸如高速周邊組件互連(PCIe)、Gen-Z、CCIX或類似者。位址信號藉由一列解碼器996及一行解碼器997接收且解碼以存取記憶體陣列991。可藉由使用感測電路系統998感測感測線上之電壓及/或電流變化而從記憶體陣列991讀取資料。感測電路系統998可包括(舉例而言)可從記憶體陣列991讀取並鎖存一頁(例如，列)資料的感測放大器。I/O電路系統999可用於經由介面993與主機992進行雙向資料通信。使用讀取/寫入電路系統955將資料寫入至記憶體陣列991或從記憶體陣列991讀取資料。作為一實例，電路系統955可包括各種驅動器、鎖存電路系統等。
控制電路系統994對藉由主機992提供之信號進行解碼。信號可為藉由主機992提供之命令。此等信號可包含用於控制對記憶體陣列991執行之操作(包含資料讀取操作、資料寫入操作、及資料擦除操作)的晶片啟用信號、寫入啟用信號、及位址鎖存信號。在各項實施例中，控制電路系統994負責執行來自主機992之指令。控制電路系統994可包括一狀態機、一定序器及/或某一其他類型之控制電路系統，其可以硬體、韌體或軟體或該三者之任何組合之形式實施且可包括一或多個暫存器957。在一些實例中，主機992可為記憶體裝置990外部之一控制器。舉例而言，主機992可為耦合至一運算裝置之一處理資源之一記憶體控制器。
術語半導體可指代(舉例而言)一材料、一晶圓或一基板，且包含任何基礎半導體結構。「半導體」應被理解為包含藍寶石上矽(SOS)技術、絕緣體上矽(SOI)技術、薄膜電晶體(TFT)技術、摻雜及未摻雜半導體、藉由一基礎半導體結構支援之磊晶矽以及其他半導體結構。此外，當在前述描述中指涉一半導體時，可已利用先前程序步驟以在基礎半導體結構中形成區/接面，且術語半導體可包含含有此等區/接面之底層材料。
如本文中使用，「若干」或「一定量」某物可指代此等事物之一或多者。舉例而言，若干或一定量記憶體胞元可指代一或多個記憶體胞元。「複數個」某物意指兩個或更多個。如本文中使用，同時執行之多個動作指代在一特定時間段內至少部分重疊之動作。如本文中使用，術語「耦合」可包含在無中介元件的情況下電耦合、直接耦合及/或直接連接(例如，藉由直接實體接觸)、在具有中介元件的情況下間接耦合及/或連接或無線耦合。術語耦合可進一步包含彼此協作或相互作用(例如，如呈一因果關係)的兩個或更多個元件。耦合在兩個元件之間之一元件可介於該兩個元件之間且耦合至該兩個元件之各者。
應辨識，術語垂直解釋歸因於常規製造、量測及/或組裝變動而導致之「完全」垂直之變動且一般技術者將已知術語「垂直」之含義。舉例而言，垂直可對應於z方向。如本文中使用，當一特定元件「鄰近」另一元件時，該特定元件可覆蓋該另一元件，可在該另一元件上方或橫向於該另一元件及/或可與該另一元件直接實體接觸。舉例而言，橫向於可指代可垂直於z方向之水平方向(例如，y方向或x方向)。
儘管本文中已繪示且描述特定實施例，然一般技術者將瞭解，經計算以達成相同結果之一配置可取代所展示之特定實施例。本發明意欲涵蓋本發明之各項實施例之調適或變動。應瞭解，已依一闡釋性方式而非一限制性方式進行上文描述。熟習此項技術者在檢視上文描述後將明白上文實施例及本文中未明確描述之其他實施例之組合。本發明之各項實施例之範疇包含其中使用上文結構及方法之其他應用。因此，應參考隨附發明申請專利範圍以及此等發明申請專利範圍所授權之等效物之完整範圍來判定本發明之各項實施例之範疇。
101-1至101-N:子胞元陣列
103-1至103-Q:存取線
105:第二方向
107-1至107-Q:數位線
109:第一方向
110:記憶體胞元
111:第三方向
200:基板
203-1至203-Q:存取線
205:第二方向
207-1至207-P:水平定向數位線
209:第一方向
211:第三方向
213-1:第一層級
213-2:第二層級
213-P:第三層級
220:絕緣體材料
221:第一源極/汲極區
223:第二源極/汲極區
225:通道區
227:儲存節點
230:橫向定向存取裝置
295:導電本體接觸件/本體接觸件
303-1:存取線
304:閘極介電材料
305:第二方向
307-1:數位線
311:第三方向
321:第一源極/汲極區
322:頂表面
323:第二源極/汲極區
324:底表面
325:通道/通道區
326:本體區
330:橫向定向存取裝置
400:半導體基板
401:垂直堆疊
411:第三方向
420:絕緣體材料
430-1:第一介電材料/第一氧化物材料
430-2:第一介電材料/第二氧化物材料
430-3:第一介電材料/第三氧化物材料
432-1:半導體材料/第一半導體材料
432-2:半導體材料/第二半導體材料
432-3:半導體材料/第三半導體材料
433-1:第二介電材料/第一氮化物材料
433-2:第二介電材料/第二氮化物材料
433-3:第二介電材料/第三氮化物材料
434:第二氧化物材料
435:高度
460:陣列區
462:周邊區
471:垂直開口
472:第二水平開口
473:第一水平開口
474:第三介電材料
475:第一源極/汲極區
476:第一距離
477:導電材料
478:第一部分
479:第二部分
483:第二距離
485:第二垂直高度
495:導電材料/高摻雜半導體材料
500:第一垂直開口
505:第二水平方向
509:第一水平方向
513:長形垂直柱行
514:側壁
530-1至530-N:第一介電材料
532-1至532-N:半導體材料
533-1至533-N:第二介電材料
535:光微影遮罩/硬遮罩
536:光微影材料/光微影遮罩
538:閘極介電材料/閘極介電質
539:介電材料
540-1:導電材料/單獨垂直存取線
540-2:導電材料/單獨垂直存取線
540-3:導電材料/單獨垂直存取線
540-4:導電材料/單獨垂直存取線
542-1:長形垂直柱行
542-2:長形垂直柱行
542-3:長形垂直柱行
600:半導體基板
605:第二方向
609:第一方向
611:第三方向
630-1至630-N:第一介電材料
632-1至632-N:半導體材料
633-1至633-N:第二介電材料
635:硬遮罩
636:光微影遮罩
637:硬遮罩
638:閘極介電材料/閘極介電質
639:第一介電填充材料
640-1至640-(Z-1):曝露導電材料/單獨垂直存取線
641:介電材料
660:陣列區
700:半導體基板
705:第二方向
709:第一水平方向
711:第三方向
730:第一介電材料
730-1至730-N:第一介電材料
732:半導體材料
732-1至732-N:半導體材料
733:第二介電材料
733-1至733-N:第二介電材料
735:光微影遮罩
736:光微影遮罩
737:光微影遮罩
738:閘極介電質
739:第一介電填充材料
740-1至740-(Z-1):單獨垂直存取線
741:介電材料
742:區
744:第二區
750:儲存節點區
751:垂直開口
760:陣列區
762:周邊區
764:垂直開口
766:水平開口
774:第三介電材料
775:第一源極/汲極區
777:數位線
778:第二源極/汲極區
779:第二水平開口
795:高摻雜p型(p+)矽材料/本體接觸區
800:半導體基板
805:第二方向
809:第一方向
811:第三方向
830:第一介電材料
830-1至830-N:第一介電材料
832:半導體材料
832-1至832-N:半導體材料
833:第二介電材料
833-1至833-N:第二介電材料
835:光微影遮罩
836:光微影遮罩
837:光微影遮罩
838:閘極介電質
839:第一介電填充材料
840-1至840-(Z-1):單獨垂直存取線
841:介電材料
850:儲存節點區
851:垂直開口
856:頂部電極材料
860:陣列區
861:底部電極材第一電極
862:周邊區
863:介電材料
864:垂直開口
866:水平開口
868:垂直開口
874:第三介電材料
875:第一源極/汲極區
877:數位線/導電材料
880:底部電極接觸件材料
881-1:電接觸件
881-2:電接觸件
882:水平開口
883:電接觸件
884:電容器
895:高摻雜p型(p+)矽材料/本體接觸區
900:運算系統
955:讀取/寫入電路系統
957:暫存器
962:周邊區
990:記憶體裝置
991:記憶體陣列
992:主機/半導體裝置
993:介面
994:系統控制器/控制電路系統
995:位址電路系統
996:列解碼器
997:行解碼器
998:感測電路系統
999:I/O電路系統
圖1係根據本發明之若干實施例之一垂直三維(3D)記憶體之一示意性圖解。
圖2係繪示根據本發明之若干實施例之用於半導體裝置之一數位線之一部分之一透視圖。
圖3係繪示根據本發明之若干實施例之用於半導體裝置之一數位線之一部分之一透視圖。
圖4A至圖4K係根據本發明之若干實施例之用於在一半導體製程之多個階段形成垂直堆疊記憶體胞元陣列之一橫截面視圖。
圖5A至圖5B繪示根據本發明之若干實施例之在一半導體製程之另一階段用於形成垂直堆疊記憶體胞元陣列之一實例性方法。
圖6A至圖6E繪示根據本發明之若干實施例之在一半導體製程之另一階段用於形成垂直堆疊記憶體胞元陣列之一實例性方法。
圖7A至圖7F繪示根據本發明之若干實施例之在一半導體製程之另一階段用於形成垂直堆疊記憶體胞元陣列之一實例性方法。
圖8A至圖8N繪示根據本發明之若干實施例之在一半導體製程之另一階段用於針對一垂直堆疊記憶體胞元陣列在一周邊區中形成一底部電極接觸件之一實例性方法。
圖9係根據本發明之若干實施例之呈包含一半導體裝置之一運算系統之形式之一設備之一方塊圖。
800:半導體基板
805:第二方向
811:第三方向
830:第一介電材料
830-1至830-N:第一介電材料
832:半導體材料
832-1至832-N:半導體材料
833:第二介電材料
833-1至833-N:第二介電材料
835:光微影遮罩
856:頂部電極材料
861:第一電極
862:周邊區
863:介電材料
880:底部電極接觸件材料
884:電容器
Claims (16)
- 一種用於形成一垂直堆疊記憶體胞元陣列之一底部電極接觸件之方法，該方法包括： 沈積一介電材料及一犧牲材料之交替層以形成一垂直堆疊； 形成穿過該垂直堆疊而至一基板之具有一第一水平方向且主要沿一第二水平方向延伸之一第一陣列區垂直開口，以在該垂直堆疊中形成具有側壁之一長形垂直柱行； 沿該等長形垂直柱行之該等側壁形成沈積於一閘極介電材料上之一第一導電材料之複數條單獨垂直存取線； 形成穿過該垂直堆疊之一第二陣列區垂直開口以移除該犧牲材料之一第一部分以形成一第一水平開口，其中形成三節點存取裝置之一第一源極/汲極區、一通道區及一第二源極/汲極區； 形成穿過該垂直堆疊之一第三陣列區垂直開口以移除該犧牲材料之一第二部分以形成一第二水平開口，其中形成耦合至該三節點存取裝置之一儲存節點； 形成一第一周邊區垂直開口以移除該犧牲材料之一第三部分以形成一第三水平開口以形成包含一底部電極材料之一電容器；及 形成一第二周邊區垂直開口以移除該犧牲材料之一第四部分以沈積電耦合至該底部電極材料之一底部電極接觸件材料。
- 如請求項1之方法，其中移除該犧牲材料之該第四部分包括：移除一通道材料。
- 如請求項1之方法，其中該電容器包括該底部電極材料、一絕緣體材料及一頂部電極材料。
- 如請求項3之方法，其中該底部電極材料包括一金屬，該絕緣體材料包括一介電材料，且該頂部電極材料包括一金屬。
- 如請求項1至4中任一項之方法，其中該底部電極接觸件材料形成於該犧牲材料之一剩餘部分上。
- 一種用於形成具有水平定向電容器之一垂直堆疊記憶體胞元陣列之一底部電極接觸件之方法，該方法包括： 在重複反覆中沈積一介電材料及一犧牲材料之交替層以形成一垂直堆疊，其中該犧牲材料之一陣列區定位於該垂直堆疊之一陣列區中且該犧牲材料之一周邊區定位於該垂直堆疊之一周邊區中； 形成一第一周邊區垂直開口以接達該周邊區犧牲材料之該第一部分； 選擇性地移除該周邊區犧牲材料之一區段以形成一第一周邊區水平開口； 將一底部電極材料、一絕緣體材料及一頂部電極材料循序地沈積於該第一周邊區水平開口中以形成一電容器； 形成一第二周邊區垂直開口以接達該周邊區犧牲材料之一第二部分； 選擇性地移除該周邊區犧牲材料之該第二部分之一區段以形成一第二周邊區水平開口；及 將一底部電極接觸件材料沈積於該第二周邊區水平開口中，其中該底部電極接觸件材料電耦合至該底部電極材料。
- 如請求項6之方法，其中該犧牲材料係一通道材料。
- 如請求項6之方法，其中形成該第一周邊區垂直開口包括形成複數個第一周邊區垂直開口以接達該周邊區犧牲材料之複數個第一部分；且 選擇性地移除該周邊區犧牲材料之該區段以形成一第一周邊區水平開口包括選擇性地移除該周邊區犧牲材料之複數個區段以形成複數個第一周邊區水平開口。
- 如請求項8之方法，其中在該第一周邊區水平開口中循序地沈積一底部電極材料、一絕緣體材料及一頂部電極材料以形成一電容器包括：循序地沈積複數個底部電極材料、複數個絕緣體材料及複數個頂部電極材料，其中該等底部電極材料、該等絕緣體材料及該等頂部電極材料之各者分別沈積於一各自第一周邊區水平開口中以形成複數個電容器。
- 如請求項9之方法，其中形成該第二周邊區垂直開口以接達該周邊區犧牲材料之一第二部分包括形成複數個第二周邊區垂直開口以接達該周邊區犧牲材料之複數個第二部分；且 選擇性地移除該周邊區犧牲材料之該第二部分之該區段以形成一第二周邊區水平開口包括選擇性地移除該周邊區犧牲材料之該第二部分之複數個區段以形成複數個第二周邊區水平開口。
- 如請求項10之方法，其中在該第二周邊區水平開口中沈積該底部電極接觸件材料包括：在一各自第二周邊區水平開口中沈積複數個底部電極接觸件材料，其中該複數個底部電極接觸件材料之各者電耦合至一各自底部電極材料。
- 如請求項11之方法，其中該複數個頂部電極材料形成一共同頂部電極材料。
- 如請求項6至12中任一項之方法，其中在重複反覆中沈積該介電材料及該犧牲材料之交替層以形成該垂直堆疊包括：沈積一第一介電材料及一第二介電材料之交替層。
- 一種記憶體裝置，其包括： 一垂直堆疊記憶體胞元陣列，該垂直堆疊記憶體胞元陣列包括： 水平定向存取裝置，其等具有藉由一通道區分離之一第一源極/汲極區及一第二源極/汲極區，及與該通道區相對且藉由一閘極介電質與其分離之閘極； 存取線，其等耦合至該等閘極且藉由該閘極介電質與該通道區分離； 水平定向儲存節點，其等在一陣列區中而電耦合至該等水平定向存取裝置之該等第二源極/汲極區； 數位線，其等電耦合至該等水平定向存取裝置之該等第一源極/汲極區； 水平定向電容器，其等在一周邊區中，其中該周邊區中之該等水平定向電容器之各者包含一底部電極材料、一介電材料及一頂部電極材料；及 一底部電極接觸件材料，其形成於該周邊區中，其中該底部電極接觸件材料電耦合至該周邊區中之該等水平定向電容器之該等底部電極材料。
- 一種記憶體裝置，其包括： 一垂直堆疊記憶體胞元陣列；及 一周邊區，其包括： 複數個電容器，其等形成於該周邊區中，其中該複數個電容器之各者具有一各自底部電極材料且該複數個電容器具有一共同頂部電極材料，其中藉由一介電材料分離該各自底部電極材料及該共同頂部電極材料；及 一底部電極接觸件材料，其形成於該周邊區中，其中該底部電極材料電耦合至該等各自底部電極材料之各者。
- 如請求項15之記憶體裝置，其中該底部電極接觸件材料形成於一通道材料上，該複數個電容器係水平定向電容器，且該底部電極材料係一第一金屬，該共同頂部電極材料係一第二金屬，該底部電極接觸件材料係一第三金屬，且該第三金屬不同於該第一金屬。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/016,724 | 2020-09-10 | ||
| US17/016,724 US11849573B2 (en) | 2020-09-10 | 2020-09-10 | Bottom electrode contact for a vertical three-dimensional memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202218132A true TW202218132A (zh) | 2022-05-01 |
Family
ID=80470850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110133794A TW202218132A (zh) | 2020-09-10 | 2021-09-10 | 用於垂直三維記憶體之底部電極接觸件 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US11849573B2 (zh) |
| CN (1) | CN116058087A (zh) |
| TW (1) | TW202218132A (zh) |
| WO (1) | WO2022055911A1 (zh) |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7999299B2 (en) * | 2005-06-23 | 2011-08-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device having capacitor for peripheral circuit |
| JP5700907B2 (ja) * | 2008-06-26 | 2015-04-15 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| US8158967B2 (en) | 2009-11-23 | 2012-04-17 | Micron Technology, Inc. | Integrated memory arrays |
| KR102193685B1 (ko) | 2014-05-02 | 2020-12-21 | 삼성전자주식회사 | 수직 구조의 비휘발성 메모리 소자 |
| US9570575B1 (en) | 2015-12-18 | 2017-02-14 | International Business Machines Corporation | Capacitor in strain relaxed buffer |
| EP3635782B1 (en) * | 2017-05-08 | 2021-03-24 | Micron Technology, Inc. | Memory arrays |
| EP3859780A1 (en) | 2017-05-08 | 2021-08-04 | Micron Technology, Inc. | Memory arrays |
| US11043499B2 (en) | 2017-07-27 | 2021-06-22 | Micron Technology, Inc. | Memory arrays comprising memory cells |
| KR102524614B1 (ko) | 2017-11-24 | 2023-04-24 | 삼성전자주식회사 | 반도체 메모리 소자 |
| US11538808B2 (en) | 2018-09-07 | 2022-12-27 | Intel Corporation | Structures and methods for memory cells |
| KR102634622B1 (ko) | 2019-02-28 | 2024-02-08 | 에스케이하이닉스 주식회사 | 수직형 메모리 장치 |
| KR102736487B1 (ko) * | 2019-06-27 | 2024-12-02 | 삼성전자주식회사 | 반도체 메모리 소자 |
-
2020
- 2020-09-10 US US17/016,724 patent/US11849573B2/en active Active
-
2021
- 2021-09-08 CN CN202180051381.4A patent/CN116058087A/zh active Pending
- 2021-09-08 WO PCT/US2021/049339 patent/WO2022055911A1/en active Application Filing
- 2021-09-10 TW TW110133794A patent/TW202218132A/zh unknown
-
2023
- 2023-11-07 US US18/387,641 patent/US20240074144A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20240074144A1 (en) | 2024-02-29 |
| CN116058087A (zh) | 2023-05-02 |
| US20220077150A1 (en) | 2022-03-10 |
| US11849573B2 (en) | 2023-12-19 |
| WO2022055911A1 (en) | 2022-03-17 |
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