CN114068426A - 用于半导体装置的沟道和体区域形成 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 243
- 210000000746 body region Anatomy 0.000 title claims abstract description 56
- 230000015572 biosynthetic process Effects 0.000 title abstract description 7
- 239000000463 material Substances 0.000 claims abstract description 273
- 238000000034 method Methods 0.000 claims abstract description 140
- 239000003989 dielectric material Substances 0.000 claims abstract description 108
- 238000000151 deposition Methods 0.000 claims abstract description 18
- 238000012545 processing Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims description 67
- 239000002184 metal Substances 0.000 claims description 67
- 238000003860 storage Methods 0.000 claims description 50
- 229910021332 silicide Inorganic materials 0.000 claims description 49
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 34
- 239000003990 capacitor Substances 0.000 claims description 34
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 31
- 239000013078 crystal Substances 0.000 claims description 25
- 239000002210 silicon-based material Substances 0.000 claims description 25
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 23
- 150000004767 nitrides Chemical class 0.000 claims description 20
- 238000000231 atomic layer deposition Methods 0.000 claims description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910017052 cobalt Inorganic materials 0.000 claims description 5
- 239000010941 cobalt Substances 0.000 claims description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 description 48
- 239000010410 layer Substances 0.000 description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 239000000758 substrate Substances 0.000 description 21
- 229920005591 polysilicon Polymers 0.000 description 19
- 239000004020 conductor Substances 0.000 description 17
- 239000002019 doping agent Substances 0.000 description 17
- 239000007769 metal material Substances 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000003491 array Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 8
- 239000002178 crystalline material Substances 0.000 description 7
- 238000002425 crystallisation Methods 0.000 description 6
- 230000008025 crystallization Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000012071 phase Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- -1 tungsten (W) Chemical class 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 206010010144 Completed suicide Diseases 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- XDXSUJKMVSURTH-UHFFFAOYSA-N [O--].[O--].[O--].[O--].[O--].[Sc+3].[Ta+5].[Pb++] Chemical compound [O--].[O--].[O--].[O--].[O--].[Sc+3].[Ta+5].[Pb++] XDXSUJKMVSURTH-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000001364 causal effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- JQJCSZOEVBFDKO-UHFFFAOYSA-N lead zinc Chemical compound [Zn].[Pb] JQJCSZOEVBFDKO-UHFFFAOYSA-N 0.000 description 1
- FUJCRWPEOMXPAD-UHFFFAOYSA-N lithium oxide Chemical compound [Li+].[Li+].[O-2] FUJCRWPEOMXPAD-UHFFFAOYSA-N 0.000 description 1
- 229910001947 lithium oxide Inorganic materials 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002905 metal composite material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本公开涉及用于半导体装置的沟道和体区域形成。提供了用于在重复迭代中竖直地形成第一介电材料、半导体材料和第二介电材料的层以形成竖直堆叠以及使用蚀刻工艺形成竖直开口以暴露所述竖直堆叠中的竖直侧壁的系统、方法和设备。将对于所述半导体材料具有选择性的晶种材料沉积在所述竖直堆叠和所述竖直堆叠中的所述竖直侧壁之上，并且加工所述晶种材料，使得所述晶种材料在所述半导体材料内前进，使得所述晶种材料转变所述半导体材料的一部分的晶体结构。
Description
技术领域
本公开总体上涉及存储器装置，并且更具体地涉及用于半导体装置的沟道和体区域形成。
背景技术
存储器经常在电子系统(如计算机、手机和手持式装置等)中实施。存在许多不同类型的存储器，包含易失性存储器和非易失性存储器。易失性存储器可能需要电力来维持其数据并且可以包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和同步动态随机存取存储器(SDRAM)。非易失性存储器可以在未通电时通过保留所存储的数据来提供持久性数据，并且可以包含NAND闪存、NOR闪存、氮化物只读存储器(NROM)、相变存储器(例如，相变随机存取存储器)、电阻式存储器(例如，电阻式随机存取存储器)、交叉点存储器、铁电随机存取存储器(FeRAM)等。
随着设计规则缩小，较少的半导体空间可用于制造包含DRAM阵列的存储器。用于DRAM的相应存储器胞元可以包含具有由沟道和体区域分开的第一源极/漏极区域和第二源极/漏极区域的存取装置，例如晶体管。栅极可以与沟道区域相对并且通过栅极电介质与所述沟道区域分开。如字线等存取线电连接到DRAM胞元的栅极。DRAM胞元可以包含通过存取装置耦接到数位线的存储节点，如电容器胞元。存取装置可以被耦接到存取晶体管的存取线激活(例如，以选择胞元)。电容器可以存储与相应胞元的数据值 (例如，逻辑“1”或“0”)相对应的电荷。
发明内容
一方面，本公开提供了一种方法，其包括：在重复迭代中竖直地形成第一介电材料、半导体材料和第二介电材料的层以形成竖直堆叠；使用蚀刻剂工艺形成竖直开口以暴露所述竖直堆叠中的竖直侧壁；在所述竖直堆叠中的所述竖直侧壁上沉积晶种材料；以及在温度和时间参数下加工所述竖直堆叠，使得所述半导体材料的所述侧壁上的所述晶种材料向所述半导体材料前进第一距离，以将所述第一距离的所述半导体材料的一部分转变为晶体结构。
另一方面，本公开进一步提供了一种方法，其包括：在重复迭代中竖直地沉积氧化物材料、硅材料和氮化物材料的层以形成竖直堆叠；使用蚀刻剂工艺形成竖直开口以暴露所述竖直堆叠中的竖直侧壁；选择性地沉积金属晶种材料，以在所述竖直堆叠的所述竖直开口中的所述硅材料的竖直侧壁上形成金属硅化物；以及在温度和时间参数下加工所述竖直堆叠，使得所述金属硅化物水平地前进穿过由所述氧化物材料和所述氮化物材料界定的所述硅材料，并且沿距所述竖直开口第一距离的长度将所述硅材料的一部分从非晶硅结构转变为单晶硅结构。
在仍另一方面，本公开进一步提供了一种方法，其包括：在重复迭代中竖直地沉积氧化物材料、非晶硅材料和氮化物材料的层以形成竖直堆叠；使用蚀刻剂工艺形成竖直开口以暴露所述竖直堆叠中的竖直侧壁；选择性地在所述非晶硅的竖直侧壁上沉积金属晶种材料，以使用原子层沉积(ALD)工艺形成金属硅化物；以及在温度和时间参数下加工所述竖直堆叠，以使所述金属硅化物水平地前进穿过所述非晶硅距所述竖直开口第一距离，将所述非晶硅再结晶为单晶硅结构，以在所述竖直堆叠中限定第一区域。
在又另一方面，本公开进一步提供了一种存储器胞元阵列，其包括：彼此堆叠的多个存取晶体管，所述存取晶体管中的每个存取晶体管包含水平地布置的第一源极/漏极区域、第二源极/漏极区域和在其之间的沟道区域以及体区域，其中所述沟道区域和所述体区域各自由单晶半导体材料形成；至少一条存取线，所述至少一条存取线竖直地伸长并且在栅极电介质介入下耦接到所述多个存取晶体管的所述沟道区域中的每个沟道区域；彼此堆叠的多个存储电容器，所述多个存储电容器中的每个存储电容器水平地放置并且耦接到所述多个存取晶体管的所述第二源极/漏极区域中的对应一个第二源极/漏极区域；多条数位线，所述多条数位线中的每条数位线耦接到所述多个存取晶体管的所述第一源极/漏极区域中的对应一个第一源极/漏极区域；以及体触点，所述体触点竖直地伸长并且耦接到所述多个存取晶体管的所述体区域中的每个体区域。
附图说明
图1是根据本公开的许多实施例的竖直三维(3D)存储器的示意图。
图2是展示根据本公开的许多实施例的半导体装置的三节点存取装置的沟道和体区域的透视图。
图3是展示根据本公开的许多实施例的半导体装置的三节点存取装置的沟道和体区域的透视图。
图4A-4F是根据本公开的许多实施例的在半导体制造工艺的多个阶段处用于形成竖直堆叠的存储器胞元阵列以形成用于半导体装置的沟道和体区域的横截面视图。
图5A-5B展示了根据本公开的许多实施例的在半导体制造工艺的另一个阶段处用于形成具有用于半导体装置和竖直定向的存取线的沟道和体区域的竖直堆叠的存储器胞元阵列的示例方法。
图6A到6E展示了根据本公开的许多实施例的在半导体制造工艺的另一个阶段处用于形成具有用于半导体装置的沟道和体区域的竖直堆叠的存储器胞元阵列的示例方法。
图7A到7E展示了根据本公开的许多实施例的在半导体制造工艺的另一个阶段处用于形成具有用于半导体装置的沟道和体区域的竖直堆叠的存储器胞元阵列的示例方法。
图8A到8E展示了根据本公开的许多实施例的在半导体制造工艺的另一个阶段处用于形成具有用于半导体装置的沟道和体区域的竖直堆叠的存储器胞元阵列的示例方法。
图9是根据本公开的许多实施例的呈包含存储器装置的计算系统的形式的设备的框图。
具体实施方式
本公开的实施例描述了用于半导体装置的沟道和体区域形成。通过竖直堆叠的存储器胞元阵列中的水平存取装置形成沟道和体区域。水平存取装置与竖直定向的存取线整合在一起并与水平定向的数位线整合在一起。由于沟道中的非晶硅材料的晶粒大小增加并且晶界密度减小，因此沟道可以提供改进的电子迁移率。减小的晶界密度还可以减少电子空穴对发生并且减小截止电流(Ioff)的数值。进一步地，金属诱导侧向结晶(MILC) 距离可以是使得仅覆盖于沟道区域。与本文没有公开的其它工艺相比，这可以减少退火工艺时间。
本文中的附图遵循编号惯例，其中一或多个第一数字与图的附图编号相对应，并且剩余数字标识图中的元件或组件。可以通过使用类似的数字来标识不同附图之间类似的元件或组件。例如，附图标记104可以引用图1中的元件“04”，并且类似的元件可以引用为图2中的204。一个图中的多个相似元件可以用附图标记后跟连字符和另一数字或字母来引用。例如，302-1可以引用图3中的元件302-1，而302-2可以引用可能与元件302-1类似的元件302-2。通常可以在没有连字符和额外的数字或字母的情况下引用这种类似元件。例如，元件302-1和302-2或其它类似元件总体上可以引用为302。
图1是根据本公开的许多实施例的设备的框图。图1展示了示出根据本公开的实施例的三维(3D)半导体存储器装置的胞元阵列的电路图。图1展示了可以具有多个子胞元阵列101-1、101-2、……、101-N的胞元阵列。子胞元阵列101-1、101-2、……、101-N 可以沿第二方向(D2)105布置。子胞元阵列中的每个子胞元阵列(例如，子胞元阵列101-2) 可以包含多条存取线103-1、103-2、……、103-Q(其也可以被称为字线)。而且，子胞元阵列中的每个子胞元阵列(例如，子胞元阵列101-2)可以包含多条数位线107-1、 107-2、……、107-P(其也可以被称为位线、数据线或读出线)。在图1中，展示了在第一方向(D1)109上延伸的数位线107-1、107-2、……、107-P，并且展示了在第三方向(D3) 111上延伸的存取线103-1、103-2、……、103-Q。根据实施例，第一方向(D1)109和第二方向(D2)105可以被认为是在水平(“X-Y”)面上。第三方向(D3)111可以被认为是在竖直(“Z”)面上。因此，根据本文描述的实施例，存取线103-1、103-2、……、103-Q 在竖直方向(例如，第三方向(D3)111)上延伸。
存储器胞元(例如，110)可以包含定位于每条存取线103-1、103-2、……、103-Q和每条数位线107-1、107-2、……、107-P的交叉点处的存取装置(例如，存取晶体管)和存储节点(例如，存储电容器)。可以使用存取线103-1、103-2、……、103-Q和数位线107-1、 107-2、……、107-P写入或读取存储器胞元。数位线107-1、107-2、……、107-P可以沿每个子胞元阵列101-1、101-2、……、101-N的平行列使存储器胞元导电互连，并且存取线103-1、103-2、……、103-Q可以沿每个子胞元阵列101-1、101-2、……、101-N 的竖直行使存储器胞元导电互连。一个存储器胞元(例如，110)可以定位在一条存取线(例如，103-2)与一条数位线(例如，107-2)之间。每个存储器胞元可以通过存取线103-1、 103-2、……、103-Q和数位线107-1、107-2、……、107-P的组合来唯一寻址。
数位线107-1、107-2、……、107-P可以是或包含安置在衬底上并与衬底间隔开的导电图案(例如，金属线)。数位线107-1、107-2、……、107-P可以在第一方向(D1)109 上延伸。一个子胞元阵列中的数位线107-1、107-2、……、107-P(例如，101-2)可以在竖直方向(例如，第三方向(D3)111)上彼此间隔开。
存取线103-1、103-2、……、103-Q可以是或包含相对于衬底在竖直方向(例如，第三方向(D3)111)上延伸的导电图案(例如，金属线)。一个子胞元阵列中的存取线(例如，101-2)可以在第一方向(D1)109上彼此间隔开。
存储器胞元(例如，存储器胞元110)的栅极可以连接到存取线(例如，103-2)，并且存储器胞元110的存取装置(例如，晶体管)的第一导电节点(例如，第一源极/漏极区域) 可以连接到数位线(例如，107-2)。存储器胞元(例如，存储器胞元110)中的每个存储器胞元可以连接到存储节点(例如，电容器)。存储器胞元110的存取装置(例如，晶体管) 的第二导电节点(例如，第二源极/漏极区域)可以连接到存储节点(例如，电容器)。虽然第一源极/漏极区域和第二源极/漏极区域的引用在本文中用于表示两个单独且不同的源极/漏极区域，但被称为“第一”和/或“第二”源极/漏极区域的源极/漏极区域并不旨在具有某些独特的含义。源极/漏极区域中的一个源极/漏极区域仅旨在连接到数位线(例如，107-2)，并且另一个源极/漏极区域可以连接到存储节点。
图2展示了示出根据本公开的一些实施例的作为阵列中的竖直定向的存储器胞元堆叠的三维(3D)半导体存储器装置(例如，图1所示的子胞元阵列101-2的一部分)的透视图。图3展示了示出图2所示的3D半导体存储器装置的单位胞元(例如，图1所示的存储器胞元110)的透视图。
如图2所示，衬底200可以在其上形成结合图1所述的多个子胞元阵列中的一个子胞元阵列，例如101-2。例如，衬底200可以是或包含硅衬底、锗衬底或硅锗衬底等。然而，实施例并不限于这些实例。
如图2的示例实施例所示，衬底200可以在其上制造在竖直方向(例如，第三方向(D3) 111)上延伸的竖直定向的存储器胞元堆叠，例如图1中的存储器胞元110。根据一些实施例，竖直定向的存储器胞元堆叠可以被制造成使得在多个竖直水平(例如，第一水平(L1)、第二水平(L2)和第三水平(L3))上形成每个存储器胞元，例如图1中的存储器胞元110。重复的竖直水平L1、L2和L3可以在竖直方向(例如，图1所示的第三方向(D3)111) 上布置，例如堆叠，并且通过绝缘材料220与衬底200分开。重复的竖直水平L1、L2 和L3中的每个重复的竖直水平可以包含侧向定向的存取装置230(例如，晶体管和存储节点(例如，电容器))的多个分立组件(例如，区域)，所述存取装置包含存取线203-1、 203-2、……、203-Q连接和数位线207-1、207-2、……、207-P连接。侧向定向的存取装置230(例如，晶体管)的多个分立组件可以在每个水平内，在多个竖直的重复层迭代中形成，如结合图4A-4F在下文更详细描述的，并且可以在与图1所示的第二方向(D2) 105类似的第二方向(D2)205上水平延伸。
侧向定向的存取装置230(例如，晶体管)的多个分立组件可以包含通过沟道和体区域225分开、在第二方向(D2)205上侧向延伸并且在存取装置的体中形成的第一源极/ 漏极区域221和第二源极/漏极区域223。在一些实施例中，沟道区域225可以包含硅、锗、硅锗和/或铟镓锌氧化物(IGZO)。在一些实施例中，第一源极/漏极区域221和第二源极/漏极区域223可以包含在存取装置的p型掺杂体中形成的n型掺杂剂区域，以形成 n型导电晶体管。在一些实施例中，第一源极/漏极区域221和第二源极/漏极区域223 可以包含在存取装置的n型掺杂体中形成的p型掺杂剂区域，以形成p型导电晶体管。通过实例而非限制，n型掺杂剂可以包含磷(P)原子，并且p型掺杂剂可以包含在多晶硅半导体材料的相对掺杂的体区域中形成的硼(B)原子。然而，实施例并不限于这些实例。
存储节点227(例如，电容器)可以连接到存取装置的一个相应端。如图2所示，存储节点227(例如，电容器)可以连接到存取装置的第二源极/漏极区域223。存储节点可以是或包含能够存储数据的存储器元件。存储节点中的每个存储节点可以是使用电容器、磁性隧道结图案和/或包含相变材料等的可变电阻体之一的存储器元件。然而，实施例并不限于这些实例。在一些实施例中，与单位胞元(例如，图1中的存储器胞元110) 的每一存取装置相关联的存储节点可以在与图1所示的第二方向(D2)105类似的第二方向(D2)205上类似地延伸。
如图2所示，多个水平定向的数位线207-1、207-2、……、207-P在与图1中的第一方向(D1)109类似的第一方向(D1)209上延伸。所述多个水平定向的数位线207-1、 207-2、……、207-P可以类似于图1所示的数位线107-1、107-2、……、107-P。所述多个水平定向的数位线207-1、207-2、……、207-P可以沿第三方向(D3)211布置，例如“堆叠”。所述多个水平定向的数位线207-1、207-2、……、207-P可以包含导电材料。例如，导电材料可以包含以下中的一或多种：掺杂半导体(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨(W)、钛(Ti)、钽(Ta)等)和/ 或金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)。然而，实施例不限于这些实例。
在竖直水平(L1)213-1、(L2)213-2和(L3)213-M中的每个竖直水平中，水平定向的存储器胞元(例如，图1中的存储器胞元110)可以在第一方向(D1)209上水平地彼此间隔开。然而，如结合图4A-4E在下文中更详细地描述，可以在每一水平内在不同竖直层内形成侧向定向的存取装置230的在第二方向(D2)205上侧向延伸的多个分立组件(例如，通过沟道和体区域225分开的第一源极/漏极区域221和第二源极/漏极区域223)以及在第一方向(D1)209上侧向延伸的多个水平定向的数位线207-1、207-2、……、207-P。例如，在第一方向(D1)209上延伸的所述多个水平定向的数位线207-1、207-2、……、207-P 可以被安置在第一源极/漏极区域221的顶表面上并且与所述顶表面电接触，并且与在第二方向(D2)205上侧向延伸的侧向定向的存取装置230(例如，晶体管)正交。在一些实施例中，与形成侧向定向的存取装置的分立组件(例如，通过沟道和体区域225分开的第一源极/漏极区域221和第二源极/漏极区域223)的层相比，在水平内，例如在水平(L1)内，在更加远离衬底200的更高的竖直层中形成在第一方向(D1)209上延伸的所述多个水平定向的数位线207-1、207-2、……、207-P。在一些实施例中，在第一方向(D1)209上延伸的所述多个水平定向的数位线207-1、207-2、……、207-P可以直接和/或通过包含金属硅化物的另外的触点连接到第一源极/漏极区域221的顶表面。
如图2的示例实施例所示，存取线203-1、203-2、……、203-Q相对于衬底200在竖直方向上(例如，在第三方向(D3)211上)延伸。进一步地，如图2所示，一个子胞元阵列(例如，图1中的子胞元阵列101-2)中的存取线203-1、203-2、……、203-Q可以在第一方向(D1)209上彼此间隔开。可以提供在第三方向(D3)211上、在一对侧向定向的存取装置230(例如，晶体管)之间相对于衬底200竖直延伸的存取线203-1、203-2、……、 203-Q，所述存取线在第二方向(D2)205上侧向延伸但在第一方向(D1)209上在水平(例如，第一水平(L1))上彼此相邻。存取线203-1、203-2、……、203-Q中的每条存取线可以在第三方向(D3)上、在竖直堆叠的多个侧向定向的存取装置230(例如，晶体管)的相应存取装置的侧壁上竖直延伸。
例如，并且如图3更详细所示，竖直延伸的存取线中的第一条存取线(例如，203-1)可以邻近第一水平(L1)213-1中的侧向定向的存取装置230(例如，晶体管)中的第一存取装置的沟道和体区域225的侧壁、邻近第二水平(L2)213-2中的侧向定向的存取装置230 (例如，晶体管)中的第一存取装置的沟道和体区域225的侧壁并且邻近第三水平(L3) 213-M中的侧向定向的存取装置230(例如，晶体管)中的第一存取装置的沟道和体区域 225的侧壁等。类似地，竖直延伸的存取线中的第二条存取线(例如，203-2)可以在第一方向(D1)209上邻近第一水平(L1)213-1中的侧向定向的存取装置230(例如，晶体管) 中与第一水平(L1)213-1中的侧向定向的存取装置230(例如，晶体管)中的第一存取装置间隔开的第二存取装置的沟道和体区域225的侧壁。而且，竖直延伸的存取线中的第二条存取线(例如，203-2)可以邻近第二水平(L2)213-2中的侧向定向的存取装置230(例如，晶体管)中的第二存取装置的沟道和体区域225的侧壁，并且邻近第三水平(L3)213-M等中的侧向定向的存取装置230(例如，晶体管)中的第二存取装置的沟道和体区域225的侧壁。实施例并不限于特定水平数。
竖直延伸的存取线203-1、203-2、……、203-Q可以包含导电材料，例如，掺杂半导体材料、导电金属氮化物、金属和/或金属半导体化合物之一。结合图1所述，存取线 203-1、203-2、……、203-Q可以对应于字线(WL)。
如图2的示例实施例所示，导电体触点250可以在衬底200上方的每个层(L1)213-1、 (L2)213-2和(L3)213-M中沿侧向定向的存取装置230(例如，晶体管)的端面在第一方向(D1)209上延伸而形成。体触点250可以连接到每个存储器胞元(例如，图1中的存储器胞元110)中的侧向定向的存取装置230(例如，晶体管)的体226(例如，体区域)。体触点 250可以包含导电材料，例如，掺杂半导体材料、导电金属氮化物、金属和/或金属半导体化合物之一。
尽管图2中未示出，但是绝缘材料将填充存储器胞元的竖直堆叠阵列中的其它空间。例如，绝缘材料可以包含以下的一或多种：氧化硅材料、氮化硅材料、和/或氧氮化硅材料等。然而，实施例并不限于这些实例。
图3更详细地展示了根据本公开的一些实施例的存储器胞元的竖直堆叠阵列(例如，图1中的子胞元阵列101-2内)的单位胞元(例如，图1中的存储器胞元110)。如图3所示，第一源极/漏极区域321和第二源极/漏极区域323可以是侧向定向的存取装置330(例如，晶体管)的杂质掺杂区域。第一源极/漏极区域321和第二源极/漏极区域323可以类似于图2所示的第一源极/漏极区域221和第二源极/漏极区域223。第一源极/漏极区域和第二源极/漏极区域可以通过在侧向定向的存取装置230(例如，晶体管)的半导体材料体(例如，体区域326)中形成的沟道和体区域325分开。第一源极/漏极区域321和第二源极/漏极区域323可以由掺杂在体区域326中的n型或p型掺杂剂形成。实施例不限于此。
例如，对于n型导电晶体管构造，侧向定向的存取装置230(例如，晶体管)的体区域326可以由低掺杂(p)p型半导体材料形成。在一个实施例中，将第一源极/漏极区域 321和第二源极/漏极区域323分开的体区域326和沟道325可以包含由作为多晶硅杂质掺杂剂的硼(B)原子组成的低掺杂的p型(例如，低掺杂剂浓度(p-))多晶硅材料。在此实例中，第一源极/漏极区域321和第二源极/漏极区域323可以包含掺杂在第一源极/漏极区域321和第二源极/漏极区域323中的高掺杂剂浓度，即n型导电杂质(例如，高掺杂剂(n+))。在一些实施例中，第一漏极区域321和第二漏极区域323的高掺杂剂n型导电杂质可以包含在其中沉积的高浓度磷(P)原子。然而，实施例并不限于此实例。在其它实施例中，侧向定向的存取装置230(例如，晶体管)可以具有p型导电构造，在这种情况下，杂质(例如，掺杂剂)导电类型将是相反的。
如图3的示例实施例所示，第一源极/漏极区域321可以占据侧向定向的存取装置330(例如，晶体管)的体326的上部。例如，第一源极/漏极区域321可以具有在侧向定向的存取装置330的体326内的底表面324，所述底表面被定位成在第三方向(D3)311 上竖直地高于侧向上水平定向的存取装置330的体326的底表面。如此，侧向上水平定向的晶体管330可以具有低于第一源极/漏极区域321的体部分326并且与体触点(例如，图2所示的250)电接触。进一步地，如图3的示例实施例所示，与图2所示的数位线207-1、 207-2、……、207-P和图1所示的数位线107-1、107-2、……、107-P类似的数位线(例如，307-1)可以安置在第一源极/漏极区域321的顶表面322上并且与其电耦接。
如图3的示例实施例所示，与图2中的存取线203-1、203-2、……、203-Q和图1 中的存取线103-1、103-2、……、103-Q类似的存取线(例如，303-1)可以在第三方向(D3) 311上邻近侧向定向的存取装置330(例如，晶体管)的体326的沟道区域325部分的侧壁竖直延伸，所述存取装置沿第二方向(D2)305在第一源极/漏极区域321与第二源极/ 漏极区域323之间水平导电。栅极介电材料304可以插置于存取线303-1(其一部分形成侧向定向的存取装置330(例如，晶体管)的栅极)与沟道区域325之间。栅极介电材料304 可以包含例如高k介电材料、氧化硅材料、氮化硅材料、氮氧化硅材料等或其组合。实施例不限于此。例如，在高k介电材料实例中，栅极介电材料304可以包含以下中的一或多种：氧化铪、氧化硅铪、氧化镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化锂、氧化铝、氧化钽铅钪、铅锌铌矿等。
图4A-4F是根据本公开的许多实施例的在半导体制造工艺的多个阶段处用于形成竖直堆叠的存储器胞元阵列以形成用于半导体装置的沟道和体区域的横截面视图。
图4A是根据本公开的许多实施例的在半导体制造工艺的一个阶段处用于形成竖直堆叠的存储器胞元阵列以形成水平定向的存取装置的沟道和体区域的横截面视图。
在图4A所示的示例实施例中，所述方法包括在重复迭代中沉积第一介电材料430-1、430-2、……、430-N(统称为第一介电材料430)、半导体材料432-1、432-2、……、432-N(统称为介电材料432)和第二介电材料433-1、433-2、……、433-N(统称为介电材料433)的交替层以在半导体衬底400的工作面上形成竖直堆叠401。在一些实施例中，可以使用化学气相沉积(CVD)工艺沉积第一介电材料430、半导体材料432和第二介电材料433。在一个实施例中，第一介电材料430可以被沉积为具有在二十(20)纳米(nm) 到六十(60)nm范围内的厚度，例如，在第三方向(D3)上的竖直高度。在一个实施例中，半导体材料432可以被沉积为具有在二十(20)nm到一百(100)nm范围内的厚度，例如，竖直高度。在一个实施例中，第二介电材料433可以被沉积为具有在十(10)nm到三十(30) nm范围内的厚度，例如，竖直高度。然而，实施例并不限于这些实例。如图4A-4F所示，竖直方向411展示为与图1-3中所示的在第一方向、第二方向和第三方向中的第三方向(D3)类似的第三方向(D3)，例如，x-y-z坐标系中的z方向。
在一些实施例中，第一介电材料430-1、430-2、……、430-N可以是层间电介质(ILD)。通过举例而非限制，第一介电材料430-1、430-2、……、430-N可以包括氧化物材料，例如SiO2。在另一个实例中，第一介电材料430-1、430-2、……、430-N可以包括氮化硅(Si3N4)材料(本文中也称为“SiN”)。在另一个实例中，第一介电材料430-1、430-2、……、430-N可以包括氧-碳化硅(SiOxCy)材料。在另一个实例中，第一介电材料430-1、430-2、……、430-N可以包含氧-氮化硅(SiOxNy)材料(本文中也称为“SiON”)和/或其组合。实施例并不限于这些实例。
在一些实施例中，半导体材料432-1、432-2、……、432-N可以包括处于多晶态和/或非晶态的硅(Si)材料。半导体材料432-1、432-2、……、432-N可以是低掺杂的p型(p-) 硅材料。半导体材料432-1、432-2、……、432-N可以由作为低浓度的杂质掺杂剂的气相掺杂硼原子(B)形成，以形成低掺杂的p型(p-)硅材料。在一些实施例中，半导体材料 432-1、432-2、……、432-N可以通过气相掺杂硼原子(B)原位形成。低掺杂的p型(p-) 硅材料可以是非晶硅材料。然而，实施例并不限于这些实例。
在一些实施例中，第二介电材料433-1、433-2、……、433-N可以是层间电介质(ILD)。通过举例而非限制，第二介电材料433-1、433-2、……、433-N可以包括氮化物材料。所述氮化物材料可以是氮化硅(Si3N4)材料(本文中也称为“SiN”)。在另一个实例中，第二介电材料433-1、433-2、……、433-N可以包括氧-碳化硅(SiOC)材料。在另一个实例中，第二介电材料433-1、433-2、……、433-N可以包含氧-氮化硅(SiON)和/或其组合。实施例并不限于这些实例。然而，根据实施例，第二介电材料433-1、433-2、……、433-N 被有目的地选择成在材料或组成上不同于第一介电材料430-1、430-2、……、430-N，使得可以对第一介电层和第二介电层中的一个介电层执行选择性蚀刻工艺，选择所述选择性蚀刻工艺用于第一介电层和第二介电层中的另一个介电层，例如，可以相对于半导体材料432-1、432-2、……、432-N和第一氧化物介电材料430-1、430-2、……、430-N 选择性地蚀刻第二SiN介电材料433-1、433-2、……、433-N。
再次，可以根据如化学气相沉积(CVD)等半导体制造工艺在半导体制造设备中沉积交替的第一介电材料430-1、430-2、……、430-N层、半导体材料432-1、432-2、……、 432-N层和第二介电材料433-1、433-2、……、433-N层的重复迭代。然而，实施例并不限于此实例，并且其它合适的半导体制造技术可以用于在重复迭代中沉积第一介电材料、半导体材料和第二介电材料的交替层，以形成竖直堆叠401。
所述层可以竖直地出现在重复迭代中。在图4A的实例中，示出了重复迭代的编号为1、2和3的三个层级。例如，所述堆叠可以包含：第一介电材料430-1、半导体材料 432-1、第二介电材料433-1、第三节点材料430-2、第二半导体材料432-2、第四介电材料433-2、第五介电材料430-3、第三半导体材料432-3和第六介电材料433-3。如此，堆叠可以包含：在另外的重复迭代中的第一氧化物材料430-1、第一半导体材料432-1、第一氮化物材料433-1、第二氧化物材料430-2、第二半导体材料432-2、第二氮化物材料433-2、第三氧化物材料430-3、第三半导体材料432-3和第三氮化物材料433-3。然而，实施例并不限于此实例，并且可以包含更多或更少的重复迭代。
图4B是根据本公开的许多实施例的在半导体制造工艺的另一阶段处用于形成竖直堆叠的存储器胞元阵列以形成水平定向的存取装置(例如，晶体管)的沟道和体区域的横截面视图。
根据实施例，图4B-4F中所述的半导体制造工艺可以发生于如图5A-6E所示的主要在第二方向上延伸的细长柱和存取线路形成已经被执行之后。根据实施例，图4A-4F中的方法可以将半导体材料432(例如，低掺杂(p-)多晶硅材料)转变为单晶结构。
如图4B所示，竖直开口471可以穿过竖直堆叠的存储器胞元内的层形成，以暴露竖直堆叠401中的竖直侧壁。可以使用第一蚀刻工艺通过在重复迭代中交替形成开口 471，以形成邻近半导体材料432(例如，多晶硅(poly-Si))的第一区域(例如，图7C中的 742)的开口471。竖直开口471可以穿过氧化物材料430、半导体材料432和氮化物材料 433的重复迭代形成。如此，竖直开口471可以穿过第一氧化物材料430-1、第一半导体材料432-1、第一氮化物材料433-1,、第二氧化物材料430-2、第二半导体材料432-2、第二氮化物材料433-2、第三氧化物材料430-3、第三半导体材料432-3和第三氮化物材料433-3形成。然而，实施例并不限于图4B所示的单一竖直开口471。多个竖直开口可以穿过材料层形成。竖直开口471可以被形成为暴露竖直堆叠401中的竖直侧壁。在一个实例中，衬底400的工作面可以被掩盖并图案化，以形成范围在五十(50)纳米(nm)到五百(500)nm内的宽度以及范围在五百(500)nm到两万(20,000)nm内的深度的竖直开口 471。然而，实施例并不限于此实例。
图4C是根据本公开的许多实施例的在半导体制造工艺的另一阶段处用于形成具有竖直定向的存取线的竖直堆叠的存储器胞元阵列以形成水平定向的存取装置的沟道和体区域的横截面视图。
如图4C所示，金属(例如，晶种)材料416可以沉积在竖直堆叠401、竖直开口471 的侧壁和竖直开口471的底部之上。在一些实施例中，可以使用原子层沉积(ALD)工艺沉积金属材料416。在一个实施例中，金属材料416是镍(Ni)金属材料416。在此实例中，镍(Ni)金属材料416可以被选择性地沉积，以形成具有硅材料432的Ni硅化物(NiSi)416。在一个实例中，金属材料416(例如，晶种材料)可以被沉积到范围为大约5-50埃
的厚度(t1)。然而，实施例并不限于这些实例。在一些实施例中，金属材料416包括可以与硅(Si)材料(例如，多晶硅材料432)形成硅化物的金属。
图4D是根据本公开的许多实施例的在半导体制造工艺的另一阶段处用于形成具有竖直定向的存取线的竖直堆叠的存储器胞元阵列以形成水平定向的存取装置的沟道和体区域的横截面视图。
在图4D的示例实施例中，根据金属诱导侧向结晶(MILC)、固相结晶(SPC)工艺，可以在温度、压力和时间参数下加工竖直堆叠401，使得金属材料416水平地在半导体材料432的一部分内前进并将半导体材料432的一部分的晶体结构转变为大晶粒尺寸的多晶材料417，例如单晶半导体材料。作为在高温下退火工艺的结果，随着金属材料416 前进穿过半导体材料432，金属材料416可以从半导体材料432获取硅原子并且变为金属硅化物材料415。在一些实施例中，金属硅化物材料415可以是硅化镍材料、硅化钴材料或硅化银材料。作为在金属硅化物材料415与半导体材料432之间进行化学反应的结果，金属硅化物材料415可以前进穿过半导体材料432。可以通过调节施加到竖直堆叠401和金属硅化物材料415的温度来控制金属硅化物材料415前进穿过半导体材料432 的速度。在一些实施例中，可以在400到600摄氏度(℃)范围内的温度下加工竖直堆叠 401，使得金属硅化物材料415水平地前进穿过半导体材料432(例如，多晶硅)，从而将半导体材料432的一部分转变为单晶半导体材料417。
在一些实施例中，金属硅化物材料415在半导体材料432的一部分内水平地前进的距离(DIST1)是由如厚度(H1)等许多因素决定的，例如，半导体材料432层的竖直高度、金属材料(例如，沉积在竖直堆叠401的竖直开口471中的半导体材料432的竖直侧壁和第一区域上的晶种材料)的厚度以及温度。在一些实施例中，可以通过调节在工艺中施加到竖直堆叠401和金属硅化物材料415的温度以及调节施加所述温度的时间量来控制金属硅化物材料415在半导体材料432的一部分内水平地前进从而将半导体材料432的一部分转变为单晶半导体材料417的距离(DIST1)。
在一些实施例中，在低于600摄氏度(℃)的施加温度下，半导体材料432层的在二十(20)nm到一百(100)nm范围内的厚度(H1)(例如，竖直高度)以及沉积到在大约5-50 埃
范围内的厚度(t1)的金属材料416(例如，晶种材料)的厚度、时间和工艺参数被控制成使得金属硅化物材料415水平地前进穿过硅材料432在100纳米(nm)到300nm范围内的第一距离(DIST1)，从而将半导体材料432的一部分转变为单晶硅半导体材料417。在一个实施例中，金属硅化物材料415水平地前进穿过硅材料432至少200纳米(nm)的第一距离(DIST1)，从而将半导体材料432的一部分转变为大晶粒多晶硅和/或单晶硅结构417。在一些实施例中，根据本文所述的设计规则，可以在低至400摄氏度(℃)的温度下进行工艺。
在一些实施例中，在以上所述的工艺参数下，金属硅化物材料415以对角线-水平进展前进穿过硅材料432，从而将半导体材料432的一部分转变为大晶粒多晶硅和/或单晶硅结构417。然而，此类对角线-水平前进由第一介电材料430(例如，作为竖直方向(第三方向(D3)上的底板)界定，并且由第二介电材料433(例如，作为竖直方向上的顶板)界定，使得金属硅化物材料415的前进在远离竖直开口471移动的方向上继续在第二方向 (D2)在半导体材料432内水平地进展距离(DIST1)和高度(H1)，从而将半导体材料432的一部分转变为大晶粒多晶硅和/或单晶硅结构417。
在一些实施例中，金属416(例如，晶种材料)可以被沉积在穿过竖直堆叠400的在第二区域(例如，图7C中的744)中敞开的第二竖直开口(例如，图7C中的751)中，以最终形成存储节点。对以上所述那些使用类似工艺和加工参数控制技术，所得金属硅化物材料415可以在远离第二竖直开口(例如，图7C中的751)移动的方向上水平地进展穿过半导体材料432，所述半导体材料是将包含邻近第二竖直开口和第二区域(例如，744)并且在第二竖直开口和第二区域中形成的存储节点的竖直堆叠401的侧面。在这些实施例中，金属硅化物材料415可以在朝着第一开口471的方向上移动穿过半导体材料432。然而，实施例并不限于这些实例。
在一个实施例中，金属硅化物材料415继续在第二方向(D2)上在半导体材料432内沿<100>结晶平面朝向或靠近<100>结晶平面朝向的结晶平面朝向水平地进展距离(DIST1)和高度(H1)，从而将半导体材料432的一部分转变为大晶粒多晶硅和/或单晶硅结构417。然而，实施例并不限于此实例。在一些实施例中，金属硅化物材料415从初始金属416(例如，沉积位置上的晶种材料)进展更远的距离可以实现更好的单晶均匀性。
根据一些实施例，所得的经转变的硅晶体材料417的一部分是基本上单晶硅结构，使得晶体结构的晶界(GB)大部分为子晶界(sub-GB)，并且使得经转变的硅晶体材料417 的一部分具有大约小于(<)一度(1°)的晶体取向差异。在一个实施例中，大晶粒多晶硅和/ 或基本上单晶硅晶体材料417的晶界缺陷浓度小于在1×1018立方厘米(cubic centimeters)(也称为centimeters cubed(cm3))内的一个缺陷。例如，根据实施例，可以在温度、沉积厚度和时间参数下加工竖直堆叠401，以使金属硅化物材料415水平地前进，从而将多晶硅和/或非晶硅半导体材料432再结晶为大部分具有子晶界(sub-GB)的基本上单晶硅结构417。另外规定，根据本文中所述的实施例，多晶硅半导体材料和/或非晶硅半导体材料432被再结晶为基本上单晶硅结构417，使得单晶硅结构417内的晶界的晶体取向差异小于一度(1°)。再次，在一些实施例中，单晶硅结构417的缺陷密度可以小于在1×1018立方厘米(cm3)的单晶硅结构417内的一个缺陷。
因此，由于大晶粒尺寸和低晶界(GB)密度，用于水平定向的存取装置的沟道和体区域的更佳晶体结构设置有更佳的电子迁移率。例如，可以实现较低的GB陷阱密度，并且出现较少的电子空穴对可能发生，从而根据所述的设计规则和规模得到用于水平定向的存取装置的较低的“截止”电流(“Ioff”)。而且，与形成(例如，沉积)半导体材料432 的非晶硅:氢(a-Si:H)膜沉积工艺的其它低温化学气相沉积(CVD)相比，可以达到更佳的具有经改进的尾位生长曲线的均匀性。
如所指出的，在一些实施例中，使用金属诱导侧向结晶(MILC)，金属材料415可以将半导体材料432转变为晶体材料417。与将MILC应用于多晶硅相比，当应用于非晶硅时，MILC可能是更有效的再结晶工艺。当应用于多晶硅时，MILC可能不太有效，因为多晶硅中的晶界可能妨碍金属硅化物(例如，金属硅化物材料415)在再结晶过程期间穿过多晶硅移动。由于多晶硅材料中的晶界妨碍金属硅化物穿过多晶硅材料移动，因此MILC期间多晶硅材料中的晶体生长速度可能比MILC期间非晶硅材料中的晶体生长速度更慢。进一步地，多晶硅比非晶硅更加稳定，因此使多晶硅再结晶所需的能量的量大于使非晶硅再结晶所需的能量的量。
在一些实施例中，MILC可以在低于450摄氏度的温度下发生。在一些实施例中，使用固相结晶(SPC)，金属硅化物材料415可以将半导体材料432转变为晶体材料417。可以在温度和时间参数下加工竖直堆叠401，使得当金属硅化物材料415在半导体材料 432内前进时，所述金属硅化物材料根据半导体材料432的一部分中的单独晶体的尺寸增加转变半导体材料432的所述部分的晶体结构。
在前进穿过半导体材料432之后，可以加工竖直堆叠401，以形成其它半导体组件，例如存储节点、数位线、竖直存取线等和/或如源极/漏极区域等分立区域。在一些实施例中并且通过举例而非限制，剩余的金属硅化物材料415具有非常低的缺陷浓度和/或杂质。进一步地，随着金属硅化物材料415前进穿过硅材料432第一距离(例如，DIST1)，可以在单晶硅417与剩余的未转变的和/或再结晶的半导体材料432(例如，非晶硅)之间提供分隔界面，其中界面的单晶侧的晶体大于非晶硅结构432中的晶体，并且使得在结晶之后，来自金属材料416(例如，晶种材料)的非常低的金属杂质保留在半导体材料 432(例如，多晶硅)中。
如以下将更详细描述的，可以在第一区域中使用再结晶的单晶硅结构417以在竖直堆叠401中形成水平定向的存取装置。在一些实施例中，现在距竖直开口471第一距离(D1)的剩余的金属硅化物材料415可以用作蚀刻停止，同时选择性地从竖直堆叠401的第二区域中去除半导体材料432以形成存储节点。例如，可以使用ALD工艺在第二区域中的选择性地去除的半导体材料432中形成水平电容器胞元。
如所指出的，加工竖直堆叠401，使得金属硅化物材料415水平地前进穿过硅材料第一距离(DIST1)并且在剩余半导体材料432的经转变的单晶硅417与晶体结构之间提供分隔界面。界面的单晶侧417上的晶体大于剩余半导体材料432结构中的晶体。由于与用于剩余非晶硅和/或多晶硅半导体材料432的非金属硅化物形成工艺(例如， MILC/SPC工艺)相比，经转变的材料417中的晶体较大，经转变的晶体材料417可以提供经改进的沟道和体区域(例如，图3中的325)，相比于使用所沉积的半导体材料432 形成的沟道和体区域，具有更佳电子迁移率和更低的“截止电流”(“Ioff”)泄露。再次，在一些实施例中，由经转变的晶体材料417形成的沟道和体区域(图3中的325)的厚度 (H1)(例如，竖直高度)可以在大约二十(20)nm到一百(100)nm的范围内。在一些实施例中，在远离竖直开口471的水平方向上的界面一侧上的剩余的、未经转变的半导体材料432可以被牺牲地去除以形成水平开口，以便形成具有竖直定向的存取线的竖直堆叠的存储器胞元的水平定向的存储节点。例如，在一些实施例中，任何剩余金属硅化物材料415可以被用作蚀刻停止以牺牲去除半导体材料432和/或用作在竖直堆叠401的第二区域中形成的作为存储节点的电容器的第一电极的欧姆触点。
图4E是根据本公开的许多实施例的在半导体制造工艺的另一阶段处用于形成竖直堆叠的存储器胞元阵列以形成水平定向的存取装置的沟道和体区域的横截面视图。
如图4E的实例所示，如从图4D中可以看出，没有在半导体材料432内前进的金属材料416可以保留在竖直开口471的第一介电材料430和第二介电材料433的竖直侧壁上以及竖直堆叠401的竖直开口471的底表面上。因此，在一个实施例中，如图4E所示，各向同性蚀刻工艺清洁可以在竖直堆叠401上的竖直开口471中执行，例如在竖直开口471的侧壁和底部上执行，以从那些表面上去除残留的、剩余的金属材料416。从竖直堆叠401的竖直开口471中的此类表面(例如，竖直开口471的侧壁和底部)中去除金属材料416可以保留竖直开口471的原始纵横比(A/R)、竖直高宽比，以便在本文描述的后续半导体制造过程中在其中进行后续材料沉积。在一些实施例中，A/R可以在十(10) 到四十(40)范围内。在一些实施例中，A/R可以在40nm到150nm范围内。
图4F是根据本公开的许多实施例的在半导体制造工艺的另一阶段处用于形成竖直堆叠的存储器胞元阵列以形成水平定向的存取装置的沟道和体区域的横截面视图。
如图4F的示例实施例所示，可以执行后续半导体制造工艺，以选择性地去除第二介电材料433的牺牲部分，使用气相掺杂在经转变的、晶体材料417的顶表面中沉积第一源极/漏极区域，沉积与第一源极/漏极区域电接触的导电数位线材料，提供隔离势垒并且在竖直开口中沉积体触点495材料，以形成如图3所示的装置结构。
在图4F的实例中，数位线477可以是如图2所示的在第一方向(D1)上延伸、行进到图4F中的图纸平面中并从所述图纸平面行进出来的水平定向的数位线477、207。在标题为“半导体装置的数位线和体触点(Digit Line and Body Contact for SemiconductorDevices)”、具有至少一位共同发明人并且于__________提交的共同未决的美国专利申请第_____________号(代理人案号：1013.0460001)中描述了在经转变的晶体材料417、与第一源极/漏极区域电接触的导电数位线材料、隔离势垒和体触点495材料的顶表面中形成第一源极/漏极区域的一个实例。在标题为“用于竖直三维(3D)存储器的水平存取装置的底部接触(Underbody Contact to Horizontal Access Devices for Vertical Three-Dimensional(3D)Memory)”、具有至少一位共同发明人并且于__________提交的共同未决的美国专利申请第_____________号(代理人案号：1013.0490001)中提供了另一个实例。在标题为“用于水平定向的存取装置的数位线形成(Digit Line Formation forHorizontally Oriented Access Devices)”、具有至少一位共同发明人并且于__________提交的共同未决的美国专利申请第______________号(代理人案号：1013.0510001)中提供了另一个实例。所有这些专利均通过引用全部并入本文中。
图5A展示了根据本公开的许多实施例的在半导体制造工艺的另一个阶段处用于形成具有半导体装置和竖直定向的存取线路的沟道和体区域的竖直堆叠的存储器胞元阵列的示例方法。图5A展示了根据一或多个实施例的在半导体制造工艺中，在特定时间点的半导体结构的俯视图。在图5A的实例所示的示例实施例中，所述方法包括使用蚀刻工艺来形成穿过竖直堆叠到达衬底的具有第一水平方向(D1)509和第二水平方向(D2) 505的多个第一竖直开口500。在一个实例中，如图5A所示，所述多个第一竖直开口 500主要在第二水平方向(D2)505上延伸并且可以在竖直堆叠中形成具有侧壁514的细长竖直柱列513。所述多个第一竖直开口500可以通过以下形成：使用光刻技术图案化光刻掩模535，例如以在蚀刻所述多个第一竖直开口500之前在竖直堆叠上形成硬掩模 (HM)。
图5B是沿图5A中的切割线A-A'截取的横截面视图，其示出了在半导体制造工艺中在特定时间的半导体结构的另一视图。图5B所示的横截面视图示出了半导体衬底500 上的第一介电材料530-1、530-2、……、530-N、半导体材料532-1、532-2、……、532-N 和第二介电材料533-1、533-2、……、533-N的交替层的重复迭代，以形成竖直堆叠，例如如图4A所示的401。图5B展示了可以在多个第一竖直开口500中、在栅极介电材料538上形成导电材料540-1、540-2、……、540-4。通过举例而非限制，栅极介电材料 538可以使用化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)或其它合适的沉积工艺保形地沉积在所述多个第一竖直开口500中，以覆盖多个第一竖直开口的底表面和竖直侧壁。栅极介电材料538可以沉积为适合于特定设计规则的特定厚度(t1)，例如，大约10纳米(nm)的栅极电介质厚度。然而，实施例并不限于此实例。通过举例而非限制，栅极介电材料538可以包括图3中所描述的二氧化硅(SiO2)材料、氧化铝(Al2O3)材料、高介电常数(k)(例如，高k)、介电材料和/或其组合。
进一步地，如图5B所示，导电材料540-1、540-2、……、540-4可以保形地沉积在所述多个第一竖直开口500中、在栅极介电材料538的表面上。通过举例而非限制，导电材料540-1、540-2、……、540-4可以使用化学气相沉积工艺(CVD)、等离子体增强 CVD(PECVD)、原子层沉积(ALD)或其它合适的沉积工艺保形地沉积在所述多个第一竖直开口500中、在栅极介电材料538的表面上，以在栅极介电材料538之上覆盖多个第一竖直开口的底表面和竖直侧壁。导电材料540-1、540-2、……、540-4可以保形地沉积为特定厚度(t2)，以形成如图1及以下等等所示的存取线103-1、103-2、……、103-Q(也可被称为字线)所示和如适合于特定设计规则的竖直定向的存取线。例如，导电材料 540-1、540-2、……、540-4可以保形地沉积为大约20纳米(nm)的厚度。然而，实施例并不限于此实例。通过举例而非限制，导电材料540-1、540-2、……、540-4可以包括如钨(W)等金属、金属复合物、氮化钛(TiN)、掺杂非晶硅和/或图3中也描述的其一些其它组合。
如图5B所示，导电材料540-1、540-2、……、540-4可以向后凹入，以在图5B的横截面视图中保持仅沿着现在示出为542-1、542-2和542-3的细长竖直柱列的竖直侧壁。由导电材料540-1、540-2、……、540-4形成的多个单独的竖直存取线可以通过使用合适的选择性的各向异性蚀刻工艺向后凹入，以从第一竖直开口(例如，图5A中的500) 的底表面中去除导电材料540-1、540-2、……、540-4，从而暴露底表面上的栅极介电材料538以形成单独的竖直存取线540-1、540-2、……、540-4。如图5B所示，介电材料 539(如氧化物或其它合适的旋涂介质(SOD))然后可以使用如CVD等工艺沉积在第一竖直开口500中，以填充第一竖直开口500。电介质可以使用化学机械抛光(CMP)或其它合适的半导体制造技术被平面化为竖直半导体堆叠的硬掩模535的顶表面。后续光刻材料536(例如，硬掩模)可以使用CVD沉积，并且使用CMP平面化，以覆盖并封闭在单独的竖直存取线540-1、540-2、……、540-4之上的第一竖直开口500。类似的半导体工艺技术可以在本文描述的半导体制造工艺的其它点处使用。
图6A展示了根据本公开的许多实施例的在半导体制造工艺的另一个阶段处用于形成具有半导体装置的沟道和体区域的竖直堆叠的存储器胞元阵列的示例方法。图6A展示了根据一或多个实施例的在半导体制造工艺中，在特定时间点的俯视图。在图6A的示例实施例中，所述方法包括使用光刻工艺图案化图5B中的光刻硬掩模636、536。图 6A中的方法进一步展示了使用选择性的各向同性蚀刻工艺去除暴露的导电材料640-1、640-2、……、640-N、640-(N+1)、……、640-(Z-1)和640-Z的部分，以分离并独立地形成多个单独的竖直存取线640-1、640-2、……、640-N、640-(N+1)、……、640-(Z-1)和 640-Z，例如图1及下文等等中的存取线103-1、103-2、……、103-Q。因此，所述多个单独的竖直存取线640-1、640-2、……、640-N、640-(N+1)、……、640-(Z-1)和640-Z 在图5B的横截面视图中沿细长的竖直柱列的侧壁(例如，沿细长的竖直柱列542-1、542-2 和542-3的侧壁)示出。
如图6A的实例所示，暴露的导电材料640-1、640-2、……640-N、640-(N+1)、……、640-(Z-1)和640-Z可以使用合适的选择性的各向同性蚀刻工艺向后去除到第一竖直开口(例如，图5A中的500)中的栅极介电材料638。如图6A所示，如氧化物或其它合适的旋涂电介质(SOD)等后续介电材料641可以被沉积，以填充使用如CVD或其它合适技术等工艺去除的暴露的导电材料640-1、640-2、……640-N、640-(N+1)、……、640-(Z-1) 和640-Z的剩余开口。介电材料641可以使用如CMP等工艺或其它合适的技术被平面化为竖直半导体堆叠(例如，图4A中所示的401)的先前硬掩模635的顶表面。在一些实施例中，后续光刻材料637(例如，硬掩模)可以使用CVD沉积，并且使用CMP平面化，以覆盖并封闭在图4A中的竖直半导体堆叠401的工作表面之上的多个单独的竖直存取线640-1、640-2、……、640-N、640-(N+1)、……、640-(Z-1)和640-Z，从而沿细长的竖直柱列的侧壁保护多个单独的竖直存取线640-1、640-2、……、640-N、640-(N+1)、……、 640-(Z-1)和640-Z。然而，实施例并不限于这些工艺实例。
图6B展示了沿图6A中的切割线A-A'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。图6B所示的横截面视图远离多个单独的竖直存取线640-1、640-2、……、640-N、640-(N+1)、……、 640-(Z-1)，并且示出了半导体衬底600上的第一介电材料630-1、630-2、……、630-N、半导体材料632-1、632-2、……、632-N和第二介电材料633-1、633-2、……、633-N 的交替层的重复迭代以形成竖直堆叠，例如如图4A所示的401。如图6B所示，竖直方向611展示为与图1-3中所示的在第一方向、第二方向和第三方向中的第三方向(D3)111 类似的第三方向(D3)，例如，x-y-z坐标系中的z方向。在左边和右边延伸的图纸平面是在第一方向(D1)609上。在图6B的示例实施例中，介电材料641示出为填充残留栅极介电材料638沉积上的竖直开口。以上所述的硬掩模637覆盖所展示的结构。
图6C展示了沿图6A中的切割线B-B'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。图6C所示的横截面视图展示为沿第一介电材料630-1、630-2、……、630-N、半导体材料632-1、 632-2、……、632-N和第二介电材料633-1、633-2、……、633-N的交替层的重复迭代的轴线在第二方向(D2)605上延伸，沿所述交替层并且在所述交替层中，水平定向的存取装置和水平定向的存储节点(例如，电容器胞元)可以在半导体材料632-1、632-2、……、 632-N的层内形成。在图6C中，邻近的相对竖直存取线640-3由表示从图纸的平面和朝向设定的位置的虚线展示。
图6D展示了沿图6A中的切割线C-C'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。图6D所示的横截面视图展示为沿第一介电材料630-1、630-2、……、630-N、半导体材料632-1、 632-2、……、632-N和第二介电材料633-1、633-2、……、633-N的交替层的重复迭代的轴线在一定区域的外部在第二方向(D2)605上延伸，在所述区域中，水平定向的存取装置和水平定向的存储节点(例如，电容器胞元)将在半导体材料632-1、632-2、……、 632-N的层内形成。在图6C中，介电材料641示出为填充水平定向的存取装置与水平定向的存储节点之间的空间，所述水平定向的存取装置与水平定向的存储节点可以沿第一方向(D1)611间隔，延伸到竖直定向的存储器胞元的三维阵列的图纸平面中并从其中延伸出去。图纸的左端处示出为第一介电材料630-1、630-2、……、630-N、半导体材料632-1、632-2、……、632-N和第二介电材料633-1、633-2、……、633-N的交替层的重复迭代，在所述位置处，水平定向的数位线(例如，图1及以下等等所示的数位线 107-1、107-2、……、107-P)可以被整合以形成以下详细描述的与第二源极/漏极区域或数位线导电接触材料的电接触。
图6E展示了沿图6A中的切割线D-D'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。在图纸的平面中从右向左展示了图6E所示的横截面视图，所述平面在第一方向(D1)609上沿第一介电材料630-1、630-2、……、630-N、半导体材料632-1、632-2、……、632-N和第二介电材料633-1、633-2、……、633-N的交替层的重复迭代的轴线延伸，跨所述多个单独的竖直存取线640-1、640-2、……、640-N、640-(N+1)、……、640-(Z-1)相交，并且使半导体材料632-1、632-2、……、632-N的区域相交，在所述区域中可以形成通过栅极介电材料638与所述多个单独的竖直存取线640-1、640-2、……、640-N、 640-(N+1)、……、640-(Z-1)分开的沟道和体区域。在图6E中，第一介电填充材料639 示出为使相邻的水平定向的存取装置与水平定向的存储节点之间的空间分开，如下文更详细描述的，所述水平定向的存取装置与水平定向的存储节点可以延伸到图纸平面中并从其中延伸出去，并且可以沿第一方向(D1)609隔开并且在三维(3D)存储器中竖直堆叠于在第三方向(D3)611方向上延伸的阵列中。
图7A展示了根据本公开的许多实施例的在半导体制造工艺的另一个阶段处用于形成具有半导体装置的沟道和体区域的竖直堆叠的存储器胞元阵列的示例方法。图7A展示了根据一或多个实施例的在半导体制造工艺中，在特定时间点的半导体结构的俯视图。在图7A的示例实施例中，所述方法包括使用光刻工艺图案化光刻掩模735、736和 /或737，例如，图6A-6E中的635、636和/或637。图7A中的方法进一步展示了使用一或多种蚀刻工艺在存储节点区域750(和图7A和7C中的744)中形成穿过竖直堆叠并且主要在第一水平方向(D1)709上延伸的竖直开口751-1、751-N、751-(N+1)和751-Z(分别或统称为竖直开口751)。所述一或多种蚀刻工艺形成竖直开口751以在图7B-7E所示的邻近半导体材料的第二区域的竖直堆叠中暴露第一介电材料730-1、730-2、……、 730-N、半导体材料732-1、732-2、……、732-N和第二介电材料733-1、733-2、……、 733-N的交替层的重复迭代中的第三侧壁。其它编号的组件可以类似于结合图6A-6E所示和讨论的那些组件。
在一些实施例中，在选择性地去除半导体材料的存取装置区域(例如，晶体管区域) 之后执行此工艺，在所述存取装置区域中形成水平定向的存取装置的第一源极/漏极区域、沟道区域和第二源极/漏极区域。在其它实施例中，在选择性地去除半导体材料的存取装置区域之后执行此工艺，在所述存取装置区域中形成水平定向的存取装置的第一源极/漏极区域、沟道区域和第二源极/漏极区域。
根据图7B-7E所示的示例实施例，所述方法包括在竖直堆叠(图4A中的401)中形成第二竖直开口751以及选择性地蚀刻半导体材料732-1、732-2、……、732-N的第二区域744，以在与竖直堆叠(图4A中的401)中的竖直开口751相距第二水平距离处向后形成第二水平开口734(D2开口)。根据实施例，选择性地蚀刻半导体材料732-1、 732-2、……、732-N的第二区域744包括使用原子层蚀刻(ALE)工艺。如结合图7C更详细地解释的，可以在距离竖直开口的第二水平开口734的远端处的半导体材料732-1、 732-2、……、732-N中形成第二源极/漏极区域778。
图7B展示了沿图7A中的切割线A-A'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。图7B所示的横截面视图远离多个单独的竖直存取线740-1、740-2、……、740-N、740-(N+1)、……、 740-(Z-1)，并且示出了半导体衬底700上的通过开口751分开的介电材料730-1、730-2、……、730-(N+1)、半导体材料732-1、732-2、……、732-N和第二介电材料733-1、 733-2、……、733-N的交替层的重复迭代以形成竖直堆叠。如图7B所示，竖直方向711 展示为与图1-3中所示的在第一方向、第二方向和第三方向中的第三方向(D3)111类似的第三方向(D3)，例如，x-y-z坐标系中的z方向。在左边和右边延伸的图纸平面是在第一方向(D1)709上。在图7B的示例实施例中，竖直堆叠内的材料是在第二方向(D2)上延伸到图纸的平面中并从其中延伸出去并且沿三维(3D)存储器的竖直堆叠的存储器胞元阵列的水平存取装置和水平存储节点的朝向的轴线延伸的介电材料730-1、 730-2、……、730-(N+1)、半导体材料732-1、732-2、……、732-N和第二介电材料733-1、 733-2、……、733-N。
图7C展示了沿图7A中的切割线B-B'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。图7C所示的横截面视图展示为沿第一介电材料730-1、730-2、……、730-N、半导体材料732-1、 732-2、……、732-N和第二介电材料733-1、733-2、……、733-N的交替层的重复迭代的轴线，沿图纸平面在第二方向(D2)705上在左边和右边延伸，并且在所述交替层中，水平定向的存取装置和水平定向的存储节点(例如，电容器胞元)可以在半导体材料 732-1、732-2、……、732-N层内形成。在图7C的示例实施例中，开口756在水平定向的存储节点(例如，电容器胞元)可以在这种半导体制造工艺中稍后形成的区域展示。
在图7C中的示例实施例中，竖直开口751和水平开口734示出为通过结合图7A 所述的掩模、图案化和蚀刻工艺形成。如图7C所示，第二区域744中的半导体材料732-1、 732-2、……、732-N已经被选择性地去除，以形成水平开口734。在一个实例中，使用原子层蚀刻(ALE)工艺选择性地蚀刻半导体材料732-1、732-2、……、732-N，并且从竖直开口751中向后去除第二距离(D2开口)。如图8A-8E所示，可以在第二水平开口734 中相对于图4A-4F所示的制造工艺稍后或首先形成水平定向的存储节点(例如，电容器胞元)。
根据一个示例实施例，如图7C所示，可以通过使用于n型晶体管的如磷(P)等高能气相掺杂剂流动到第二水平开口734中来形成第二源极/漏极区域778，以在第二水平开口734的远端处将掺杂剂从竖直开口751注入半导体材料732-1、732-2、……、732-N 中。在一个实例中，可以使用气相掺杂实现高度各向同性(例如，非定向掺杂)，以在区域742中形成水平定向的存取装置的第二源极/漏极区域778。在另一个实例中，可以与高能等离子体辅助一起使用具有如磷等掺杂气体的热退火。然而，实施例并不限于此，并且可以利用其它合适的半导体制造技术。
如图8C进一步所示，用于水平定向的存储节点的第一电极(例如，861)被耦接到水平存取装置的第二源极/漏极区域778。如图8C稍后所示，示出了在第二水平开口734 中形成的此类水平定向的存储节点，所述第二水平开口在图纸平面中在左边和右边在第二方向(D2)上延伸与竖直开口751相距第二距离(D2开口)，所述竖直开口在竖直堆叠(例如，图4A中的401)中并且沿三维(3D)存储器的竖直堆叠的存储器胞元阵列中的水平存取装置和水平存储节点的朝向轴线形成。在图7C中，相邻的相对竖直存取线740-3由指示从图纸的平面和朝向向内设定的位置的虚线展示。
图7D展示了沿图7A中的切割线C-C'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。图7D所示的横截面视图展示为沿第一介电材料730-1、730-2、……、730-N、半导体材料732-1、 732-2、……、732-N和第二介电材料733-1、733-2、……、733-N的交替层的重复迭代的轴线在一定区域的外部，在图纸的平面中在左边和右边在第二方向(D2)705上延伸，在所述区域中，水平定向的存取装置和水平定向的存储节点(例如，电容器胞元)将在半导体材料732-1、732-2、……、732-N的层内形成。在图纸的左端处示出第一介电材料 730-1、730-2、……、730-N、半导体材料732-1、732-2、……、732-N和第二介电材料 733-1、733-2、……、733-N的交替层的重复迭代，在所述位置处，水平定向的数位线(例如，图1及以下等等所示的数位线107-1、107-2、……、107-P)可以被整合，以形成结合上文图4A-4F所述的具有第一源极/漏极区域的电接触或数位线导电接触材料。
再次，虽然第一源极/漏极区域和第二源极/漏极区域的引用在本文中用于表示两个单独且不同的源极/漏极区域，但被称为“第一”和/或“第二”源极/漏极区域的源极/ 漏极区域并不旨在具有某些独特的含义。源极/漏极区域中的一个源极/漏极区域仅旨在连接到数位线(例如，107-2)，并且另一个源极/漏极区域可以连接到存储节点。
图7E展示了沿图7A中的切割线D-D'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。在图纸的平面中从右向左展示了图7E所示的横截面视图，所述平面在第一方向(D1)709上沿第一介电材料730-1、730-2、……、730-N、半导体材料732-1、732-2、……、732-N和第二介电材料733-1、733-2、……、733-N的交替层的重复迭代的轴线延伸，跨所述多个单独的竖直存取线740-1、740-2、……、740-4相交，并且使半导体材料732-1、732-2、……、 732-N的区域相交，在所述区域中可以形成通过栅极电介质738与所述多个单独的竖直存取线740-1、740-2、……、740-4分开的沟道和体区域。在图7E中，第一介电填充材料739示出为使相邻的水平定向的存取装置之间的空间分开，如结合图4A-4F描述的，所述水平定向的存取装置可以延伸到图纸平面中并从其中延伸出去，并沿第一方向(D1) 709隔开并且在三维(3D)存储器中竖直堆叠于在第三方向(D3)711方向上延伸的阵列中。
图8A展示了根据本公开的许多实施例的在半导体制造工艺的另一个阶段处用于形成具有半导体装置的沟道和体区域的竖直堆叠的存储器胞元阵列的示例方法。图8A展示了根据一或多个实施例的在半导体制造工艺中，在特定时间点的半导体结构的俯视图。在图8A的示例实施例中，所述方法包括使用光刻工艺图案化光刻掩模835、836和 /或837，例如，图6A-6E中的635、636和/或637，或图7A-7E中的735、736和/或737。图8A中的方法进一步展示了使用一或多种蚀刻工艺在存储节点区域850(和图8A和8C 中的844)中形成穿过竖直堆叠并且主要在第一水平方向(D1)809上延伸的竖直开口851。所述一或多种蚀刻工艺形成竖直开口851以在图8B-8E所示的邻近半导体材料的第二区域的竖直堆叠中暴露第一介电材料830-1、830-2、……、830-N、半导体材料832-1、 832-2、……、832-N和第二介电材料833-1、833-2、……、833-N的交替层的重复迭代中的第三侧壁。其它编号的组件可以类似于结合图6和7所示和讨论的那些组件。
在一些实施例中，如图7所示，在选择性地去除半导体材料的存取装置区域之后执行此工艺，在所述存取装置区域中形成水平定向的存取装置的第一源极/漏极区域、沟道区域和第二源极/漏极区域。根据图8B-8E中的示例实施例，所述方法包括选择性地蚀刻半导体材料832-1、832-2、……、832-N的第二区域，以穿过第二水平开口沉积第二源极/漏极区域和电容器胞元，所述第二水平开口是距离竖直堆叠中的竖直开口851向后的第二水平距离。在一些实施例中，如图8B-8E所示，所述方法包括在第二水平开口中形成电容器胞元作为存储节点。通过举例而非限制，形成电容器包括使用原子层沉积 (ALD)工艺在第二水平开口中按顺序沉积通过胞元电介质863分开的第一电极861和第二电极856。可以使用其它合适的半导体制造技术和/或存储节点结构。
图8B展示了沿图8A中的切割线A-A'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。图8B所示的横截面视图远离所述多条单独的竖直存取线840-1、840-2、……、840-N、 840-(N+1)、……、840-(Z-1)，并且示出了通过水平定向的电容器胞元分开的介电材料 830-1、830-2、……、830-(N+1)和第二介电材料833-1、833-2、……、833-N的交替层的重复迭代，所述水平定向的电容器胞元在半导体衬底800上具有第一电极861(例如，底部胞元接触电极)、胞元电介质863以及第二电极856(例如，顶部公共节点电极)以形成竖直堆叠。如图8B所示，竖直方向811展示为与图1-3中所示的在第一、第二和第三方向中的第三方向(D3)111类似的第三方向(D3)，例如，x-y-z坐标系中的z方向。在左边和右边延伸的图纸平面是在第一方向(D1)809上。在图8B的示例实施例中，第一电极861(例如，底部电极)与水平存取装置的源极/漏极区域耦接，并且第二电极856展示为通过胞元介电材料863分开，所述胞元介电材料在第二方向(D2)上延伸到图纸的平面中并从其中延伸出去，并且沿三维(3D)存储器的竖直堆叠的存储器胞元的阵列中的水平存取装置和水平存储节点的朝向轴线延伸。
图8C展示了沿图8A中的切割线B-B'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。图8C所示的横截面视图展示为沿第一介电材料830-1、830-2、……、830-N、半导体材料832-1、 832-2、……、832-N和第二介电材料833-1、833-2、……、833-N的交替层的重复迭代的轴线，沿图纸平面在左边和在右边在第二方向(D2)805延伸，沿所述交替层并在所述交替层内，水平定向的存取装置和水平定向的存储节点(例如，电容器胞元)在半导体材料832-1、832-2、……、832-N层内形成。在图8C的示例实施例中，水平定向的存储节点(例如，电容器胞元)展示为已经在此半导体制造工艺中形成，并且示出了通过胞元电介质863分开的耦接到水平存取装置的源极/漏极区域的第一电极861(例如，底部电极) 和耦接到如接地平面等公共电极平面的第二电极856(例如，顶部电极)。然而，实施例不限于此实例。在其它实施例中，形成通过胞元电介质863分开的要耦接到水平存取装置的源极/漏极区域的第一电极861(例如，底部电极)和要耦接到如接地平面等公共电极平面的第二电极856(例如，顶部电极)是在形成接下来描述的水平定向的存取装置的旨在定位(例如，布置形成)的半导体材料832-1、832-2、……、832-N的区域中的第一源极/漏极区域、沟道和体区域以及第二源极/漏极区域之后形成的。
在图8C的示例实施例中，示出了在第二水平开口(例如，图7C所示的734)中形成具有要耦接到水平存取装置的源极/漏极区域的第一电极861(例如，底部电极)和要耦接到如接地平面等公共电极平面的第二电极856(例如，顶部电极)的水平定向的存储节点，所述第二水平开口在图纸的平面中在左边和右边在第二方向(D2)上延伸与竖直开口(例如，图7C中的751)相距第二距离(D2开口)，所述竖直开口在竖直堆叠中并且沿三维(3D) 存储器的竖直堆叠(例如，图4A中的401)的存储器胞元的阵列中的水平存取装置和水平存储节点的朝向轴线形成。在图8C中，相邻的相对竖直存取线840-3由指示从图纸的平面和朝向向内设定的位置的虚线展示。
图8D展示了沿图8A中的切割线C-C'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。图8D所示的横截面视图展示为沿第一介电材料830-1、830-2、……、830-N、半导体材料832-1、832-2、……、832-N和第二介电材料833-1、833-2、……、833-N交替层的重复迭代的轴线在一定区域的外部，在图纸平面在左边和在右边的在第二方向(D2)805上延伸，在所述区域中，水平定向的存取装置和水平定向的存储节点(例如，电容器胞元)将在半导体材料832-1、832-2、……、832-N的层内形成。在图8C中，介电材料841示出为填充水平定向的存取装置之间的空间，所述水平定向的存取装置可以沿第一方向(D1)间隔，延伸到竖直定向的存储器胞元的三维阵列的图纸的平面中并从其中延伸出去。然而，在图8D的横截面视图中，电容器胞元结构的第二电极856(例如，顶部公共电极)另外示出为存在于水平相邻的装置之间的空间中。图纸的左端处示出为第一介电材料830-1、 830-2、……、830-N、半导体材料832-1、832-2、……、832-N和第二介电材料833-1、 833-2、……、833-N的交替层的重复迭代，在所述位置处，水平定向的数位线(例如，图1及以下等等所示的数位线107-1、107-2、……、107-P)可以被整合以形成以下详细描述的与第二源极/漏极区域或数位线导电接触材料的电接触。
图8E展示了沿图8A中的切割线D-D'截取的横截面视图，其示出了在本公开的实施例的一个示例半导体制造工艺中，在此特定点处的半导体结构的另一视图。在图纸的平面中从右向左展示了图8E所示的横截面视图，所述平面在第一方向(D1)809上沿第一介电材料830-1、830-2、……、830-N、半导体材料832-1、832-2、……、832-N和第二介电材料833-1、833-2、……、833-N的交替层的重复迭代的轴线延伸，跨所述多个单独的竖直存取线840-1、840-2、……、840-4相交，并且使半导体材料832-1、832-2、……、 832-N的区域相交，在所述区域中可以形成通过栅极介电材料838与所述多个单独的竖直存取线840-1、840-2、……、840-4分开的沟道和体区域。在图8E中，第一介电填充材料839示出为使相邻的水平定向的存取装置与水平定向的存储节点之间的空间分开，如下文更详细描述的，所述水平定向的存取装置与水平定向的存储节点可以延伸到图纸平面中并从其中延伸出去，并且可以沿第一方向(D1)809隔开并且在三维(3D)存储器中竖直堆叠于在第三方向(D3)811方向上延伸的阵列中。图8展示了根据本公开的许多实施例的耦接到水平定向的存储节点并且耦接到如可以形成竖直堆叠的存储器胞元阵列的一部分的竖直定向的存取线和水平定向的数位线的示例水平定向的存取装置的一部分的横截面视图。水平定向的存取装置801可以具有由沟道和体区域分开的第一源极/ 漏极区域和第二源极/漏极区域，并且具有与沟道区域相对并且通过栅极电介质与其分开的栅极。
图9是根据本公开的多个实施例的呈包含存储器装置903的计算系统900的形式的设备的框图。如本文所使用的，例如，存储器装置903、存储器阵列910和/或主机902 也可以分别被认为是“设备”。根据实施例，存储器装置903可以包括根据本文所述的实施例的具有形成具有数位线和体触点的存储器胞元的至少一个存储器阵列910。
在此实例中，系统900包含主机902，所述主机通过接口904耦接到存储器装置903。在各种其它类型的系统中，计算系统900可以是个人膝上型计算机、台式计算机、数码相机、移动电话、存储卡读取器或物联网(IoT)启用的装置。主机902可以包含能够访问存储器903的多个处理资源(例如，一或多个处理器、微处理器或某种其它类型的控制电路系统)。系统900可以包含单独的集成电路，或者主机902和存储器装置903两者均可以位于同一集成电路上。例如，主机902可以是包括多个存储器装置903的存储器系统的系统控制器，其中系统控制器905通过如中央处理单元(CPU)等另一个处理资源来提供对相应存储器装置903的访问。
在图1所示出的实例中，主机902负责执行操作系统(OS)和/或可以(例如，通过控制器905从存储器装置903)加载到所述操作系统的各种应用(例如，进程)。可以通过从主机902向存储器装置903提供访问命令以访问包括OS和/或各种应用的数据来从存储器装置903加载OS和/或各种应用。主机902还可以通过向存储器装置903提供访问命令以检索在OS和/或各种应用的执行中所利用的所述数据来访问由OS和/或各种应用所利用的数据。
为了清楚起见，已经将系统900简化为集中于与本公开特别相关的特征。存储器阵列910可以是DRAM阵列，所述DRAM陈列包括根据本文所述的技术形成的具有数位线和体触点的至少一个存储器胞元。例如，存储器阵列910可以是如3D-DRAM存储器阵列等非屏蔽DL4F2阵列。阵列910可以包括存储器胞元，所述存储器胞元以由字线(其在本文中可以称为存取线或选择线)耦接的行和由数位线(其在本文中可以称为读出线或数据线)耦接的列布置。尽管在图1中示出了单个阵列910，但实施例不限于此。例如，存储器装置903可以包含许多阵列910(例如，许多DRAM胞元库)。
存储器装置903包含用于锁存接口904上提供的地址信号的地址电路系统906。所述接口可以包含例如采用适合协议的物理接口(例如，数据总线、地址总线和命令总线或组合的数据/地址/命令总线)。此类协议可以是定制的或专有的，或接口904可以采用如外围组件互连快速(PCIe)、Gen-Z、CCIX等标准化协议。通过行解码器908和列解码器 912接收并解码地址信号以访问存储器阵列910。可以通过使用读出电路系统911读出读出线上的电压和/或电流变化来从存储器阵列910读取数据。读出电路系统911可以包括例如读出放大器，所述读出放大器可以读取并锁存来自存储器阵列910的一页(例如，一行)数据。I/O电路系统907可以用于通过接口904与主机902进行双向数据通信。读取/写入电路系统913用于将数据写入存储器阵列910或从存储器阵列910读取数据。作为实例，电路系统913可以包括各种驱动器、锁存器电路系统等。
控制电路系统905包含寄存器918并解码主机902提供的信号。信号可以是由主机902提供的命令。这些信号可以包含芯片启用信号、写入启用信号和地址锁存信号，所述信号用于控制在存储器阵列910上执行的操作，包含数据读取操作、数据写入操作和数据擦除操作。在各个实施例中，控制电路系统905负责执行来自主机902的指令。控制电路系统905可以包括状态机、定序器和/或某种其它类型的控制电路系统，所述控制电路系统可以以硬件、固件或软件或这三种的任何组合的形式实施。在一些实例中，主机902可以是存储器装置103外部的控制器。例如，主机902可以是耦接到计算装置的处理资源的存储器控制器。
术语半导体可以指例如材料、晶圆或衬底，并且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上的硅(SOI)技术、薄膜晶体管(TFT) 技术、掺杂和未掺杂的半导体、由基底半导体结构支撑的外延硅以及其它半导体结构。此外，当在先前描述中引用半导体时，可能已经利用先前的工艺步骤在基底半导体结构中形成了区域/结，并且术语半导体可以包含含有此类区域/结的底层材料。
本文的附图遵循编号惯例，其中一或多个第一数字与附图编号相对应，并且剩余数字标识附图中的元件或组件。可以通过使用类似的数字来标识不同附图之间的类似(例如，相同)元件或组件。如将理解的，可以添加、交换和/或消除在本文的各个实施例中示出的元件，以提供本公开的多个另外的实施例。另外，如应理解的，在图中提供的元件的比例和/或相对尺度旨在展示本公开的实施例并且不应以限制性的意义而采用。
如本文所使用的，“许多”或“一定量的”事物可以是指此类事物中的一或多个。例如，许多或一定量的存储器胞元可以是指一或多个存储器胞元。多个某物意为两个或两个以上。如本文所使用的，共同执行的多个行为是指在特定时间段内重叠、至少部分地重叠的行为。本文中使用的术语“耦接”可以包含与无中间元件电耦接、直接耦接和 /或直接连接(例如，通过直接的物理接触)、与中间元件间接耦接和/或与连接，或无线耦接。术语耦接可以进一步包含彼此协作或交互(例如，像在因果关系中一样)的两个或两个以上的元件。耦接在两个元件之间的元件可以在两个元件之间并且耦接到所述两个元件中的每个元件。
应当认识到，术语竖直的解释了由于常规制造、测量和/或组装变化导致的与“确切的”竖直的变化，并且本领域的普通技术人员应了解术语“垂直”的含义。例如，竖直的可以对应于z方向。如本文所使用的，当特定元件“邻近”另一元件时，所述特定元件可以覆盖所述另一元件，可以位于所述另一元件之上或位于所述另一元件的侧面和/ 或可以与所述另一元件直接物理接触。位于侧面可以指例如可以垂直于z方向的水平方向(例如，y方向或x方向)。
尽管本文已经展示并描述了具体实施例，但是本领域的普通技术人员将理解，旨在实现相同结果的布置可以替换所示出的具体实施例。本公开旨在覆盖本公开的各个实施例的改编形式或变化形式。应理解的是，上面的描述以说明性方式而非限制性方式进行。在阅读以上描述后，上述实施例的组合以及本文未具体描述的其它实施例对于本领域的技术人员而言将是显而易见的。本公开的各个实施例的范围包含以上结构和方法被使用的其它应用。因此，本公开的各个实施例的范围应当参考所附权利要求连同与此类权利要求被赋予的等效物的全部范围确定。
Claims (16)
1.一种方法，其包括：
在重复迭代中竖直地形成第一介电材料(430，530，630，730，830)、半导体材料(432，532，632，732)和第二介电材料(433，533，633，733，833)的层以形成竖直堆叠(401)；
使用蚀刻工艺形成竖直开口(471)以暴露所述竖直堆叠(401)中的竖直侧壁；
在所述竖直堆叠(401)中的所述竖直侧壁上沉积晶种材料(416)；以及
在温度和时间参数下加工所述竖直堆叠(401)，使得所述半导体材料(432，532，632，732)的所述侧壁上的所述晶种材料(416)向所述半导体材料(432，532，632，732)前进第一距离(DIST1)，以将所述第一距离(DIST1)的所述半导体材料(432，532，632，732)的一部分转变为晶体结构。
2.根据权利要求1所述的方法，其中在重复迭代中竖直地形成所述第一介电材料(430，530，630，730，830)、所述半导体材料(432，532，632，732)和所述第二介电材料(433，533，633，733，833)的层以形成所述竖直堆叠(401)包括：
将氧化物材料沉积为所述第一介电材料(430，530，630，730，830)；
将非晶硅材料沉积为所述半导体材料(432，532，632，732)；以及
将氮化物材料沉积为所述第二介电材料(433，533，633，733，833)。
3.根据权利要求1到2中任一权利要求所述的方法，其中所述晶种材料(416)包括作为所述晶种材料(416)的镍，并且在所述温度和时间参数下加工所述竖直堆叠(401)包括在距所述竖直开口(471)所述第一距离(DIST1)处用镍(Ni)和所述非晶硅(432，532，632，732)形成镍硅化物(415)。
4.根据权利要求1到2中任一权利要求所述的方法，其中所述晶种材料(416)包括作为所述晶种材料(416)的钴，并且在所述温度和时间参数下加工所述竖直堆叠(401)包括在距所述竖直开口(471)所述第一距离(DIST1)处用钴(Co)和所述非晶硅(432，532，632，732)形成钴硅化物(415)。
5.根据权利要求1到2中任一权利要求所述的方法，其中所述晶种材料(416)包括作为所述晶种材料(416)的银，并且在所述温度和时间参数下加工所述竖直堆叠(401)包括在距所述竖直开口(471)所述第一距离(DIST1)处用银(Ag)和所述非晶硅(432，532，632，732)形成银硅化物(415)。
6.根据权利要求1到2中任一权利要求所述的方法，其进一步包括在温度和时间参数下加工所述竖直堆叠(401)，使得随着所述晶种材料(416)在所述半导体材料(432，532，632，732)内前进，所述晶种材料将所述半导体材料(432，532，632，732)的所述一部分的所述晶体结构转变为单晶硅材料(417)。
7.根据权利要求1到2中任一权利要求所述的方法，其进一步包括在温度和时间参数下加工所述竖直堆叠(401)，使得随着所述晶种材料(416)在所述半导体材料(432，532，632，732)内前进，所述晶种材料转变所述半导体材料(432，532，632，732)的所述一部分的所述晶体结构，以增加所述半导体材料(432，532，632，732)的所述一部分中的单独晶体的大小。
8.一种方法，其包括：
在重复迭代中竖直地沉积氧化物材料(430，530，630，730，830)、硅材料(432，532，632，732)和氮化物材料(433，533，633，733，833)的层以形成竖直堆叠(401)；
使用蚀刻工艺形成竖直开口(471)以暴露所述竖直堆叠(401)中的竖直侧壁；
选择性地沉积金属晶种材料(416)，以在所述竖直堆叠(401)的所述竖直开口(471)中的所述硅材料(432，532，632，732)的竖直侧壁上形成金属硅化物(415)；以及
在温度和时间参数下加工所述竖直堆叠(401)，使得所述金属硅化物(415)水平地前进穿过由所述氧化物材料(430，530，630，730，830)和所述氮化物材料(433，533，633，733，833)界定的所述硅材料(432，532，632，732)，并且沿距所述竖直开口(471)第一距离(DIST1)的长度将所述硅材料(432，532，632，732)的一部分从非晶硅结构(432，532，632，732)转变为单晶硅结构(417)。
9.根据权利要求8所述的方法，其进一步包括加工所述竖直堆叠(401)，使得所述金属硅化物(415)水平地前进穿过所述硅材料(432，532，632，732)所述第一距离(DIST1)并且在所述单晶硅(417)与所述非晶硅结构(432，532，632，732)之间提供分隔界面，其中所述界面的单晶(417)侧上的晶体大于所述非晶硅结构(432，532，632，732)中的晶体。
10.一种方法，其包括：
在重复迭代中竖直地沉积氧化物材料(430，530，630，730，830)、非晶硅材料(432，532，632，732)和氮化物材料(433，533，633，733，833)的层以形成竖直堆叠(401)；
使用蚀刻工艺形成竖直开口(471)以暴露所述竖直堆叠(401)中的竖直侧壁；
选择性地在所述非晶硅(432，532，632，732)的竖直侧壁上沉积金属晶种材料(416)，以使用原子层沉积ALD工艺形成金属硅化物(415)；以及
在温度和时间参数下加工所述竖直堆叠(401)，以使所述金属硅化物(415)水平地前进穿过所述非晶硅(432，532，632，732)距所述竖直开口(471)第一距离(DIST1)，将所述非晶硅(432，532，632，732)再结晶为单晶硅结构(417)，以在所述竖直堆叠(401)中限定第一区域(742，842)。
11.根据权利要求10所述的方法，其进一步包括：
使用所述第一区域(742，842)中的经再结晶的单晶硅结构(417)形成所述竖直堆叠(401)中的水平定向的存取装置(330)；以及
使用距所述竖直开口(471)所述第一距离(DIST1)的所述金属硅化物(415)作为蚀刻停止，同时选择性地从所述竖直堆叠(401)的第二区域(744)去除所述非晶硅(432，532，632，732)，以形成存储节点(227)。
12.根据权利要求10到11中任一权利要求所述的方法，其进一步包括：
使用原子层沉积ALD工艺在所述第二区域(744)中的选择性地去除的非晶硅(432，532，632，732)中形成水平电容器胞元(227)；以及
使用所述金属硅化物材料(415)作为在所述第二区域(744)中形成的所述电容器(227)的第一电极(861)的欧姆触点。
13.根据权利要求10到11中任一权利要求所述的方法，其进一步包括在温度和时间参数下加工所述竖直堆叠(401)，以使所述金属硅化物(415)水平地前进，从而将所述非晶硅(432，532，632，732)再结晶为单晶硅结构(417)，以便具有亚晶界。
14.一种存储器胞元阵列，其包括：
彼此堆叠的多个存取晶体管(230，330)，所述存取晶体管(230，330)中的每个存取晶体管包含水平地布置的第一源极/漏极区域(221，321)、第二源极/漏极区域(223，323，778)和在其之间的沟道区域(225，325)以及体区域(326)，其中所述沟道区域(225，325)和所述体区域(326)各自由单晶半导体材料(432，532，632，732)形成；
至少一条存取线(103，203，303，540，640，740，840)，所述至少一条存取线竖直地伸长并且在栅极电介质(304，538，638，738，838)介入下耦接到所述多个存取晶体管(230，330)的所述沟道区域(225，325)中的每个沟道区域；
彼此堆叠的多个存储电容器(227)，所述多个存储电容器(227)中的每个存储电容器水平地放置并且耦接到所述多个存取晶体管(230，330)的所述第二源极/漏极区域(223，323，778)中的对应一个第二源极/漏极区域；
多条数位线(107，207，477)，所述多条数位线(107，207，477)中的每条数位线耦接到所述多个存取晶体管(230，330)的所述第一源极/漏极区域(221，321)中的对应一个第一源极/漏极区域；以及
体触点(295，495)，所述体触点竖直地伸长并且耦接到所述多个存取晶体管(230，330)的所述体区域(326)中的每个体区域。
15.根据权利要求14所述的存储器胞元阵列，其中所述存取晶体管(230，330)具有三个节点，所述三个节点包括具有直接电体触点(295，495)的所述第一源极/漏极区域(221，321)(1)、所述第二源极/漏极区域(223，323，778)(2)和所述沟道区域(225，325)(3)。
16.根据权利要求14到15中任一权利要求所述的存储器胞元阵列，其中所述存储电容器(227)包括电容器胞元(227)，所述电容器胞元具有电耦接到所述存取晶体管(230，330)的所述第一源极/漏极区域(221，321)的第一水平定向的电极(861)和通过胞元电介质(863)与所述第一水平定向的电极(861)分开的第二电极(856)。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/943,569 US11495604B2 (en) | 2020-07-30 | 2020-07-30 | Channel and body region formation for semiconductor devices |
| US16/943,569 | 2020-07-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114068426A true CN114068426A (zh) | 2022-02-18 |
Family
ID=80003413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110734420.2A Pending CN114068426A (zh) | 2020-07-30 | 2021-06-30 | 用于半导体装置的沟道和体区域形成 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11495604B2 (zh) |
| CN (1) | CN114068426A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023206839A1 (zh) * | 2022-04-26 | 2023-11-02 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11715520B2 (en) | 2021-04-05 | 2023-08-01 | Micron Technology, Inc. | Socket structure for spike current suppression in a memory array |
| US11348640B1 (en) * | 2021-04-05 | 2022-05-31 | Micron Technology, Inc. | Charge screening structure for spike current suppression in a memory array |
| US11282548B1 (en) * | 2021-05-04 | 2022-03-22 | Micron Technology, Inc. | Integrated assemblies and methods forming integrated assemblies |
| US11862215B2 (en) | 2021-08-27 | 2024-01-02 | Micron Technology, Inc. | Access line having a resistive layer for memory cell access |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| KR101820022B1 (ko) * | 2010-11-11 | 2018-01-19 | 삼성전자주식회사 | 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법 |
| JP5389074B2 (ja) * | 2011-02-25 | 2014-01-15 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR102275052B1 (ko) | 2017-05-08 | 2021-07-09 | 마이크론 테크놀로지, 인크 | 메모리 어레이 |
| US10825815B2 (en) | 2017-05-08 | 2020-11-03 | Micron Technology, Inc. | Memory arrays |
| US11043499B2 (en) | 2017-07-27 | 2021-06-22 | Micron Technology, Inc. | Memory arrays comprising memory cells |
| KR102524614B1 (ko) | 2017-11-24 | 2023-04-24 | 삼성전자주식회사 | 반도체 메모리 소자 |
-
2020
- 2020-07-30 US US16/943,569 patent/US11495604B2/en active Active
-
2021
- 2021-06-30 CN CN202110734420.2A patent/CN114068426A/zh active Pending
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| WO2023206839A1 (zh) * | 2022-04-26 | 2023-11-02 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220037466A1 (en) | 2022-02-03 |
| US11495604B2 (en) | 2022-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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