JP2009187988A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009187988A
JP2009187988A JP2008023254A JP2008023254A JP2009187988A JP 2009187988 A JP2009187988 A JP 2009187988A JP 2008023254 A JP2008023254 A JP 2008023254A JP 2008023254 A JP2008023254 A JP 2008023254A JP 2009187988 A JP2009187988 A JP 2009187988A
Authority
JP
Japan
Prior art keywords
wiring
layer
width
mask
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008023254A
Other languages
English (en)
Other versions
JP5269428B2 (ja
Inventor
Masato Endo
真人 遠藤
Tatsuya Kato
竜也 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008023254A priority Critical patent/JP5269428B2/ja
Priority to US12/335,720 priority patent/US7999393B2/en
Priority to TW097151501A priority patent/TWI491000B/zh
Priority to KR1020090007598A priority patent/KR101121524B1/ko
Priority to CN200910003275.XA priority patent/CN101499457B/zh
Publication of JP2009187988A publication Critical patent/JP2009187988A/ja
Priority to US13/186,712 priority patent/US8324094B2/en
Application granted granted Critical
Publication of JP5269428B2 publication Critical patent/JP5269428B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】配線幅の異なる複数の配線層の間隔を小さくする。
【解決手段】半導体装置は、基板上の任意のレベル層に設けられ、かつ露光技術の解像限界より小さい配線幅及び間隔を有するパターンで形成された複数の第１の配線層１２と、同一レベル層内で複数の第１の配線層１３の間に設けられ、かつ第１の配線層１３より大きい配線幅を有する第２の配線層１４とを含む。第１の配線層１２と第２の配線層１３との間隔は、第１の配線層１３の間隔と同じである。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に係り、特に幅の異なる複数の配線層を備えた半導体装置及びその製造方法に関する。
半導体基板上にラインアンドスペースの配線パターンを形成する場合、例えば、絶縁層内に形成した溝に配線パターンを埋め込むことによりラインアンドスペースを形成する方法が知られている。この方法では、露光技術によって解像可能なラインアンドスペースピッチの配線パターンと同じパターンを有するマスクを形成し、このマスクによって絶縁層である下地層をパターニングして溝を形成する。そして、この加工された下地層の溝に配線材料を埋め込み、その後不要な配線材料を例えばＣＭＰ(Chemical Mechanical Polishing)法により除去して所望の配線パターンを得る。
ところで、メモリ等を作製する際、同じピッチのラインアンドスペース内に配線幅の大きい配線を形成する場合がある。この場合、配線幅の小さい配線と大きい配線とを異なるリソグラフィー工程により形成すると、合わせ余裕を考慮して、配線幅の小さい配線と大きい配線との間隔を大きく取る必要がある。これにより、半導体装置の微細化が困難となってしまう。
また、この種の関連技術として、複数の機能ブロックを含む１個のＬＳＩのマスクパターンをレンズを介して基板上に投影露光する際、選択した領域内のパターンの性質に応じて最適な露光方式を用いて上記基板上に露光することで、より高度な機能を有するＬＳＩを作製する技術が開示されている（特許文献１参照）。
特開平６−１８１１６４号公報
本発明は、配線幅の異なる複数の配線層の間隔を小さくすることで、より微細化が可能な半導体装置を提供する。
本発明の第１の視点に係る半導体装置は、基板上の任意のレベル層に設けられ、かつ露光技術の解像限界より小さい配線幅及び間隔を有するパターンで形成された複数の第１の配線層と、前記レベル層内で前記複数の第１の配線層の間に設けられ、かつ前記第１の配線層より大きい配線幅を有する第２の配線層とを具備し、前記第１の配線層と前記第２の配線層との間隔は、前記第１の配線層間の間隔と同じである。
本発明の第２の視点に係る半導体装置は、基板上の任意のレベル層に設けられ、かつ露光技術の解像限界より小さい配線幅及び間隔を有するパターンで形成された複数の第１の配線層と、前記レベル層内で前記複数の第１の配線層の間に設けられ、かつ前記第１の配線層より大きい配線幅を有する２本の第２の配線層と、前記レベル層内で前記第２の配線層の間に設けられ、かつ前記第１の配線層以上の配線幅を有する第３の配線層とを具備し、前記第１の配線層と前記第２の配線層との間隔、及び前記第２の配線層と前記第３の配線層との間隔はそれぞれ、前記第１の配線層間の間隔と同じである。
本発明の第３の視点に係る半導体装置の製造方法は、絶縁層上に、同じ間隔を空けるように形成された複数の第１のマスク層と、前記第１のマスク層間に配置されかつ前記第１のマスク層より幅の大きい第２のマスク層とを形成する工程と、前記第１のマスク層及び前記第２のマスク層を選択的にエッチングし、前記第１のマスク層及び前記第２のマスク層の幅を小さくする工程と、前記第１のマスク層及び前記第２のマスク層の側面に、複数の側壁を形成する工程と、前記側壁を残すように、前記第１のマスク層及び前記第２のマスク層を除去する工程と、前記側壁をマスクとして前記絶縁層を選択的にエッチングし、前記絶縁層内に、複数の第１の開口部と、前記第１の開口部間に配置されかつ前記第１の開口部より幅の大きい第２の開口部とを形成する工程と、前記第１の開口部及び前記第２の開口部内に導電体を埋め込むことにより、前記絶縁層内に、複数の第１の配線層と、前記第１の配線層より幅の大きい第２の配線層とを形成する工程とを具備する。
本発明によれば、配線幅の異なる複数の配線層の間隔を小さくすることで、より微細化が可能な半導体装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。図２は、図１に示したＩＩ−ＩＩ線に沿った半導体装置の断面図である。
基板（図示せず）上には、複数のレベル層が形成されている。各レベル層は、層間絶縁層と、この層間絶縁層内に形成された配線層とから構成されている。図１及び図２には、複数のレベル層のうちの１層を抽出して示している。
層間絶縁層１１内には、それぞれがＹ方向に延在する複数の配線層が形成されている。層間絶縁層１１内に形成された複数の配線層は、それぞれが同じ配線幅の複数の第１の配線層１２と、これら複数の第１の配線層１２の間に形成されかつ配線幅Ｗが第１の配線層１２の配線幅より大きい１本の第２の配線層１３とを含んでいる。
露光技術の解像度の限界である最小加工寸法を“２Ｆ”とすると、第１の配線層１２の配線幅は、最小加工寸法２Ｆより小さく設定され、例えば“Ｆ”程度に設定される。また、Ｙ方向に直行するＸ方向の複数の第１の配線層１２の間隔はそれぞれ、第１の配線層１２の配線幅と同じ“Ｆ”に設定される。すなわち、複数の第１の配線層１２が形成されている領域のＸ方向のパターンのピッチは、“２Ｆ”に設定される。このように、本実施形態の半導体装置は、露光技術の解像度の限界よりも微細なラインアンドスペースパターンを有する。
さらに、第１の配線層１２と第２の配線層１３との間隔はそれぞれ、“Ｆ”に設定される。すなわち、本実施形態の半導体装置は、配線層の間隔が、全て“Ｆ”に設定されている。これにより、Ｘ方向の微細化が可能となるため、配線幅の異なる複数の配線層を備えつつ、半導体装置の面積を縮小することができる。
第１の配線層１２及び第２の配線層１３の材料としては、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）の単体、若しくは２種類以上の混合配線が用いられる。層間絶縁層１１の材料としては、例えば酸化シリコンが用いられる。
次に、第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図３、５、８、１０、１２、１３、１５は、製造工程を説明する平面図である。図４、６、７、９、１１、１４、１６は、平面図に示したＩＩ−ＩＩ線に沿った断面図である。
まず、図３及び図４に示すように、絶縁層１１上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、絶縁層１１に対してエッチング選択比を有するマスク層２１を堆積する。
続いて、リソグラフィー法及びＲＩＥ（Reactive Ion Etching）法を用いて、マスク層２１をパターニングすることで、絶縁層１１上に、露光技術に起因する最小加工寸法である“２Ｆ”の幅を有する複数のマスク層２１Ａと、マスク層２１Ａの間に配置されかつ“２Ｆ”より大きい幅Ｗを有する１個のマスク層２１Ｂとを形成する。マスク層２１Ｂの幅Ｗは、マスク層２１Ａの幅“２Ｆ”のｎ（ｎは、１以上の自然数）倍に設定される。また、全てのマスク層のＸ方向の間隔はそれぞれ、“２Ｆ”に設定される。よって、複数のマスク層２１Ａが形成された領域のＸ方向のパターンのピッチは、“４Ｆ”に設定される。このように、マスク層２１Ａの幅を“２Ｆ“に、２１Ｂの幅を”２Ｆ”の倍数に設定することによって、リソグラフィーのパターンマージンが向上する。
続いて、図５及び図６に示すように、例えばウェットエッチング法を用いて、マスク層２１Ａ及びマスク層２１Ｂをさらに微細化するスリミング工程を行う。これにより、マスク層２１Ａの幅は、“Ｆ”に設定され、マスク層２１Ｂの幅Ｗは、“２Ｆ×ｎ−Ｆ”に設定される。また、全てのマスク層のＸ方向の間隔はそれぞれ、“３Ｆ”に設定される。
続いて、図７に示すように、装置全体に、例えばＣＶＤ法を用いて、絶縁層２２を堆積する。この絶縁層２２は、絶縁層１１及びマスク層２１に対してエッチング選択比を有する材料が用いられる。ここで、絶縁層２２、絶縁層１１及びマスク層２１の組み合わせは、例えば、酸化シリコン、窒化シリコン、アモルファスシリコンが考えられる。例えば、絶縁層１１は誘電率が低い酸化シリコンが用いられ、マスク層２１及び絶縁膜２２には製造プロセスに応じて、ウェットエッチングにより除去しやすい窒化シリコン、酸化シリコン、及び窒化シリコンと選択比が取れ、汚染の問題が少ないアモルファスシリコンが用いられる。
続いて、図８及び図９に示すように、例えばＲＩＥ法を用いて、絶縁層２２を選択的にエッチングし、マスク層２１Ａ及びマスク層２１Ｂの側面に、複数の側壁２２Ａを形成する。各側壁２２Ａの幅は、“Ｆ”に設定される。また、側壁２２ＡのＸ方向の間隔は、“Ｆ”に設定される。
続いて、図１０及び図１１に示すように、例えばウェットエッチング法を用いて、マスク層２１Ａ及び２１Ｂを除去する。これにより、絶縁層１１上に、幅が“Ｆ”の複数の側壁２２Ａのみが残る。続いて、図１２に示すように、リソグラフィー法を用いて、配線層を形成する領域（以下、配線領域という）以外の周辺領域をレジスト層２３で覆う。
続いて、図１３及び図１４に示すように、例えばＲＩＥ法を用いて、側壁２２Ａをマスクとして絶縁層１１を選択的にエッチングし、絶縁層１１内に、複数の開口部２４Ａと、開口部２４Ａより幅の大きい開口部２４Ｂとを形成する。開口部２４Ａの幅は、“Ｆ”に設定される。開口部２４Ｂの幅は、“２Ｆ×ｎ−Ｆ”に設定される。
続いて、図１５及び図１６に示すように、周辺領域に形成されたレジスト層２３を除去する。続いて、ＣＶＤ法或いは金属メッキ法等を用いて、開口部２４Ａ及び２４Ｂ内に、導電体１２及び１３を埋め込む。
続いて、図１及び図２に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて、側壁２２Ａを除去するとともに、装置上面を平坦化する。これにより、絶縁層１１内に、複数の第１の配線層１２と、第１の配線層１２より配線幅の大きい１本の第２の配線層１３とが形成される。このようにして、本実施形態の半導体装置が形成される。
以上詳述したように本実施形態によれば、最小加工寸法“２Ｆ”より小さい“Ｆ”の配線幅を有する複数の第１の配線層１２を形成することができる。また、第１の配線層１２の間に、第１の配線層１２より配線幅の大きい１本の第２の配線層１３を形成することができる。さらに、Ｘ方向における第１の配線層１２同士の間隔、及び、第１の配線層１２と第２の配線層１３との間隔を全て“Ｆ”に設定することができる。これにより、配線幅の異なる複数の配線層を備えつつ、半導体装置の微細化が可能となり、特に半導体装置のＸ方向の微細化が可能となる。
また、本実施形態によれば、第１の配線層１２と第２の配線層１３とを同じリソグラフィー工程により形成することができる。すなわち、配線幅の異なる複数の配線層を同時に形成することができる。このため、第１の配線層１２と第２の配線層１３との間に、プロセス（特に、露光工程）の誤差のための合わせ余裕を設ける必要がない。これにより、製造工程を減らしつつ、第１の配線層１２と第２の配線層１３との間隔を“Ｆ”に設定することができる。
（第２の実施形態）
第２の実施形態は、配線幅が“Ｆ”の複数の第１の配線層１２の間に、配線幅が“Ｆ”より大きい複数の第２の配線層１３を備えた半導体装置の構成例である。
図１７は、本発明の第２の実施形態に係る半導体装置の構成を示す平面図である。図１８は、図１７に示したＸＶＩＩＩ−ＸＶＩＩＩ線に沿った半導体装置の断面図である。
層間絶縁層１１内には、それぞれがＹ方向に延在する複数の配線層が形成されている。層間絶縁層１１内に形成された複数の配線層は、それぞれが配線幅“Ｆ”の複数の第１の配線層１２と、これら複数の第１の配線層１２の間に形成されかつ配線幅Ｗが“Ｆ”より大きい２本の第２の配線層１３と、これら２本の配線層１３の間に形成されかつ配線幅Ｓが“Ｆ”以上の第３の配線層１４とを含んでいる。なお、第２の配線層１３の配線幅Ｗは、第３の配線層１４の配線幅Ｓよりも太くなっている。
さらに、配線層１２、１３、及び１４のＸ方向の間隔はそれぞれ、全て“Ｆ”に設定される。これにより、Ｘ方向の微細化が可能となるため、所望の配線幅の複数の配線層を備えつつ、半導体装置の面積を縮小することができる。
第１の配線層１２、第２の配線層１３、及び第３の配線層１４の材料としては、第１の実施形態と同様に、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）の単体、若しくは２種類以上の混合配線が用いられる。
次に、第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図１９、２１、２４、２６、２８、２９、３１は、製造工程を説明する平面図である。図２０、２２、２３、２５、２７、３０、３２は、平面図に示したＸＶＩＩＩ−ＸＶＩＩ線に沿った断面図である。
まず、図１９及び図２０に示すように、絶縁層１１上に、例えばＣＶＤ法を用いて、絶縁層１１に対してエッチング選択比を有するマスク層２１を堆積する。続いて、リソグラフィー法及びＲＩＥ法を用いて、マスク層２１をパターニングすることで、絶縁層１１上に、露光技術に起因する最小加工寸法である“２Ｆ”の幅を有する複数のマスク層２１Ａと、マスク層２１Ａの間に配置されかつ“２Ｆ”より大きい幅を有する２個のマスク層２１Ｂとを形成する。
マスク層２１Ｂの幅Ｗは、マスク層２１Ａの幅“２Ｆ”のｎ（ｎは、１以上の自然数）倍に設定される。Ｘ方向に隣接するマスク層２１Ａの間隔は、“２Ｆ”に設定される。よって、複数のマスク層２１Ａが形成された領域のＸ方向のパターンのピッチは、“４Ｆ”に設定される。さらに、Ｘ方向に隣接するマスク層２１Ａとマスク層２１Ｂとの間隔は、“２Ｆ”に設定される。２個のマスク層２１Ｂの間隔Ｓ１は、“２Ｆ”以上に設定される。また、このＳ１の間隔も“２Ｆ”の倍数に設定することによって、リソグラフィーのパターンマージンが向上する。
続いて、図２１及び図２２に示すように、例えばウェットエッチング法を用いて、マスク層２１Ａ及びマスク層２１Ｂをさらに微細化するスリミング工程を行う。これにより、マスク層２１Ａの幅は、“Ｆ”に設定され、マスク層２１Ｂの幅Ｗは、“２Ｆ×ｎ−Ｆ”に設定される。隣接するマスク層２１ＡのＸ方向の間隔は、“３Ｆ”に設定される。隣接するマスク層２１Ａとマスク層２１Ｂとの間隔は、“３Ｆ”に設定される。２個のマスク層２１ＢのＸ方向の間隔Ｓ２は、“Ｓ１＋Ｆ”に設定される。例えば、Ｓ１を４Ｆとした場合、間隔Ｓ２は、“５Ｆ”となる。
続いて、図２３に示すように、装置全体に、例えばＣＶＤ法を用いて、絶縁層２２を堆積する。この絶縁層２２は、絶縁層１１及びマスク層２１に対してエッチング選択比を有する材料が用いられる。
続いて、図２４及び図２５に示すように、例えばＲＩＥ法を用いて、絶縁層２２を選択的にエッチングし、マスク層２１Ａ及びマスク層２１Ｂの側面に、複数の側壁２２Ａを形成する。各側壁２２Ａの幅は、“Ｆ”に設定される。また、マスク層２１Ａが配置された領域に形成された側壁２２ＡのＸ方向の間隔は、“Ｆ”に設定される。２個のマスク層２１Ｂ間に配置された側壁２２ＡのＸ方向の間隔Ｓは、“Ｓ２−２Ｆ”に設定される。例えば、Ｓ１を４Ｆとした場合、間隔Ｓは、“３Ｆ”となる。
続いて、図２６及び図２７に示すように、例えばウェットエッチング法を用いて、マスク層２１Ａ及び２１Ｂを除去する。これにより、絶縁層１１上に、幅が“Ｆ”の複数の側壁２２Ａのみが残る。続いて、図２８に示すように、リソグラフィー法を用いて、周辺領域をレジスト層２３で覆う。
続いて、図２９及び図３０に示すように、例えばＲＩＥ法を用いて、側壁２２Ａをマスクとして絶縁層１１を選択的にエッチングし、絶縁層１１内に、複数の開口部２４Ａと、開口部２４Ａより幅の大きい２個の開口部２４Ｂと、開口部２４Ａより幅の大きい開口部２４Ｃとを形成する。開口部２４Ａの幅は、“Ｆ”に設定される。開口部２４Ｂの幅は、“２Ｆ×ｎ−Ｆ”に設定される。開口部２４Ｃの幅は、“Ｓ”に設定される。例えば、Ｓ１を４Ｆとした場合、間隔Ｓは、“３Ｆ”となる。
続いて、図３１及び図３２に示すように、周辺領域に形成されたレジスト層２３を除去する。続いて、ＣＶＤ法或いは金属メッキ法等を用いて、開口部２４Ａ、２４Ｂ、及び２４Ｃ内に、導電体１２、１３、及び１４を埋め込む。
続いて、図１７及び図１８に示すように、例えばＣＭＰ法を用いて、側壁２２Ａを除去するとともに、装置上面を平坦化する。これにより、絶縁層１１内に、複数の第１の配線層１２と、第１の配線層１２より配線幅の大きい２本の第２の配線層１３と、第１の配線層１２以上の配線幅を有する１本の第３の配線層１４とが形成される。このようにして、本実施形態の半導体装置が形成される。
以上詳述したように本実施形態によれば、第１の配線層１２の間に、第１の配線層１２より配線幅の大きい２本の第２の配線層１３を形成することができる。また、第２の配線層１３の間に、第１の配線層１２以上の配線幅を有する１本の第３の配線層１４を形成することができる。さらに、第１の配線層１２同士の間隔、第１の配線層１２と第２の配線層１３との間隔、及び第２の配線層１３と第３の配線層１４との間隔を、全て“Ｆ”に設定することができる。これにより、配線幅の異なる複数の配線層を備えつつ、半導体装置の微細化が可能となる。その他の効果は、第１の実施形態と同じである。
（第３の実施形態）
第３の実施形態は、第１及び第２の実施形態で示したラインアンドスペースパターンをＮＡＮＤ型フラッシュメモリへ適用した実施例である。
図３３は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリに含まれる１個のメモリブロックＢＬＫの構成を示す回路図である。
メモリブロックＢＬＫは、Ｘ方向に沿って配置された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、１以上の整数）。各ＮＡＮＤストリングは、選択トランジスタＳＴ１、ＳＴ２、及び複数のメモリセルトランジスタＭＴ（本実施形態では、一例として３２個のメモリセルトランジスタＭＴを示している）を備えている。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｍに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
各ＮＡＮＤストリングにおいて、３２個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＴを、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続する。
そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬ３１にそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
ワード線ＷＬ０〜ＷＬ３１は、メモリブロックＢＬＫ内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、メモリブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される複数のメモリセルは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。
また、ビット線ＢＬ０〜ＢＬｍは、メモリブロックＢＬＫ間で、それぞれの選択トランジスタＳＴ１のドレインに接続している。つまり、複数のメモリブロックＢＬＫ内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
図３４は、ＮＡＮＤ型フラッシュメモリのメモリブロックＢＬＫ間の構成を示す平面図である。なお、半導体基板上には、第１のメタル配線層（第１のレベル層）Ｍ０と、この第１のメタル配線層Ｍ０上に設けられかつビット線ＢＬ及びシャント配線１３−１〜１３−３を含む第２のメタル配線層（第２のレベル層）Ｍ１とが形成されており、図３４には、この第２のメタル配線層（第２のレベル層）Ｍ１の構成について示している。
メモリブロックＢＬＫには、それぞれがＹ方向に延在する複数のビット線ＢＬが設けられている。また、メモリブロックＢＬＫに挟まれた第１の領域には、それぞれがＹ方向に延在するシャント配線１３−１及び１３−２が設けられている。シャント配線１３−１及び１３−２の間には、ダミー配線１４が設けられている。ビット線ＢＬは、第２の実施形態で示した第１の配線層に対応し、それの配線幅は“Ｆ”に設定される。シャント配線１３−１及び１３−２は、第２の実施形態で示した第２の配線層に対応し、それらの配線幅は“Ｆ”より大きく設定される。ダミー配線１４は、第２の実施形態で示した第３の配線層に対応し、それらの配線幅は“Ｆ”以上に設定される。なお、ＮＡＮＤ型フラッシュメモリの縮小化の観点から第３の配線層の配線幅は“Ｆ”が好ましい。
また、メモリブロックＢＬＫに挟まれた第２の領域には、Ｙ方向に延在するシャント配線１３−３が設けられている。ビット線ＢＬは、第１の実施形態で示した第１の配線層に対応する。シャント配線１３−３は、第１の実施形態で示した第２の配線層に対応し、その配線幅は“Ｆ”より大きく設定される。
そして、上記第１及び第２の実施形態で説明したように、ビット線ＢＬ、シャント配線１３−１〜１３−３、及びダミー配線１４は、それらの間隔が全て“Ｆ”に設定されている。シャント配線１３−１〜１３−３は、メモリセルアレイ間に配設された（或いは、ビット線ＢＬ間に配設された）、基板やソース線ＳＬ等からコンタクトを取るために使用される配線である。シャント配線１３−１〜１３−３は、扱う電圧がビット線ＢＬのそれより大きいため、ビット線ＢＬより配線幅が大きく設定される。その結果、基板等に安定した電圧が供給でき、ソース線ＳＬの電位降下を効果的に防止することができる。
さらに、シャント配線１３−１、１３−２間にダミー配線１４を設けることにより、シャント配線を２本連続して配置することができる。すなわち、ワード線ＷＬ方向に短い間隔でシャント配線１３−１〜１３−３を配置することが可能となり、基板等に安定して電位を与えることができる。
さらに、ダミー配線１４に０Ｖを供給することでシールド線として用いることも可能である。その結果、安定した動作をすることが可能となる。また、信号線として使用することも可能である。また、シャント配線１３−１〜１３−３に隣接するビット線ＢＬはダミービット線として使用される場合もある。
図３５は、ＮＡＮＤ型フラッシュメモリの第１の領域付近の構成を示す平面図である。なお、図３５において、第１のメタル配線層Ｍ０及び第２のメタル配線Ｍ１は、破線で示している。図３６は、図３５に示したＡ−Ａ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図３７は、図３５に示したＢ−Ｂ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図３８は、図３５に示したＣ−Ｃ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図３９は、図３５に示したＤ−Ｄ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。
Ｐ型半導体基板３１内には、それぞれがＹ方向に延在するように複数の素子分離絶縁層（ＳＴＩ：shallow trench isolation）３２が設けられており、半導体基板３１の表面領域のうち素子分離絶縁層３２が形成されていない部分が半導体素子が形成される素子領域（ＡＡ：active area）となる。
図３６に示すように、各メモリセルトランジスタＭＴは、半導体基板３１上にゲート絶縁膜３４を介在して形成された積層ゲートを備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）である。積層ゲートは、ゲート絶縁膜３４上に形成された電荷蓄積層（浮遊ゲート電極）ＦＧと、浮遊ゲート電極ＦＧ上にゲート間絶縁膜３５を介在して形成された制御ゲート電極ＣＧとを含んでいる。制御ゲート電極ＣＧは、ワード線ＷＬに対応する。よって、各制御ゲート電極ＣＧは、Ｘ方向に延在し、Ｘ方向に隣接する複数のメモリセルトランジスタＭＴに共有されている。
選択トランジスタＳＴ１は、半導体基板３１上にゲート絶縁膜３４を介在して形成されたゲート電極を含んでおり、このゲート電極は、選択ゲート線ＳＧＤに対応する。各選択ゲート線ＳＧＤは、Ｘ方向に延在し、Ｘ方向に隣接する複数の選択トランジスタＳＴ１に共有されている。同様に、選択トランジスタＳＴ２は、半導体基板３１上にゲート絶縁膜３４を介在して形成されたゲート電極を含んでおり、このゲート電極は、選択ゲート線ＳＧＳに対応する。各選択ゲート線ＳＧＳは、Ｘ方向に延在し、Ｘ方向に隣接する複数の選択トランジスタＳＴ２に共有されている。そして、選択トランジスタＳＴ１、３２個のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ２がこの順に、ｎ＋型の拡散領域３３−２を共有するような形でＹ方向に直列に接続されている。
選択ゲート線ＳＧＤは、ゲートコンタクトＧＣ１を介して、中間配線層３８に接続されている。選択ゲート線ＳＧＳは、ゲートコンタクトＧＣ２を介して、中間配線層３９に接続されている。これら中間配線層３８及び３９を用いて、選択ゲート線ＳＧＤ及びＳＧＳの電圧を設定することができる。
選択トランジスタＳＴ１のドレイン領域３３−１は、ビット線コンタクトＢＣ、中間配線層３６、ビアプラグ３７を介してビット線ＢＬに接続されている。選択トランジスタＳＴ２のソース領域３３−３は、ソース線ＳＬに接続されている。ドレイン領域３３−１及びソース領域３３−３は、ｎ＋型の拡散領域から構成される。
図３７に示すように、ウェル用のシャント配線１３−２は、ビアプラグ３７、中間配線層３６、ウェルコンタクトＷＣを介してウェル（半導体基板３１）に接続されている。このように、配線幅の大きいシャント配線１３−２をウェルに接続することで、シャント配線１３−２を用いてウェルに安定した高電圧を供給することが可能となる。
図４０は、ＮＡＮＤ型フラッシュメモリの第２の領域付近の構成を示す平面図である。なお、図４０において、第１のメタル配線Ｍ０及び第２のメタル配線Ｍ１は、破線で示している。図４１は、図４０に示したＥ−Ｅ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図４２は、図４０に示したＦ−Ｆ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。
図４１に示すように、ソース線ＳＬは、中間配線層４１、ビアプラグ４２を介して、セルソース用のシャント配線１３−３に接続されている。このように、配線幅の大きいシャント配線１３−３をソース線ＳＬに接続することで、シャント配線１３−３を用いてソース線ＳＬ（すなわち、選択トランジスタＳＴ２のソース領域３３−３）に安定した電圧を供給することが可能となる。
また、図４２に示すように、ソース線ＳＬをシャント配線１３−３で引き出すことにより、選択ゲート線ＳＧＤのゲート電極へ電位を与える配線を、例えば図３５のように中間配線層３８を用いて引き出すことも可能になる。
以上詳述したように本実施形態によれば、第１及び第２の実施形態に示したラインアンドスペースパターンをＮＡＮＤ型フラッシュメモリに適用することができる。また、ビット線ＢＬの配線幅を最小加工寸法“２Ｆ”より小さい“Ｆ”に設定することができる。さらに、ビット線ＢＬとシャント配線との間隔を最小加工寸法“２Ｆ”より小さい“Ｆ”に設定することができるため、ＮＡＮＤ型フラッシュメモリをより微細化することが可能となる。
なお、本実施形態では、ＮＡＮＤ型フラッシュメモリを一例に説明したが、あらゆる種類のメモリや、メモリ以外の半導体装置に対しても、第１及び第２の実施形態に示したラインアンドスペースパターンを適用することが可能である。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の第１の実施形態に係る半導体装置の構成を示す平面図。 図１に示したＩＩ−ＩＩ線に沿った半導体装置の断面図。 第１の実施形態に係る半導体装置の製造工程を示す平面図。 図３に示したＩＩ−ＩＩ線に沿った半導体装置の製造工程を示す断面図。 図３に続く半導体装置の製造工程を示す平面図。 図５に示したＩＩ−ＩＩ線に沿った半導体装置の製造工程を示す断面図。 図６に続く半導体装置の製造工程を示す断面図。 図７に続く半導体装置の製造工程を示す平面図。 図８に示したＩＩ−ＩＩ線に沿った半導体装置の製造工程を示す断面図。 図８に続く半導体装置の製造工程を示す平面図。 図１０に示したＩＩ−ＩＩ線に沿った半導体装置の製造工程を示す断面図。 図１０に続く半導体装置の製造工程を示す平面図。 図１２に続く半導体装置の製造工程を示す平面図。 図１３に示したＩＩ−ＩＩ線に沿った半導体装置の製造工程を示す断面図。 図１３に続く半導体装置の製造工程を示す平面図。 図１５に示したＩＩ−ＩＩ線に沿った半導体装置の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の構成を示す平面図。 図１７に示したＸＶＩＩＩ−ＸＶＩＩＩ線に沿った半導体装置の断面図。 第２の実施形態に係る半導体装置の製造工程を示す平面図。 図１９に示したＸＶＩＩＩ−ＸＶＩＩＩ線に沿った半導体装置の製造工程を示す断面図。 図１９に続く半導体装置の製造工程を示す平面図。 図２１に示したＸＶＩＩＩ−ＸＶＩＩＩ線に沿った半導体装置の製造工程を示す断面図。 図２２に続く半導体装置の製造工程を示す断面図。 図２３に続く半導体装置の製造工程を示す平面図。 図２４に示したＸＶＩＩＩ−ＸＶＩＩＩ線に沿った半導体装置の製造工程を示す断面図。 図２４に続く半導体装置の製造工程を示す平面図。 図２６に示したＸＶＩＩＩ−ＸＶＩＩＩ線に沿った半導体装置の製造工程を示す断面図。 図２６に続く半導体装置の製造工程を示す平面図。 図２８に続く半導体装置の製造工程を示す平面図。 図２９に示したＸＶＩＩＩ−ＸＶＩＩＩ線に沿った半導体装置の製造工程を示す断面図。 図２９に続く半導体装置の製造工程を示す平面図。 図３１に示したＸＶＩＩＩ−ＸＶＩＩＩ線に沿った半導体装置の製造工程を示す断面図。 本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリに含まれる１個のメモリブロックＢＬＫの構成を示す回路図。 ＮＡＮＤ型フラッシュメモリの構成を示す平面図。 ＮＡＮＤ型フラッシュメモリの第１の領域の構成を示す平面図。 図３５に示したＡ−Ａ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。 図３５に示したＢ−Ｂ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。 図３５に示したＣ−Ｃ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。 図３５に示したＤ−Ｄ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。 ＮＡＮＤ型フラッシュメモリの第２の領域の構成を示す平面図。 図４０に示したＥ−Ｅ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。 図４０に示したＦ−Ｆ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
符号の説明
１１…層間絶縁層、１２…第１の配線層、１３…第２の配線層（シャント配線）、１４…第３の配線層（ダミー配線）、２１Ａ，２１Ｂ…マスク層、２２Ａ…側壁、２３…レジスト層、２４Ａ〜２４Ｃ…開口部、３１…半導体基板、３２…素子分離絶縁層、３３−１…ドレイン領域、３３−２…拡散領域、３３−３…ソース領域、３４…ゲート絶縁膜、３５…ゲート間絶縁膜、３６，３８，３９，４１…中間配線層、３７，４２…ビアプラグ、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＦＧ…浮遊ゲート電極、ＣＧ…制御ゲート電極、ＢＣ…ビット線コンタクト、ＷＣ…ウェルコンタクト、ＧＣ１，ＧＣ２…ゲートコンタクト。

Claims (5)

  1. 基板上の任意のレベル層に設けられ、かつ露光技術の解像限界より小さい配線幅及び間隔を有するパターンで形成された複数の第１の配線層と、
    前記レベル層内で前記複数の第１の配線層の間に設けられ、かつ前記第１の配線層より大きい配線幅を有する第２の配線層と、
    を具備し、
    前記第１の配線層と前記第２の配線層との間隔は、前記第１の配線層の間隔と同じであることを特徴とする半導体装置。
  2. 基板上の任意のレベル層に設けられ、かつ露光技術の解像限界より小さい配線幅及び間隔を有するパターンで形成された複数の第１の配線層と、
    前記レベル層内で前記複数の第１の配線層の間に設けられ、かつ前記第１の配線層より大きい配線幅を有する２本の第２の配線層と、
    前記レベル層内で前記第２の配線層の間に設けられ、かつ前記第１の配線層以上の配線幅を有する第３の配線層と、
    を具備し、
    前記第１の配線層と前記第２の配線層との間隔、及び前記第２の配線層と前記第３の配線層との間隔はそれぞれ、前記第１の配線層の間隔と同じであることを特徴とする半導体装置。
  3. 前記第２の配線層の配線幅は、前記第１の配線層の配線幅を“Ｆ”とすると、
    ２Ｆ×ｎ−Ｆ（ｎは、１以上の自然数）
    の関係を満たすことを特徴とする請求項１又は２に記載の半導体装置。
  4. 絶縁層上に、同じ間隔を空けるようにして形成された複数の第１のマスク層と、前記第１のマスク層間に配置されかつ前記第１のマスク層より幅の大きい第２のマスク層とを形成する工程と、
    前記第１のマスク層及び前記第２のマスク層を選択的にエッチングし、前記第１のマスク層及び前記第２のマスク層の幅を小さくする工程と、
    前記第１のマスク層及び前記第２のマスク層の側面に、複数の側壁を形成する工程と、
    前記側壁を残すように、前記第１のマスク層及び前記第２のマスク層を除去する工程と、
    前記側壁をマスクとして前記絶縁層を選択的にエッチングし、前記絶縁層内に、複数の第１の開口部と、前記第１の開口部間に配置されかつ前記第１の開口部より幅の大きい第２の開口部とを形成する工程と、
    前記第１の開口部及び前記第２の開口部内に導電体を埋め込むことにより、前記絶縁層内に、複数の第１の配線層と、前記第１の配線層より幅の大きい第２の配線層とを形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  5. 前記第１のマスク層の幅及び前記間隔はそれぞれ、露光技術に起因する最小加工寸法であり、
    前記側壁の幅は、前記最小加工寸法より小さいことを特徴とする請求項４に記載の半導体装置の製造方法。
JP2008023254A 2008-02-01 2008-02-01 半導体装置及びその製造方法 Expired - Fee Related JP5269428B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2008023254A JP5269428B2 (ja) 2008-02-01 2008-02-01 半導体装置及びその製造方法
US12/335,720 US7999393B2 (en) 2008-02-01 2008-12-16 Semiconductor device and manufacturing method thereof
TW097151501A TWI491000B (zh) 2008-02-01 2008-12-30 半導體裝置及其製造方法
KR1020090007598A KR101121524B1 (ko) 2008-02-01 2009-01-30 반도체 디바이스 및 그 제조 방법
CN200910003275.XA CN101499457B (zh) 2008-02-01 2009-02-01 半导体器件及其制造方法
US13/186,712 US8324094B2 (en) 2008-02-01 2011-07-20 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008023254A JP5269428B2 (ja) 2008-02-01 2008-02-01 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009187988A true JP2009187988A (ja) 2009-08-20
JP5269428B2 JP5269428B2 (ja) 2013-08-21

Family

ID=40930850

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008023254A Expired - Fee Related JP5269428B2 (ja) 2008-02-01 2008-02-01 半導体装置及びその製造方法

Country Status (5)

Country Link
US (2) US7999393B2 (ja)
JP (1) JP5269428B2 (ja)
KR (1) KR101121524B1 (ja)
CN (1) CN101499457B (ja)
TW (1) TWI491000B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283791B2 (en) 2010-07-01 2012-10-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
KR101881861B1 (ko) * 2011-05-02 2018-07-25 삼성전자주식회사 도전 패턴 구조물 및 이의 형성 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108310A (ja) * 2004-10-04 2006-04-20 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP2012028467A (ja) * 2010-07-21 2012-02-09 Toshiba Corp 半導体記憶装置
US9773076B2 (en) * 2014-05-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive lines in circuits
WO2017105515A1 (en) 2015-12-18 2017-06-22 Intel Corporation Stacked transistors
US10316611B2 (en) 2016-08-24 2019-06-11 Kevin David Wutherich Hybrid bridge plug
WO2018118089A1 (en) * 2016-12-23 2018-06-28 Intel Corporation Differentiated molecular domains for selective hardmask fabrication and structures resulting therefrom
US20190164890A1 (en) * 2017-11-30 2019-05-30 Intel Corporation Pitch-divided interconnects for advanced integrated circuit structure fabrication

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06318645A (ja) * 1993-05-01 1994-11-15 Toshiba Corp 半導体装置
JP2006351861A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
WO2007079206A2 (en) * 2005-12-28 2007-07-12 Sandisk Corporation Fabrication of semiconductor device for flash memory with increased select gate width
JP2007305970A (ja) * 2006-04-11 2007-11-22 Toshiba Corp 集積回路パターンの形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL188721C (nl) * 1978-12-22 1992-09-01 Philips Nv Halfgeleidergeheugenschakeling voor een statisch geheugen.
JPH05134368A (ja) * 1991-09-18 1993-05-28 Fuji Photo Film Co Ltd ハロゲン化銀カラー写真感光材料
JPH06181164A (ja) 1992-12-15 1994-06-28 Hitachi Ltd 露光方法及び露光装置
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
KR100582335B1 (ko) * 2003-12-05 2006-05-22 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 소자의 제조 방법
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
KR100703985B1 (ko) * 2006-02-17 2007-04-09 삼성전자주식회사 반도체 소자의 제조 방법
US7407890B2 (en) * 2006-04-21 2008-08-05 International Business Machines Corporation Patterning sub-lithographic features with variable widths
JP4909735B2 (ja) 2006-06-27 2012-04-04 株式会社東芝 不揮発性半導体メモリ
KR20110002261A (ko) * 2009-07-01 2011-01-07 삼성전자주식회사 더미를 포함하는 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06318645A (ja) * 1993-05-01 1994-11-15 Toshiba Corp 半導体装置
JP2006351861A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
WO2007079206A2 (en) * 2005-12-28 2007-07-12 Sandisk Corporation Fabrication of semiconductor device for flash memory with increased select gate width
JP2007305970A (ja) * 2006-04-11 2007-11-22 Toshiba Corp 集積回路パターンの形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283791B2 (en) 2010-07-01 2012-10-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
KR101881861B1 (ko) * 2011-05-02 2018-07-25 삼성전자주식회사 도전 패턴 구조물 및 이의 형성 방법

Also Published As

Publication number Publication date
TWI491000B (zh) 2015-07-01
US7999393B2 (en) 2011-08-16
US20110275213A1 (en) 2011-11-10
KR101121524B1 (ko) 2012-02-28
US8324094B2 (en) 2012-12-04
CN101499457A (zh) 2009-08-05
US20090194879A1 (en) 2009-08-06
JP5269428B2 (ja) 2013-08-21
TW200945534A (en) 2009-11-01
CN101499457B (zh) 2011-03-30
KR20090084758A (ko) 2009-08-05

Similar Documents

Publication Publication Date Title
JP5269428B2 (ja) 半導体装置及びその製造方法
US7604926B2 (en) Method of manufacturing a semiconductor device
JP2006108510A (ja) 半導体記憶装置
JP2009194244A (ja) 半導体記憶装置及びその製造方法
JP2006351861A (ja) 半導体装置の製造方法
US9263323B2 (en) Semiconductor device having parallel conductive lines including a cut portion and method of manufacturing the same
US11088164B2 (en) Semiconductor memory device
US7235442B2 (en) Method for fabricating conductive line
JP2006339241A (ja) 半導体集積回路装置
US8017478B2 (en) Semiconductor device and method for manufacturing the same
US7763987B2 (en) Integrated circuit and methods of manufacturing a contact arrangement and an interconnection arrangement
JP2009124102A (ja) フラッシュメモリ素子の製造方法
KR20080037592A (ko) 비휘발성 반도체 기억 장치 및 그 제조 방법
JP2007134580A (ja) 半導体装置およびその製造方法
US7381652B2 (en) Method of manufacturing flash memory device
JP4564511B2 (ja) 半導体装置及びその製造方法
JP2015060873A (ja) 半導体装置およびその製造方法
JP5524167B2 (ja) 半導体装置の製造方法
JP2009253037A (ja) 半導体装置及び半導体装置の製造方法
US20240029795A1 (en) Memory Circuitry And Method Used In Forming Memory Circuitry
JP2008211027A (ja) 半導体装置の製造方法
JP2013021013A (ja) 半導体装置の製造方法
JP2008147326A (ja) 半導体装置及びその製造方法
JP2005259814A (ja) 半導体記憶装置およびその製造方法
KR20100076317A (ko) 반도체 소자의 패턴 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130416

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130508

R151 Written notification of patent or utility model registration

Ref document number: 5269428

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees