TWI491000B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其一種製造方法，且更特定言之，係關於一種具有帶有不同寬度的複數個互連層之半導體裝置及其一種製造方法。
此申請案依據並主張2008年2月1日申請之先前日本專利申請案第2008-23254號之優先權的權益，其全部內容以引用方式併入本文中。
為了在一半導體基板上形成一線與間隔互連圖案，(例如)已知一種其中將一互連圖案埋於形成於一絕緣層中之溝渠中，因而形成線與間隔之方法。以此方法，形成具有與藉由曝光技術而解析的一線與間隔互連圖案相同圖案之一遮罩。使用此遮罩，由一絕緣層形成之一底層經圖案化以形成溝渠。將一互連材料埋於處理底層之該等溝渠中。接著，藉由(例如)化學機械拋光(CMP)來移除不必要的互連材料，因而獲得需要的互連圖案。
在製造一記憶體或類似物中，具有較大寬度之互連有時係形成於相同間距之線與間隔中。為了在不同微影程序中形成窄互連及寬互連，有必要考量對準邊限而確保窄互連與寬互連之間的一較大間隔。此使得較難微製造一半導體裝置。
亦揭示此類型之一相關聯技術，其藉由使用符合一選定區域中之圖案的特性之最佳曝光方法經由一透鏡將包含複數個功能區塊之一LSI圖案投影並曝光至一基板上來製造具有更複雜功能之一LSI(日本專利申請案KOKAI公開案第6-181164號)。
依據本發明之一態樣，提供一種半導體裝置，其包括：複數個第一互連層，其係提供於一絕緣層中並以具有小於一曝光技術之一解析限度的一寬度及間隔之一圖案形成；以及一第二互連層，其係提供於該絕緣層中之該等第一互連層之間並具有大於一第一互連層之寬度的一寬度。該第二互連層與鄰接該第二互連層之兩側的第一互連層之每一者之間的一間隔等於該等第一互連層之間的間隔。
依據本發明之一態樣，提供一種半導體裝置，其包括：複數個第一互連層，其係提供於一絕緣層中並以具有小於一曝光技術之一解析限度的一寬度及間隔之一圖案形成；兩個第二互連層，其每一者係提供於該絕緣層中之該等第一互連層之間並具有大於一第一互連層之寬度的一寬度；以及一第三互連層，其係提供於該絕緣層中之該等第二互連層之間並具有不小於該第一互連層之寬度的一寬度。該等第二互連層之每一者與鄰接該第二互連層之一第一互連層之間的一間隔等於該等第一互連層之間的間隔。該等第二互連層之每一者與該第三互連層之間的一間隔等於該等第一互連層之間的間隔。
依據本發明之一態樣，提供一種半導體裝置製造方法，其包括：在一絕緣層上形成複數個第一遮罩層與一第二遮罩層，其係配置於該等第一遮罩層之間並具有大於一第一遮罩層之寬度的一寬度，該等第一遮罩層與該第二遮罩層以相等間隔排列；藉由選擇性蝕刻該等第一遮罩層與該第二遮罩層來減小該等第一遮罩層之每一者與該第二遮罩層的一寬度；在該等第一遮罩層與該第二遮罩層之側表面上形成複數個側壁；移除該等第一遮罩層與該第二遮罩層以留下該等側壁；使用該側壁作為一遮罩選擇性蝕刻該絕緣層以在該絕緣層中形成複數個第一溝渠及一第二溝渠，其係配置於該等第一溝渠之間並具有大於一第一溝渠之寬度的一寬度；以及將一導體埋於該等第一溝渠及該第二溝渠中以在該絕緣層中形成複數個第一互連層及具有大於一第一互連層之寬度的一寬度之一第二互連層。
現將參考附圖來說明本發明的具體實施例。應注意，在以下說明中，相同參考數字指示具有相同功能及配置之元件，而且僅在必要時進行重複說明。
(第一具體實施例)
圖1係顯示依據本發明之第一具體實施例的一半導體裝置之配置的平面圖。圖2係沿圖1之線II-II截取的該半導體裝置之斷面圖。
在一基板(未顯示)上形成複數個階層。每一階層包含形成於其中之一層間介電膜及互連層。圖1與2顯示該複數個階層之一者。
在Y方向上運行之複數個互連層係形成於一層間介電膜11中。形成於該層間介電膜11中之該複數個互連層包含具有相同寬度之複數個第一互連層12以及係形成於該複數個第一互連層12之間並具有大於該第一互連層12之寬度的一寬度W之一第二互連層13。
該曝光技術之解析限度(即，最小特徵尺寸)為「2F」。將每一第一互連層12之寬度設定為小於該最小特徵尺寸「2F」而且幾乎等於「F」。像每一第一互連層12之該寬度，將垂直於Y方向之X方向上的該複數個第一互連層12之間的間隔設定為「F」。即，在其中形成該複數個第一互連層12之區域中將該圖案的X方向間距設定為「2F」。此具體實施例之該半導體裝置具有比該曝光技術之解析限度(如以上說明)更精細之一線與間隔圖案。應注意，「間距」係一互連(線)之重複的單元並對應於一線之寬度與一間隔之寬度的和。
將一第一互連層12與該第二互連層13之間的間隔設定為「F」。即，在此具體實施例之該半導體裝置中，將互連層之間的所有間隔設定為「F」。此允許在X方向上的微製造。因此，可以減小包含具有不同寬度之複數個互連層的該半導體裝置之區域。
該等第一互連層12與該第二互連層13係由(例如)銅(Cu)、鋁(Al)或釕(Ru)之簡單物質或含有兩種或兩種以上材料的混合互連來製造。層間介電膜11之材料的一範例係氧化矽。
接著將參考附圖來說明一種依據該第一具體實施例製造該半導體裝置之方法。圖3、5、8、10、12、13及15係用於說明該製造中之步驟的平面圖。圖4、6、7、9、11、14及16A係沿平面圖之線II-II截取的斷面圖。
如圖3與4中顯示，藉由(例如)化學汽相沈積(CVD)將具有相對於該絕緣層11之一蝕刻選擇性的一遮罩層21沈積於該絕緣層11上。
藉由微影及反應式離子蝕刻(RIE)來圖案化該遮罩層21以形成其每一者歸因於該曝光技術而具有等於該最小特徵尺寸之一寬度「2F」的複數個遮罩層21A以及具有大於「2F」之一寬度W並配置於該等遮罩層21A之間的一遮罩層21B。將該遮罩層21B之寬度W設定為該遮罩層21A之寬度「2F」的n倍(n為1或更大之一自然數)。在X方向上將所有遮罩層之間的間隔設定為「2F」。因此，在其中形成該複數個遮罩層21A之區域中將該圖案的X方向間距設定為「4F」。當將該遮罩層21A之寬度設定為「2F」，並將該遮罩層21B之寬度設定為「2F」的倍數時，微影中之圖案邊限改良。
接著，如圖5與6中顯示，實行使用(例如)濕式蝕刻之細粒化程序以進一步微製造該等遮罩層21A與21B。採用此程序，將該遮罩層21A之寬度設定為「F」，並將該遮罩層21B之寬度W設定為「2F×n-F」。將在X方向上的所有遮罩層之間的間隔設定為「3F」。
如圖7中顯示，藉由(例如)CVD將一絕緣層22沈積於整個裝置上。該絕緣層22由具有相對於該絕緣層11與該遮罩層21之一蝕刻選擇性的一材料來製造。絕緣層22、絕緣層11及遮罩層21之組合的一範例係氧化矽、氮化矽及非晶矽。該絕緣層11使用(例如)具有一低介電常數之氧化矽。該遮罩層21與該絕緣層22分別使用易於藉由濕式蝕刻移除之氮化矽以及具有對氮化矽的選擇性並很少引起污染問題之非晶矽。
如圖8與9中顯示，藉由(例如)RIE選擇性蝕刻該絕緣層22以在該等遮罩層21A與21B之側表面上形成複數個側壁22A。將每一側壁22A之寬度設定為「F」。在X方向上將該等側壁22A之間的間隔設定為「F」。
如圖10與11中顯示，藉由(例如)濕式蝕刻來移除該等遮罩層21A與21B。僅各具有寬度「F」之該複數個側壁22A保持於該絕緣層11上。接著，如圖12中顯示，藉由微影採用一光阻層23來覆蓋除其中應形成互連層之一區域(下文中稱為互連區域)外的一周邊區域。
如圖13與14中顯示，使用該等側壁22A作為一遮罩藉由(例如)RIE來選擇性蝕刻該絕緣層11以在該絕緣層11中形成複數個溝渠24A及寬於該溝渠24A的一溝渠24B。將溝渠24A之寬度設定為「F」。將溝渠24B之寬度設定為「2F×n-F」。
如圖15與16A中顯示，移除形成於該周邊區域中之該光阻層23與該等側壁22A。藉由(例如)CVD或金屬電鍍將導體15沈積於整個裝置上。
接著，如圖1與2中顯示，藉由(例如)化學機械拋光(CMP)來平坦化該裝置之上表面。採用此程序，將該複數個第一互連層12與具有大於該第一互連層12之寬度的一寬度之一第二互連層13形成於該絕緣層11中。以此方式形成此具體實施例之該半導體裝置。
如以上詳細說明，依據此具體實施例，可以形成各具有小於該最小特徵尺寸「2F」之一寬度的該複數個第一互連層12。亦可以在該等第一互連層12之間形成具有大於該第一互連層12之寬度的一寬度之第二互連層13。將該第二互連層13之寬度設定為「2F×n-F」。此外，可將在X方向上的該等第一互連層12之間的所有間隔以及該等第一互連層12與該第二互連層13之間的間隔設定為「F」。此致能微製造包含具有不同寬度之複數個互連層之一半導體裝置，且更特定言之，使得能夠在X方向上微製造一半導體裝置。
依據此具體實施例，以一單一微影程序可以形成該等第一互連層12與該第二互連層13。即，可同時形成具有不同寬度之該複數個互連層。此在程序(尤其，曝光程序)中消除對確保該等第一互連層12與該第二互連層13之間的對準邊限的需要。因此，可以將該等第一互連層12與該第二互連層13之間的間隔設定為「F」並減少製造中步驟之數目。
當使用圖11中顯示的側壁22A來蝕刻該絕緣層11時，該等溝渠24A經常包含如圖16B中顯示的經交替配置之淺及深溝渠。此因為該等側壁22A之上部部分具有不對稱形狀或該遮罩層21A之寬度在圖5與6中顯示的細粒化程序中偏離「F」而出現。
圖15與16A中顯示的程序接著產生圖16C中顯示的一結構，其中該等第一互連層12包含經交替配置並具有彼此齊平之上表面的淺及深互連。即，以具有小於該曝光技術之解析限度的一寬度及間隔之圖案形成的互連通常具有圖16C中顯示的形狀。
(第二具體實施例)
依據該第二具體實施例之一半導體裝置包含各具有一寬度「F」之複數個第一互連層12以及其每一者具有大於「F」之一寬度並係配置於該等第一互連層12之間的複數個第二互連層13。
圖17係依據本發明之第二具體實施例顯示該半導體裝置之配置的平面圖。圖18係沿圖17之線XVIII-XVIII截取的該半導體裝置之斷面圖。
在Y方向上運行之複數個互連層係形成於一層間介電膜11中。形成於該層間介電膜11中之該複數個互連層包含各具有該寬度「F」之複數個第一互連層12、係形成於該複數個第一互連層12之間並具有大於「F」之一寬度W的兩個第二互連層13以及係形成於該兩個第二互連層13之間並具有等於或大於「F」之一寬度S的一第三互連層14。該第二互連層13之寬度W大於該第三互連層14之寬度S。
將在X方向上的該等互連層12、13及14之間的所有間隔設定為「F」。此允許在X方向上的微製造。因此，可以減小包含具有需要寬度之複數個互連層的該半導體裝置之區域。
該等第一互連層12、該等第二互連層13以及該第三互連層14如在第一具體實施例中係由(例如)銅(Cu)、鋁(Al)或釕(Ru)之簡單物質或含有兩種或兩種以上之材料的混合互連來製造。
接著將參考附圖來說明一種依據該第二具體實施例製造該半導體裝置之方法。圖19、21、24、26、28、29及31係用於說明該製造中之步驟的平面圖。圖20、22、23、25、27、30及32係沿平面圖之線XVIII-XVIII截取的斷面圖。
如圖19與20中顯示，藉由(例如)CVD將具有相對於該絕緣層11之一蝕刻選擇性的一遮罩層21沈積於該絕緣層11上。藉由微影及RIE來圖案化該遮罩層21以形成其每一者歸因於該曝光技術而具有等於該最小特徵尺寸之一寬度「2F」的複數個遮罩層21A以及具有大於「2F」之一寬度並配置於該等遮罩層21A之間的兩個遮罩層21B。
將該遮罩層21B之寬度W設定為該遮罩層21A之寬度「2F」的n倍(n為1或更大之一自然數)。將在X方向上鄰近的遮罩層21A之間的間隔設定為「2F」。因此，將其中形成該複數個遮罩層21A之區域中的圖案之X方向間距設定為「4F」。將在X方向上鄰近遮罩層21A與21B之間的間隔設定為「2F」。將兩個遮罩層21B之間的間隔S1設定為「2F」或更大。當亦將間隔S1設定為「2F」之倍數時，微影中之圖案邊限改良。
接著，如圖21與22中顯示，實行使用(例如)濕式蝕刻之細粒化程序以進一步微製造該等遮罩層21A與21B。採用此程序，將該遮罩層21A之寬度設定為「F」，並將該遮罩層21B之寬度W設定為「2F×n-F」。將在X方向上的鄰近遮罩層21A之間的間隔設定為「3F」。將彼此鄰近的遮罩層21A與21B之間的間隔設定為「3F」。將在X方向上的兩個遮罩層21B之間的間隔S2設定為「S1+F」。例如，當間隔S1為「4F」時，間隔S2為「5F」。
如圖23中顯示，藉由(例如)CVD將一絕緣層22沈積於整個裝置上。該絕緣層22由具有相對於該絕緣層11與該遮罩層21之一蝕刻選擇性的一材料來製造。
如圖24與25中顯示，藉由(例如)RIE選擇性蝕刻該絕緣層22以在該等遮罩層21A與21B之側表面上形成複數個側壁22A。將每一側壁22A之寬度設定為「F」。將形成於包含該等遮罩層21A之區域中的該等側壁22A之間的X方向間隔設定為「F」。將配置於該兩個遮罩層21B之間的該等側壁22A之間的X方向間隔S設定為「S2-2F」。例如，當間隔S1為「4F」時，間隔S為「3F」，因為間隔S2為「5F」。
如圖26與27中顯示，藉由(例如)濕式蝕刻來移除該等遮罩層21A與21B。僅各具有寬度「F」之該複數個側壁22A保持於該絕緣層11上。接著，如圖28中顯示，藉由微影採用一光阻層23來覆蓋一周邊區域。
如圖29與30中顯示，使用該等側壁22A作為一遮罩藉由(例如)RIE來選擇性蝕刻該絕緣層11以在該絕緣層11中形成複數個溝渠24A、寬於該溝渠24A的兩個溝渠24B以及寬於該溝渠24A之一溝渠24C。將溝渠24A之寬度設定為「F」。將溝渠24B之寬度設定為「2F×n-F」。將溝渠24C之寬度設定為「S」。例如，當間隔S1為「4F」時，間隔S為「3F」。更明確而言，在考量微影中之圖案邊限中，該第三互連層14之寬度較佳為「2F×m-F」(m係1或更大之一自然數)。
如圖31與32中顯示，移除形成於該周邊區域中之該光阻層23與該等側壁22A。藉由(例如)CVD或金屬電鍍將導體16沈積於整個裝置上。
接著，如圖17與18中顯示，藉由(例如)CMP來平坦化該裝置之上表面。採用此程序，該複數個第一互連層12、各具有大於該第一互連層12之寬度的一寬度之該兩個第二互連層13以及具有等於或大於該第一互連層12之寬度的一寬度之一第三互連層14係形成於該絕緣層11中。以此方式形成此具體實施例之該半導體裝置。
如以上詳細說明，依據此具體實施例，可以在該等第一互連層12之間形成各具有大於該第一互連層12之寬度的一寬度之該兩個第二互連層13。將該第二互連層13之寬度設定為「2F×n-F」。亦可以在該等第二互連層13之間形成具有等於或大於該第一互連層12之寬度的一寬度之一第三互連層14。該第三互連層14之寬度較佳為「2F×m-F」。此外，可將該等第一互連層12之間的所有間隔、該等第一互連層12與該等第二互連層13之間的間隔以及該等第二互連層13與該第三互連層14之間的間隔設定為「F」。此致能微製造包含具有不同寬度之複數個互連層之一半導體裝置。剩餘效應與第一具體實施例相同。
(第三具體實施例)
在該第三具體實施例中，將第一與第二具體實施例之線與間隔圖案應用於一NAND快閃記憶體。
圖33係顯示包含於依據本發明之第三具體實施例的一NAND快閃記憶體中之一記憶體區塊BLK的配置之電路圖。
該記憶體區塊BLK包含配置於X方向上之(m+1)個NAND串(m係1或更大之一自然數)。每一NAND串包含選擇電晶體ST1與ST2以及複數個記憶體單元電晶體MT(在此具體實施例中，將32個記憶體單元電晶體MT顯示為一範例)。包含於該(m+1)個NAND串之每一者中的選擇電晶體ST1具有連接至位元線BL0至BLm之對應一者的一汲極以及通常連接至一選擇閘極線SGD之一閘極。選擇電晶體ST2具有通常連接至一源極線SL之一源極以及通常連接至一選擇閘極線SGS之一閘極。
在每一NAND串中，該32個記憶體單元電晶體MT係配置於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間並串聯連接電流路徑。更明確而言，該複數個記憶體單元電晶體MT在Y方向上係串聯連接以使得鄰近電晶體共用一擴散區域(源極或汲極區域)。
該等記憶體單元電晶體MT之控制閘極電極係從最靠近汲極側之該記憶體單元電晶體MT分別循序連接至字線WL0至WL31。因此，連接至字線WL0之該記憶體單元電晶體MT的汲極係連接至選擇電晶體ST1之源極。連接至字線WL31之該記憶體單元電晶體MT的源極係連接至選擇電晶體ST2之汲極。
字線WL0至WL31通常連接該記憶體區塊BLK中的NAND串之間的該等記憶體單元電晶體MT之控制閘極電極。更明確而言，在記憶體區塊BLK中之同一列的記憶體單元電晶體MT之控制閘極電極係連接至一單一字線WL。將連接至該單一字線WL的該複數個記憶體單元係操縱為一頁。對每一頁實行資料寫入及資料讀取。
位元線BL0至BLm係各連接至個別記憶體區塊BLK中的選擇電晶體ST1之汲極。更明確而言，同一行之NAND串係連接至該複數個記憶體區塊BLK中的一單一位元線BL。
圖34係顯示該NAND快閃記憶體之記憶體區塊BLK之間的配置之平面圖。應注意，一第一金屬互連層(第一階層)M0與設於該第一金屬互連層M0上並包含位元線BL及分流互連13-1至13-3之一第二金屬互連層(第二階層)M1係形成於該半導體基板上。圖34顯示該第二金屬互連層(第二階層)M1之配置。
每一記憶體區塊BLK包含在Y方向上運行之複數個位元線BL。在夾於該等記憶體區塊BLK之間的一第一區域中提供在Y方向上運行之分流互連13-1與13-2。在分流互連13-1與13-2之間提供一代真互連14。每一位元線BL對應於第二具體實施例之第一互連層並具有一寬度「F」。分流互連13-1與13-2對應於該第二具體實施例之第二互連層並具有大於「F」之一寬度。該代真互連14對應於該第二具體實施例之第三互連層並具有等於或大於「F」之一寬度。應注意，從該NAND快閃記憶體之尺寸減小的觀點，該第三互連層之寬度較佳為「F」。
在夾於該等記憶體區塊BLK之間的一第二區域中提供在Y方向上運行之分流互連13-3。每一位元線BL對應於該第一具體實施例之第一互連層。分流互連13-3對應於該第一具體實施例之第二互連層並具有大於「F」之一寬度。
如第一與第二具體實施例中說明，將該等位元線BL、分流互連13-1至13-3與代真互連14之間的所有間隔設定為「F」。在該等記憶體單元陣列之間(或位元線BL之間)將分流互連13-1至13-3配置於至該基板、源極線SL及類似物的接點。分流互連13-1至13-3操縱高於該等位元線BL之電壓的一電壓並因此具有大於該等位元線BL之寬度的一寬度。此使得可以將穩定電壓供應至該基板及類似物並有效防止橫跨該源極線SL之電壓降。
提供於分流互連13-1與13-2之間的該代真互連14允許兩個分流互連的連續配置。更明確而言，可以在字線WL的方向上以較短間隔來配置分流互連13-1至13-3並將一電位穩定供應至該基板及類似物。
該代真互連14亦可在接收0V後用作一屏蔽線。此致能穩定操作。該代真互連14亦可用作一信號線。鄰近分流互連13-1至13-3之位元線BL有時用作代真位元線。
圖35係顯示該NAND快閃記憶體之該第一區域附近的配置之平面圖。參考圖35，藉由虛線來指示該第一金屬互連層M0與該第二金屬互連層M1。圖36係沿圖35之線A-A截取的該NAND快閃記憶體之斷面圖。圖37係沿圖35之線B-B截取的該NAND快閃記憶體之斷面圖。圖38係沿圖35之線C-C截取的該NAND快閃記憶體之斷面圖。圖39係沿圖35之線D-D截取的該NAND快閃記憶體之斷面圖。
在Y方向上運行之複數個元件隔離層(淺溝渠隔離[STI])32係提供於p型半導體基板31中。在該半導體基板31之表面區域中，沒有元件隔離層32的部分用作其中形成半導體元件之元件區域(作用區域[AA])。
如圖36中顯示，每一記憶體單元電晶體MT係具有形成於該半導體基板31上之一閘極絕緣膜34上的一堆疊閘極之一金氧半導體場效電晶體(MOSFET)。該堆疊閘極包含形成於該閘極絕緣膜34上之一電荷累加層(浮動閘極電極)FG以及形成於該浮動閘極電極FG上之一閘極間絕緣膜35上之一控制閘極電極CG。該控制閘極電極CG對應於該字線WL。因此，每一控制閘極電極CG在X方向上運行並藉由於X方向上鄰近之該複數個記憶體單元電晶體MT來共用。
選擇電晶體ST1包含形成於該半導體基板31上之該閘極絕緣膜34上的一閘極電極。該閘極電極對應於選擇閘極線SGD。每一選擇閘極線SGD在X方向上運行並藉由於X方向上鄰近之該複數個選擇電晶體ST1來共用。同樣，選擇電晶體ST2包含形成於該半導體基板31上之該閘極絕緣膜34上的一閘極電極。該閘極電極對應於選擇閘極線SGS。每一選擇閘極線SGS在X方向上運行並藉由於X方向上鄰近之該複數個選擇電晶體ST2來共用。選擇電晶體ST1、該32個記憶體單元電晶體MT以及選擇電晶體ST2以此順序在Y方向上串聯連接並共用一n+ 型擴散區域33-2。
該選擇閘極線SGD係經由一閘極接點GC1連接至一中間互連層38。該選擇閘極線SGS係經由一閘極接點GC2連接至一中間互連層39。可使用該等中間互連層38與39來設定該等選擇閘極線SGD與SGS之電壓。
選擇電晶體ST1之汲極區域33-1係經由一位元線接點BC、中間互連層36以及通道插塞37連接至該位元線BL。選擇電晶體ST2之源極區域33-3係連接至源極線SL。該汲極區域33-1以及該源極區域33-3係由n+ 型擴散區域形成。
如圖37中顯示，用於一井之分流互連13-2係經由通道插塞37、中間互連層36以及一井接點WC連接至該井(半導體基板31)。當將該寬分流互連13-2連接至該井時，可使用分流互連13-2將一穩定高電壓供應至該井。
圖40係顯示該NAND快閃記憶體之該第二區域附近的配置之平面圖。參考圖40，藉由虛線來指示該第一金屬互連層M0與該第二金屬互連層M1。圖41係沿圖40之線E-E截取的該NAND快閃記憶體之斷面圖。圖42係沿圖40之線F-F截取的該NAND快閃記憶體之斷面圖。
如圖41中顯示，經由一中間互連層41以及一通道插塞42將該源極線SL連接至用於一單元源極之分流互連13-3。當將該寬分流互連13-3連接至該源極線SL時，使用分流互連13-3可將一穩定電壓供應至該源極線SL(即，選擇電晶體ST2之源極區域33-3)。
如圖42中顯示，經由分流互連13-3開始該源極線SL。此亦致能開始一互連用於使用該中間互連層38將一電位施加於該選擇閘極線SGD之閘極電極，如圖35中顯示。
如以上詳細說明，依據此具體實施例，可以將該等第一與第二具體實施例之線與間隔圖案應用於一NAND快閃記憶體。此外，可將該位元線BL之寬度設定為小於該最小特徵尺寸「2F」之「F」。而且，因為可將該等位元線BL與該等分流互連之間的間隔設定為小於該最小特徵尺寸「2F」之「F」，所以可進一步微製造該NAND快閃記憶體。
在以上具體實施例中，已舉例說明一NAND快閃記憶體。然而，該等第一與第二具體實施例之線與間隔圖案可應用於除記憶體外的每一類型及半導體裝置之記憶體。
熟習此項技術者將可輕易發現額外的優點及修改。因此，本發明就其廣泛態樣而言並不限於本文中所顯示及說明之特定細節及代表性具體實施例。因此，可進行各種修改而不脫離如藉由隨附申請專利範圍及其等效物所定義的一般發明概念之精神或範疇。
11．．．層間介電膜/絕緣層
12．．．第一互連層
13．．．第二互連層
13-1至13-3．．．分流互連
14．．．代真互連
15、16．．．導體
21A、21B．．．遮罩層
22．．．絕緣層
22A．．．側壁
23．．．光阻層
24A、24B、24C．．．溝渠
33-3．．．源極區域
31．．．p型半導體基板
33-2．．．n+ 型擴散區域
32．．．元件隔離層
33-1．．．汲極區域
34．．．閘極絕緣膜
35．．．閘極間絕緣膜
36．．．中間互連層
37．．．通道插塞
38、39．．．中間互連層
41．．．中間互連層
42．．．通道插塞
BC．．．位元線接點
BL0至BLm．．．位元線
BL．．．位元線
CG．．．控制閘極電極
GC1．．．閘極接點
GC2．．．閘極接點
MT．．．記憶體單元電晶體
SGD、SGS．．．選擇閘極線
SL．．．源極線
ST1、ST2．．．選擇電晶體
WC．．．井接點
WL0至WL31．．．字線
圖1係顯示依據本發明之第一具體實施例的一半導體裝置之配置的平面圖；
圖2係沿圖1之線II-II截取的該半導體裝置之斷面圖；
圖3係顯示依據第一具體實施例的該半導體裝置之製造中的一步驟之平面圖；
圖4係顯示沿圖3之線II-II截取的該半導體裝置之製造中的一步驟之斷面圖；
圖5係顯示繼圖3後該半導體裝置之製造中的一步驟之平面圖；
圖6係顯示沿圖5之線II-II截取的該半導體裝置之製造中的一步驟之斷面圖；
圖7係顯示繼圖6後該半導體裝置之製造中的一步驟之斷面圖；
圖8係顯示繼圖7後該半導體裝置之製造中的一步驟之平面圖；
圖9係顯示沿圖8之線II-II截取的該半導體裝置之製造中的一步驟之斷面圖；
圖10係顯示繼圖8後該半導體裝置之製造中的一步驟之平面圖；
圖11係顯示沿圖10之線II-II截取的該半導體裝置之製造中的一步驟之斷面圖；
圖12係顯示繼圖10後該半導體裝置之製造中的一步驟之平面圖；
圖13係顯示繼圖12後該半導體裝置之製造中的一步驟之平面圖；
圖14係顯示沿圖13之線II-II截取的該半導體裝置之製造中的一步驟之斷面圖；
圖15係顯示繼圖13後該半導體裝置之製造中的一步驟之平面圖；
圖16A係顯示沿圖15之線II-II截取的該半導體裝置之製造中的一步驟之斷面圖；
圖16B係顯示依據一修改的一半導體裝置之製造中的一步驟之斷面圖；
圖16C係顯示依據該修改的該半導體裝置之配置的斷面圖；
圖17係顯示依據本發明之第二具體實施例的一半導體裝置之配置的平面圖；
圖18係沿圖17之線XVIII-XVIII截取的該半導體裝置之斷面圖；
圖19係顯示依據第二具體實施例的該半導體裝置之製造中的一步驟之平面圖；
圖20係顯示沿圖19之線XVIII-XVIII截取的該半導體裝置之製造中的一步驟之斷面圖；
圖21係顯示繼圖19後該半導體裝置之製造中的一步驟之平面圖；
圖22係顯示沿圖21之線XVIII-XVIII截取的該半導體裝置之製造中的一步驟之斷面圖；
圖23係顯示繼圖22後該半導體裝置之製造中的一步驟之斷面圖；
圖24係顯示繼圖23後該半導體裝置之製造中的一步驟之平面圖；
圖25係顯示沿圖24之線XVIII-XVIII截取的該半導體裝置之製造中的一步驟之斷面圖；
圖26係顯示繼圖24後該半導體裝置之製造中的一步驟之平面圖；
圖27係顯示沿圖26之線XVIII-XVIII截取的該半導體裝置之製造中的一步驟之斷面圖；
圖28係顯示繼圖26後該半導體裝置之製造中的一步驟之平面圖；
圖29係顯示繼圖28後該半導體裝置之製造中的一步驟之平面圖；
圖30係顯示沿圖29之線XVIII-XVIII截取的該半導體裝置之製造中的一步驟之斷面圖；
圖31係顯示繼圖29後該半導體裝置之製造中的一步驟之平面圖；
圖32係顯示沿圖31之線XVIII-XVIII截取的該半導體裝置之製造中的一步驟之斷面圖；
圖33係顯示包含於依據本發明之第三具體實施例之一NAND快閃記憶體中之一記憶體區塊BLK的配置之電路圖；
圖34係顯示該NAND快閃記憶體之配置的平面圖；
圖35係顯示該NAND快閃記憶體之第一區域的配置之平面圖；
圖36係沿圖35之線A-A截取的該NAND快閃記憶體之斷面圖；
圖37係沿圖35之線B-B截取的該NAND快閃記憶體之斷面圖；
圖38係沿圖35之線C-C截取的該NAND快閃記憶體之斷面圖；
圖39係沿圖35之線D-D截取的該NAND快閃記憶體之斷面圖；
圖40係顯示該NAND快閃記憶體之第二區域的配置之平面圖；
圖41係沿圖40之線E-E截取的該NAND快閃記憶體之斷面圖；以及
圖42係沿圖40之線F-F截取的該NAND快閃記憶體之斷面圖。
11．．．層間介電膜/絕緣層
12．．．第一互連層
13．．．第二互連層

Claims (24)

  1. 一種半導體裝置，其包括：複數個第一互連層，其係提供於一絕緣層中，並以具有小於一曝光技術之一解析限度的一寬度及間隔之一圖案形成；複數個第二互連層，其係提供於該絕緣層中，並以具有小於上述解析限度的一寬度及間隔之一圖案形成；及一第三互連層，其係提供於該絕緣層中之該等第一互連層與該等第二互連層之間，並具有大於一第一互連層之寬度的寬度；其中該第三互連層與鄰接於該第三互連層的一第一互連層之間的間隔等於該等第一互連層的上述間隔；且該第三互連層與鄰接於該第三互連層的一第二互連層之間的間隔等於該等第一互連層的上述間隔。
  2. 如請求項1之裝置，其中「F」為該第一互連層之寬度，該第三互連層之寬度滿足2F×n-F(n為不小於1之一自然數)。
  3. 如請求項1之裝置，其中該間隔等於該第一互連層之寬度。
  4. 如請求項1之裝置，其中該等第一互連層包含經交替配置之淺互連及深互連。
  5. 如請求項1之裝置，其中該等第一互連層至該第三互連層係由選自由銅(Cu)、鋁(Al)及釕(Ru)組成之群組的一材料製造。
  6. 如請求項1之裝置，其進一步包括：一單元群組，其具有經串聯連接之複數個記憶體單元；及一第一選擇電晶體與一第二選擇電晶體，其係分別與該單元群組之末端串聯連接；其中該等第一互連層與該等第二互連層之每一者係一位元線並係連接至該第一選擇電晶體之一電流路徑的一末端；且該第三互連層係一分流互連並係連接至該第二選擇電晶體之一電流路徑的一末端。
  7. 一種半導體裝置，其包括：複數個第一互連層，其係提供於一絕緣層中，並以具有小於一曝光技術之一解析限度的一寬度及間隔之一圖案形成；兩個第二互連層，其每一者係提供於該絕緣層中之該等第一互連層之間並具有大於一第一互連層之寬度的一寬度；複數個第二互連層，其係提供於該絕緣層中，並以具有小於上述解析限度的一寬度及間隔之一圖案形成；兩個第三互連層，其等係提供於該絕緣層中之該等第一互連層與該等第二互連層之間，並具有大於一第一互連層之寬度的寬度；及一第四互連層，其係提供於該絕緣層中之該等第三互連層之間，並具有不小於該第一互連層之寬度的寬度； 其中一第三互連層與鄰接於該第三互連層之一第一互連層之間的一間隔等於該等第一互連層的上述間隔；且一第三互連層與鄰接於該第三互連層的一第二互連層之間的間隔等於該等第一互連層的上述間隔；該第四互連層與該等第三互連層之各個之間的一間隔等於該等第一互連層的上述間隔。
  8. 如請求項7之裝置，其中「F」為該第一互連層之寬度，該第三互連層之寬度滿足2F×n-F(n為不小於1之一自然數)。
  9. 如請求項7之裝置，其中該間隔等於該第一互連層之寬度。
  10. 如請求項7之裝置，其中該等第一互連層包含經交替配置之淺互連及深互連。
  11. 如請求項7之裝置，其中該等第一互連層至該第四互連層係由選自由銅(Cu)、鋁(Al)及釕(Ru)組成之群組的一材料製造。
  12. 如請求項7之裝置，其進一步包括：一單元群組，其具有經串聯連接之複數個記憶體單元；及一第一選擇電晶體與一第二選擇電晶體，其係分別與該單元群組之末端經串聯連接；其中該等第一互連層與該等第二互連層之每一者係一位元線並係連接至該第一選擇電晶體之一電流路徑的一末端；且 該等第三互連層之一者係一分流互連並係連接至該第二選擇電晶體之一電流路徑的一末端。
  13. 如請求項8之裝置，其中「F」為該第一互連層之寬度，該第四互連層之寬度滿足2F×m-F(m為不小於1之一自然數)。
  14. 一種半導體裝置製造方法，其包括：在一絕緣層上形成複數個第一遮罩層與一第二遮罩層，其係配置於該等第一遮罩層之間並具有大於一第一遮罩層之寬度的一寬度，該等第一遮罩層與該第二遮罩層以相等間隔排列；藉由選擇性蝕刻該等第一遮罩層與該第二遮罩層來減小該等第一遮罩層之每一者與該第二遮罩層的一寬度；在該等第一遮罩層與該第二遮罩層之側表面上形成複數個側壁；移除該等第一遮罩層與該第二遮罩層以留下該等側壁；使用該側壁作為一遮罩選擇性蝕刻該絕緣層以在該絕緣層中形成複數個第一溝渠及一第二溝渠，該第二溝渠係配置於該等第一溝渠之間並具有大於一第一溝渠之寬度的一寬度；及將一導體埋於該等第一溝渠及該第二溝渠中以在該絕緣層中形成複數個第一互連層及具有大於一第一互連層之寬度的一寬度之一第二互連層。
  15. 如請求項14之方法，其中 該等第一遮罩層之寬度及間隔之每一者係歸因於一曝光技術之一最小特徵尺寸；及該等側壁之每一者的一寬度係小於該最小特徵尺寸。
  16. 如請求項15之方法，其中在減小該等第一遮罩層與該第二遮罩層之每一者的寬度之步驟中，「2F」為該最小特徵尺寸，該第一遮罩層之寬度係從「2F」減小至「F」。
  17. 如請求項15之方法，其中「2F」為該最小特徵尺寸，該第二遮罩層之寬度滿足2F×n(n為不小於1之一自然數)。
  18. 如請求項15之方法，其中該第一互連層之寬度係該最小特徵尺寸之一半，及該等第一互連層之間的間隔係該最小特徵尺寸之一半。
  19. 如請求項14之方法，其中「F」為該第一互連層之該寬度，該第二互連層之寬度滿足2F×n-F(n為不小於1之一自然數)。
  20. 如請求項14之方法，其中該等第一遮罩層與該第二遮罩層係由氮化矽及非晶矽之一者製造。
  21. 如請求項14之方法，其中該第二互連層與鄰接於該第二互連層兩側的第一互連層之每一者之間的間隔等於該等第一互連層間的間隔。
  22. 如請求項14之方法，其中該等第一互連層包含經交替配置之淺互連及深互連。
  23. 如請求項14之方法，其中該等第一互連層與該第二互連 層係由選自由銅(Cu)、鋁(Al)及釕(Ru)組成之群組的一材料製造。
  24. 如請求項14之方法，其中該等側壁係由對該等第一遮罩層與該第二遮罩層具有蝕刻選擇性之材料製造。
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