CN101499457B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。一种半导体器件包括：多个第一互连层，设置在绝缘层中，且形成为宽度和间隔小于曝光技术的分辨极限的图形；以及第二互连层，设置在绝缘层中的第一互连层之间，并且宽度大于第一互连层的宽度。第二互连层和邻近第二互连层两侧的每个第一互连层之间的间隔等于第一互连层之间的间隔。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于并要求2008年2月1日提交的在先日本专利申请No.2008-23254的优先权，在此引入其整个内容作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有多个宽度不同的互连层的半导体器件及其制造方法。
背景技术
为了在半导体衬底上形成线-与-间隔(line-and-space)互连图形，例如，已知这样一种方法，其中，互连图形掩埋在形成于绝缘层中的沟槽中，从而形成线和间隔。在该方法中，形成一种掩模，其图形与曝光技术可分辨的线-与-间隔互连图形相同。利用该掩模，由绝缘层形成的下伏层(underlying layer)被构图形成沟槽。互连材料掩埋在处理过的下伏层的沟槽中。然后，通过例如化学机械抛光(CMP)去除不必要的互连材料，从而获得所需的互连图形。
在制造存储器等类似产品时，有时候在相同间距的线和间隔中形成宽度大的互连。为了在不同平版印刷过程中形成窄互连和宽互连，考虑到对准裕度，需要确保在窄互连和宽互连之间留有较大间隔。这样便难以微细化制造半导体器件。
还公开了一种该类型的相关技术，它利用符合选定区中图形的特性的最佳曝光方法，经透镜将包括多个功能块的LSI图形投影并曝光到衬底上，从而制造具有更复杂功能的LSI(参见日本专利申请特开平No.6-181164)。
发明内容
根据本发明的一方面，提供一种半导体器件，包括：多个第一互连层，设置在绝缘层中，且形成为宽度和间隔小于曝光技术的分辨极限的图形；以及第二互连层，设置在绝缘层中的第一互连层之间，并且宽度大于第一互连层的宽度。第二互连层和邻近第二互连层两侧的每个第一互连层之间的间隔等于第一互连层之间的间隔。
根据本发明的一方面，提供一种半导体器件，包括：多个第一互连层，设置在绝缘层中，且形成为宽度和间隔小于曝光技术的分辨极限的图形；两个第二互连层，每个第二互连层设置在绝缘层中的第一互连层之间，并且宽度大于第一互连层的宽度；以及第三互连层，设置在绝缘层中的第二互连层之间，且宽度不小于第一互连层的宽度。每个第二互连层和邻近第二互连层的第一互连层之间的间隔等于第一互连层之间的间隔。每个第二互连层和第三互连层之间的间隔等于第一互连层之间的间隔。
根据本发明的一方面，提供一种半导体器件制造方法，包括以下步骤：在绝缘层上形成多个第一掩模层和设置在第一掩模层之间且宽度大于第一掩模层的宽度的第二掩模层，第一掩模层和第二掩模层等间隔排列；通过选择性蚀刻第一掩模层和第二掩模层，减小每个第一掩模层和第二掩模层的宽度；在第一掩模层和第二掩模层的侧表面上形成多个侧壁；去除第一掩模层和第二掩模层，保留侧壁；利用侧壁作为掩模，选择性蚀刻绝缘层，从而在绝缘层中形成多个第一沟槽和设置在第一沟槽之间且宽度大于第一沟槽的宽度的第二沟槽；以及将导体掩埋在第一沟槽和第二沟槽中，从而在绝缘层中形成多个第一互连层和宽度大于第一互连层的宽度的第二互连层。
附图说明
图1是示出根据本发明的第一实施例的半导体器件的结构的平面图；
图2是沿图1的线II-II截取的半导体器件的截面图；
图3是示出根据第一实施例的半导体器件的制造步骤的平面图；
图4是示出沿图3的线II-II截取的半导体器件的制造步骤的截面图；
图5是示出图3步骤之后的半导体器件的制造步骤的平面图；
图6是示出沿图5的线II-II截取的半导体器件的制造步骤的截面图；
图7是示出图6步骤之后的半导体器件的制造步骤的截面图；
图8是示出图7步骤之后的半导体器件的制造步骤的平面图；
图9是示出沿图8的线II-II截取的半导体器件的制造步骤的截面图；
图10是示出图8步骤之后的半导体器件的制造步骤的平面图；
图11是示出沿图10的线II-II截取的半导体器件的制造步骤的截面图；
图12是图10步骤之后的半导体器件的制造步骤的平面图；
图13是示出图12步骤之后的半导体器件的制造步骤的平面图；
图14是示出沿图13的线II-II截取的半导体器件的制造步骤的截面图；
图15是示出图13步骤之后的半导体器件的制造步骤的平面图；
图16A是示出沿图15的线II-II截取的半导体器件的制造步骤的截面图；
图16B是根据变型的半导体器件的制造步骤的截面图；
图16C是示出根据变型的半导体器件的结构的截面图；
图17是示出根据本发明的第二实施例的半导体器件的结构的平面图；
图18是沿图17的线XVIII-XVIII截取的半导体器件的截面图；
图19是示出根据本发明的第二实施例的半导体器件的制造步骤的平面图；
图20是示出沿图19的线XVIII-XVIII截取的半导体器件的制造步骤的截面图；
图21是示出图19步骤之后的半导体器件的制造步骤的平面图；
图22是示出沿图21的线XVIII-XVIII截取的半导体器件的制造步骤的截面图；
图23是示出图22步骤之后的半导体器件的制造步骤的截面图；
图24是示出图23步骤之后的半导体器件的制造步骤的平面图；
图25是示出沿图24的线XVIII-XVIII截取的半导体器件的制造步骤的截面图；
图26是示出图24步骤之后的半导体器件的制造步骤的平面图；
图27是示出沿图26的线XVIII-XVIII截取的半导体器件的制造步骤的截面图；
图28是示出图26步骤之后的半导体器件的制造步骤的平面图；
图29是示出图28步骤之后的半导体器件的制造步骤的平面图；
图30是示出沿图29的线XVIII-XVIII截取的半导体器件的制造步骤的截面图；
图31是示出图29步骤之后的半导体器件的制造步骤的平面图；
图32是示出沿图31的线XVIII-XVIII截取的半导体器件的制造步骤的截面图；
图33是示出根据本发明的第三实施例包括在NAND闪速存储器(flashmemory)中的一个存储块BLK的结构的电路图；
图34是示出NAND闪速存储器的结构的平面图；
图35是示出NAND闪速存储器的第一区的结构的平面图；
图36是沿图35的线A-A截取的NAND闪速存储器的截面图；
图37是沿图35的线B-B截取的NAND闪速存储器的截面图；
图38是沿图35的线C-C截取的NAND闪速存储器的截面图；
图39是沿图35的线D-D截取的NAND闪速存储器的截面图；
图40是示出NAND闪速存储器的第二区的结构的平面图；
图41是沿图40的线E-E截取的NAND闪速存储器的截面图；以及
图42是沿图40的线F-F截取的NAND闪速存储器的截面图。
具体实施方式
下面参照附图说明本发明的实施例。注意，在下面的阐述中，相同的附图标记表示功能和结构相同的部件，仅在需要时才进行重复阐述说明。
(第一实施例)
图1是示出根据本发明的第一实施例的半导体器件的结构的平面图。图2是沿图1的线II-II截取的半导体器件的截面图。
在衬底(未示出)上形成多个级层(level layer)。每个级层包括层间介电膜和形成在其中的互连层。图1和2示出多个级层之一。
在层间介电膜11中形成沿Y方向延伸的多个互连层。形成在层间介电膜11中的多个互连层包括宽度相同的多个第一互连层12以及形成在多个第一互连层12之间且其宽度W大于第一互连层12的宽度的第二互连层13。
曝光技术的分辨极限也就是最小特征尺寸为“2F”。每个第一互连层12的宽度设为小于最小特征尺寸“2F”，几乎等于“F”。沿垂直于Y方向的X方向的多个第一互连层12之间的间隔设为“F”，如同每个第一互连层12的宽度。也就是，在形成多个第一互连层12的区域中的图形的X方向间距设为“2F”。该实施例的半导体器件的线与间隔图形比曝光技术的分辨极限更为精细，如上所述。注意，“间距”是互连(线)的重复单位，对应于一条线的宽度和一个间隔的宽度之和。
第一互连层12和第二互连层13之间的间隔设为“F”。也就是，在该实施例的半导体器件中，互连层之间的所有间隔都设为“F”。这使得可以沿X方向进行微细化制造。因此，可以减小包括具有不同宽度的多个互连层在内的半导体器件的面积。
第一互连层12和第二互连层13由例如铜(Cu)、铝(Al)或钌(Ru)的单一物质制成，或者由包含两种以上材料的混合互连材料制成。层间介电膜11的材料的一个例子是氧化硅。
下面参照附图来说明根据第一实施例的半导体器件的制造方法。图3、5、8、10、12、13和15都是用于说明制造步骤的平面图。图4、6、7、9、11、14和16A是沿平面图中的线II-II截取的截面图。
如图3和4所示，在绝缘层11上，通过例如化学气相沉积(CVD)沉积掩模层21，该掩模层具有相对于绝缘层11的蚀刻选择性。
掩模层21通过平版印刷和反应离子蚀刻(RIE)进行构图，从而形成多个掩模层21A和一个掩模层21B，每个掩模层21A的宽度“2F”等于归因于曝光技术的最小特征尺寸，掩模层21B的宽度W大于“2F”并且设置在掩模层21A之间。掩模层21B的宽度W设为掩模层21A的宽度“2F”的n(n是大于等于1的自然数)倍。沿X方向的所有掩模层之间的间隔设为“2F”。因此，形成多个掩模层21A的区域中的图形的X方向间距设为“4F”。当掩模层21A的宽度设为“2F”并且掩模层21B的宽度设为“2F”的数倍时，平版印刷中的图形裕度得以改进。
接着，如图5和6所示，利用例如湿法蚀刻来执行细化(slimming)工艺，从而进一步微细化制造掩模层21A和21B。利用该工艺，掩模层21A的宽度设为“F”，以及掩模层21B的宽度W设为“2F×n-F”。沿X方向的所有掩模层之间的间隔设为“3F”。
如图7所示，通过例如CVD在整个器件上沉积绝缘层22。该绝缘层22由具有相对于绝缘层11和掩模层21的蚀刻选择性的材料制成。绝缘层22、绝缘层11和掩模层21的组合的一个例子是氧化硅、氮化硅和非晶硅。绝缘层11采用例如具有低介电常数的氧化硅。掩模层21和绝缘层22分别采用易于通过湿法蚀刻去除的氮化硅和相对于氮化硅具有选择性且几乎不存在污染问题的非晶硅。
如图8和9所示，利用例如RIE选择性蚀刻绝缘层22，从而在掩模层21A和21B的侧表面上形成多个侧壁22A。每个侧壁22A的宽度设为“F”。沿X方向的多个侧壁22A之间的间隔设为“F”。
如图10和11所示，通过例如湿法蚀刻来去除掩模层21A和21B。仅仅那些各具有宽度“F”的多个侧壁22A保留在绝缘层11上。接着，如图12所示，通过平版印刷用抗蚀剂层覆盖除了应当形成互连层的区域(下面称之为互连区)之外的外围区。
如图13和14所示，利用侧壁22A作为掩模，通过例如RIE对绝缘层11进行选择性蚀刻，从而在绝缘层11中形成多个沟槽24A和宽于沟槽24A的沟槽24B。沟槽24A的宽度设为“F”。沟槽24B的宽度设为“2F×n-F”。
如图15和16A所示，在外围区中形成的抗蚀剂层23和侧壁22A被去除。通过例如CVD或金属镀敷，在整个器件上沉积导体15。
接着，如图1和2所示，通过例如化学机械抛光(CMP)对器件的上表面进行平面化。利用该工艺，在绝缘层11中形成多个第一互连层12和一个第二互连层13，其中第二互连层13的宽度大于第一互连层12的宽度。以这种方式形成该实施例的半导体器件。
如上详细所述，根据该实施例，可以形成多个第一互连层12，每个第一互连层的宽度小于最小特征尺寸“2F”。还可以在第一互连层12之间形成宽度大于第一互连层12的宽度的一个第二互连层13。第二互连层13的宽度为“2F×n-F”。此外，沿X方向的、第一互连层12之间的间隔以及第一互连层12与第二互连层13之间的间隔均可以设为“F”。这能够微细化制造包括宽度不同的多个互连层的半导体器件，更具体而言，能够微细化制造沿X方向的半导体器件。
根据该实施例，可以在单个平版印刷工艺中形成第一互连层12和第二互连层13。也就是，可以同时形成宽度不同的多个互连层。这就不必在工艺(尤其是，曝光工艺)中在第一互连层12和第二互连层13之间确保对准裕度。因此可以将第一互连层12和第二互连层13之间的间隔设为“F”，并且减少制造步骤的数量。
当利用图11所示的侧壁22A来蚀刻绝缘层11时，沟槽24A通常包括交替设置的浅沟槽和深沟槽，如图16B所示。这是因为侧壁22A的上部具有不对称的形状，或者是因为在细化工艺中掩模层21A的宽度偏离“F”，如图5和6所示。
图15和16A所示的工艺于是获得图16C所示的结构，其中第一互连层12包括交替设置且具有相互齐平的上表面的浅互连和深互连。也就是，形成为宽度和间隔小于曝光技术的分辨极限的图形的互连通常具有图16C所示的形状。
(第二实施例)
根据第二实施例的半导体器件包括多个第一互连层12和多个第二互连层13，每个第一互连层的宽度为“F”，每个第二互连层的宽度大于“F”且设置在第一互连层12之间。
图17是示出根据本发明的第二实施例的半导体器件的结构的平面图。图18是沿图17的线XVIII-XVIII截取的半导体器件的截面图。
沿Y方向延伸的多个互连层形成在层间介电膜11中。形成在层间介电膜11中的多个互连层包括各具有宽度“F”的多个第一互连层12、形成在多个第一互连层12之间且宽度W大于“F”的两个第二互连层13、以及形成在两个第二互连层13之间且宽度S等于或大于“F”的第三互连层14。第二互连层13的宽度W大于第三互连层14的宽度S。
沿X方向的互连层12、13和14之间的所有间隔设为“F”。这使得可以沿X方向进行微细化制造。因此可以减小包括具有所需宽度的多个互连层的半导体器件的面积。
第一互连层12、第二互连层13和第三互连层14由例如铜(Cu)、铝(Al)或钌(Ru)的单一物质制成，或者由包含两种以上材料的混合互连材料制成，如同第一实施例那样。
下面参照附图来说明根据第二实施例的半导体器件的制造方法。
图19、21、24、26、28、29和31是用于阐述制造步骤的平面图。图20、22、23、25、27、30和32是沿平面图中的线XVIII-XVIII截取的截面图。
如图19和20所示，在绝缘层11上通过例如CVD沉积掩模层21，该掩模层21具有相对于绝缘层11的蚀刻选择性。通过平版印刷和RIE对掩模层21进行构图，从而形成多个掩模层21A和两个掩模层21B，每个掩模层21A的宽度“2F”等于归因于曝光技术的最小特征尺寸，掩模层21B的宽度大于“2F”并且设置在掩模层21A之间。
掩模层21B的宽度W设为掩模层21A的宽度“2F”的n(n是大于等于1的自然数)倍。X方向邻近的掩模层21A之间的间隔设为“2F”。因此，形成多个掩模层21A的区域中图形的X方向间距设为“4F”。X方向邻近的掩模层21A和21B之间的间隔设为“2F”。两个掩模层21B之间的间隔S1设为大于等于“2F”。当间隔S1也设为“2F”的倍数时，平版印刷中的图形裕度得以改进。
接着，如图21和22所示，利用湿法蚀刻执行细化工艺，从而进一步微细化制造掩模层21A和21B。利用该工艺，掩模层21A的宽度设为“F”，掩模层21B的宽度W设为“2F×n-F”。X方向邻近的掩模层21A之间的间隔设为“3F”。彼此邻近的掩模层21A和21B之间的间隔设为“3F”。沿X方向两个掩模层21B之间的间隔S2设为“S1+F”。例如，当间隔S1为“4F”时，间隔S2为“5F”。
如图23所示，通过例如CVD在整个器件上沉积绝缘层22。该绝缘层22由具有相对于绝缘层11和掩模层21的蚀刻选择性的材料制成。
如图24和25所示，通过例如RIE选择性蚀刻绝缘层22，从而在掩模层21A和21B的侧表面上形成多个侧壁22A。每个侧壁22A的宽度设为“F”。在包括掩模层21A的区域中形成的侧壁22A之间的X方向间隔设为“F”。设置在两个掩模层21B之间的侧壁22A之间的X方向间隔S设为“S2-2F”。例如，当间隔S1为“4F”时，间隔S为“3F”，因为间隔S2为“5F”。
如图26和27所示，通过例如湿法蚀刻去除掩模层21A和21B。仅仅各具有宽度“F”的多个侧壁22A保留在绝缘层11上。接着，如图28所示，通过平版印刷，利用抗蚀剂层23覆盖外围区。
如图29和30所示，利用侧壁22A作为掩模，通过例如RIE来选择性蚀刻绝缘层11，从而在绝缘层11中形成多个沟槽24A、宽于沟槽24A的两个沟槽24B、以及宽于沟槽24A的沟槽24C。沟槽24A的宽度设为“F”。沟槽24B的宽度设为“2F×n-F”。沟槽24C的宽度设为“S”。例如，当间隔S1为“4F”时，间隔S为“3F”。更具体而言，考虑到平版印刷中的图形裕度，第三互连层14的宽度优选为“2F×m-F”(m为大于等于1的自然数)。
如图31和32所示，去除在外围区中形成的抗蚀剂层23和侧壁22A。通过例如CVD或金属镀敷，在整个器件上沉积导体16。
然后，如图17和18所示，通过例如CMP对器件的上表面进行平面化。利用该工艺，在绝缘层11中形成多个第一互连层12、宽度均大于第一互连层12的宽度的两个第二互连层13、以及宽度大于等于第一互连层12的宽度的一个第三互连层14。以这种方式形成该实施例的半导体器件。
如上详细所述，根据该实施例，可以在第一互连层12之间形成两个第二互连层13，每个第二互连层的宽度大于第一互连层12的宽度。第二互连层13的宽度为“2F×n-F”。还可以在第二互连层13之间形成一个第三互连层14，它的宽度大于等于第一互连层12的宽度。第三互连层14的宽度优选为“2F×m-F”。此外，第一互连层12的间隔、第一互连层12和第二互连层13的间隔、第二互连层13和第三互连层14的间隔均可以设为“F”。这使得能够微细化制造包括宽度不同的多个互连层的半导体器件。其他的效果和第一实施例的相同。
(第三实施例)
在第三实施例中，将第一和第二实施例的线与间隔图形应用于NAND闪速存储器。
图33是示出根据本发明的第三实施例包括在NAND闪速存储器中的一个存储块BLK的结构的电路图。
该存储块BLK包括沿X方向设置的(m+1)个NAND串(m是大于等于1的自然数)。每个NAND串包括选择晶体管ST1和ST2以及多个存储单元晶体管MT(在该实施例中，示出32个存储单元晶体管MT作为示例)。包括在(m+1)个NAND串的每一个中的选择晶体管ST1具有连接到位线BL0至BLm中的对应的一个的漏极、以及共连到选择栅极线SGD的栅极。选择晶体管ST2具有共连到源极线SL的源极以及共连到选择栅极线SGS的栅极。
在每个NAND串中，32个存储单元晶体管MT设置在选择晶体管ST1的源极和选择晶体管ST2的漏极之间，并且串联连接电流路径。更具体而言，多个存储单元晶体管MT沿Y方向串联连接，从而相邻的晶体管共用扩散区(源极或漏极区)。
从最靠近漏极侧的存储单元晶体管MT开始，存储单元晶体管MT的控制栅电极分别顺序地连接到字线WL0至WL31。因此，连接到字线WL0的存储单元晶体管MT的漏极连接到选择晶体管ST1的源极。连接到字线WL31的存储单元晶体管MT的源极连接到选择晶体管ST2的漏极。
字线WL0至WL31共连到存储块BLK中NAND串之间的存储单元晶体管MT的控制栅电极。更具体而言，存储块BLK中同一行的存储单元晶体管MT的控制栅电极连接到单个字线WL。连接到单个字线WL的多个存储单元作为一页(page)进行处理。对于每页执行数据写入和数据读取。
位线BL0至BLm各连接到各自的存储块BLK中的选择晶体管ST1的漏极。更具体而言，同一列的NAND串连接到多个存储块BLK中的单个位线BL。
图34是示出NAND闪速存储器的存储块BLK之间的结构的平面图。注意，在半导体衬底上形成第一金属互连层(第一级层)M0和第二金属互连层(第二级层)M1，第二金属互连层M1设置在第一金属互连层M0上且包括位线BL和分路互连13-1至13-3。图34示出第二金属互连层(第二级层)M1的结构。
每个存储块BLK包括沿Y方向延伸的多个位线BL。沿Y方向延伸的分路互连13-1和13-2设置于夹在存储块BLK之间的第一区中。虚互连14设置在分路互连13-1和13-2之间。每个位线BL对应于第二实施例的第一互连层，并且宽度为“F”。分路互连13-1和13-2对应于第二实施例的第二互连层，并且宽度大于“F”。虚互连14对应于第二实施例的第三互连层，并且宽度大于等于“F”。注意，从减小NAND闪速存储器的尺寸的观点，第三互连层的宽度优选为“F”。
沿Y方向延伸的分路互连13-3设置于夹在存储块BLK之间的第二区中。每个位线BL对应于第一实施例的第一互连层。分路互连13-3对应于第一实施例的第二互连层，并且宽度大于“F”。
如第一和第二实施例所述，位线BL、分路互连13-1至13-3和虚互连14之间的所有间隔设为“F”。分路互连13-1至13-3设置在存储单元阵列之间(或位线BL之间)，以便接触到衬底、源极线SL等。分路互连13-1至13-3处理高于位线BL电压的电压，因此宽度大于位线BL的宽度。这使得可以向衬底等提供稳定的电压，并且有效防止源极线SL两端的电压降。
在分路互连13-1和13-2之间设置的虚互连14使得可以连续设置两个分路互连。更具体而言，可以沿字线WL的方向以短间距设置分路互连13-1至13-3，并且可以稳定地对衬底等施加电位。
通过接收0V，虚互连14还可以用作屏蔽线。这使得能够进行稳定的操作。虚互连14还可用作信号线。邻近分路互连13-1至13-3的位线BL有时候用作虚位线。
图35是示出在NAND闪速存储器的第一区附近的结构的平面图。参照图35，第一金属互连层M0和第二金属互连层M1由虚线表示。图36是沿图35的线A-A截取的NAND闪速存储器的截面图。图37是沿图35的线B-B截取的NAND闪速存储器的截面图。图38是沿图35的线C-C截取的NAND闪速存储器的截面图。图39是沿图35的线D-D截取的NAND闪速存储器的截面图；
在p型半导体衬底31中设置沿Y方向延伸的多个元件隔离层(浅沟槽隔离[STI])32。在半导体衬底31的表面区域的没有元件隔离层32的那些部分用作元件区(有源区[AA])，在元件区中形成半导体元件。
如图36所示，每个存储单元晶体管MT是金属氧化物半导体场效应晶体管(MOSFET)，它具有在半导体衬底31上的栅极绝缘膜34上形成的层叠栅极。该层叠栅极包括形成在栅极绝缘膜34上的电荷聚集层(浮栅电极)FG和形成在浮栅电极FG上的栅间绝缘膜35上的控制栅电极CG。该控制栅电极CG对应于字线WL。因此，每个控制栅电极CG沿X方向延伸并且由沿X方向邻近的多个存储单元晶体管MT所共用。
选择晶体管ST1包括形成在半导体衬底31上的栅极绝缘膜34上的栅电极。该栅电极对应于选择栅极线SGD。每个选择栅极线SGD沿X方向延伸并且由沿X方向邻近的多个选择晶体管ST1所共用。类似地，选择晶体管ST2包括形成在半导体衬底31上的栅极绝缘膜34上的栅电极。该栅电极对应于选择栅极线SGS。每个选择栅极线SGS沿X方向延伸并且由沿X方向邻近的多个选择晶体管ST2所共用。选择晶体管ST1、32个存储单元晶体管MT和选择晶体管ST2沿Y方向以此顺序串联连接，并且共用n+型扩散区33-2。
选择栅极线SGD经栅极接触GC1连接到中间互连层38。选择栅极线SGS经栅极接触GC2连接到中间互连层39。选择栅极线SGD和SGS的电压可以利用中间互连层38和39来设定。
选择晶体管ST1的漏极区33-1经位线接触BC、中间互连层36和过孔插塞37连接到位线BL。选择晶体管ST2的源极区33-3连接到源极线SL。漏极区33-1和源极区33-3由n+型扩散区形成。
如图37所示，用于阱的分路互连13-2经过孔插塞37、中间互连层36和阱接触WC连接到阱(半导体衬底31)。当宽的分路互连13-2连接到阱时，可以利用分路互连13-2将稳定的高电压供给到阱。
图40是示出NAND闪速存储器的第二区附近的结构的平面图。参照图40，第一金属互连层M0和第二金属互连层M1由虚线表示。图41是沿图40的线E-E截取的NAND闪速存储器的截面图。图42是沿图40的线F-F截取的NAND闪速存储器的截面图。
如图41所示，源极线SL经中间互连层41和过孔插塞42连接到用于单元源的分路互连13-3。当宽的分路互连13-3连接到源极线SL时，可以利用分路互连13-3将稳定的电压供给到源极线SL(也就是，选择晶体管ST2的源极区33-3)。
如图42所示，源极线SL经分路互连13-3引出。这也使得能够利用中间互连层38引出用于对选择栅极线SGD的栅电极施加电位的互连，如图35所示。
如上详细所述，根据该实施例，可以将第一和第二实施例的线-与-间隔图形应用到NAND闪速存储器。此外，位线BL的宽度可以设为比最小特征尺寸“2F”小的“F”。此外，由于位线BL和分路互连之间的间隔可以设为比最小特征尺寸“2F”小的“F”，所以可以进一步微细化制造NAND闪速存储器。
在上述实施例中，已经示例了NAND闪速存储器。然而，第一和第二实施例的线-与-间隔图形还可以应用于任何类型的存储器和除了存储器之外的其他半导体器件。
本领域技术人员可以容易地想到其他的优点和变型。因此，本发明在其更宽的方面不限于在此所示和所述的具体细节和示范性实施例。因此，可以进行多种变型，而不脱离由权利要求及其等价物所限定的总发明构思的精神或范围。

Claims (17)

1.一种半导体器件，包括：
多个第一互连层，设置在绝缘层中，且形成为宽度和间隔小于曝光技术的分辨极限的图形；以及
第二互连层，设置在绝缘层中的第一互连层之间，并且宽度大于第一互连层的宽度，
其中第二互连层和邻近第二互连层两侧的每个第一互连层之间的间隔等于第一互连层之间的间隔，以及
令“F”为第一互连层的宽度，第二互连层的宽度满足
2F×n-F(n为大于1的自然数)。
2.根据权利要求1所述的器件，其中间隔等于第一互连层的宽度。
3.根据权利要求1所述的器件，其中第一互连层包括交替设置的浅互连和深互连。
4.根据权利要求1所述的器件，其中第一互连层和第二互连层由选自铜(Cu)、铝(Al)和钌(Ru)的一种材料制成。
5.根据权利要求1所述的器件，还包括：
单元组，具有串联连接的多个存储单元；以及
第一选择晶体管和第二选择晶体管，分别与单元组的端部串联连接，
其中每个第一互连层是位线并且连接到第一选择晶体管的电流路径的一端，以及
第二互连层是分路互连并且连接到第二选择晶体管的电流路径的一端。
6.一种半导体器件，包括：
多个第一互连层，设置在绝缘层中，且形成为宽度和间隔小于曝光技术的分辨极限的图形；
两个第二互连层，每个第二互连层设置在绝缘层中的第一互连层之间，并且宽度大于第一互连层的宽度；以及
第三互连层，设置在绝缘层中的第二互连层之间，并且宽度不小于第一互连层的宽度，
其中每个第二互连层和邻近第二互连层的第一互连层之间的间隔等于第一互连层之间的间隔，
每个第二互连层和第三互连层之间的间隔等于第一互连层之间的间隔，以及
令“F”为第一互连层的宽度，第二互连层的宽度满足
2F×n-F(n为大于1的自然数)。
7.根据权利要求6所述的器件，其中间隔等于第一互连层的宽度。
8.根据权利要求6所述的器件，其中第一互连层包括交替设置的浅互连和深互连。
9.根据权利要求6所述的器件，其中第一互连层、第二互连层和第三互连层由选自铜(Cu)、铝(Al)和钌(Ru)的一种材料制成。
10.根据权利要求6所述的器件，还包括：
单元组，具有串联连接的多个存储单元；以及
第一选择晶体管和第二选择晶体管，分别与单元组的端部串联连接，
其中每个第一互连层是位线并且连接到第一选择晶体管的电流路径的一端，以及
第二互连层之一是分路互连并且连接到第二选择晶体管的电流路径的一端。
11.根据权利要求6所述的器件，其中令“F”为第一互连层的宽度，第三互连层的宽度满足
2F×m-F(m为不小于1的自然数)。
12.一种半导体器件制造方法，包括以下步骤：
在绝缘层上形成多个第一掩模层和设置在第一掩模层之间且宽度大于第一掩模层的宽度的第二掩模层，第一掩模层和第二掩模层等间隔排列；
通过选择性蚀刻第一掩模层和第二掩模层，减小每个第一掩模层和第二掩模层的宽度；
在第一掩模层和第二掩模层的侧表面上形成多个侧壁；
去除第一掩模层和第二掩模层，保留侧壁；
利用侧壁作为掩模，选择性蚀刻绝缘层，从而在绝缘层中形成多个第一沟槽和设置在第一沟槽之间且宽度大于第一沟槽的宽度的第二沟槽；以及
将导体掩埋在第一沟槽和第二沟槽中，从而在绝缘层中形成多个第一互连层和宽度大于第一互连层的宽度的第二互连层，
其中令“F”为第一互连层的宽度，第二互连层的宽度满足
2F×n-F(n为大于1的自然数)。
13.根据权利要求12所述的方法，其中
第一掩模层的宽度和间隔均为归因于曝光技术的最小特征尺寸，以及
每个侧壁的宽度小于最小特征尺寸。
14.根据权利要求13所述的方法，其中在减小每个第一掩模层和第二掩模层的宽度的步骤中，令“2F”为最小特征尺寸，第一掩模层的宽度从“2F”减小到“F”。
15.根据权利要求13所述的方法，其中令“2F”为最小特征尺寸，第二掩模层的宽度满足
2F×n(n是大于1的自然数)。
16.根据权利要求13所述的方法，其中
第一互连层的宽度是最小特征尺寸的一半，以及
第一互连层之间的间隔是最小特征尺寸的一半。
17.根据权利要求12所述的方法，其中第一掩模层和第二掩模层由氮化硅和非晶硅之一制成。
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