KR101121524B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스는 절연층 내에 제공되고 노광 기술의 해상도 한계보다 작은 폭 및 간격을 갖는 패턴으로 형성된 복수의 제1 배선층; 및 절연막 내에서 제1 배선층 간에 제공되고, 제1 배선층의 폭보다 큰 폭을 갖는 제2 배선층을 포함한다. 제2 배선층과, 제2 배선층의 양측에 인접하는 각각의 제1 배선층 간의 간격은 제1 배선층들 간의 간격과 동일하다.
NAND 플래시 메모리, 배선층, 노광 기술, 해상도 한계, 마스크층

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
(관련 출원과의 상호 참조)
본 출원은 2008년 2월 1일자로 출원된 일본 특허 출원 제2008-23254호에 기초하여 우선권을 주장하고, 전체가 참조로서 인용된다.
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이며, 보다 구체적으로는 상이한 폭의 복수의 배선층을 갖는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 기판 상의 선 및 간격 배선 패턴을 형성하기 위하여, 예를 들면, 배선 패턴이 절연층에 형성된 트렌치 내에 매립되어, 선 및 간격을 형성하는 방법이 공지된다. 이 방법에서, 노광 기술에 의해 해상가능한 선 및 간격 배선 패턴과 동일한 패턴을 갖는 마스크가 형성된다. 이 마스크를 사용하여, 절연층으로부터 형성된 하지층은 패터닝되어 트렌치를 형성한다. 배선재는 처리된 하지층의 트렌치 내에 매립된다. 그리고나서, 불필요한 배선재는 예를 들면, CMP(chemical mechanical polishing)에 의해 제거되어 원하는 배선 패턴을 획득한다.
메모리 등을 제조하는 데에 있어, 큰 폭을 갖는 배선은 종종 동일한 피치의 선 및 간격으로 형성된다. 상이한 리소그래피(lithography) 공정에서 좁은 배선 및 넓은 배선을 형성하기 위하여, 정렬 마진을 고려하여 좁은 배선과 넓은 배선 간에 큰 간격을 확보하는 것이 필요하다. 이는 반도체 디바이스를 미세하게 제조하는 것을 어렵게 한다.
이 타입의 연관된 기술에 관련하여, 선택된 영역 내의 패턴의 특성에 따라 최적 노광 방법을 이용하여 렌즈를 통해 기판 상에 복수의 기능 블록들을 포함하는 LSI 패턴을 투영 및 노광시킴으로써 보다 정교한 기능을 갖는 LSI를 제조하는 기술이 개시되어 있다(일본 특개평 6-181164).
본 발명의 양상에 따르면, 절연층 내에 제공되고, 노광 기술에 기인하는 최소 가공 치수보다 작은 폭 및 간격을 갖는 패턴으로 형성된 복수의 제1 배선층과, 상기 절연층 내에 제공되고, 상기 최소 가공 치수보다 작은 폭 및 간격을 갖는 패턴으로 형성된 복수의 제2 배선층과, 상기 절연층 내에서 상기 제1 배선층과 상기 제2 배선층 사이에 제공되고, 상기 제1 배선층의 폭보다 큰 폭을 갖는 제3 배선층을 포함하고, 상기 제3 배선층과, 상기 제3 배선층에 인접한 제1 배선층 사이의 간격은 상기 제1 배선층의 간격과 동일하고, 상기 제3 배선층과, 상기 제3 배선층에 인접한 제2 배선층 사이의 간격은 상기 제1 배선층의 간격과 동일한, 반도체 디바이스가 제공된다.
본 발명의 양상에 따르면, 절연층 내에 제공되고, 노광 기술에 기인하는 최소 가공 치수보다 작은 폭 및 간격을 갖는 패턴으로 형성된 복수의 제1 배선층과, 상기 절연층 내에 제공되고, 상기 최소 가공 치수보다 작은 폭 및 간격을 갖는 패턴으로 형성된 복수의 제2 배선층과, 상기 절연층 내에서 상기 제1 배선층과 상기 제2 배선층 사이에 제공되고, 제1 배선층의 폭보다 큰 폭을 갖는 2개의 제3 배선층과, 상기 절연층 내에서 상기 제3 배선층들 사이에 제공되고, 상기 제1 배선층의 폭 이상의 폭을 갖는 제4 배선층을 포함하고, 제3 배선층과, 상기 제3 배선층에 인접한 제1 배선층 사이의 간격은 상기 제1 배선층의 간격과 동일하고, 제3 배선층과, 상기 제3 배선층에 인접한 제2 배선층 사이의 간격은 상기 제1 배선층의 간격과 동일하고, 상기 제4 배선층과 각각의 상기 제3 배선층 사이의 간격은 상기 제1 배선층의 간격과 동일한, 반도체 디바이스가 제공된다.
본 발명의 양상에 따르면, 절연막 상에, 복수의 제1 마스크층과, 상기 제1 마스크층 간에 배열되고 제1 마스크층의 폭보다 큰 폭을 갖는 제2 마스크층 - 상기 제1 마스크층 및 상기 제2 마스크층은 동일한 간격으로 배열됨 - 을 형성하는 단계; 상기 제1 마스크층 및 상기 제2 마스크층을 선택적으로 에칭함으로써 상기 제1 마스크층 각각 및 상기 제2 마스크층의 폭을 감소시키는 단계; 상기 제1 마스크층 및 상기 제2 마스크층의 측면 상에 복수의 측벽을 형성하는 단계; 상기 측벽이 남도록 상기 제1 마스크층 및 상기 제2 마스크층을 제거하는 단계; 상기 측벽을 마스크로서 이용하여 상기 절연층을 선택적으로 에칭하여, 상기 절연층 내에 복수의 제1 트렌치와, 상기 제1 트렌치들 간에 배열되고 상기 제1 트렌치의 폭보다 큰 폭을 갖는 제2 트렌치를 형성하는 단계; 및 상기 제1 트렌치 및 상기 제2 트렌치 내에 도전체를 매립하여, 상기 절연층 내에 복수의 제1 배선층과, 상기 제1 배선층의 폭보다 큰 폭을 갖는 제2 배선층을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법을 제공한다.
본 발명의 실시예는 첨부한 도면을 참조하여 이제 설명될 것이다. 이하의 설명에서, 동일 참조 번호는 동일한 기능 및 구성을 갖는 구성요소를 표시하고, 필요한 경우에만 반복 설명될 것에 유의하라.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 반도체 디바이스의 구성을 도시하는 평면도이다. 도 2는 도 1에서의 라인 Ⅱ - Ⅱ을 따라 취해진 반도체 디바이스의 단면도이다.
복수의 레벨층은 기판 상에 형성된다(미도시됨). 각각의 레벨층은 층간 유전체막 및 그 안에 형성된 배선층을 포함한다. 도 1 및 도 2는 복수의 레벨층 중 하나를 도시한다.
Y-방향으로 연장되는 복수의 배선층은 층간 유전체막(11) 내에 형성된다. 층간 유전체막(11) 내에 형성된 복수의 배선층은 동일한 폭을 갖는 복수의 제1 배선층(12), 및 복수의 제1 배선층(12) 간에 형성되고 제1 배선층(12)의 폭보다 큰 폭 W를 갖는 제2 배선층(13)을 포함한다.
노광 기술의 해상도 한계는, 즉, 최소 가공 치수는 "2F"이다. 각각의 제1 배선층(12)의 폭은 최소 가공 치수 "2F"보다 작게 설정되고 "F"와 거의 동일하다. Y-방향에 직교하는 X-방향으로 복수의 제1 배선층(12) 간의 간격은 각 제1 배선층(12)의 폭과 같이 "F"로 설정된다. 즉, 복수의 제1 배선층(12)이 형성된 영역에서의 패턴의 X-방향 피치는 "2F"로 설정된다. 본 실시예의 반도체 디바이스는 상술한 바와 같이, 노광 기술의 해상도 한계보다 더 미세한 선 및 간격 패턴을 갖는다. "피치"는 배선(라인)의 반복 단위이고 하나의 선의 폭 및 하나의 간격의 폭의 합에 대응한다는 점에 유의하라.
제1 배선층(12)과 제2 배선층(13) 간의 간격은 "F"로 설정된다. 즉, 본 실시예의 반도체 디바이스에서, 배선층들 간의 모든 간격은 "F"로 설정된다. 이는 X-방향으로의 미세제조를 가능하게 한다. 따라서, 상이한 폭을 갖는 복수의 배선층을 포함한 반도체 디바이스의 면적을 감소시키는 것이 가능하다.
제1 배선층(12) 및 제2 배선층(13)은 예를 들면, 구리(Cu), 알루미늄(Al), 또는 루테늄(Ru)의 단일 물질 또는 2종류 이상의 재료를 포함한 혼합 배선으로 구성된다. 층간 유전체막(11)의 재료의 예는 실리콘 산화물이다.
제1 실시예에 따른 반도체 디바이스 제조 방법은 첨부한 도면을 참조하여 이하에 설명될 것이다. 도 3, 도 5, 도 8, 도 10, 도 12, 도 13, 및 도 15는 제조 단계를 설명하기 위한 평면도이다. 도 4, 도 6, 도 7, 도 9, 도 11, 도 14, 및 도 16a는 평면도에서 라인 Ⅱ - Ⅱ을 따라 취해진 단면도이다.
도 3 및 도 4에 도시한 바와 같이, 절연층(11)에 관한 에칭 선택비를 갖는 마스크층(21)은 예를 들면, CVD(chemical vapor deposition)에 의해 절연층(11) 상에 적층된다.
마스크층(21)은 리소그래피 및 RIE(reactive ion etching)에 의하여 패터닝되어 각각이 노광 기술에 기인하는 최소 가공 치수와 동일한 폭 "2F"를 갖는 복수의 마스크층(21A), 및 "2F"보다 큰 폭을 갖고 마스크층(21A)들 간에 배열된 하나의 마스크층(21B)을 형성한다. 마스크층(21B)의 폭 W는 마스크층(21A)의 폭 "2F"의 n(n은 1 이상의 자연수)배로 설정된다. X-방향으로 모든 마스크층 간의 간격은 "2F"로 설정된다. 따라서, 복수의 마스크층(21A)이 형성된 영역 내에서의 패턴의 X-방향 피치는 "4F"로 설정된다. 마스크층(21A)의 폭이 "2F"로 설정되고 마스크층(21B)의 폭이 "2F"의 배수로 설정된 경우에, 리소그래피에서의 패턴 마진은 향상된다.
다음으로, 도 5 및 도 6에 도시한 바와 같이, 예를 들어 웨트 에칭(wet etching)을 이용한 슬리밍(slimming) 공정이 수행되어 마스크층(21A 및 21B)을 더욱 미세제조된다. 이 공정으로, 마스크층(21A)의 폭은 "F"로 설정되고, 마스크층(21B)의 폭 W는 "2F × n - F"로 설정된다. X-방향으로의 모든 마스크층 간의 간격은 "3F"로 설정된다.
도 7에 도시한 바와 같이, 절연층(22)은 예를 들어, CVD에 의해 전체 디바이스 상에 적층된다. 절연층(22)은 절연층(11)과 마스크층(21)에 대해 에칭 선택비를 갖는 재료로 이루어진다. 절연층(22), 절연층(11), 및 마스크층(21)의 조합의 예로는 실리콘 산화물, 실리콘 질화물, 및 아몰퍼스 실리콘이 있다. 절연층(11)은 예를 들어, 저유전율을 갖는 실리콘 산화물을 사용한다. 마스크층(21) 및 절연층(22)은 웨트(wet) 에칭에 의해 제거하기 용이한 실리콘 질화물과, 실리콘 질화물에 대한 선택비를 갖고 오염의 문제가 거의 없는 아몰퍼스 실리콘을 각각 사용한다.
도 8 및 도 9에 도시한 바와 같이, 절연층(22)은 예를 들어, RIE에 의해 선택적으로 에칭되어 마스크층(21A 및 21B)의 측 표면 상에 복수의 측벽(22A)을 형성한다. 각각의 측벽(22A)의 폭은 "F"로 설정된다. X-방향으로의 측벽(22A)들 간의 간격은 "F"로 설정된다.
도 10 및 도 11에 도시한 바와 같이, 마스크층(21A 및 21B)는 예를 들어 웨트 에칭에 의해 제거된다. 각각이 폭 "F"를 갖는 복수의 측벽(22A)만이 절연층(11) 상에 남는다. 다음으로, 도 12에 도시한 바와 같이, 배선층이 형성되어야하는 영역을 제외한 주변 영역(이하 배선 영역으로 지칭됨)은 리소그래피에 의해 레지스트층으로 도포된다.
도 13 및 도 14에 도시된 바와 같이, 절연층(11)은 예를 들어, 측벽(22A)을 마스크로서 사용하는 RIE에 의해 선택적으로 에칭되어 절연층(11A) 내에 복수의 트렌치(24A) 및 트렌치(24A)보다 넓은 트렌치(24B)를 형성한다. 트렌치(24A)의 폭은 "F"로 설정된다. 트렌치(24B)의 폭은 "2F × n - F"로 설정된다.
도 15 및 도 16a에 도시된 바와 같이, 주변 영역에 형성된 레지스트층(23) 및 측벽(22A)은 제거된다. 도전체(15)는 예를 들어 CVD 또는 금속 도금에 의해 전체 디바이스 상에 적층된다.
그리고나서, 도 1 및 도 2에 도시된 바와 같이, 디바이스의 상부 표면은 예를 들어, CMP(chemical mechanical polishing)에 의해 평탄화된다. 이 공정으로, 복수의 제1 배선층(12)과, 제1 배선층(12)의 폭보다 큰 폭을 갖는 하나의 제2 배선층(13)은 절연층(11) 내에 형성된다. 본 실시예의 반도체 디바이스는 이러한 방식으로 형성된다.
상세히 상술한 바와 같이, 본 실시예에 따르면, 최소 가공 치수 "2F"보다 작은 폭을 각각 갖는 복수의 제1 배선층(12)을 형성할 수 있다. 제1 배선층(12) 사이에, 제1 배선층(12)의 폭보다 큰 폭을 갖는 하나의 제2 배선층(13)을 형성하는 것도 가능하다. 제2 배선층(13)의 폭은 "2F × n - F"이다. 또한, X-방향으로 제1 배선층(12) 간의 간격과 제1 배선층(12)과 제2 배선층(13) 간의 간격 모두는 "F"로 설정될 수 있다. 이는 상이한 폭을 갖는 복수의 배선층을 포함한 반도체 디바이스를 미세제조할 수 있게 하며, 더 구체적으로는, X-방향으로 반도체 디바이스를 미세제조하는 것을 가능하게 한다.
본 실시예에 따르면, 단일 리소그래피 공정에서 제1 배선층(12)과 제2 배선층(13)을 형성하는 것이 가능하다. 즉, 상이한 폭을 갖는 복수의 배선층은 동시에 형성될 수 있다. 이는 이 공정(특히, 노광 공정)에서, 제1 배선층(12)과 제2 배선층(13) 간의 정렬 마진을 확보할 필요성을 제거한다. 따라서, 제1 배선층(12)과 제2 배선층(13) 간의 간격을 "F"로 설정하여 제조에서의 단계 수를 줄이는 것이 가능하다.
절연층(11)이 도 11에 도시된 측벽(22A)을 사용하여 에칭되는 경우, 트렌치(24A)는 도 16b에 도시된 바와 같이, 교대로 배열된 얕은 트렌치 및 깊은 트렌치를 종종 포함한다. 이는 측벽(22A)의 상부가 비대칭의 형상을 갖거나, 도 5 및 도 6에 도시된 슬리밍 공정에서 마스크층(21A)의 폭이 "F"로부터 벗어나기 때문에 발생한다.
도 15 및 16a에 도시된 공정은 도 16c에 도시된 구조를 생성하며, 제1 배선층(12)은 교대로 배열되는 얕은 배선층과 깊은 배선층을 포함하고 서로 동일한 높이의 상부 표면을 갖는다. 즉, 노광 기술의 해상도 한계보다 작은 폭 및 간격을 갖는 패턴 내에 형성된 배선은 종종 도 16c에 도시된 형태를 갖는다.
(제2 실시예)
제2 실시예에 따른 반도체 디바이스는 각각이 폭 "F"를 갖는 복수의 제1 배선층(12), 및 각각이 "F"보다 큰 폭을 갖고 제1 배선층(12) 간에 배열된 복수의 제2 배선층(13)을 포함한다.
도 17은 본 발명의 제2 실시예에 따른 반도체 디바이스의 배열을 도시하는 평면도이다. 도 18은 도 17의 라인 XⅧ - XⅧ을 따라 취해진 반도체 디바이스의 단면도이다.
Y-방향으로 연장되는 복수의 배선층은 층간 유전체막(11) 내에 형성된다. 층간 유전체막(11) 내에 형성된 복수의 배선층은 각각이 폭 "F"를 갖는 복수의 제1 배선층(12), 복수의 제1 배선층(12) 간에 형성되고 "F"보다 큰 폭 W을 갖는 2개의 제2 배선층(13), 및 2개의 제2 배선층(13) 간에 형성되고 "F" 이상의 폭 S을 갖는 제3 배선층(14)을 포함한다. 제2 배선층(13)의 폭 W은 제3 배선층(14)의 폭 S보다 크다.
X-방향으로의 배선층(12, 13 및 14) 사이의 간격 모두는 "F"로 설정된다. 이는 X-방향으로의 미세제조를 할 수 있게 한다. 따라서, 원하는 폭을 갖는 복수의 배선층을 포함하는 반도체 디바이스의 면적을 줄이는 것이 가능하다.
제1 배선층(12), 제2 배선층(13), 및 제3 배선층(14)는 제1 실시예와 같이, 예를 들어, Cu, Al, 또는 Ru의 단일 재료 또는 2종류 이상의 재료를 함유하는 혼합 배선층으로 이루어진다.
제2 실시예에 따른 반도체 디바이스를 제조하는 방법은 첨부된 도면을 참조하여 이하에 설명될 것이다. 도 19, 도 21, 도 24, 도 26, 도 28, 도 29, 및 도 31는 제조 단계를 설명하기 위한 평면도이다. 도 20, 도 22, 도 23, 도 25, 도 27, 도 30, 및 도 32는 평면도에서 라인 XⅧ - XⅧ을 따라 취해진 단면도이다.
도 19 및 도 20에 나타난 바와 같이, 절연층(11)에 대한 에칭 선택비를 갖는 마스크층(21)은 예를 들어, CVD에 의해 절연층(11) 상에 적층된다. 마스크층(21)은 리소그래피 및 RIE에 의해 패터닝되어 각각이 노광 기술에 기인한 최소 가공 치수와 동등한 폭 "2F"를 갖는 복수의 마스크층(21A)과, "2F"보다 큰 폭을 갖고 마스크층(21A) 간에 배열된 2개의 마스크층(21B)을 형성한다.
마스크층(21B)의 폭 W은 마스크층(21A)의 폭 "2F"의 n배(n은 1 이상의 자연수임)로 설정된다. X-방향에 인접하는 마스크층(21A) 간의 간격은 "2F"로 설정된다. 따라서, 복수의 마스크층(21A)이 형성되는 영역에서의 패턴의 X-방향 피치는 "4F"로 설정된다. X-방향에 인접한 마스크층(21A 및 21B) 간의 간격은 "2F"로 설정된다. 2개의 마스크층(21B) 간의 간격(S1)은 "2F" 이상으로 설정된다. 간격 S1이 "2F"의 배수로도 설정되는 경우, 리소그래피의 패턴 마진은 향상된다.
다음으로, 도 21 및 도 22에 도시된 바와 같이, 예를 들어, 웨트 에칭을 이용한 슬리밍 공정은 마스크층(21A 및 21B)을 더욱 미세제조하도록 수행된다. 이러한 공정에 의해, 마스크층(21A)의 폭은 "F"로 설정되고, 마스크층(21B)의 폭 W은 "2F × n - F"로 설정된다. X-방향에 인접하는 마스크층(21A) 간의 간격은 "3F"로 설정된다. 서로 인접하는 마스크층(21A 및 21B) 간의 간격은 "3F"로 설정된다. X-방향으로 2개의 마스크층(21B) 간의 간격 S2은 "S1 + F"로 설정된다. 예를 들어, 간격 S1이 "4F"인 경우, 간격 S2은 "5F"이다.
도 23에 도시된 바와 같이, 절연층(22)은 예를 들어 CVD에 의해 전체 디바이스 상에 적층된다. 절연층(22)은 절연층(11) 및 마스크층(21)에 대해 에칭 선택비를 갖는 재료로 이루어진다.
도 24 및 도 25에 도시된 바와 같이, 절연층(22)은 예를 들어, RIE에 의해 선택적으로 에칭되어 마스크층(21A 및 21B)의 측표면 상에 복수의 측벽(22A)을 형성한다. 각 측벽(22A)의 폭은 "F"로 설정된다. 마스크층(21A)을 포함한 영역 내에 형성된 측벽(22A) 간의 X-방향 간격은 "F"로 설정된다. 2개의 마스크층(21B) 간에 배열된 측벽(22A) 간의 X-방향 간격 S은 "S2 - 2F"로 설정된다. 예를 들어, 간격 S1이 "4F"일 경우, 간격 S2이 "5F"이기 때문에 간격 S은 "3F"이다.
도 26 및 도 27에 도시된 바와 같이, 마스크층(21A 및 21B)은 예를 들어, 웨트 에칭에 의해 제거된다. 각각이 폭 "F"을 갖는 복수의 측벽(22A)만이 절연층(11) 상에 남는다. 다음으로, 도 28에 도시된 바와 같이, 주변 영역은 리소그래피에 의해 레지스트층(23)으로 도포된다.
도 29 및 30에 도시된 바와 같이, 절연층(11)은 예를 들어, 마스크로서 측벽(22A)을 이용하는 RIE에 의해 선택적으로 에칭되어 절연층(11) 내에 복수의 트렌치(24A), 트렌치(24A)보다 넓은 2개의 트렌치(24B), 및 트렌치(24A)보다 넓은 트렌치(24C)를 형성한다. 트렌치(24A)의 폭은 "F"로 설정된다. 트렌치(24B)의 폭은 "2F × n - F"로 설정된다. 트렌치(24C)의 폭은 "S"로 설정된다. 예를 들어, 간격 S1이 "4F"일 경우, 간격 S은 "3F"이다. 더 구체적으로는, 제3 배선층(14)의 폭은 리소그래피의 패턴 마진을 고려하여 "2F × m - F"인 것이 바람직하다(m은 1 이상의 자연수).
도 31 및 도 32에 도시된 바와 같이, 주변 영역에 형성된 레지스트층(23) 및 측벽(22A)이 제거된다. 도전체(16)는 예를 들어 CVD 또는 금속 도금에 의해 전체 디바이스 상에 적층된다.
그리고나서, 도 17 및 도 18에 도시된 바와 같이, 디바이스의 상부 표면은 예를 들어, CMP에 의해 평탄화된다. 이 공정으로, 복수의 제1 배선층(12), 각각이 제1 배선층(12)의 폭보다 큰 폭을 갖는 2개의 제2 배선층(13), 및 제1 배선층(12)의 폭 이상의 폭을 갖는 1개의 제3 배선층(14)은 절연층(11) 내에 형성된다. 본 실시예의 반도체 디바이스는 이 방식으로 형성된다.
상술한 바와 같이, 본 실시예에 따르면, 제1 배선층(12) 간에, 각각이 제1 배선층(12)의 폭보다 큰 폭을 갖는 2개의 제2 배선층(13)을 형성하는 것은 가능하다. 제2 배선층(13)의 폭은 "2F × n - F"이다. 제2 배선층(13) 간에, 제1 배선층(12)의 폭 이상의 폭을 갖는 1개의 제3 배선층(14)을 형성하는 것도 가능하다. 제3 배선층(14)의 폭은 "2F × m - F"인 것이 바람직하다. 또한, 제1 배선층(12) 간의 간격, 제1 배선층(12)과 제2 배선층(13) 간의 간격, 및 제2 배선층(13)과 제3 배선층(14) 간의 간격 모두는 "F"로 설정될 수 있다. 이는 상이한 폭을 갖는 복수의 배선층을 포함하는 반도체 디바이스를 미세제조하는 것을 가능하게 한다. 그 외 효과는 제1 실시예와 동일하다.
(제3 실시예)
제3 실시예에서, 제1 및 제2 실시예의 선 및 간격 패턴은 NAND 플래시 메모리에 적용된다.
도 33는 본 발명의 제3 실시예에 따른 NAND 플래시 메모리에 포함된 일 메모리 블록 BLK의 배열을 도시하는 회로도이다.
메모리 블록 BLK은 X-방향으로 배열된 (m+1)개 NAND 스트링을 포함한다(m은 1 이상의 자연수). 각각의 NAND 스트링은 선택 트랜지스터 ST1 및 ST2, 그리고 복수의 메모리 셀 트랜지스터 MT를 포함한다(본 실시예에서는, 32개의 메모리 셀 트랜지스터 MT가 예로써 도시됨). (m+1)개의 NAND 스트링 각각에 포함된 선택 트랜지스터 ST1는 비트선 BL0 내지 비트선 BLm 중 대응하는 하나에 연결되는 드레인과, 선택 게이트선 SGD에 공통 접속된 게이트를 갖는다. 선택 트랜지스터 ST2는 소스선 SL에 공통적으로 연결된 소스와, 선택 게이트선 SGS에 공통적으로 연결된 게이트를 갖는다.
각각의 NAND 스트링에서, 32개의 메모리 셀 트랜지스터 MT는 선택 트랜지스터 ST1의 소스와 선택 트랜지스터 ST2의 드레인 간에 배열되고 전류 경로를 직렬로 연결한다. 더 구체적으로는, 복수의 메모리 셀 트랜지스터 MT는 Y-방향으로 직렬로 연결되어 인접하는 트랜지스터가 확산 영역(소스 또는 드레인 영역)을 공유한다.
메모리 셀 트랜지스터 MT의 제어 게이트 전극은 드레인 측에 가장 근접한 메 모리 셀 트랜지스터 MT로부터 순차적으로 각각 워드선 WL0 내지 워드선 WL31에 연결된다. 따라서, 워드선 WL0에 연결된 메모리 셀 트랜지스터 MT의 드레인은 선택 트랜지스터 ST1의 소스에 연결된다. 워드선 WL31에 연결된 메모리 셀 트랜지스터 MT의 소스는 선택 트랜지스터 ST2의 드레인에 연결된다.
워드선 WL0 내지 워드선 WL31은 메모리 블록 BLK 내에 NAND 스트링 간의 메모리 셀 트랜지스터 MT의 제어 게이트 전극을 공통적으로 연결한다. 더 구체적으로는, 메모리 블록 BLK 내에서 동일한 행의 메모리 셀 트랜지스터 MT의 제어 게이트 전극은 단일 워드선 WL에 연결된다. 단일 워드선 WL에 연결된 복수의 메모리 셀은 하나의 페이지로서 취급된다. 데이터 기입 및 데이터 판독은 각각의 페이지에 대해 수행된다.
비트선 BL0 내지 비트선 BLm은 각각의 메모리 블록 BLK에서의 선택 트랜지스터 ST1의 드레인에 각각 연결된다. 더 구체적으로는, 동일한 열의 NAND 스트링은 복수의 메모리 블록 BLK에서의 단일 비트선 BL에 연결된다.
도 34는 NAND 플래시 메모리의 메모리 블록 BLK 간의 배열을 도시하는 평면도이다. 제1 금속 배선층(제1 레벨층) M0과 제1 금속 배선층 MO 상에 제공되고 비트선 BL 및 션트 배선층(13-1 내지 13-3)을 포함하는 제2 금속 배선층(제2 레벨층) M1은 반도체 기판 상에 형성된다는 점에 유의하라. 도 34는 제2 금속 배선층(제2 레벨층) M1의 배열을 도시한다.
각각의 메모리 블록 BLK은 Y-방향으로 연장되는 복수의 비트선 BL을 포함한다. Y 방향으로 연장되는 션트 배선층 (13-1 및 13-2)은 메모리 블록 BLK 간에 개 재된 제1 영역 내에 제공된다. 더미 배선층(14)은 션트 배선층(13-1 및 13-2) 간에 제공된다. 각각의 비트선 BL은 제2 실시예의 제1 배선층에 대응하고 폭 "F"을 갖는다. 션트 배선층(13-1 및 13-2)은 제2 실시예의 제2 배선층에 대응하고 "F"보다 큰 폭을 갖는다. 더미 배선층(14)은 제2 실시예의 제3 배선층에 대응하고 "F" 이상의 폭을 갖는다. 제3 배선층의 폭은 NAND 플래시 메모리의 크기 감소의 관점에서 "F"인 것이 바람직하다는 것에 유의하라.
Y-방향으로 연장되는 션트 배선(13-3)은 메모리 블록 BLK 간에 개재된 제2 영역 내에 제공된다. 각각의 비트선 BL은 제1 실시예의 제1 배선층에 대응한다. 션트 배선(13-3)은 제1 실시예의 제2 배선층에 대응하고 "F"보다 큰 폭을 갖는다.
제1 및 제2 실시예에 설명한 바와 같이, 비트선 BL, 션트 배선(13-1 내지 13-3), 및 더미 배선(14) 간의 공간 모두는 "F"로 설정된다. 션트 배선(13-1 내지 13-3)은 메모리 셀 어레이 간에(또는 비트선 BL 간에) 배열되며, 기판, 소스선 SL등으로의 콘택을 위한 것이다. 션트 배선(13-1 내지 13-3)은 비트선 BL의 전압보다 높은 전압을 다루기 때문에 비트선 BL의 폭보다 큰 폭을 갖는다. 이는 기판 등에 안정된 전압을 공급하여 소스선 SL 양단의 전압 강하를 방지하기 위한 것이다.
션트 배선(13-1 및 13-2) 간에 제공된 더미 배선(14)은 2개의 션트 배선의 연속적인 배열을 허용한다. 더 구체적으로는, 워드선 WL의 방향으로 짧은 간격으로 션트 배선(13-1 내지 13-3)을 배열하고 기판 등에 전위를 안정적으로 인가하는 것은 가능하다.
더미 배선(14)은 0V를 수신 시 쉴드선(shield line)으로서 기능할 수도 있 다. 이는 안정한 동작을 가능하게 한다. 더미 배선(14)은 또한 단일 선으로서 사용가능하다. 션트 배선(13-1 내지 13-3)에 인접하는 비트선 BL은 종종 더미 비트선으로서 이용된다.
도 35는 NAND 플래시 메모리의 제1 영역 근방의 배열을 도시하는 평면도이다. 도 35를 참조하면, 제1 금속 배선층 M0 및 제2 금속 배선층 M1은 파선(broken line)에 의해 표시된다. 도 36는 도 35에서의 라인 A - A을 따라 취해진 NAND 플래시 메모리의 단면도이다. 도 37는 도 35에서의 라인 B - B을 따라 취해진 NAND 플래시 메모리의 단면도이다. 도 38는 도 35에서의 라인 C - C을 따라 취해진 NAND 플래시 메모리의 단면도이다. 도 39는 도 35에서의 라인 D - D을 따라 취해진 NAND 플래시 메모리의 단면도이다.
Y-방향으로 연장되는 복수의 소자분리막(shallow trench isolation[STI])(32)은 p형 반도체 기판(31) 내에 제공된다. 반도체 기판(31)의 표면 영역 중, 소자분리막(32)이 없는 부분은 반도체 기판이 형성되는 소자 영역(AA; 활성 영역)으로서 기능한다.
도 36에 도시된 바와 같이, 각각의 메모리 셀 트랜지스터 MT는 반도체 기판(31) 상의 게이트 절연막(34) 상에 형성된 적층 게이트를 갖는 MOSFET(metal oxide semiconductor field effect transistor)이다. 적층 게이트는 게이트 절연막(34) 상에 형성된 전하축적층(플로팅 게이트 전극) FG, 및 플로팅 게이트 전극 FG 상의 게이트간 절연막(35) 상에 형성된 제어 게이트 전극 CG을 포함한다. 제어 게이트 전극 CG은 워드선 WL에 대응한다. 따라서, 각각의 제어 게이트 전극 CG은 X-방향으로 연장되고 X-방향으로 인접하는 복수의 메모리 셀 트랜지스터 MT에 의해 공유된다.
선택 트랜지스터 ST1는 반도체 기판(31) 상의 게이트 절연막(34) 상에 형성된 게이트 전극을 포함한다. 게이트 전극은 선택 게이트선 SGD에 대응한다. 각각의 선택 게이트선 SGD은 X-방향으로 연장되고 X-방향으로 인접하는 복수의 선택 트랜지스터 ST1에 의해 공유된다. 유사하게, 선택 트랜지스터 ST2는 반도체 기판(31) 상의 게이트 절연막(34) 상에 형성된 게이트 전극을 포함한다. 게이트 전극은 선택 게이트선 SGS에 대응한다. 각각의 선택 게이트선 SGS은 X-방향으로 연장되고 X-방향으로 인접하는 복수의 선택 트랜지스터 ST2에 의해 공유된다. 선택 트랜지스터 ST1, 32개의 메모리 셀 트랜지스터 MT, 및 선택 트랜지스터 ST2는 이 순서로 Y-방향에 직렬로 연결되고 n+형 확산 영역(33-2)을 공유한다.
선택 게이트선 SGD은 게이트 컨택트 GC1를 통해 중간 배선층(38)에 연결된다. 선택 게이트선 SGS은 게이트 컨택트 GC2를 통해 중간 배선층(39)에 연결된다. 선택 게이트선 SGD 및 SGS의 전압은 중간 배선층(38 및 39)을 사용하여 설정될 수 있다.
선택 트랜지스터 ST1의 드레인 영역(33-1)은 비트선 컨택트 BC, 중간 배선층(36), 및 비아 플러그(37)를 통해 비트선 BL에 연결된다. 선택 트랜지스터 ST2의 소스 영역(33-3)은 소스 라인 SL에 연결된다. 드레인 영역(33-1) 및 소스 영역(33-3)은 n+형 확산 영역으로부터 형성된다.
도 37에 도시된 바와 같이, 웰(well)에 대한 션트 배선(13-2)은 비아 플러그(37), 중간 배선층(36), 및 웰 컨택트 WC를 통해 웰(반도체 기판(31))에 연결된다. 넓은 션트 배선(13-2)이 웰에 연결될 경우, 안정된 높은 전압이 션트 배선(13-2)을 이용하여 웰에 공급될 수 있다.
도 40은 NAND 플래시 메모리의 제2 영역 근방의 배열을 도시하는 평면도이다. 도 40을 참조하면, 제1 금속 배선층 M0 및 제2 금속 배선층 M1은 파선으로 표시된다. 도 41은 도 40에서의 라인 E - E을 따라 취해진 NAND 플래시 메모리의 단면도이다. 도 42는 도 40에서의 라인 F - F을 따라 취해진 NAND 플래시 메모리의 단면도이다.
도 41에 도시한 바와 같이, 소스 라인 SL은 중간 배선층(41) 및 비아 플러그(42)를 통해 셀 소스용 션트 배선(13-3)에 연결된다. 넓은 션트 배선(13-3)이 소스 라인 SL에 연결되는 경우, 안정된 전압이 션트 배선(13-3)을 이용하여 소스 라인 SL(즉, 선택 트랜지스터 ST2의 소스 영역(33-3))에 공급될 수 있다.
도 42에 도시한 바와 같이, 소스 라인 SL은 션트 배선(13-3)을 통해 인출된다. 이는 또한 도 35에 도시한 바와 같이, 중간 배선층(38)을 이용하여 선택 게이트선 SGD의 게이트 전극에 전위를 인가하기 위한 배선을 인출할 수 있게 한다.
상술한 바와 같이, 본 실시예에 따르면, NAND 플래시 메모리에 제1 및 제2 실시예의 선 및 간격 패턴을 적용하는 것이 가능하다. 또한, 비트선 BL의 폭은 최소 가공 치수 "2F"보다 작은 "F"로 설정될 수 있다. 더욱이, 비트선 BL 및 션트 배선 간의 간격이 최소 가공 치수 "2F"보다 작은 "F"로 설정될 수 있기 때문에, NAND 플래시 메모리는 더욱 미세제조될 수 있다.
이상의 실시예에서, NAND 플래시 메모리가 예시되었다. 그러나, 제1 및 제2 실시예의 선 및 간격 패턴은 모든 타입의 메모리 및 메모리 이외의 반도체 디바이스에 적용될 수 있다.
추가적인 이점 및 변경은 당업자에게 즉시 발생할 것이다. 따라서, 광의의 측면에서 본 발명은 본 명세서에 도시되고 설명된 상세한 설명 및 대표적인 실시예에 제한을 두지 않는다. 따라서, 첨부된 특허 청구 범위 및 그 동등물에 의해 정의된 바와 같이 일반적 발명의 개념의 사상 또는 범주를 벗어나지 않으면서 다양한 변형이 이루어질 수도 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 디바이스의 구성을 도시하는 평면도.
도 2는 도 1에서의 라인 Ⅱ - Ⅱ을 따라 취해진 반도체 디바이스의 단면도.
도 3은 제1 실시예에 따른 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 4는 도 3에서의 라인 Ⅱ - Ⅱ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 5는 도 3에 연속하여 반도체 디바이스 제조 단계를 도시하는 평면도.
도 6은 도 5에서의 라인 Ⅱ - Ⅱ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 7은 도 6에 연속하여 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 8은 도 7에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 9는 도 8에서의 라인 Ⅱ - Ⅱ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 10은 도 8에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 11은 도 10의 라인 Ⅱ - Ⅱ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 12는 도 10에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 13은 도 12에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 14는 도 13에서의 라인 Ⅱ - Ⅱ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 15는 도 13에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 16a는 도 15의 라인 Ⅱ - Ⅱ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 16b는 변경에 따른 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 16c는 변경에 따른 반도체 디바이스의 구성을 도시하는 단면도.
도 17은 본 발명의 제2 실시예에 따른 반도체 디바이스의 구성을 도시하는 평면도.
도 18은 도 17에서의 라인 XⅧ - XⅧ을 따라 취해진 반도체 디바이스의 단면도.
도 19는 제2 실시예에 따른 반도체 디바이스의 제조 단계를 도시하는 평면도이다;
도 20은 도 19에서의 라인 XⅧ - XⅧ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 21은 도 19에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 22는 도 21에서의 라인 XⅧ - XⅧ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 23은 도 22에 연속하여 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 24는 도 23에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 25는 도 24에서의 라인 XⅧ - XⅧ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 26은 도 24에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 27은 도 26의 라인 XⅧ - XⅧ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 28은 도 26에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 29는 도 28에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 30은 도 29에서의 라인 XⅧ - XⅧ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 31은 도 29에 연속하여 반도체 디바이스의 제조 단계를 도시하는 평면도.
도 32는 도 31에서의 라인 XⅧ - XⅧ을 따라 취해진 반도체 디바이스의 제조 단계를 도시하는 단면도.
도 33은 본 발명의 제3 실시예에 따른 NAND 플래쉬 메모리에 포함된 하나의 메모리 블록 BLK의 구성을 도시하는 회로도.
도 34는 NAND 플래쉬 메모리의 구성을 도시하는 평면도.
도 35는 NAND 플래쉬 메모리의 제1 영역의 배열을 도시하는 평면도.
도 36은 도 35에서의 라인 A - A을 따라 취해진 NAND 플래쉬 메모리의 단면도.
도 37은 도 35에서의 라인 B - B을 따라 취해진 NAND 플래쉬 메모리의 단면도.
도 38은 도 35에서의 라인 C - C을 따라 취해진 NAND 플래쉬 메모리의 단면 도.
도 39는 도 35에서의 라인 D - D을 따라 취해진 NAND 플래쉬 메모리의 단면도.
도 40은 NAND 플래쉬 메모리의 제2 영역의 구성을 도시하는 평면도.
도 41은 도 40에서의 라인 E - E을 따라 취해진 NAND 플래쉬 메모리의 단면도.
도 42는 도 40에서의 라인 F - F을 따라 취해진 NAND 플래쉬 메모리의 단면도.

Claims (20)

  1. 반도체 디바이스로서,
    절연층 내에 제공되고, 노광 기술에 기인하는 최소 가공 치수보다 작은 폭 및 간격을 갖는 패턴으로 형성된 복수의 제1 배선층과,
    상기 절연층 내에 제공되고, 상기 최소 가공 치수보다 작은 폭 및 간격을 갖는 패턴으로 형성된 복수의 제2 배선층과,
    상기 절연층 내에서 상기 제1 배선층과 상기 제2 배선층 사이에 제공되고, 상기 제1 배선층의 폭보다 큰 폭을 갖는 제3 배선층
    을 포함하고,
    상기 제3 배선층과, 상기 제3 배선층에 인접한 제1 배선층 사이의 간격은 상기 제1 배선층의 간격과 동일하고,
    상기 제3 배선층과, 상기 제3 배선층에 인접한 제2 배선층 사이의 간격은 상기 제1 배선층의 간격과 동일한, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 배선층의 폭을 "F"로 하면, 상기 제3 배선층의 폭은 2F × n - F(n은 1 이상의 자연수)를 충족시키는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 간격은 상기 제1 배선층의 폭과 동일한, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 배선층은 깊이가 서로 다른 배선이 교대로 배열되어 있는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 배선층 내지 제3 배선층은 구리(Cu), 알루미늄(Al), 및 루테늄(Ru)으로 구성된 그룹에서 선택된 하나의 재료로 이루어지는, 반도체 디바이스.
  6. 제1항에 있어서,
    직렬로 연결된 복수의 메모리 셀을 갖는 셀 그룹; 및
    상기 셀 그룹의 단부(end)에 각기 직렬로 연결된 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 더 포함하고,
    각각의 상기 제1 및 제2 배선층은 비트선이고 상기 제1 선택 트랜지스터의 전류 경로의 일 단부에 연결되고,
    상기 제3 배선층은 션트 배선이고 상기 제2 선택 트랜지스터의 전류 경로의 일 단부에 연결되는, 반도체 디바이스.
  7. 반도체 디바이스로서,
    절연층 내에 제공되고, 노광 기술에 기인하는 최소 가공 치수보다 작은 폭 및 간격을 갖는 패턴으로 형성된 복수의 제1 배선층과,
    상기 절연층 내에 제공되고, 상기 최소 가공 치수보다 작은 폭 및 간격을 갖는 패턴으로 형성된 복수의 제2 배선층과,
    상기 절연층 내에서 상기 제1 배선층과 상기 제2 배선층 사이에 제공되고, 제1 배선층의 폭보다 큰 폭을 갖는 2개의 제3 배선층과,
    상기 절연층 내에서 상기 제3 배선층들 사이에 제공되고, 상기 제1 배선층의 폭 이상의 폭을 갖는 제4 배선층을 포함하고,
    제3 배선층과, 상기 제3 배선층에 인접한 제1 배선층 사이의 간격은 상기 제1 배선층의 간격과 동일하고,
    제3 배선층과, 상기 제3 배선층에 인접한 제2 배선층 사이의 간격은 상기 제1 배선층의 간격과 동일하고,
    상기 제4 배선층과 각각의 상기 제3 배선층 사이의 간격은 상기 제1 배선층의 간격과 동일한, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 배선층의 폭을 "F"로 하면, 상기 제3 배선층의 폭은 2F × n - F(n은 1 이상의 자연수)를 충족시키는, 반도체 디바이스.
  9. 제7항에 있어서,
    상기 간격은 상기 제1 배선층의 폭과 동일한, 반도체 디바이스.
  10. 제7항에 있어서,
    상기 제1 배선층은 깊이가 서로 다른 배선이 교대로 배열되어 있는, 반도체 디바이스.
  11. 제7항에 있어서,
    상기 제1 배선층 내지 상기 제4 배선층은 구리(Cu), 알루미늄(Al), 및 루테늄(Ru)으로 구성된 그룹에서 선택된 하나의 재료로 이루어지는, 반도체 디바이스.
  12. 제7항에 있어서,
    직렬로 연결된 복수의 메모리 셀을 갖는 셀 그룹; 및
    상기 셀 그룹의 단부에 각기 직렬로 연결된 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 더 포함하고,
    각각의 상기 제1 및 제2 배선층은 비트선이고 상기 제1 선택 트랜지스터의 전류 경로의 일 단부에 연결되고,
    상기 제3 배선층의 하나는 션트 배선이고 상기 제2 선택 트랜지스터의 전류 경로의 일 단부에 연결되는, 반도체 디바이스.
  13. 제8항에 있어서,
    상기 제1 배선층의 폭을 "F"로 하면, 상기 제4 배선층의 폭은 2F × m - F(m은 1 이상의 자연수)를 충족시키는, 반도체 디바이스.
  14. 반도체 디바이스 제조 방법으로서,
    절연막 상에, 복수의 제1 마스크층과, 상기 제1 마스크층 간에 배열되고 제1 마스크층의 폭보다 큰 폭을 갖는 제2 마스크층 - 상기 제1 마스크층 및 상기 제2 마스크층은 동일한 간격으로 배열됨 - 을 형성하는 단계;
    상기 제1 마스크층 및 상기 제2 마스크층을 선택적으로 에칭함으로써 상기 제1 마스크층 각각 및 상기 제2 마스크층의 폭을 감소시키는 단계;
    상기 제1 마스크층 및 상기 제2 마스크층의 측면 상에 복수의 측벽을 형성하는 단계;
    상기 측벽이 남도록 상기 제1 마스크층 및 상기 제2 마스크층을 제거하는 단계;
    상기 측벽을 마스크로서 이용하여 상기 절연층을 선택적으로 에칭하여, 상기 절연층 내에 복수의 제1 트렌치와, 상기 제1 트렌치들 간에 배열되고 상기 제1 트렌치의 폭보다 큰 폭을 갖는 제2 트렌치를 형성하는 단계; 및
    상기 제1 트렌치 및 상기 제2 트렌치 내에 도전체를 매립하여, 상기 절연층 내에 복수의 제1 배선층과, 상기 제1 배선층의 폭보다 큰 폭을 갖는 제2 배선층을 형성하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  15. 제14항에 있어서,
    상기 제1 마스크층의 폭 및 간격 각각은 노광 기술에 기인하는 최소 가공 치수이고,
    상기 측벽 각각의 폭은 상기 최소 가공 치수보다 작은, 반도체 디바이스 제조 방법.
  16. 제15항에 있어서,
    상기 제1 마스크층 각각 및 상기 제2 마스크층 폭을 감소시키는 단계에서, 상기 최소 가공 치수를 "2F"로 하면, 상기 제1 마스크층의 폭은 "2F"로부터 "F"로 감소되는, 반도체 디바이스 제조 방법.
  17. 제15항에 있어서,
    상기 최소 가공 치수를 "2F"로 하면, 상기 제2 마스크층의 폭은 2F × n(n은 1 이상의 자연수)를 충족시키는, 반도체 디바이스 제조 방법.
  18. 제15항에 있어서,
    상기 제1 배선층의 폭은 상기 최소 가공 치수의 절반이고,
    상기 제1 배선층들 간의 간격은 상기 최소 가공 치수의 절반인, 반도체 디바이스 제조 방법.
  19. 제14항에 있어서,
    상기 제1 배선층의 폭을 "F"로 하면, 상기 제2 배선층의 폭은 2F × n - F(n은 1 이상의 자연수)를 충족시키는, 반도체 디바이스 제조 방법.
  20. 제14항에 있어서,
    상기 제1 마스크층 및 상기 제2 마스크층은 실리콘 질화물 및 아몰퍼스 실리콘 중 하나로 이루어지는, 반도체 디바이스 제조 방법.
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