JPS6273658A - 薄膜トランジスタ装置とその製造方法 - Google Patents
薄膜トランジスタ装置とその製造方法Info
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- JPS6273658A JPS6273658A JP60212965A JP21296585A JPS6273658A JP S6273658 A JPS6273658 A JP S6273658A JP 60212965 A JP60212965 A JP 60212965A JP 21296585 A JP21296585 A JP 21296585A JP S6273658 A JPS6273658 A JP S6273658A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、非晶質、多結晶または単結晶といった材質の
異在る半導体薄膜をチャンネＩＶ＠Ｖにもつ２種の薄膜
トランジスタ（’ｌ’Ｔ）を塔載したＴＰＴ装置の構造
とその製造方法に関するものである。
異在る半導体薄膜をチャンネＩＶ＠Ｖにもつ２種の薄膜
トランジスタ（’ｌ’Ｔ）を塔載したＴＰＴ装置の構造
とその製造方法に関するものである。
〈発明の概要〉
絶縁基板上の１’ Ｆ Ｔ装置で、非晶質または多結晶
の第１高抵抗半導体薄膜を第１ナヤンネル領域にもつ逆
スタガー型の第１ Ｔ Ｆ’ Ｔと、より粒住の大きい
多結晶または単結晶の第２高抵抗半導体薄膜を第２チャ
ンネル領域にもつ第２ Ｔ Ｆ １’を搭載している。
の第１高抵抗半導体薄膜を第１ナヤンネル領域にもつ逆
スタガー型の第１ Ｔ Ｆ’ Ｔと、より粒住の大きい
多結晶または単結晶の第２高抵抗半導体薄膜を第２チャ
ンネル領域にもつ第２ Ｔ Ｆ １’を搭載している。
第１ＴＦＴは、基板側ｌがら第１尋？に膜による第１ゲ
ート電極、第１ゲート絶縁腺、第１チャンネル領域、第
１低抵抗半導体薄１１９による第１ソース及びドレイン
領域、金層膜による第１ソース及びドレイン電極を有し
ている。第２ Ｔ Ｐ Ｔは、基板側からビームアニー
ルで形成された第２チヤンネ＃９ｊ４域、第１ゲート絶
縁膜と同じ第２ゲート絶縁膜、第２ゲート電極から成る
。第２ゲート電極は、金属膜の下に第１低抵抗薄膜、第
１高抵抗薄膜をもつ構造となっている。
ート電極、第１ゲート絶縁腺、第１チャンネル領域、第
１低抵抗半導体薄１１９による第１ソース及びドレイン
領域、金層膜による第１ソース及びドレイン電極を有し
ている。第２ Ｔ Ｐ Ｔは、基板側からビームアニー
ルで形成された第２チヤンネ＃９ｊ４域、第１ゲート絶
縁膜と同じ第２ゲート絶縁膜、第２ゲート電極から成る
。第２ゲート電極は、金属膜の下に第１低抵抗薄膜、第
１高抵抗薄膜をもつ構造となっている。
〈従来の技術〉
非晶質シリコン（ａ−８ｔ）を用いた′Ｌ” ト’ Ｔ
は液晶表示装置等に応用されつつあるが、キャリア移動
度が低いために高速動作に限界があり、応用が限られて
いた。そのため、関連動作部分にはモノリシックＩＣを
用い、ａ−８ｉＴＦ’Ｔ装置に接続していた。しかし、
を０互接続の信頼性やコストに問題がめる。それを解決
するためにａ−８ｉＴＦＴと同一基板上に、レーザ光や
”醒子線等のエネルギービームによるアニールでａ−８
ｉを結晶化したＴ ｌ＝’ Ｔを混載させる方法がある
。第２図には、その−崩造例を示す。ｉ” Ｆ Ｔ １
はａ−８ｉ桃を用い、ＴＦＴ２はビームアニー！しされ
たＳｉ！！Ｉ：Ｉヲ用いたＴＰＴである。ＴＦＴｌはａ
−８ｉ ＴＦＴで最も実績のある逆スタガー構造をも
ち、絶縁基板１上に第１ゲート電棒１２、第１ゲート絶
縁膜１２、第１高抵抗半導体薄膜（ａ−８ｔ膜）から成
る第１チャンネル領域１３、第１低抵抗半導体薄膜（例
えばｎ＋ａ−８ｉ膜）による第１ソース及びドレイン領
域１４，１５、金属膜による第１ソース及びドレイン電
極２４．２５から成り、必要に応じ絶縁膜９で被われて
いる。一方、ＴＦＴ２も同様に第２ゲート電極１１１、
第２ゲート絶縁）換１１２、第２高抵抗半導体薄膜によ
る第２チヤンネ／Ｌ’領域１１６、第２低抵抗半導体薄
膜による第２ソース及びドレイン領域ｊ１４，１１５、
金属膜による第２ソース及びドレイン電極１２４．１２
５から成る。第２高抵抗半導体薄膜は第１高抵抗薄膜を
ビームアニールしたものである。この例の構造は各膜を
ＴＦ Ｔ １及び２で共通に使える利点があるが、次の
問題点がある。（リヒームアニールの際、第２尚抵抗博
映の下に第２ケート屯（ｔｌｌｌがおるので、ビームの
反射、熱放散の不均一によってア二一〜が均一にできな
い。（２）第２ソース及びドレイン領Ｖ１１４．１１５
に第１低抵抗薄膜と同じ例えばｎ＋’ａ−８ｔを使つこ
とになり、抵抗率が大きくＴＦＴ２のオン電流がとれな
い、っ （５）これを遮けるため、第２低抵抗薄膜をビ
ームアニールで結晶化できるが、やはりアニールの不均
一性が問題である。 （４）第１及び第２高抵ｖｆ薄膜
の厚みは同じであるだめ、ＴＦＴｌ及び２で最適の厚み
を選べない。
は液晶表示装置等に応用されつつあるが、キャリア移動
度が低いために高速動作に限界があり、応用が限られて
いた。そのため、関連動作部分にはモノリシックＩＣを
用い、ａ−８ｉＴＦ’Ｔ装置に接続していた。しかし、
を０互接続の信頼性やコストに問題がめる。それを解決
するためにａ−８ｉＴＦＴと同一基板上に、レーザ光や
”醒子線等のエネルギービームによるアニールでａ−８
ｉを結晶化したＴ ｌ＝’ Ｔを混載させる方法がある
。第２図には、その−崩造例を示す。ｉ” Ｆ Ｔ １
はａ−８ｉ桃を用い、ＴＦＴ２はビームアニー！しされ
たＳｉ！！Ｉ：Ｉヲ用いたＴＰＴである。ＴＦＴｌはａ
−８ｉ ＴＦＴで最も実績のある逆スタガー構造をも
ち、絶縁基板１上に第１ゲート電棒１２、第１ゲート絶
縁膜１２、第１高抵抗半導体薄膜（ａ−８ｔ膜）から成
る第１チャンネル領域１３、第１低抵抗半導体薄膜（例
えばｎ＋ａ−８ｉ膜）による第１ソース及びドレイン領
域１４，１５、金属膜による第１ソース及びドレイン電
極２４．２５から成り、必要に応じ絶縁膜９で被われて
いる。一方、ＴＦＴ２も同様に第２ゲート電極１１１、
第２ゲート絶縁）換１１２、第２高抵抗半導体薄膜によ
る第２チヤンネ／Ｌ’領域１１６、第２低抵抗半導体薄
膜による第２ソース及びドレイン領域ｊ１４，１１５、
金属膜による第２ソース及びドレイン電極１２４．１２
５から成る。第２高抵抗半導体薄膜は第１高抵抗薄膜を
ビームアニールしたものである。この例の構造は各膜を
ＴＦ Ｔ １及び２で共通に使える利点があるが、次の
問題点がある。（リヒームアニールの際、第２尚抵抗博
映の下に第２ケート屯（ｔｌｌｌがおるので、ビームの
反射、熱放散の不均一によってア二一〜が均一にできな
い。（２）第２ソース及びドレイン領Ｖ１１４．１１５
に第１低抵抗薄膜と同じ例えばｎ＋’ａ−８ｔを使つこ
とになり、抵抗率が大きくＴＦＴ２のオン電流がとれな
い、っ （５）これを遮けるため、第２低抵抗薄膜をビ
ームアニールで結晶化できるが、やはりアニールの不均
一性が問題である。 （４）第１及び第２高抵ｖｆ薄膜
の厚みは同じであるだめ、ＴＦＴｌ及び２で最適の厚み
を選べない。
〈発明が解決しようとする問題点〉
本発明は叙上の問題に鑑みなされ、逆スタガー型ＴＰＴ
と混在しゃすいビ・−ムアニーＡｚＴＦＴをもつＴＦＴ
装置の構造と製造方法ｔ−提供するものである。また、
それぞれのＴＰＴのチャンネル領域の厚みを自由に選択
できる構造を提供し、それぞれが充分な特性を持つ様に
するものである〇く間馳点を解決するための手段〉 逆スタガー型ＴＰＴを第１ ＴＰＴとし、第２ＴＦＴは
ビームアニールされた第２チヤンネ）Ｖ＠域をもつ。第
２ＴＰＴは、基板側から第２高抵抗半導体薄膜による＠
２チャンネル領域とその両端に接する第２ソース及びド
レイン領域と、両領域に接する第１４ｔｌ［ＩＩによる
第２ソース及びドレイン電極と、第２ゲート絶縁膜と、
第２ゲート′ｗＬ極を有す。第１ＴＦ’Ｔは第１ゲート
ｔｉが第１導電膜で形成され、第１ゲート絶ｋｋ膜は第
２ゲート絶縁膜と同一で、その上に第１高抵抗半導体薄
膜による第１チャンネル領域、第１低抵抗半導体薄膜に
よる第１ソース及びドレイン領域、金属膜による第１ソ
ース及びドレイン電極をもっている。第２ゲート電極は
、第１高抵抗及び低抵抗半導体薄膜と金属膜の多層膜か
ら成っている。
と混在しゃすいビ・−ムアニーＡｚＴＦＴをもつＴＦＴ
装置の構造と製造方法ｔ−提供するものである。また、
それぞれのＴＰＴのチャンネル領域の厚みを自由に選択
できる構造を提供し、それぞれが充分な特性を持つ様に
するものである〇く間馳点を解決するための手段〉 逆スタガー型ＴＰＴを第１ ＴＰＴとし、第２ＴＦＴは
ビームアニールされた第２チヤンネ）Ｖ＠域をもつ。第
２ＴＰＴは、基板側から第２高抵抗半導体薄膜による＠
２チャンネル領域とその両端に接する第２ソース及びド
レイン領域と、両領域に接する第１４ｔｌ［ＩＩによる
第２ソース及びドレイン電極と、第２ゲート絶縁膜と、
第２ゲート′ｗＬ極を有す。第１ＴＦ’Ｔは第１ゲート
ｔｉが第１導電膜で形成され、第１ゲート絶ｋｋ膜は第
２ゲート絶縁膜と同一で、その上に第１高抵抗半導体薄
膜による第１チャンネル領域、第１低抵抗半導体薄膜に
よる第１ソース及びドレイン領域、金属膜による第１ソ
ース及びドレイン電極をもっている。第２ゲート電極は
、第１高抵抗及び低抵抗半導体薄膜と金属膜の多層膜か
ら成っている。
く作用〉
上記の構造は、第１及び第２高抵抗薄膜はそれぞれ独立
に堆積でき、るので、膜厚は自由に選択できる。また、
第１ＴＦ″Ｔでは第１ゲート絶縁膜、第１高抵抗薄膜、
第１低抵抗薄膜は連続して大気に触れず堆積できるので
、界面の汚染や損傷による特性の劣化やコンタクト不良
がなく、逆スタガー型の長所をそのままもっている。第
２ＴＰＴでは、第２チヤンネｐ領域が基板直上にあるの
で、ビームアニールしやすく均一性もよい。さらに、第
２ゲート絶縁膜と第２ゲートＫＮの一部である第１高低
抗薄膜は連続堆積でき、界面の不安定性が少ない。第１
＾抵抗薄膜は抵抗率が充分高いので、むしろゲート絶縁
膜の一部としても働くが、厚みを充分薄くでき誘電率も
高いため第２ＴＰＴの特性上問題は少ない。
に堆積でき、るので、膜厚は自由に選択できる。また、
第１ＴＦ″Ｔでは第１ゲート絶縁膜、第１高抵抗薄膜、
第１低抵抗薄膜は連続して大気に触れず堆積できるので
、界面の汚染や損傷による特性の劣化やコンタクト不良
がなく、逆スタガー型の長所をそのままもっている。第
２ＴＰＴでは、第２チヤンネｐ領域が基板直上にあるの
で、ビームアニールしやすく均一性もよい。さらに、第
２ゲート絶縁膜と第２ゲートＫＮの一部である第１高低
抗薄膜は連続堆積でき、界面の不安定性が少ない。第１
＾抵抗薄膜は抵抗率が充分高いので、むしろゲート絶縁
膜の一部としても働くが、厚みを充分薄くでき誘電率も
高いため第２ＴＰＴの特性上問題は少ない。
く実施例〉
以下に図面を用いて本発明を詳述する。
ａ 実施例ｊ ＴＦＴ装置断面 （第１図）第１図は
本発明によるＴＰＴ装置の断面構造例である。ガラス、
石英、絶縁膜コートされたＳｔ等の絶縁基板１上に第１
ＴＦ’Ｔ（ＴＦＴｌ）と第２ＴＰＴ（ＴＦＴ２）が形成
されている。ＴＦＴｌは基板１上に＠１導電膜による第
１ゲート電極１１、その上に第１ゲート絶縁膜１２、第
１高抵抗半導体薄膜による第１チャンネル領Ｔ！ＪＳ１
３、その両端に互いに離間した第１低抵抗半導体薄膜に
よる第１ソース及びドレイン領域１４ 、１５、さらに
金属膜による第１ソース及びドレイン電極２４゜２５か
ら成る逆スタガー構造を有している。一方ＴＦＴ２は、
基板１上の第２高抵抗半導体薄膜による第２チャンネル
領域１１３、この両側に互いに離間して接する第２低抗
半導体薄膜による第２ソース及びドレイン領域１１４
、１１５、両領域１１４．１１５に接する第１導電膜に
よる第２ソース及びドレイン電極１２４，１２５、第２
チヤンネ）ｖ傾城１１３上の第２ゲート絶縁膜１１２、
その上の第２ゲー）ｆｉ極１３から成る。第２ゲート電
極１１１は、下から第１高抵抗半導体薄膜６、第１低抵
抗半導体薄膜７、金属膜８より成る。５ＮｔＩ膜である
。第２ソース及びドレイン電１１２４１１２５には必要
に応じ、金属膜による第２ソース及びドレイン配線１３
４，１３５が設けられている０ 第１高抵抗薄膜は、例えば非晶質シリコン（ａ −８ｉ
：Ｈやａ−８ｉ：Ｆなど）または多結晶Ｓｉから成り、
第１低抵抗薄膜はやけυＰ−？Ｂｔ−添加され九ａ−８
ｉ：Ｈやａ−３４：Ｆまだは多結晶Ｓｉであり、典型的
な厚みはそれぞれ１００〜５００ Ａ 。
本発明によるＴＰＴ装置の断面構造例である。ガラス、
石英、絶縁膜コートされたＳｔ等の絶縁基板１上に第１
ＴＦ’Ｔ（ＴＦＴｌ）と第２ＴＰＴ（ＴＦＴ２）が形成
されている。ＴＦＴｌは基板１上に＠１導電膜による第
１ゲート電極１１、その上に第１ゲート絶縁膜１２、第
１高抵抗半導体薄膜による第１チャンネル領Ｔ！ＪＳ１
３、その両端に互いに離間した第１低抵抗半導体薄膜に
よる第１ソース及びドレイン領域１４ 、１５、さらに
金属膜による第１ソース及びドレイン電極２４゜２５か
ら成る逆スタガー構造を有している。一方ＴＦＴ２は、
基板１上の第２高抵抗半導体薄膜による第２チャンネル
領域１１３、この両側に互いに離間して接する第２低抗
半導体薄膜による第２ソース及びドレイン領域１１４
、１１５、両領域１１４．１１５に接する第１導電膜に
よる第２ソース及びドレイン電極１２４，１２５、第２
チヤンネ）ｖ傾城１１３上の第２ゲート絶縁膜１１２、
その上の第２ゲー）ｆｉ極１３から成る。第２ゲート電
極１１１は、下から第１高抵抗半導体薄膜６、第１低抵
抗半導体薄膜７、金属膜８より成る。５ＮｔＩ膜である
。第２ソース及びドレイン電１１２４１１２５には必要
に応じ、金属膜による第２ソース及びドレイン配線１３
４，１３５が設けられている０ 第１高抵抗薄膜は、例えば非晶質シリコン（ａ −８ｉ
：Ｈやａ−８ｉ：Ｆなど）または多結晶Ｓｉから成り、
第１低抵抗薄膜はやけυＰ−？Ｂｔ−添加され九ａ−８
ｉ：Ｈやａ−３４：Ｆまだは多結晶Ｓｉであり、典型的
な厚みはそれぞれ１００〜５００ Ａ 。
５０〜５００Ａである。一方、第２高抵抗薄膜はａ−８
ｉ−？多結晶Ｓｉをレーザ光、電子線等のエネルギービ
ームでアニールしたもので、粒径の大キい多結晶Ｓｉま
たは単結晶Ｓｉであり、ＴＰＴ２として必要とされる特
性に応じ不純物は添加されていないかもしくは微量添加
されている。第２低抵抗薄膜は第２高抵抗薄膜ど同様ビ
ームアニールで形成された多結晶または単結晶Ｓｉであ
り、■）またはＢ等の不純物が添加されている。第２高
抵抗薄膜はビームアニールされるのに最適は厚み１００
０Ａ〜１μｍをもち、第１高抵抗薄膜より厚い。
ｉ−？多結晶Ｓｉをレーザ光、電子線等のエネルギービ
ームでアニールしたもので、粒径の大キい多結晶Ｓｉま
たは単結晶Ｓｉであり、ＴＰＴ２として必要とされる特
性に応じ不純物は添加されていないかもしくは微量添加
されている。第２低抵抗薄膜は第２高抵抗薄膜ど同様ビ
ームアニールで形成された多結晶または単結晶Ｓｉであ
り、■）またはＢ等の不純物が添加されている。第２高
抵抗薄膜はビームアニールされるのに最適は厚み１００
０Ａ〜１μｍをもち、第１高抵抗薄膜より厚い。
第１導電膜には、Ｃｒ ｒ Ｍ ｏ ＋ Ｗ ｔ Ｎ１
等の金属やそのＶフサイド、またはＩＴＯ等の透明導電
膜が使われる。第１及び第２ゲート絶縁族’＋ ２ 、
１１２は同じ絶縁膜が使われ、例えばプラズマｃｖ［）
。
等の金属やそのＶフサイド、またはＩＴＯ等の透明導電
膜が使われる。第１及び第２ゲート絶縁族’＋ ２ 、
１１２は同じ絶縁膜が使われ、例えばプラズマｃｖ［）
。
光ｅｖＤ等による５ｔｙｘ 、ＳｉＮｘ等である５、金
属膜は第１ソース及びドレイン′屈極２４＋２５、第２
ソース及びドレイン配線１３４，１５５、第２ゲート［
１ｉ１１の一部、さらに必要に応じ第１ゲー）ＥＷｌｌ
の配線として用いられている。
属膜は第１ソース及びドレイン′屈極２４＋２５、第２
ソース及びドレイン配線１３４，１５５、第２ゲート［
１ｉ１１の一部、さらに必要に応じ第１ゲー）ＥＷｌｌ
の配線として用いられている。
ｂ 実施例２ 製造工程 （第３図）
第３図には本発明によるＴＰＴ装置の製造工程例を示す
。第５図（ａ）は、絶縁基板１上に第２高抵抗半導体薄
膜２による第２チャンネル領域１１５と第２低抵抗半導
体薄膜６たよる第２ソース及びドレイン領域１１４，１
１５を形成し、島状領域として残した状態を示す。第２
高抵抗薄膜２は、ａ−８ｉや多結晶Ｓｔをレーザ光、電
子線、ランプ光、ヒーター等のエネルギービームラ照射
アニー！して得られた粒径の大きい多結晶Ｓｉｔたは単
結晶Ｓｉである。第２高抵抗薄膜２形成後、イオン注入
や不純物含有半導体薄膜の堆積−選択エッチーアニール
などによシ第２高抵抗薄換２内に第２低抵抗薄換６を設
け、第２ソース及びドレイン領１ｄ１１４ 、１１５と
する。第２高抵抗薄膜２には、必要に応じビームアニー
ル前または後にイオン注入等で不純物が微′１に添加さ
れる。第３図（ｂ）は、第１導電膜４を堆積し、ＴＦＴ
ｌの第１ゲート電極１１、Ｔｌ；’Ｔ２の第２ソース及
びドレイン電極１２４．１２５を選択エッチで形成した
状態である。第２ソース及びドレイン電極１２４，１２
５は第２ソース及びドレイン領域１１４，１１５の一部
に接し、必要により配線の一部もかねられ＆第５図（ｃ
）は、ゲート絶縁膜５、第１に抵抗半導体薄膜６、第１
低抵抗半導体薄膜７を連続堆積した状態でおる、これら
の膜は、プラズマｃｖＤ、光ｃｖＤ、減圧ｃｖ［）等で
、望１しくは大気に触れずに連続的に堆積される。第５
図（ｄ）は、ＴＦ’ＴＩの部分、またＴ Ｆ Ｔ ２の
第２ゲート電極となるべき部分の第１高抵抗及び低抵抗
薄膜６．７を残して他を除去し、その後必要な部分にゲ
ート絶縁膜５に対しコンタクト開孔を設けたものである
。第５図（ｅ）は、金属膜８を堆積し、ＴＦＴｌの第１
ソース及びドレイン領域２４ 、２５、’１’Ｆ”Ｔ２
の第２ゲート電極１１１の形状に選択エッチ後、露光し
た第１低抵抗傅膜７を除去して完成した状ｊ島を示す。
。第５図（ａ）は、絶縁基板１上に第２高抵抗半導体薄
膜２による第２チャンネル領域１１５と第２低抵抗半導
体薄膜６たよる第２ソース及びドレイン領域１１４，１
１５を形成し、島状領域として残した状態を示す。第２
高抵抗薄膜２は、ａ−８ｉや多結晶Ｓｔをレーザ光、電
子線、ランプ光、ヒーター等のエネルギービームラ照射
アニー！して得られた粒径の大きい多結晶Ｓｉｔたは単
結晶Ｓｉである。第２高抵抗薄膜２形成後、イオン注入
や不純物含有半導体薄膜の堆積−選択エッチーアニール
などによシ第２高抵抗薄換２内に第２低抵抗薄換６を設
け、第２ソース及びドレイン領１ｄ１１４ 、１１５と
する。第２高抵抗薄膜２には、必要に応じビームアニー
ル前または後にイオン注入等で不純物が微′１に添加さ
れる。第３図（ｂ）は、第１導電膜４を堆積し、ＴＦＴ
ｌの第１ゲート電極１１、Ｔｌ；’Ｔ２の第２ソース及
びドレイン電極１２４．１２５を選択エッチで形成した
状態である。第２ソース及びドレイン電極１２４，１２
５は第２ソース及びドレイン領域１１４，１１５の一部
に接し、必要により配線の一部もかねられ＆第５図（ｃ
）は、ゲート絶縁膜５、第１に抵抗半導体薄膜６、第１
低抵抗半導体薄膜７を連続堆積した状態でおる、これら
の膜は、プラズマｃｖＤ、光ｃｖＤ、減圧ｃｖ［）等で
、望１しくは大気に触れずに連続的に堆積される。第５
図（ｄ）は、ＴＦ’ＴＩの部分、またＴ Ｆ Ｔ ２の
第２ゲート電極となるべき部分の第１高抵抗及び低抵抗
薄膜６．７を残して他を除去し、その後必要な部分にゲ
ート絶縁膜５に対しコンタクト開孔を設けたものである
。第５図（ｅ）は、金属膜８を堆積し、ＴＦＴｌの第１
ソース及びドレイン領域２４ 、２５、’１’Ｆ”Ｔ２
の第２ゲート電極１１１の形状に選択エッチ後、露光し
た第１低抵抗傅膜７を除去して完成した状ｊ島を示す。
金属膜８は、Ａ ！！ ＋ Ａ ｕ等が用いられ、必要
により下地にＭ ｏ ？ Ｃｒ ＋Ｗ等の薄膜が押入さ
れる。
により下地にＭ ｏ ？ Ｃｒ ＋Ｗ等の薄膜が押入さ
れる。
第１低抵抗薄膜７の選択エッチは、第１高抵抗薄ＰＩＡ
乙に対し選択性のあることが望ましく、ＣＩを含むプラ
ズマエッチ、反応性イオンエッチ、光励起エッチ等が用
いられる。
乙に対し選択性のあることが望ましく、ＣＩを含むプラ
ズマエッチ、反応性イオンエッチ、光励起エッチ等が用
いられる。
Ｃ実施例３ 製造工程 （第４図）
第４図には、本発明を液晶表示用ＴＰＴ基板に適用した
製造工程例を示す。この場合、ＴＦＴｌは各（…１素の
スイッチとして、ＴＦＴ２は周辺回路用７品速ＴＦＴと
して使用される。第４図（ａ）は、第３図（ｂ）と同様
、ＴＦＴ２の第２チャンネル領域１１５、第２ソース及
びドレイン領域１１４゜１１５を形成後、第１導電１１
１１１４で第２ソース及びドレイン領域１２４，１２５
及びＴＦＴ １の第１ゲートｔｓｔ億１１と画素電極１
６を形成したものである。この例では、第１導電膜４に
ＩＴＯ等の透明導電膜４１とＭｏ ＋ Ｃｒ ＋Ｗ ＋
Ｎ ｔｔ％の金属層４２の多層膜を用いているが、透
明導電膜４１のみでもよい。第４図（ｂ）は、ゲート絶
縁１Ｉ０５、高１高抵抗４膜６、第１低抵抗薄膜７を連
続堆積した状態を示す。第４図（ｃ）は、第４図（ｂ）
で堆積した５層膜の第２ゲート電極部分及び第１チヤン
ネ／ｌ／＠ｌ１１３部分を少なく共残して、他を除去し
た状態を示す。
製造工程例を示す。この場合、ＴＦＴｌは各（…１素の
スイッチとして、ＴＦＴ２は周辺回路用７品速ＴＦＴと
して使用される。第４図（ａ）は、第３図（ｂ）と同様
、ＴＦＴ２の第２チャンネル領域１１５、第２ソース及
びドレイン領域１１４゜１１５を形成後、第１導電１１
１１１４で第２ソース及びドレイン領域１２４，１２５
及びＴＦＴ １の第１ゲートｔｓｔ億１１と画素電極１
６を形成したものである。この例では、第１導電膜４に
ＩＴＯ等の透明導電膜４１とＭｏ ＋ Ｃｒ ＋Ｗ ＋
Ｎ ｔｔ％の金属層４２の多層膜を用いているが、透
明導電膜４１のみでもよい。第４図（ｂ）は、ゲート絶
縁１Ｉ０５、高１高抵抗４膜６、第１低抵抗薄膜７を連
続堆積した状態を示す。第４図（ｃ）は、第４図（ｂ）
で堆積した５層膜の第２ゲート電極部分及び第１チヤン
ネ／ｌ／＠ｌ１１３部分を少なく共残して、他を除去し
た状態を示す。
この例では、第２ソース及びドレイン’Ｑ！ 樺１２４
＋１２５上及び画素電極１６上を少なく共開孔してい
る。ゲート絶縁膜５も、その上の第１高抵抗及び低抵抗
薄膜６，７の同一形状にエッチするのでマスク枚数が減
少できる。第４図（ｄ）は、金属膜８を堆積・選択エッ
チして第１ソース及びドレイン電極２４．２５、第２ゲ
ート電極１１１の部分、第２ソース及びドレイン配線１
３４，１３５を形成し、さらに露出した第１低抵抗滉膜
７、第１導を膜４のうちの金属Ｍ４２を除去して完成し
たものである。この構造例では、ＴＦＴｌの第１ドレイ
ン［極（データライン）２５とＴ Ｆ Ｔ ２の第２ド
レイン配線１５５を、ＴＦＴｌの第１ソース電極２４と
画素電極１６を接続している。
＋１２５上及び画素電極１６上を少なく共開孔してい
る。ゲート絶縁膜５も、その上の第１高抵抗及び低抵抗
薄膜６，７の同一形状にエッチするのでマスク枚数が減
少できる。第４図（ｄ）は、金属膜８を堆積・選択エッ
チして第１ソース及びドレイン電極２４．２５、第２ゲ
ート電極１１１の部分、第２ソース及びドレイン配線１
３４，１３５を形成し、さらに露出した第１低抵抗滉膜
７、第１導を膜４のうちの金属Ｍ４２を除去して完成し
たものである。この構造例では、ＴＦＴｌの第１ドレイ
ン［極（データライン）２５とＴ Ｆ Ｔ ２の第２ド
レイン配線１５５を、ＴＦＴｌの第１ソース電極２４と
画素電極１６を接続している。
ｄ 実施例４ 液晶表示装置用ＴＦＴ基板 （第５図）
第５図には、本発明を第４図と同様に液晶表示装置に応
用した場合の構造例を示した。この例では、ＴＦＴｌの
第１ゲート電樺１１と、ＴＦＴ２の第２ドレイン？ｌＣ
極１２５を接続した構造を示す。
用した場合の構造例を示した。この例では、ＴＦＴｌの
第１ゲート電樺１１と、ＴＦＴ２の第２ドレイン？ｌＣ
極１２５を接続した構造を示す。
ＴＦＴ２の第２ドレイン領域１１５はＴＦＴｌの第１ゲ
ート［極１１の下部まで付加ゲー） Ｎ、Ｋ ２１とし
て延在している。この付加ゲー）［極２１及びｌｕｊ素
補助電極２６は第２低抵抗薄膜５で特に工程を増さずに
形成でき、配線等の冗長喧を増加させて欠陥の発生を抑
えられる。
ート［極１１の下部まで付加ゲー） Ｎ、Ｋ ２１とし
て延在している。この付加ゲー）［極２１及びｌｕｊ素
補助電極２６は第２低抵抗薄膜５で特に工程を増さずに
形成でき、配線等の冗長喧を増加させて欠陥の発生を抑
えられる。
〈発明の効果〉
以上の様に本発明によれば、ａ−８ｉＴＦＴに最適な逆
スタガー構造の第１ ＴＦＴとビームアニー〜された第
２１” Ｆ Ｔを容易に混載できる。第１及びｆｆ１２
ＴＦＴのチャンネル＠咳の厚みは独立に選択できるので
、比較的厚く、ビームアニールしやすい、チャンネル領
域をもつ第２ＴＰＴに対し第１ＴＦＴｉ”ｌ：極めて池
いチャンネル領域で端光照射性をもたせることができる
など、特性の良好化。
スタガー構造の第１ ＴＦＴとビームアニー〜された第
２１” Ｆ Ｔを容易に混載できる。第１及びｆｆ１２
ＴＦＴのチャンネル＠咳の厚みは独立に選択できるので
、比較的厚く、ビームアニールしやすい、チャンネル領
域をもつ第２ＴＰＴに対し第１ＴＦＴｉ”ｌ：極めて池
いチャンネル領域で端光照射性をもたせることができる
など、特性の良好化。
多様化が図れる。この様な利点のため本発明は、周辺部
ｗＪ回路を同一基板上に有したＴＰＴ液晶表示装置等ａ
−８ｉＴＦＴと高連ＴＦＴを混在させた装置に最適であ
り、それぞれの長所を生かすことができる。
ｗＪ回路を同一基板上に有したＴＰＴ液晶表示装置等ａ
−８ｉＴＦＴと高連ＴＦＴを混在させた装置に最適であ
り、それぞれの長所を生かすことができる。
以上主に、ａ−８ｉＴＦＴを例に述べたが、多結晶Ｓｔ
ＴＦＴ＋他の半導体薄膜を用いるＴＰＴにも適用で
きる。また、本製造工程は第１及び第２高抵抗薄膜の材
料が異なる場合にも有効である□
ＴＦＴ＋他の半導体薄膜を用いるＴＰＴにも適用で
きる。また、本製造工程は第１及び第２高抵抗薄膜の材
料が異なる場合にも有効である□
第１図は本発明によるＴＰＴ装置の断面図、第２図は従
来技術によるＴＰＴの断面図、第３図（ａ）〜（ｅ）は
本発明によるＴＰＴ装置の製造工程順断面図、第４図（
ａ）〜（→は他の実施例によるＴＰＴの製造工程順断面
図、第５図は他のＴＰＴの実施例の断面図である。 １・・・基板 ２・・・第２晶抵抗半導体薄膜 ３・・
・第２低抵抗半導体薄膜 ４・・・第１導電展 ５・・
・ゲート絶縁膜 ６・・・第１高抵抗半導体薄膜 ７・
・・第１低抵抗半導体薄膜 ８・・・金属膜 １１
（１［１）・・・第１（第２）ゲートを極 １２（１１
２）・・・第１（第２）ゲート絶縁１１１ｊ １３
（１１３）・・・第１（第２）チャンネル領域 １４
（１１４） ・・・第１（第２）ソース領域 １５（１
１５）・・・第１（第２）ドレイン領域 １６・・・画
素電極 ２４（１２４）−・第１（第２）ソース電極
２５（１２５）−・・第１（第２）ドレイン１極 以上 出願人 セイコー電子工業株式会社 、 １°ｌ − 代理人 弁理士 般 上 務；／′、“、”Ｈ”、
／ＴＦＴ２ ＴＦ７１ 本発８月ＩＣよるＴＦＴ＊置の町面図 第１図 ＴＦＴ？ ＴＦＴ７ 堤釆（ｎＴＦＴ’Ａ Ｘ （ｒ）前動ＩＺ第２図 ＴＦＴ２ ＴＦＴ２ ＴＦＴＩ
ψ３コ ＴＦＴ２ ＴＦＴＩＴＦＴ
２ ＴＦＴ ＩＴＦ’Ｔ装
置の製造工程唄断面口 第３図
来技術によるＴＰＴの断面図、第３図（ａ）〜（ｅ）は
本発明によるＴＰＴ装置の製造工程順断面図、第４図（
ａ）〜（→は他の実施例によるＴＰＴの製造工程順断面
図、第５図は他のＴＰＴの実施例の断面図である。 １・・・基板 ２・・・第２晶抵抗半導体薄膜 ３・・
・第２低抵抗半導体薄膜 ４・・・第１導電展 ５・・
・ゲート絶縁膜 ６・・・第１高抵抗半導体薄膜 ７・
・・第１低抵抗半導体薄膜 ８・・・金属膜 １１
（１［１）・・・第１（第２）ゲートを極 １２（１１
２）・・・第１（第２）ゲート絶縁１１１ｊ １３
（１１３）・・・第１（第２）チャンネル領域 １４
（１１４） ・・・第１（第２）ソース領域 １５（１
１５）・・・第１（第２）ドレイン領域 １６・・・画
素電極 ２４（１２４）−・第１（第２）ソース電極
２５（１２５）−・・第１（第２）ドレイン１極 以上 出願人 セイコー電子工業株式会社 、 １°ｌ − 代理人 弁理士 般 上 務；／′、“、”Ｈ”、
／ＴＦＴ２ ＴＦ７１ 本発８月ＩＣよるＴＦＴ＊置の町面図 第１図 ＴＦＴ？ ＴＦＴ７ 堤釆（ｎＴＦＴ’Ａ Ｘ （ｒ）前動ＩＺ第２図 ＴＦＴ２ ＴＦＴ２ ＴＦＴＩ
ψ３コ ＴＦＴ２ ＴＦＴＩＴＦＴ
２ ＴＦＴ ＩＴＦ’Ｔ装
置の製造工程唄断面口 第３図
Claims (5)
- （１）絶縁基板と非晶質もしくは多結晶の第１高抵抗半
導体薄膜を第１チャンネル領域として有する第１の薄膜
トランジスタと、前記第１高抵抗薄膜より粒径の大きい
多結晶もしくは単結晶の第２高抵抗半導体薄膜を第２チ
ャンネル領域として有する第２の薄膜トランジスタとを
少なく共含む薄膜トランジスタ装置において 第１のトランジスタは、前記基板上に設けられた第１導
電膜から成る第１ゲート電極と、該電極上に設けられた
第１ゲート絶縁膜と該膜上の第１高抵抗半導体薄膜と、
該第１高抵抗薄膜の表面で互いに離間して設けられた第
１低抵抗半導体薄膜から成る第１ソース領域と第１ドレ
イン領域と、前記両領域にそれぞれ接する金属膜から成
る第１ソース電極と第１ドレイン領域とを少なく共有す
る構造をもち、 第２のトランジスタは、前記基板上に設けられた第２高
抵抗半導体薄膜と該膜に接し互いに離間した第２低抵抗
半導体薄膜から成る第２ソース領域と第２ドレイン領域
と、前記両領域にそれぞれ接し前記第１導電膜より成る
第２ソース電極と第２ドレイン電極と、前記第２高抵抗
薄膜上に設けられた前記第１ゲート絶縁膜と同時に形成
された第２ゲート絶縁膜と、該膜上で前記第１高抵抗薄
膜、第１低抵抗薄膜、金属膜より成る第２ゲート電極を
少なく共有する構造をもつことを特徴とする薄膜トラン
ジスタ装置。 - （２）前記第１導電膜が透明導電膜を少なく共一部に含
み、第１のトランジスタの第１ソース電極に接続された
第１導電膜より成る画素電極を含む特許請求の範囲第１
項記載の薄膜トランジスタ装置。 - （３）絶縁基板上に第１の薄膜トランジスタと第２の薄
膜トランジスタを少なく共有する薄膜トランジスタ装置
の製造において、 （ａ）前記基板上に非晶質もしくは多結晶半導体薄膜を
堆積し、エネルギービームを照射して粒径の大きい多結
晶または単結晶の第２高抵抗半導体薄膜を形成する第１
工程 （ｂ）前記第２高抵抗薄膜を第２のトランジスタの第２
チャンネル領域とし、該領域に接し互いに離間する第２
低抵抗半導体薄膜より成る第２ソース領域と第２ドレイ
ン領域を形成し、前記第２チャンネル領域、第２ソース
領域、第２ドレイン領域を少なく共残して、前記基板を
露出する第２工程（ｃ）第１導電膜を堆積し選択エッチ
によって、第２ソース領域及び第２ドレイン領域にそれ
ぞれ接する第２ソース電極及び第２ドレイン電極を設け
ると共に、露出した基板上に第１のトランジスタの第１
ゲート電極を少なく共形成する第３工程（ｄ）絶縁膜の
堆積に続き、非晶質または多結晶の第１高抵抗半導体薄
膜さらに第１低抵抗半導体薄膜を少なく共連続して堆積
する第４工程 （ｅ）少なく共前記第１低抵抗薄膜及び第４高抵抗薄膜
から成る島状領域を前記第１ゲート電極上に第１島状領
域とし、前記第２チャンネル領域上に第２島状領域とし
て選択形成する第５工程 （ｆ）露出した絶縁膜を選択エッチして所望の第１ゲー
ト電極上及び第２ソース電極上と第２ドレイン電極上に
コンタクト開孔を設ける第６工程（ｇ）金属膜を堆積し
、少なく共第１島状領域に接する第１ソース電極と第１
ドレイン電極と、第２島状領域上に第２ゲート電極を選
択エッチにより形成する第７工程 （ｈ）露出した第１低抵抗薄膜を前記金属膜をマスクに
選択除去する第８工程 より成る薄膜トランジスタ装置の製造方法。 - （４）前記第３工程において、第１導電膜の少なく共一
部を透明導電膜とし、第１ゲート電極に離間した第１導
電膜より成る画素電極を形成し、前記第６工程において
画素電極上にコンタクト開孔を設け、前記第７工程にお
いて画素電極と第１ソース電極間の配線を前記金属膜で
設ける特許請求の範囲第３項記載の薄膜トランジスタ装
置の製造方法。 - （５）前記第５工程において設けた第１及び第２島状領
域をマスクの一部とし前記第６工程のコンタクト開孔を
行なう特許請求の範囲第３項または第４項記載の薄膜ト
ランジスタ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212965A JPH0650779B2 (ja) | 1985-09-26 | 1985-09-26 | 薄膜トランジスタ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212965A JPH0650779B2 (ja) | 1985-09-26 | 1985-09-26 | 薄膜トランジスタ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273658A true JPS6273658A (ja) | 1987-04-04 |
| JPH0650779B2 JPH0650779B2 (ja) | 1994-06-29 |
Family
ID=16631222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212965A Expired - Lifetime JPH0650779B2 (ja) | 1985-09-26 | 1985-09-26 | 薄膜トランジスタ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650779B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192173A (ja) * | 1988-01-27 | 1989-08-02 | Sony Corp | 半導体装置の製造方法 |
| JPH0653509A (ja) * | 1991-05-11 | 1994-02-25 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JPH06196500A (ja) * | 1991-05-16 | 1994-07-15 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| US5585647A (en) * | 1993-06-29 | 1996-12-17 | Kabushiki Kaisha Toshiba | Integrated circuit device having an insulating substrate, and a liquid crystal display device having an insulating substrate |
| US6013928A (en) * | 1991-08-23 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having interlayer insulating film and method for forming the same |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| EP1818900A2 (en) | 2006-02-14 | 2007-08-15 | Samsung Electronics Co.,Ltd. | Organic light emitting device and manufacturing method of the same |
| WO2011142147A1 (ja) * | 2010-05-13 | 2011-11-17 | シャープ株式会社 | 回路基板及び表示装置 |
-
1985
- 1985-09-26 JP JP60212965A patent/JPH0650779B2/ja not_active Expired - Lifetime
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192173A (ja) * | 1988-01-27 | 1989-08-02 | Sony Corp | 半導体装置の製造方法 |
| JP2776820B2 (ja) * | 1988-01-27 | 1998-07-16 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH0653509A (ja) * | 1991-05-11 | 1994-02-25 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JPH06196500A (ja) * | 1991-05-16 | 1994-07-15 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| US6555843B1 (en) | 1991-05-16 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6017783A (en) * | 1991-05-16 | 2000-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device using an insulated gate electrode as a mask |
| US6013928A (en) * | 1991-08-23 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having interlayer insulating film and method for forming the same |
| US6476447B1 (en) | 1992-02-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device including a transistor |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US5585647A (en) * | 1993-06-29 | 1996-12-17 | Kabushiki Kaisha Toshiba | Integrated circuit device having an insulating substrate, and a liquid crystal display device having an insulating substrate |
| EP1818900A2 (en) | 2006-02-14 | 2007-08-15 | Samsung Electronics Co.,Ltd. | Organic light emitting device and manufacturing method of the same |
| EP1818900A3 (en) * | 2006-02-14 | 2010-03-10 | Samsung Electronics Co.,Ltd. | Organic light emitting device and manufacturing method of the same |
| WO2011142147A1 (ja) * | 2010-05-13 | 2011-11-17 | シャープ株式会社 | 回路基板及び表示装置 |
| JP5128721B2 (ja) * | 2010-05-13 | 2013-01-23 | シャープ株式会社 | 回路基板及び表示装置 |
| JPWO2011142147A1 (ja) * | 2010-05-13 | 2013-07-22 | シャープ株式会社 | 回路基板及び表示装置 |
| US8575620B2 (en) | 2010-05-13 | 2013-11-05 | Sharp Kabushiki Kaisha | Circuit board and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650779B2 (ja) | 1994-06-29 |
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