KR20060026201A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

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지로트라쿠날사티압후산
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삼성전자주식회사
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Abstract

본 발명에 따른 박막트랜지스터 표시판의 제조 방법은 기판 위에 감광막을 형성하는 단계, 감광막의 제1 부분을 제거하여 기판의 일부를 노출하는 단계, 제1 부분이 제거되고 잔류하는 감광막의 제2 부분 및 노출된 기판 위에 무전해 구리 도금으로 시드층을 형성하는 단계, 감광막의 제2 부분 및 그 위에 형성되어 있는 시드층을 제거하여 시드선을 형성하는 단계, 시드선 위에 구리 전기 도금으로 게이트선을 형성하는 단계를 포함하고, 감광막의 제1 부분은 게이트선과 동일한 패턴인 것이 바람직하다. 따라서, 본 발명에 따른 박막트랜지스터 표시판의 제조 방법은 감광막의 리프트 오프(lift-off) 방식과 구리 전기 도금을 이용하여 게이트선을 형성함으로써 식각 공정 및 스퍼터링(sputtering) 공정을 사용하지 않고 게이트선을 형성할 수 있다는 장점이 있다.
감광막, 리프트오프, 구리배선, 구리도금, 무전해도금

Description

박막 트랜지스터 표시판의 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY PANEL}
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 Ⅱ-Ⅱ' 선에 대한 단면도이고,
도 3a는 도 1 및 도 2의 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 배치도이고,
도 3b는 도 3a의 IIIb-IIIb' 선에 대한 단면도이고,
도 3c는 도 3a에서 IIIb-IIIb' 선에 대한 단면도로서, 도 3b 다음 단계에서의 단면도이고,
도 3d는 도 3a에서 IIIb-IIIb' 선에 대한 단면도로서, 도 3c 다음 단계에서의 단면도이고,
도 3e는 도 3c의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 3f는 도 3e에서 IIIf-IIIf'선에 대한 단면도이고,
도 4a, 5a 및 6a는 도 1 및 도 2의 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 표시판의 배치도로서, 도 3f의 다음 단계의 배치도이고,
도 4b는 도 4a에서 IVb-IVb' 선에 대한 단면도로서 도 3f의 다음 단계를 도시한 단면도이고,
도 5b는 도 5a에서 Vb-Vb' 선에 대한 단면도로서 도 4b의 다음 단계를 도시한 단면도이고,
도 6b는 도 6a에서 VIb-VIb' 선에 대한 단면도로서 도 5b의 다음 단계를 도시한 단면도이고,
도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 8 및 도 9는 각각 도 7의 VII-VII' 선 및 IX-IX'선에 대한 단면도이고,
도 10a는 도 7 내지 도 9의 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 배치도이고,
도 10b 및 10c는 각각 도 10a의 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도이며,
도 10d 및 10e는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도로서, 도 10b 및 도 10c 다음 단계에서의 단면도이고,
도 10f 및 10g는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도로서, 도 10d 및 도 10e 다음 단계에서의 단면도이고,
도 10h는 도 10f 및 10g의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 10i 및 10j는 각각 도 10h에서 Xi-Xi' 선 및 Xj-Xj' 선에 대한 단면도이며,
도 11a 및 11b는 각각 도 10h에서 Xi-Xi' 선 및 Xj-Xj' 선에 대한 단면도로서, 도 10i 및 도 10j 다음 단계에서의 단면도이고,
도 12a는 도 11a 및 11b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 12b 및 12c는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도이며,
도 13a, 14a, 15a와 도 13b, 14b, 15b는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도로서 도 12b 및 12c 다음 단계들을 공정 순서에 따라 도시한 것이고,
도 16a 및 도 16b는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 표시판의 단면도이고,
도 17a는 도 16a 및 도 16b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 17b 및 17c는 각각 도 17a에서 XVIIb-XVIIb' 선 및 XVIIc-XVIIc' 선에 대한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 기판 121, 129: 게이트선
124: 게이트 전극 140: 게이트 절연막
151, 154: 반도체 161, 165: 저항성 접촉 부재
171, 179: 데이터선 173: 소스 전극
175: 드레인 전극 180: 보호막
181, 182, 185: 접촉 구멍 190: 화소 전극
81, 82: 접촉 보조 부재 50 : 감광막
본 발명은 박막트랜지스터 표시판의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치용 표시판은 여러 개의 도전층과 절연층이 적층된 층 상 구조를 가진다. 게이트선, 데이터선 및 화소 전극은 서로 다른 도전층(이하 각각 게이트 도전체, 데이터 도전체 및 화소 도전체라 함)으로 만들어지고 절연층으로 분리되어 있는데, 아래에서부터 차례로 배치되는 것이 일반적이다.
대화면 및 고해상도 액정 표시 장치에 있어서 저저항 금속 배선 개발이 요구되고 있다. 낮은 비저항값을 지닌 은(Ag), 구리(Cu), 알루미늄(Al), 금(Au) 등에 대한 관심이 증가하고 있으며, 특히 구리(Cu)는 비저항이 2.4μΩ-cm로서, 3.1μΩ-cm의 알루미늄(Al)보다 30% 정도 낮은 값을 가지고 있어, 차세대 금속 배선 물질로 가장 주목받고 있는 물질이다.
그러나, 구리는 건식 식각(dry etch)으로 구리 배선을 형성하는데 어려움이 있으며, 습식 식각액(wet etchant) 및 스트리퍼(stripper) 개발에도 어려운 점이 있어 아직까지 양산에 적용하지 못하는 문제점을 가지고 있다.
본 발명의 기술적 과제는 식각 공정없이 구리 게이트선을 형성하는 박막트랜지스터 표시판의 제조 방법을 제공하는 것이다.
본 발명에 따른 박막트랜지스터 표시판의 제조 방법은 기판 위에 감광막을 형성하는 단계, 상기 감광막의 제1 부분을 제거하여 상기 기판의 일부를 노출하는 단계, 상기 제1 부분이 제거되고 잔류하는 감광막의 제2 부분 및 노출된 기판 위에 무전해 구리 도금으로 시드층을 형성하는 단계, 상기 감광막의 제2 부분 및 그 위에 형성되어 있는 시드층을 제거하여 시드선을 형성하는 단계, 상기 시드선 위에 구리 전기 도금으로 게이트선을 형성하는 단계를 포함하고, 상기 감광막의 제1 부분은 상기 게이트선과 동일한 패턴인 것이 바람직하다.
또한, 상기 감광막의 제2 부분의 측벽은 역테이퍼지게 형성되는 것이 바람직하다.
또한, 상기 시드선은 상기 감광막의 제1 부분에 대응하는 부분에 잔류하는 시드층인 것이 바람직하다.
또한, 상기 시드층은 100 내지 500Å의 두께로 형성하는 것이 바람직하다.
또한, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 반도체층은 진성 반도체층과 불순물 반도체층을 포함하는 것이 바람직하다.
또한, 상기 반도체층을 식각하여 반도체를 형성하는 단계, 상기 반도체 및 게이트 절연막 위에 데이터선을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 데이터선은 상기 반도체 및 게이트 절연막 위에 감광막을 형성하는 단계, 상기 감광막의 제1 부분을 제거하여 상기 반도체 및 게이트 절연막의 일부를 노출하는 단계, 상기 제1 부분이 제거되고 잔류하는 감광막의 제2 부분, 노출된 반도체 및 게이트 절연막 위에 무전해 구리 도금으로 시드층을 형성하는 단계, 상기 감광막의 제2 부분 및 그 위에 형성되어 있는 시드층을 제거하여 시드선을 형성하는 단계, 상기 시드선 위에 구리 전기 도금으로 데이터선을 형성하는 단계로 형성하고, 상기 감광막의 제1 부분은 상기 데이터선과 동일한 패턴인 것이 바람직 하다.
또한, 상기 감광막의 제2 부분의 측벽은 역테이퍼지게 형성되는 것이 바람직하다.
또한, 상기 시드선은 상기 감광막의 제1 부분에 대응하는 부분에 잔류하는 시드층인 것이 바람직하다.
또한, 상기 시드층은 100 내지 500Å의 두께로 형성하는 것이 바람직하다.
또한, 상기 반도체층 위에 데이터 금속막을 형성하는 단계, 상기 데이터 금속막 및 반도체층을 식각하여 데이터선 및 반도체를 형성하는 단계를 더 포함하고, 상기 데이터선은 상기 반도체와 동일한 패턴으로 형성하는 것이 바람직하다.
또한, 상기 데이터선 위에 보호막을 형성하고, 상기 보호막에 상기 데이터선의 일부가 노출되는 접촉 구멍을 형성하는 단계, 상기 보호막 위에 화소 전극을 형성하여 상기 화소 전극을 노출된 상기 데이터선의 일부와 상기 접촉 구멍을 통하여 연결하는 단계를 더 포함하는 것이 바람직하다.
또한, 본 발명에 따른 박막트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층을 식각하여 반도체를 형성하는 단계, 상기 반도체 및 게이트 절연막 위에 감광막을 형성하는 단계, 상기 감광막의 제1 부분을 제거하여 상기 반도체 및 게이트 절연막의 일부를 노출하는 단계, 상기 제1 부분이 제거되고 잔류하는 감광막의 제2 부분, 노출된 반도체 및 게이트 절연막 위에 무전해 구리 도금으로 시드층을 형성하는 단계, 상기 감광 막의 제2 부분 및 그 위에 형성되어 있는 시드층을 제거하여 시드선을 형성하는 단계, 상기 시드선 위에 구리 전기 도금으로 데이터선을 형성하는 단계를 포함하고, 상기 감광막의 제1 부분은 상기 데이터선과 동일한 패턴인 것이 바람직하다.
또한, 상기 감광막의 제2 부분의 측벽은 역테이퍼지게 형성되는 것이 바람직하다.
또한, 상기 시드선은 상기 감광막의 제1 부분에 대응하는 부분에 잔류하는 시드층인 것이 바람직하다.
또한, 상기 시드층은 100 내지 500Å의 두께로 형성하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
구체적으로는 도 1에 도시된 바와 같이, 하나의 실시예는 박막 트랜지스터 표시판의 표시 영역에 위치한 박막 트랜지스터, 화소 전극 및 신호선의 부분과 주변영역에 위치한 신호선의 확장부를 포함하며, 도 1은 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 절연 기판(110) 위에 게이트 신호를 전달하며, 주로 가로 방향으로 뻗어 있는 복수의 게이트선(121)이 형성되어 있다.
각 게이트선(121)의 일부는 복수의 게이트 전극(124)을 이룬다. 또한 각 게이트선(121)은 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(129)를 포함한다. 게이트선(121)의 대부분은 표시 영역에 위치하지만, 게이트선(121)의 확장부(129)는 주변 영역에 위치한다.
게이트선(121)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항의 금속인 구리(Cu)로 이루어지는 것이 바람직하다.
또한 게이트선(121)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30 내지 80도를 이룬다.
이러한 게이트선(121)은 구리로 시드층을 형성한 후, 전기 도금법을 이용하여 형성하는 것이 바람직하며, 이러한 게이트선의 형성 방법에 관하여는 후술할 제조 방법에서 상세히 설명한다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 상부에는 수소화 비정질 규소 (hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 반도체(150)가 형성되어 있다. 반도체(150)는 주로 게이트 전극(124) 위에 형성되어 있으며, 반도체(150)는 게이트 전극(124)보다 넓은 면적을 덮고 있다.
반도체(150)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 섬형 저항성 접촉 부재(163, 165)가 형성되어 있다. 섬형 저항성 접촉 부재는 둘로 나뉘어져 있으며, 서로 쌍을 이루어 반도체 위에 위치한다.
반도체(150)와 저항성 접촉 부재(163, 165)의 측면 역시 경사져 있으며 경사각은 30 내지 80도를 이룬다.
저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(171)과 복수의 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압을 전달한다. 각 데이터선(171)은 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(179)를 포함한다. 데이터선(171)의 대부분은 표시영역에 위치하지만, 데이터선(171)의 확장부(179)는 주변 영역에 위치한다.
각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(150)와 함께 박막 트랜지스 터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175)사이의 반도체(150)에 형성된다.
데이터선(171, 173) 및 드레인 전극(175)은 구리로 시드층을 형성한 후, 전기 도금법을 이용하여 형성하는 것이 바람직하며, 이러한 데이터선의 형성 방법에 관하여는 후술할 제조 방법에서 상세히 설명한다.
또한, 데이터선(171, 173) 및 드레인 전극(175)은 몰리브덴, 몰리브덴 합금, 크롬, 알루미늄 계열 또는 은 계열 금속으로 형성할 수도 있으며, 데이터선(171)을 이중막으로 형성하는 경우에는 상부막은 알루미늄 등으로 이루어지고, 하부막은 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금, 크롬-몰리브덴(CrMo) 합금, 몰리브덴-티타늄(MoTi) 합금, 몰리브덴-네오디뮴(MoNb), 몰리브덴-바나듐(MoV)], 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등으로 형성할 수 있다.
또한 데이터선(171)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30 내지 80도를 이룬다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(150)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 반도체(150)는 소스 전극(173) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(150) 부분의 위에는 무 기 물질인 질화규소(SiNx) 따위로 이루어진 보호막(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175) 및 데이터선(171)의 확장부(179)를 각각 드러내는 복수의 접촉 구멍(185, 182)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 확장부(129)를 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(901)과 복수의 접촉 보조 부재(81, 82)가 형성되어 있다. 화소 전극(190)은 ITO 또는 IZO로 이루어지며, 화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 각각 물리적, 전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 "액정 축전기"라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 액정 축전기의 전압 유지 능력을 강화하기 위해서 액정 축전기와 병렬로 연결된 다른 축전기를 두는 경우도 있다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 확장부(129) 및 데이터선의 확장부(179)와 각각 연결된다. 접촉 보조 부재(81, 82)는 게 이트선(121) 및 데이터선(171)의 각 확장부(129, 179)와 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용여부는 선택적이다. 이러한 접촉 보조 부재(81, 82)는 ITO 또는 IZO로 이루어진다.
그러면 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3a 내지 도 6b 및 도 1과 도 2를 참고로 하여 상세히 설명한다.
도 3a는 도 1 및 도 2의 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 배치도이고, 도 3b는 도 3a의 IIIb-IIIb' 선에 대한 단면도이고, 도 3c는 도 3a에서 IIIb-IIIb' 선에 대한 단면도로서, 도 3b 다음 단계에서의 단면도이고, 도 3d는 도 3a에서 IIIb-IIIb' 선에 대한 단면도로서, 도 3c 다음 단계에서의 단면도이고, 도 3e는 도 3c의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 3f는 도 3e에서 IIIf-IIIf'선에 대한 단면도이고, 도 4a, 5a 및 6a는 도 1 및 도 2의 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 표시판의 배치도로서, 도 3f의 다음 단계의 배치도이고, 도 4b는 도 4a에서 IVb-IVb' 선에 대한 단면도로서 도 3f의 다음 단계를 도시한 단면도이고, 도 5b는 도 5a에서 Vb-Vb' 선에 대한 단면도로서 도 4b의 다음 단계를 도시한 단면도이고, 도 6b는 도 6a에서 VIb-VIb' 선에 대한 단면도로서 도 5b의 다음 단계를 도시한 단면도이다.
먼저, 도 3a 및 도 3b에 도시한 바와 같이, 투명한 유리등으로 만들어진 절 연 기판(110) 위에 감광막(50)을 형성하고, 감광막을 소정 패턴을 가진 광마스크를 이용하여 노광 및 현상하여 제1 부분(55)의 감광막(50)을 제거하여 기판(110)의 일부를 노출한다. 이러한 제1 부분(55)은 게이트선(121)이 형성될 부분이다. 이 때, 광마스크는 게이트선(121)과 동일한 패턴으로 형성되어 있다. 그리고, 감광막이 제거되어 기판이 노출된 부분(55)에 인접하는 감광막(50)의 측벽은 역테이퍼지도록 형성하는 것이 바람직하다.
다음으로, 도 3c에 도시한 바와 같이, 구리 무전해 도금(Cu electroless plating)을 이용하여 시드층(seed layer)(60)을 형성한다.
구리 무전해 도금법은 산화, 환원 반응을 이용한 것으로서, 외부의 전원 공급이 없어도 환원제에 의한 촉매 활동을 매개로 금속을 환원시켜 금속 박막을 형성하는 것이다.
즉, 패턴화된 감광막(50)이 형성된 기판(110)을 구리 및 환원제를 포함하는 무전해 도금용 금속 용액에 담그면 화학식 1에 나타난 바와 같이, 환원제인 포르말린이 전자를 방출하고 개미산으로 산화된다. 방출된 전자는 용액 내의 구리 이온이 받아서 감광막(50) 위에 석출되어 시드층(60)이 형성된다.
[화학식 1]
HCHO + 4OH- → 2HCOO- + 2H2O + 2e- + H2 (산화)
Cu2+ +2e- → Cu (환원)
이러한 시드층(60)은 구리 전기 도금을 이용하기 위해 형성하는 층으로서, 감광막의 제1 부분(55)이 제거되어 잔류하는 감광막의 제2 부분 및 노출된 기판 위 에 100 내지 500Å의 두께로 형성하는 것이 바람직하다. 즉, 500Å보다 두꺼운 두께로 시드층(60)을 형성하는 경우에는 리프트 오프(lift-off) 방식에 불리하기 때문이다. 그리고, 감광막이 제거된 제1 부분(55)에 인접하는 감광막의 측벽은 역테이퍼지도록 형성되어 있기 때문에 시드층(60)을 형성하는 경우에 역테이퍼진 부분 위에 형성되는 시드층(60)은 일부분 서로 분리되어 틈이 생기고, 이에 따라 감광막의 측벽이 일부분 노출된다.
다음으로, 도 3d에 도시한 바와 같이, 리프트 오프 방식으로 잔류하는 감광막의 제2 부분(50) 및 그 감광막 위에 형성되어 있는 시드층(60)을 제거한다.
즉, 기판(110)을 감광막 용제에 담그면 용제는 시드층의 갈라진 틈 등을 통해 감광막(50)으로 침투하고 이에 따라 감광막의 제2 부분(50)이 제거된다. 이때, 남은 감광막(50) 위에 위치하는 시드층 또한 리프트-오프(lift-off) 방식으로 감광막 부분(50)과 함께 떨어져 나가므로, 결국 감광막이 형성되어 있지 않던 부분(55)에만 구리로 된 시드선(120)이 남게 된다.
다음으로, 도 3e 및 도 3f에 도시한 바와 같이, 시드선(120)을 이용하여 구리 전기 도금(Cu electro-plating)을 진행하여 구리 게이트선(121, 124, 129)을 형성한다.
이와 같이, 구리 게이트선(121, 124, 129)을 형성한 경우에는 식각 공정(etch) 및 스퍼터링 공정(sputtering)을 사용하지 않고 구리 게이트선을 형성할 수 있다는 장점이 있다.
다음으로, 도 4a 및 도 4b에 도시한 바와 같이, 게이트 절연막(140)을 형성 한다. 게이트 절연막(140)의 재료로는 질화규소(SiNx)가 바람직하며 적층 온도는 250-500℃, 두께는 2,000-5,000Å 정도인 것이 바람직하다.
그리고, 게이트 절연막(140) 위에 반도체층 즉, 진성 비정질 규소층(intrinsic amorphous silicon)(150) 및 불순물 비정질 규소층(extrinsic amorphous silicon)(160)을 연속하여 적층하다.
그리고, 불순물 비정질 규소층 및 진성 비정질 규소층을 사진식각하여 진성 반도체(150) 및 복수의 불순물 반도체(160)를 형성한다.
다음으로, 게이트선(121)의 형성 방법과 동일한 방법으로 데이터선(171)을 형성한다.
즉, 진성 반도체(150) 및 불순물 반도체(160)가 형성된 게이트 절연막(140) 위에 감광막을 형성하고, 감광막을 소정 패턴을 가진 광마스크를 이용하여 노광 및 현상하여 제1 부분의 감광막을 제거하여 불순물 반도체(160) 및 게이트 절연막(140)의 일부를 노출한다. 이러한 제1 부분은 데이터선(171)이 형성될 부분이다. 이 때, 광마스크는 데이터선(171)과 동일한 패턴으로 형성되어 있다. 그리고, 감광막이 제거되어 불순물 반도체(160) 및 게이트 절연막(140)이 노출된 부분에 인접하는 감광막의 측벽은 역테이퍼지도록 형성하는 것이 바람직하다.
그리고, 구리 무전해 도금(Cu electroless plating)을 이용하여 시드층(seed layer)을 형성한다. 즉, 패턴화된 감광막이 형성된 기판(110)을 구리 및 환원제를 포함하는 무전해 도금용 금속 용액에 담그면 환원제인 포르말린이 전자를 방출하고 개미산으로 산화된다. 방출된 전자는 용액 내의 구리 이온이 받아서 감광막 위에 석출되어 시드층이 형성된다.
이러한 시드층은 구리 전기 도금을 이용하기 위해 형성하는 층으로서, 감광막의 제1 부분이 제거되어 잔류하는 감광막의 제2 부분, 노출된 불순물 반도체(160) 및 게이트 절연막(140) 기판 위에 100 내지 500Å의 두께로 형성하는 것이 바람직하다. 즉, 500Å보다 두꺼운 두께로 시드층(60)을 형성하는 경우에는 리프트 오프(lift-off) 방식에 불리하기 때문이다. 그리고, 감광막이 제거된 제1 부분에 인접하는 감광막의 측벽은 역테이퍼지도록 형성되어 있기 때문에 시드층을 형성하는 경우에 역테이퍼진 부분 위에 형성되는 시드층은 일부분 서로 분리되어 틈이 생기고, 이에 따라 감광막의 측벽이 일부분 노출된다.
그리고, 리프트 오프 방식으로, 잔류하는 감광막의 제2 부분 및 그 감광막 위에 형성되어 있는 시드층을 제거한다.
즉, 기판(110)을 감광막 용제에 담그면 용제는 시드층의 갈라진 틈 등을 통해 감광막으로 침투하고 이에 따라 감광막의 제2 부분이 제거된다. 이때, 남은 감광막 위에 위치하는 시드층 또한 리프트-오프(lift-off) 방식으로 감광막 부분과 함께 떨어져 나가므로, 결국 감광막이 형성되어 있지 않던 부분에만 구리로 된 시드선이 남게 된다.
다음으로, 도 5a 및 도 5b에 도시한 바와 같이, 시드선을 이용하여 구리 전기 도금(Cu electro-plating)을 진행하여 구리 데이터선(171, 175, 179)을 형성한다. 이와 같이, 구리 데이터선(171, 175, 179)을 형성한 경우에는 식각 공정(etch) 및 스퍼터링 공정(sputtering)을 사용하지 않고 구리 데이터선을 형성할 수 있다는 장점이 있다.
한편, 몰리브덴, 몰리브덴 합금, 크롬, 알루미늄 계열 또는 은 계열 데이터선을 형성할 수도 있으며, 데이터선을 이중막으로 형성하는 경우에는 상부막은 알루미늄 등으로 이루어지고, 하부막은 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금, 크롬-몰리브덴(CrMo) 합금, 몰리브덴-티타늄(MoTi) 합금, 몰리브덴-네오디뮴(MoNb), 몰리브덴-바나듐(MoV)], 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등으로 이루어지는 것이 바람직하다.
즉, 몰리브덴, 몰리브덴 합금, 크롬, 알루미늄 계열 또는 은 계열 금속막을 스퍼터링 등으로 형성한 후, 금속막을 패터닝하여 데이터선(171) 및 드레인 전극(175)을 형성한다. 즉, 금속막을 습식 식각 또는 건식 식각으로 패터닝하여 복수의 소스 전극을 각각 포함하는 복수의 데이터선과 복수의 드레인 전극을 형성한다.
이어, 데이터선(171) 및 드레인 전극(175)으로 덮이지 않고 노출된 불순물 반도체(160) 부분을 제거함으로써 복수의 저항성 접촉 부재(160)를 완성하는 한편, 그 아래의 진성 반도체(150) 부분을 노출시킨다. 노출된 진성 반도체(150) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.
다음으로, 도 6a 및 도 6b에서 보는 바와 같이, 질화막으로 보호막(180)을 적층하고 그 위에 감광막을 코팅한 후, 광마스크를 통하여 감광막에 빛을 조사한 후 현상한다. 그 후 애싱 공정 등 식각 단계를 통하여 복수의 접촉 구멍(182, 185, 189)을 형성한다. 이러한 부분의 제거는 건식 식각으로 하며, 게이트 절연막 (140)과 보호막(180)에 대하여 실질적으로 동일한 식각비를 가지는 식각 조건으로 실시한다.
다음, 마지막으로 도 1 및 도 2에 도시한 바와 같이, IZO 및 ITO막을 각각 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다.
한편 본 발명의 다른 실시예를 도시하고 있는 도 7 내지 17c를 참고로 하여 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 8과 도 9는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIII-VIII' 선 및 IX-IX' 선을 따라 잘라 도시한 단면도이다.
도 7 내지 도 9에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 기판(110)위에 복수의 게이트 전극(124)과 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(125)를 포함하는 복수의 게이트선(121)이 형성되어 있고, 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)이 형성되어 있다.
게이트선(121)과 유지 전극선(131)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항의 금속인 구리(Cu)로 이루어지는 것이 바람직하다.
유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터인가 받는다. 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수 있다. 이 경우에는 후술하는 유지 축전기용 도전체(177)도 생략한다.
또한 게이트선(121) 및 유지 전극선(131)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30 내지 80도를 이룬다.
이러한 게이트선(121) 및 유지 전극선(131)은 구리로 시드층을 형성한 후, 전기 도금법을 이용하여 형성하는 것이 바람직하며, 이러한 게이트선의 형성 방법에 관하여는 후술할 제조 방법에서 상세히 설명한다.
게이트선(121) 위에는 질화규소 따위로 이루어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있으며, 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 분지의 형태로 뻗어 나와서 게이트 전극(124)을 덮는 복수의 돌출부(154)가 형성되어 있다. 또한 유지 전극선(131)의 일부를 덮는 섬형 반도체(157)도 형성된다.
반도체(151)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(161, 165, 167)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154)위에 위치한다. 한편 섬형 반도체(157) 위에는 섬형 접촉 부재(167)가 형성된다.
반도체(151, 157)와 저항성 접촉 부재(161, 165, 167)의 측면 역시 경사져 있으며 경사각은 30 내지 80도이다.
저항 접촉 부재(161, 167, 169) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(171)과 복수의 드레인 전극(175), 복수의 유지 축전기용 도전체(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압을 전달한다. 각 데이터선(171)은 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(179)를 포함한다. 데이터선(171)의 대부분은 표시 영역에 위치하지만, 데이터선(171)의 확장부(179)는 주변 영역에 위치한다.
각 데이터선(171)에서 드레인 전극(175)을 향하여 가지 모양으로 뻗은 복수의 가지가 소스전극(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
유지 축전기용 도전체(177)는 유지 전극선(131)의 일부와 중첩되어 있으며, 섬형 반도체(157) 및 섬형 저항성 접촉 부재(167)의 위에 형성된다.
데이터선(171, 173) 및 드레인 전극(175)은 몰리브덴, 몰리브덴 합금, 크롬, 알루미늄 계열 또는 은 계열 금속으로 형성하는 것이 바람직하다.
데이터선(171)을 이중막으로 형성하는 경우에는 상부막은 알루미늄 등으로 이루어지고, 하부막은 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금, 크롬-몰리브덴(CrMo) 합금, 몰리브덴-티타늄(MoTi) 합금, 몰리브덴-네오디뮴(MoNb), 몰리브덴-바나듐(MoV)], 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등으로 이루어지는 것이 바람직하다.
또한 데이터선(171)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30 내지 80도를 이룬다.
저항성 접촉 부재(161, 165, 167)는 그 하부의 반도체(151, 157)와 그 상부의 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 섬형 반도체(157)는 유지 축전기용 도전체(177)의 하부에 있는 저항성 접촉 부재(167)의 하부에 존재한다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 무기 물질인 질화규소 따위로 이루어진 보호막(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 확장부(179)를 각각 드러내는 복수의 접촉 구멍(185, 187, 189)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 확장부(129)를 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(190), 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.
화소 전극(190)은 ITO 또는 IZO로 이루어지며, 화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적, 전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소전극(190)은 공통 전압을 인가 받은 다른 표시판의 공통 전극과 함께 전기장을 생성함으로써 두 전극사이의 액정층의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 "유지 축전기(storage electrode)"라 한다. 유지 축전기는 이와 이웃하는 유지 전극선(131)의 중첩 등으로 만들어지며, 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 확장부(129) 및 데이터선의 확장부(179)와 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 확장부(129, 179)와 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것이다. 이러한 접촉 보조 부재(81, 82)는 ITO 또는 IZO로 형성되어 있다.
그러면 도 7, 도 8 및 도9에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 10a 내지 도 17c 및 도 7, 도 8과 도 9를 참고로 하여 상세히 설명한다.
도 10a는 도 7 내지 도 9의 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 배치도이고, 도 10b 및 10c는 각각 도 10a의 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도이며, 도 10d 및 10e는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도로서, 도 10b 및 도 10c 다음 단계에서의 단면도이고, 도 10f 및 10g는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도로서, 도 10d 및 도 10e 다음 단계에서의 단면도이고, 도 10h는 도 10f 및 10g의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 10i 및 10j는 각각 도 10h에서 Xi-Xi' 선 및 Xj-Xj' 선에 대한 단면도이며, 도 11a 및 11b는 각각 도 10h에서 Xi-Xi' 선 및 Xj-Xj' 선에 대한 단면도로서, 도 10i 및 도 10j 다음 단계에서의 단면도이고, 도 12a는 도 11a 및 11b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 12b 및 12c는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도이며, 도 13a, 14a, 15a와 도 13b, 14b, 15b는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도로서 도 12b 및 12c 다음 단계들을 공정 순서에 따라 도시한 것이고, 도 16a 및 도 16b는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 표시판의 단면도이고, 도 17a는 도 16a 및 도 16b의 다음 단계에서의 박막 트랜 지스터 표시판의 배치도이고, 도 17b 및 17c는 각각 도 17a에서 XVIIb-XVIIb' 선 및 XVIIc-XVIIc' 선에 대한 단면도이다.
먼저, 도 10a 내지 도 10c에 도시한 바와 같이, 투명한 유리등으로 만들어진 절연 기판(110) 위에 감광막(50)을 형성하고, 감광막을 소정 패턴을 가진 광마스크를 이용하여 노광 및 현상하여 제1 부분(55)의 감광막(50)을 제거하여 기판(110)의 일부를 노출한다. 이러한 제1 부분(55)은 게이트선(121)이 형성될 부분이다. 이 때, 광마스크는 게이트선(121)과 동일한 패턴으로 형성되어 있다. 그리고, 감광막이 제거되어 기판이 노출된 부분(55)에 인접하는 감광막(50)의 측벽은 역테이퍼지도록 형성하는 것이 바람직하다.
다음으로, 도 10d 및 도 10e에 도시한 바와 같이, 구리 무전해 도금(Cu electroless plating)을 이용하여 시드층(seed layer)(60)을 형성한다.
구리 무전해 도금법은 산화, 환원 반응을 이용한 것으로서, 외부의 전원 공급이 없어도 환원제에 의한 촉매 활동을 매개로 금속을 환원시켜 금속 박막을 형성하는 것이다.
즉, 패턴화된 감광막(50)이 형성된 기판(110)을 구리 및 환원제를 포함하는 무전해 도금용 금속 용액에 담그면 환원제인 포르말린이 전자를 방출하고 개미산으로 산화된다. 방출된 전자는 용액 내의 구리 이온이 받아서 감광막(50) 위에 석출되어 시드층(60)이 형성된다.
이러한 시드층(60)은 구리 전기 도금을 이용하기 위해 형성하는 층으로서, 감광막의 제1 부분(55)이 제거되어 잔류하는 감광막의 제2 부분 및 노출된 기판 위 에 100 내지 500Å의 두께로 형성하는 것이 바람직하다. 즉, 500Å보다 두꺼운 두께로 시드층(60)을 형성하는 경우에는 리프트 오프(lift-off) 방식에 불리하기 때문이다. 그리고, 감광막이 제거된 제1 부분(55)에 인접하는 감광막의 측벽은 역테이퍼지도록 형성되어 있기 때문에 시드층(60)을 형성하는 경우에 역테이퍼진 부분 위에 형성되는 시드층(60)은 일부분 서로 분리되어 틈이 생기고, 이에 따라 감광막의 측벽이 일부분 노출된다.
다음으로, 도 10f 및 도 10g에 도시한 바와 같이, 리프트 오프 방식으로 잔류하는 감광막의 제2 부분(50) 및 그 감광막 위에 형성되어 있는 시드층(60)을 제거한다.
즉, 기판(110)을 감광막 용제에 담그면 용제는 시드층의 갈라진 틈 등을 통해 감광막(50)으로 침투하고 이에 따라 감광막의 제2 부분(50)이 제거된다. 이때, 남은 감광막(50) 위에 위치하는 시드층 또한 리프트-오프(lift-off) 방식으로 감광막 부분(50)과 함께 떨어져 나가므로, 결국 감광막이 형성되어 있지 않던 부분(55)에만 구리로 된 시드선(120)이 남게 된다.
다음으로, 도 10h 내지 도 10j에 도시한 바와 같이, 시드선(120)을 이용하여 구리 전기 도금(Cu electro-plating)을 진행하여 구리 게이트선(121, 124, 129)을 형성한다.
이와 같이, 구리 게이트선(121, 124, 129)을 형성한 경우에는 식각 공정(etch) 및 스퍼터링 공정(sputtering)을 사용하지 않고 구리 게이트선을 형성할 수 있다는 장점이 있다.
다음으로, 도 11a 및 도 11b에 도시한 바와 같이, 게이트 절연막(140)을 형성한다. 게이트 절연막(140)의 재료로는 질화규소(SiNx)가 바람직하며 적층 온도는 250-500℃, 두께는 2,000-5,000Å 정도인 것이 바람직하다.
그리고, 게이트 절연막(140) 위에 반도체층 즉, 진성 비정질 규소층(intrinsic amorphous silicon)(150) 및 불순물 비정질 규소층(extrinsic amorphous silicon)(160)을 연속하여 적층하다. 그리고, 금속막(170)을 스퍼터링 따위로 적층한다.
그리고, 금속막 위에 감광막(210)을 코팅한다. 그 후, 광마스크를 통하여 감광막(210)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 도 12b 및 도 12c에 도시된 바와 같이 위치에 따라 다르게 형성한다. 이때, 감광막 패턴(212, 214) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(173)과 드레인 전극(175) 사이에 위치한 제1 부분(214)은 데이터선이 형성될 부분(A)에 위치한 제2 부분보다 두께가 작게 되도록 하며, 나머지 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(214)의 두께와 A 부분에 남아 있는 감광막(212)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(214)의 두께를 제2 부분(212)의 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역과 차광 영역뿐 아니라 반투명 영역을 두는 것이 그 예이다. 반투명 영역에는 슬릿 패턴, 격자 패턴 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
이어 감광막 패턴(212, 214) 및 그 하부의 막들에 대한 식각을 진행한다. 이때, A영역에 있는 데이터선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체만 남아 있어야 하며, 나머지 부분(B)에는 게이트 절연막(140)이 드러나야 한다.
먼저, 도 13a 및 도 13b에 도시한 것처럼, 나머지 부분(B)의 노출되어 있는 도전체를 제거하여 그 하부의 저항성 접촉 부재(160)를 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체는 식각되고 감광막(212, 214)은 거의 식각되지 않는 조건 하에서 행하는 것이 좋다. 그러나 건식 식각의 경우 도전체만을 식각하고 감광막(212, 214)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(212, 214)도 함께 식각되는 조건 하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(214)의 두께를 두껍게 하여 이 과정에서 제1 부분(214)이 제거되어 하부의 도전체가 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 13a 및 도 13b에 나타낸 것처럼, 채널부(C) 및 A영역의 도전체, 즉 소스/드레인용 도전체(178)와 유지 축전기용 도전체(177)만이 남고 기타 부분(B)의 도전체는 모두 제거되어 그 하부의 저항성 접촉 부재(160)가 드러난다. 이때 남은 도전체(178)는 소스 및 드레인 전극(173, 175)이 분리되지 않고 연결되어 있는 점이 도 7 내지 도 9와 다르다.
이어 도 14a 및 도 14b에 도시한 바와 같이, 기타 부분(B)의 노출된 저항성 접촉 부재(160), 그 하부의 반도체(150)를 감광막의 제1 부분(214)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막(212, 214)과 저항성 접촉 부재(160), 반도체(150)가 동시에 식각되며 게이트 절연막(140)은 식각되지 않는 조건 하에서 행하여야 하며, 특히 감광막(212, 214)과 반도체(150)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막(212, 214)과 반도체(150)에 대한 식각비가 동일한 경우 제1 부분(214)의 두께는 반도체(150)와 저항성 접촉 부재(160)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 14a 및 도 14b에 나타낸 바와 같이, 채널부(C)의 제1 부분(214)이 제거되어 소스/드레인용 도전체(178)가 드러난다. 한편, A영역의 제2 부분(212) 역시 식각되므로 두께가 얇아진다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체(178) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 15a 및 도 15b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체(178) 및 그 하부의 저항성 접촉 부재(160)를 식각하여 제거한다. 이 때, 식각 은 소스/드레인용 도전체(178)와 저항성 접촉 부재(160) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체(178)에 대해서는 습식 식각으로, 저항성 접촉 부재(160)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체(178)와 저항성 접촉 부재(160)의 식각 선택비가 큰 조건 하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체(178)의 측면은 식각되지만, 건식 식각되는 저항성 접촉 부재(160)는 거의 식각되지 않으므로 계단 모양으로 만들어진다. 저항성 접촉 부재(160) 및 반도체(150)를 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체(150)를 남길 수 있다. 이때, 도 15b에 도시한 것처럼 반도체(154)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(212)이 식각되어 그 하부의 데이터선이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(173)과 드레인 전극(175)이 분리되면서 데이터선과 그 하부의 저항성 접촉 부재(160)가 완성된다.
마지막으로 A영역에 남아 있는 감광막 제2 부분(212)을 제거한다. 그러나, 제2 부분(212)의 제거는 채널부(C) 소스/드레인용 도전체(178)를 제거한 후 그 밑의 저항성 접촉 부재(160)를 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
다음으로, 도 16a 및 도 16b에 도시한 바와 같이, 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD)법에 의하여 성장시켜 보호막(180)을 형성한다.
이어, 도 17a 내지 도 17c에 도시한 바와 같이, 보호막(180)을 게이트 절연막(140)과 함께 사진 식각하여 드레인 전극(175), 게이트선(121)의 확장부(125), 데이터선(171)의 확장부(179) 및 유지 축전기용 도전체(177) 각각을 드러내는 접촉 구멍(182, 185, 187, 189)을 형성한다.
마지막으로 도 7 내지 도 9에 도시한 바와 같이, IZO층과 ITO층을 증착하고 사진 식각하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 연결되는 화소 전극(190), 게이트선 및 데이터선의 확장부(129, 179)와 각각 연결되는 접촉 보조 부재(81, 82)를 형성한다. 이 때, 상기 화소 전극(190)과 접촉 보조 부재(81, 82)는 단일층 또는 이중층으로 형성할 수도 있다.
도 7, 도 8 및 도 9에 도시된 본 발명의 실시예에서는 도 1 및 도 2에 도시된 실시예에 따른 효과뿐만 아니라 데이터선(171, 173, 175, 177, 179)과 그 하부의 접촉층 패턴(163, 165, 167) 및 반도체(151, 157)를 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(173)과 드레인 전극(175)을 분리함으로써 제조 공 정을 단순화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 박막트랜지스터 표시판의 제조 방법은 감광막의 리프트 오프(lift-off) 방식과 구리 전기 도금을 이용하여 게이트선을 형성함으로써 식각 공정 및 스퍼터링(sputtering) 공정을 사용하지 않고 게이트선을 형성할 수 있다는 장점이 있다.

Claims (17)

  1. 기판 위에 감광막을 형성하는 단계,
    상기 감광막의 제1 부분을 제거하여 상기 기판의 일부를 노출하는 단계,
    상기 제1 부분이 제거되고 잔류하는 감광막의 제2 부분 및 노출된 기판 위에 무전해 구리 도금으로 시드층을 형성하는 단계,
    상기 감광막의 제2 부분 및 그 위에 형성되어 있는 시드층을 제거하여 시드선을 형성하는 단계,
    상기 시드선 위에 구리 전기 도금으로 게이트선을 형성하는 단계
    를 포함하고,
    상기 감광막의 제1 부분은 상기 게이트선과 동일한 패턴인 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 감광막의 제2 부분의 측벽은 역테이퍼지게 형성되는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 시드선은 상기 감광막의 제1 부분에 대응하는 부분에 잔류하는 시드층인 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 시드층은 100 내지 500Å의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제5항에서,
    상기 반도체층은 진성 반도체층과 불순물 반도체층을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 반도체층을 식각하여 반도체를 형성하는 단계,
    상기 반도체 및 게이트 절연막 위에 데이터선을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제6항에서,
    상기 데이터선은
    상기 반도체 및 게이트 절연막 위에 감광막을 형성하는 단계,
    상기 감광막의 제1 부분을 제거하여 상기 반도체 및 게이트 절연막의 일부를 노출하는 단계,
    상기 제1 부분이 제거되고 잔류하는 감광막의 제2 부분, 노출된 반도체 및 게이트 절연막 위에 무전해 구리 도금으로 시드층을 형성하는 단계,
    상기 감광막의 제2 부분 및 그 위에 형성되어 있는 시드층을 제거하여 시드선을 형성하는 단계,
    상기 시드선 위에 구리 전기 도금으로 데이터선을 형성하는 단계
    로 형성하고,
    상기 감광막의 제1 부분은 상기 데이터선과 동일한 패턴인 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 감광막의 제2 부분의 측벽은 역테이퍼지게 형성되는 박막 트랜지스터 표시판의 제조 방법.
  10. 제8항에서,
    상기 시드선은 상기 감광막의 제1 부분에 대응하는 부분에 잔류하는 시드층인 박막 트랜지스터 표시판의 제조 방법.
  11. 제8항에서,
    상기 시드층은 100 내지 500Å의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제6항에서,
    상기 반도체층 위에 데이터 금속막을 형성하는 단계,
    상기 데이터 금속막 및 반도체층을 식각하여 데이터선 및 반도체를 형성하는 단계
    를 더 포함하고,
    상기 데이터선은 상기 반도체와 동일한 패턴으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제7항 또는 제12항에서,
    상기 데이터선 위에 보호막을 형성하고, 상기 보호막에 상기 데이터선의 일부가 노출되는 접촉 구멍을 형성하는 단계,
    상기 보호막 위에 화소 전극을 형성하여 상기 화소 전극을 노출된 상기 데이터선의 일부와 상기 접촉 구멍을 통하여 연결하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층을 식각하여 반도체를 형성하는 단계,
    상기 반도체 및 게이트 절연막 위에 감광막을 형성하는 단계,
    상기 감광막의 제1 부분을 제거하여 상기 반도체 및 게이트 절연막의 일부를 노출하는 단계,
    상기 제1 부분이 제거되고 잔류하는 감광막의 제2 부분, 노출된 반도체 및 게이트 절연막 위에 무전해 구리 도금으로 시드층을 형성하는 단계,
    상기 감광막의 제2 부분 및 그 위에 형성되어 있는 시드층을 제거하여 시드선을 형성하는 단계,
    상기 시드선 위에 구리 전기 도금으로 데이터선을 형성하는 단계
    를 포함하고,
    상기 감광막의 제1 부분은 상기 데이터선과 동일한 패턴인 박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 감광막의 제2 부분의 측벽은 역테이퍼지게 형성되는 박막 트랜지스터 표시판의 제조 방법.
  16. 제14항에서,
    상기 시드선은 상기 감광막의 제1 부분에 대응하는 부분에 잔류하는 시드층인 박막 트랜지스터 표시판의 제조 방법.
  17. 제16항에서,
    상기 시드층은 100 내지 500Å의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.
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