JP3304272B2 - アクティブマトリクス基板およびその構造欠陥処置方法 - Google Patents
アクティブマトリクス基板およびその構造欠陥処置方法Info
- Publication number
- JP3304272B2 JP3304272B2 JP30282296A JP30282296A JP3304272B2 JP 3304272 B2 JP3304272 B2 JP 3304272B2 JP 30282296 A JP30282296 A JP 30282296A JP 30282296 A JP30282296 A JP 30282296A JP 3304272 B2 JP3304272 B2 JP 3304272B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- pixels
- active matrix
- electrode
- matrix substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 title claims description 52
- 239000011159 matrix material Substances 0.000 title claims description 50
- 238000000034 method Methods 0.000 title claims description 15
- 230000007847 structural defect Effects 0.000 title claims description 13
- 239000010408 film Substances 0.000 claims description 38
- 239000004973 liquid crystal related substance Substances 0.000 claims description 25
- 238000000926 separation method Methods 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims 1
- 230000007547 defect Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 7
- 238000003698 laser cutting Methods 0.000 description 6
- 238000002834 transmittance Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136259—Repairing; Defects
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、液晶パネルを構成
するアクティブマトリクス基板に関する。また、本発明
は、アクティブマトリクス基板の製造過程で生ずる構造
欠陥の処置方法に関する。
するアクティブマトリクス基板に関する。また、本発明
は、アクティブマトリクス基板の製造過程で生ずる構造
欠陥の処置方法に関する。
【０００２】
【従来の技術】図９は、従来のアクティブマトリクス型
の液晶表示装置の構成を示す回路図である。図中、１は
行方向に配列される複数の走査線としてのゲート信号
線、２は列方向に配列される複数の信号線としてのソー
ス信号線、３は両信号線１，２の直交交差により形成さ
れるマトリクス状の領域に設けられる複数の画素、４は
コモン電極である。画素３は、主として画素電極５と薄
膜トランジスタ（ＴＦＴ）などのスイッチング素子６と
で構成されるが、ここでは保持容量７も付設した構成と
している。また、８はゲート信号線１の引き出し端子、
９はソース信号線２の引き出し端子である。
の液晶表示装置の構成を示す回路図である。図中、１は
行方向に配列される複数の走査線としてのゲート信号
線、２は列方向に配列される複数の信号線としてのソー
ス信号線、３は両信号線１，２の直交交差により形成さ
れるマトリクス状の領域に設けられる複数の画素、４は
コモン電極である。画素３は、主として画素電極５と薄
膜トランジスタ（ＴＦＴ）などのスイッチング素子６と
で構成されるが、ここでは保持容量７も付設した構成と
している。また、８はゲート信号線１の引き出し端子、
９はソース信号線２の引き出し端子である。
【０００３】このような液晶表示装置の液晶パネルは、
図示しないが、通常、二枚の基板を所要間隔の空間を隔
てて平行に配置してこの空間に液晶を介在した構造にな
っている。この二枚の基板のうちの一方の基板がアクテ
ィブマトリクス基板と呼ばれるもので、上記ゲート信号
線１、ソース信号線２、画素３が設けられ、また、他方
の基板が対向基板と呼ばれるもので、上記コモン電極４
が設けられる。なお、場合によっては他方の基板にＲＧ
ＢまたはＹＭＣの三色カラーフィルタが設けられること
がある。
図示しないが、通常、二枚の基板を所要間隔の空間を隔
てて平行に配置してこの空間に液晶を介在した構造にな
っている。この二枚の基板のうちの一方の基板がアクテ
ィブマトリクス基板と呼ばれるもので、上記ゲート信号
線１、ソース信号線２、画素３が設けられ、また、他方
の基板が対向基板と呼ばれるもので、上記コモン電極４
が設けられる。なお、場合によっては他方の基板にＲＧ
ＢまたはＹＭＣの三色カラーフィルタが設けられること
がある。
【０００４】前述のアクティブマトリクス基板として、
本願出願人が既に特許出願している構造例を図１０ない
し図１２に示す。この構造は、マトリクス状に配列され
る画素電極５それぞれの間に、ゲート信号線１とかある
いはソース信号線２を介在させないようにして、高開口
率化および高精細化を図ったものである。図１０は、ア
クティブマトリクス基板に形成される多数の画素のうち
の一画素を示す平面図、図１１は、図１０の（７）−
（７）線断面図、図１２は、図１０の（８）−（８）線
断面図である。
本願出願人が既に特許出願している構造例を図１０ない
し図１２に示す。この構造は、マトリクス状に配列され
る画素電極５それぞれの間に、ゲート信号線１とかある
いはソース信号線２を介在させないようにして、高開口
率化および高精細化を図ったものである。図１０は、ア
クティブマトリクス基板に形成される多数の画素のうち
の一画素を示す平面図、図１１は、図１０の（７）−
（７）線断面図、図１２は、図１０の（８）−（８）線
断面図である。
【０００５】図例のアクティブマトリクス基板１０に
は、逆スタガ構造のスイッチング素子６を構成する要素
として、透明絶縁性基板１１、ゲート電極１２、ゲート
絶縁膜１３、半導体層１４、チャネル保護層１５、ソー
ス電極１６、ドレイン電極１７、平坦化用の透明絶縁膜
１８、透明導電膜１９が形成されている。なお、ゲート
電極１２にはゲート信号線１が、ソース電極１６には第
１導電膜２０を介してソース信号線２が、ドレイン電極
１７には透明導電膜１９およびコンタクトホール１８ａ
を介して画素電極５が、それぞれ接続されている。ま
た、保持容量７は、前述の透明導電膜１９とゲート絶縁
膜１３と第２導電膜２１とで構成されている。さらに、
ドレイン電極１７と透明導電膜１９との上には第３導電
膜２２が設けられている。
は、逆スタガ構造のスイッチング素子６を構成する要素
として、透明絶縁性基板１１、ゲート電極１２、ゲート
絶縁膜１３、半導体層１４、チャネル保護層１５、ソー
ス電極１６、ドレイン電極１７、平坦化用の透明絶縁膜
１８、透明導電膜１９が形成されている。なお、ゲート
電極１２にはゲート信号線１が、ソース電極１６には第
１導電膜２０を介してソース信号線２が、ドレイン電極
１７には透明導電膜１９およびコンタクトホール１８ａ
を介して画素電極５が、それぞれ接続されている。ま
た、保持容量７は、前述の透明導電膜１９とゲート絶縁
膜１３と第２導電膜２１とで構成されている。さらに、
ドレイン電極１７と透明導電膜１９との上には第３導電
膜２２が設けられている。
【０００６】
【発明が解決しようとする課題】上記アクティブマトリ
クス基板１０では、マトリクス状に配列される多数の画
素電極５それぞれの離間間隔が非常に狭くなってきてい
る。ちなみに、アクティブマトリクス基板１０を画面サ
イズが１１．３型の液晶パネルや１２．１型の液晶パネ
ルに用いる場合、前述の離間間隔は、わずか２〜５μｍ
程度になる。
クス基板１０では、マトリクス状に配列される多数の画
素電極５それぞれの離間間隔が非常に狭くなってきてい
る。ちなみに、アクティブマトリクス基板１０を画面サ
イズが１１．３型の液晶パネルや１２．１型の液晶パネ
ルに用いる場合、前述の離間間隔は、わずか２〜５μｍ
程度になる。
【０００７】そのため、アクティブマトリクス基板１０
の製造過程における画素電極５のパターニング不良によ
って隣り合う二つの画素３の画素電極５が完全に分離さ
れずにつながった状態になって短絡したり、あるいは画
素電極５のパターニングを良好にできてもそれらの離間
部分に、スイッチング素子６の各電極用導電膜のパター
ニングにより生じるカスが付着して隣り合う二つの画素
３の画素電極５を短絡してしまうといった不具合が生じ
ることがある。
の製造過程における画素電極５のパターニング不良によ
って隣り合う二つの画素３の画素電極５が完全に分離さ
れずにつながった状態になって短絡したり、あるいは画
素電極５のパターニングを良好にできてもそれらの離間
部分に、スイッチング素子６の各電極用導電膜のパター
ニングにより生じるカスが付着して隣り合う二つの画素
３の画素電極５を短絡してしまうといった不具合が生じ
ることがある。
【０００８】このような短絡が例えばゲート信号線１の
長手方向で発生している場合、同じゲート信号のタイミ
ングで書き込まれた二種類のソース信号が混ざり合い、
短絡した二つの画素３が中間電位となるために、表示欠
陥が発生する。このとき、液晶パネルの駆動形態とし
て、多数のソース信号線２に交互に極性を反転した表示
信号を与える場合では、極性の異なる二つのソース信号
が印加されるため、前述の表示欠陥が際立って目立つこ
とになる。一方、短絡がソース信号線２の長手方向で発
生している場合、短絡している二つの画素３のうちゲー
ト信号の入力タイミングの遅い方の画素３のスイッチン
グ素子６からの書き込みにより短絡した二つの画素３が
駆動されるが、ゲート信号の入力タイミングの早い方の
画素３のスイッチング素子６から書き込まれたソース信
号をキャンセルする必要があり、入力タイミングの遅い
方の画素３のスイッチング素子６からの書き込みが厳し
くなり、表示欠陥が発生する。
長手方向で発生している場合、同じゲート信号のタイミ
ングで書き込まれた二種類のソース信号が混ざり合い、
短絡した二つの画素３が中間電位となるために、表示欠
陥が発生する。このとき、液晶パネルの駆動形態とし
て、多数のソース信号線２に交互に極性を反転した表示
信号を与える場合では、極性の異なる二つのソース信号
が印加されるため、前述の表示欠陥が際立って目立つこ
とになる。一方、短絡がソース信号線２の長手方向で発
生している場合、短絡している二つの画素３のうちゲー
ト信号の入力タイミングの遅い方の画素３のスイッチン
グ素子６からの書き込みにより短絡した二つの画素３が
駆動されるが、ゲート信号の入力タイミングの早い方の
画素３のスイッチング素子６から書き込まれたソース信
号をキャンセルする必要があり、入力タイミングの遅い
方の画素３のスイッチング素子６からの書き込みが厳し
くなり、表示欠陥が発生する。
【０００９】ところで、上記短絡については、アクティ
ブマトリクス基板１０の製造後に検査を行い、この検査
によって発見した短絡箇所の短絡原因物をレーザ照射で
もって除去することができる。しかしながら、このよう
な処置では、短絡原因物が存在する部位が画素電極５間
の非常に狭い離間部分であるため、レーザ照射時の位置
決めが煩雑で効率が悪く、また成功率が低いことが指摘
される他、レーザ照射によって除去された短絡原因物が
飛び散ったものが、画素電極５間の離間部分に付着して
新たな短絡を引き起こしてしまうことが懸念されるな
ど、改良の余地がある。
ブマトリクス基板１０の製造後に検査を行い、この検査
によって発見した短絡箇所の短絡原因物をレーザ照射で
もって除去することができる。しかしながら、このよう
な処置では、短絡原因物が存在する部位が画素電極５間
の非常に狭い離間部分であるため、レーザ照射時の位置
決めが煩雑で効率が悪く、また成功率が低いことが指摘
される他、レーザ照射によって除去された短絡原因物が
飛び散ったものが、画素電極５間の離間部分に付着して
新たな短絡を引き起こしてしまうことが懸念されるな
ど、改良の余地がある。
【００１０】このような事情に鑑み、本発明は、アクテ
ィブマトリクス基板において、隣り合う画素の短絡によ
って生ずる表示欠陥を目立たせないようにして、表示品
位の向上を図ることを目的としている。
ィブマトリクス基板において、隣り合う画素の短絡によ
って生ずる表示欠陥を目立たせないようにして、表示品
位の向上を図ることを目的としている。
【００１１】
【課題を解決するための手段】本発明においては、スイ
ッチング素子および画素電極を対としてなる画素がマト
リクス状に多数形成されているアクティブマトリクス基
板であって、隣り合う画素の画素電極間が短絡していて
も、この短絡している画素のうちのいずれかの一方の画
素の画素電極とこれに対応するスイッチング素子とを電
気的に切り離されていることで、いずれか他方の画素が
正常な画素として、短絡されていなかった他の画素と併
せて駆動してさせることができることになり、上述した
課題を解決できるようにしている。
ッチング素子および画素電極を対としてなる画素がマト
リクス状に多数形成されているアクティブマトリクス基
板であって、隣り合う画素の画素電極間が短絡していて
も、この短絡している画素のうちのいずれかの一方の画
素の画素電極とこれに対応するスイッチング素子とを電
気的に切り離されていることで、いずれか他方の画素が
正常な画素として、短絡されていなかった他の画素と併
せて駆動してさせることができることになり、上述した
課題を解決できるようにしている。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態に係る
アクティブマトリクス基板およびその構造欠陥処置方法
を図面を参照して説明する。
アクティブマトリクス基板およびその構造欠陥処置方法
を図面を参照して説明する。
【００１３】本発明の実施の形態 図１は、液晶パネルのアクティブマトリクス基板の一画
素の構成を示す平面図、図２は、図１の（２）−（２）
線断面図である。
素の構成を示す平面図、図２は、図１の（２）−（２）
線断面図である。
【００１４】本発明の実施の形態に従うアクティブマト
リクス基板は透過型の液晶表示装置で用いられるもので
従来の技術の説明で引用したものと基本構成を同じにし
ている。図１および図２と図１０および図１１において
互いに同じ部分は同じ符号を付している。すなわち、図
中、１は走査線としてのゲート信号線、２は信号線とし
てのソース信号線、３は画素、５は画素電極、６は薄膜
トランジスタなどのスイッチング素子、７は保持容量、
１０はアクティブマトリクス基板、１１は透明絶縁性基
板、１２はゲート電極、１３はゲート絶縁膜、１４は半
導体層、１５はチャネル保護層、１６はソース電極、１
７はドレイン電極、１８は平坦化用の透明絶縁膜、１８
ａはコンタクトホール、１９はドレイン電極１７と画素
電極５とを接続する接続電極としての透明導電膜、２０
は第１導電膜、２１は第２導電膜、２２は第３導電膜で
ある。
リクス基板は透過型の液晶表示装置で用いられるもので
従来の技術の説明で引用したものと基本構成を同じにし
ている。図１および図２と図１０および図１１において
互いに同じ部分は同じ符号を付している。すなわち、図
中、１は走査線としてのゲート信号線、２は信号線とし
てのソース信号線、３は画素、５は画素電極、６は薄膜
トランジスタなどのスイッチング素子、７は保持容量、
１０はアクティブマトリクス基板、１１は透明絶縁性基
板、１２はゲート電極、１３はゲート絶縁膜、１４は半
導体層、１５はチャネル保護層、１６はソース電極、１
７はドレイン電極、１８は平坦化用の透明絶縁膜、１８
ａはコンタクトホール、１９はドレイン電極１７と画素
電極５とを接続する接続電極としての透明導電膜、２０
は第１導電膜、２１は第２導電膜、２２は第３導電膜で
ある。
【００１５】この実施の形態において従来の技術と異な
る構成は、従来の技術で述べたような隣り合う画素３そ
れぞれの画素電極５間が短絡していた場合に、短絡部分
を修正せずに、短絡している画素３のうちのいずれかの
画素３について、その画素電極５とスイッチング素子６
とを電気的に切り離した構造としていることである。こ
の構造では、短絡している画素３のうちのいずれかの画
素３のみが正常に駆動されるようになり、残りの画素３
が前記正常化した画素３と併せて駆動されるようにな
る。
る構成は、従来の技術で述べたような隣り合う画素３そ
れぞれの画素電極５間が短絡していた場合に、短絡部分
を修正せずに、短絡している画素３のうちのいずれかの
画素３について、その画素電極５とスイッチング素子６
とを電気的に切り離した構造としていることである。こ
の構造では、短絡している画素３のうちのいずれかの画
素３のみが正常に駆動されるようになり、残りの画素３
が前記正常化した画素３と併せて駆動されるようにな
る。
【００１６】具体的に、画素電極５とスイッチング素子
６とを切り離すには、Ａ〜Ｃで示す三カ所のうちの少な
くともいずれか一カ所を、適宜の切り離し手段例えばレ
ーザーカット装置により溶断すればよい。前述のＡ位置
は画素電極５とスイッチング素子６のドレイン電極１７
との接続部位、前述のＢ位置はゲート信号線１とスイッ
チング素子６のゲート電極１２との接続部位、前述のＣ
位置はソース信号線２とスイッチング素子６のソース電
極１６との接続部位を、それぞれ示している。なお、レ
ーザーカット装置では、そのレーザー光の焦点をアクテ
ィブマトリクス基板１０の内部の溶断対象部分に合わせ
ることにより局部的に加熱すれば必要部分のみを溶断す
ることができる。そして、この溶断処置は、アクティブ
マトリクス基板１０の製造後の検査により短絡部位を発
見した場合にのみ施される。
６とを切り離すには、Ａ〜Ｃで示す三カ所のうちの少な
くともいずれか一カ所を、適宜の切り離し手段例えばレ
ーザーカット装置により溶断すればよい。前述のＡ位置
は画素電極５とスイッチング素子６のドレイン電極１７
との接続部位、前述のＢ位置はゲート信号線１とスイッ
チング素子６のゲート電極１２との接続部位、前述のＣ
位置はソース信号線２とスイッチング素子６のソース電
極１６との接続部位を、それぞれ示している。なお、レ
ーザーカット装置では、そのレーザー光の焦点をアクテ
ィブマトリクス基板１０の内部の溶断対象部分に合わせ
ることにより局部的に加熱すれば必要部分のみを溶断す
ることができる。そして、この溶断処置は、アクティブ
マトリクス基板１０の製造後の検査により短絡部位を発
見した場合にのみ施される。
【００１７】ところで、上記Ａ〜Ｃで示す三カ所のいず
れか一カ所を溶断した場合についての動作を説明する。
れか一カ所を溶断した場合についての動作を説明する。
【００１８】 Ａ位置つまり画素電極５とスイッチン
グ素子６のドレイン電極１７との接続部位を溶断した場
合、溶断処置されたスイッチング素子６はオン状態にな
るものの、このスイッチング素子６からそれと対になる
画素電極５に対してソース信号を供給できなくなる。こ
れにより、溶断処置していない方の画素電極５に対する
ソース信号が溶断処置した画素電極５にも書き込まれる
ことになる。このため、短絡している二つの画素３の両
画素電極５に二種類のソース信号が混ざり合って書き込
まれることがなくなり、単一のソース信号のみが書き込
まれるので、表示欠陥が目立たなくなる。
グ素子６のドレイン電極１７との接続部位を溶断した場
合、溶断処置されたスイッチング素子６はオン状態にな
るものの、このスイッチング素子６からそれと対になる
画素電極５に対してソース信号を供給できなくなる。こ
れにより、溶断処置していない方の画素電極５に対する
ソース信号が溶断処置した画素電極５にも書き込まれる
ことになる。このため、短絡している二つの画素３の両
画素電極５に二種類のソース信号が混ざり合って書き込
まれることがなくなり、単一のソース信号のみが書き込
まれるので、表示欠陥が目立たなくなる。
【００１９】 Ｂ位置つまりゲート信号線１とスイッ
チング素子６のゲート電極１２との接続部位を溶断した
場合、溶断処置されたスイッチング素子６はオン状態に
ならないので、このスイッチング素子６からそれと対に
なる画素電極５にソース信号を供給できなくなる。これ
により、溶断処置していない方の画素電極５に対するソ
ース信号が溶断処置した画素電極５にも書き込まれるこ
とになる。このため、短絡している二つの画素３の両画
素電極５に二種類のソース信号が混ざり合って書き込ま
れることがなくなり、単一のソース信号のみが書き込ま
れるので、表示欠陥が目立たなくなる。
チング素子６のゲート電極１２との接続部位を溶断した
場合、溶断処置されたスイッチング素子６はオン状態に
ならないので、このスイッチング素子６からそれと対に
なる画素電極５にソース信号を供給できなくなる。これ
により、溶断処置していない方の画素電極５に対するソ
ース信号が溶断処置した画素電極５にも書き込まれるこ
とになる。このため、短絡している二つの画素３の両画
素電極５に二種類のソース信号が混ざり合って書き込ま
れることがなくなり、単一のソース信号のみが書き込ま
れるので、表示欠陥が目立たなくなる。
【００２０】 Ｃ位置つまりソース信号線２とスイッ
チング素子６のソース電極１６との接続部位を溶断した
場合、溶断処置されたスイッチング素子６はオン状態に
なるものの、このスイッチング素子６からそれと対にな
る画素電極５に対してソース信号を供給できなくなる。
これにより、溶断処置していない方の画素電極５に対す
るソース信号が溶断処置した画素電極５にも書き込まれ
ることになる。このため、短絡している二つの画素３の
画素電極５に二種類のソース信号が混ざり合って書き込
まれることがなくなり、単一のソース信号のみが書き込
まれるので、表示欠陥が目立たなくなる。
チング素子６のソース電極１６との接続部位を溶断した
場合、溶断処置されたスイッチング素子６はオン状態に
なるものの、このスイッチング素子６からそれと対にな
る画素電極５に対してソース信号を供給できなくなる。
これにより、溶断処置していない方の画素電極５に対す
るソース信号が溶断処置した画素電極５にも書き込まれ
ることになる。このため、短絡している二つの画素３の
画素電極５に二種類のソース信号が混ざり合って書き込
まれることがなくなり、単一のソース信号のみが書き込
まれるので、表示欠陥が目立たなくなる。
【００２１】このように、Ａ〜Ｃ位置のいずれか一カ所
を溶断すれば、短絡している二つの画素３での表示欠陥
を目立たなくすることができる。ただし、一つのスイッ
チング素子６で短絡している二つの画素電極５を駆動す
るため、短絡していない画素３に比べて、充電が厳しく
なるが、これによって表示欠陥になることはない。ま
た、上記短絡は、ゲート信号線１の長手方向やソース信
号線２の長手方向で発生することがあるが、それによっ
て上述した処置の内容を変える必要はない。
を溶断すれば、短絡している二つの画素３での表示欠陥
を目立たなくすることができる。ただし、一つのスイッ
チング素子６で短絡している二つの画素電極５を駆動す
るため、短絡していない画素３に比べて、充電が厳しく
なるが、これによって表示欠陥になることはない。ま
た、上記短絡は、ゲート信号線１の長手方向やソース信
号線２の長手方向で発生することがあるが、それによっ
て上述した処置の内容を変える必要はない。
【００２２】ところで、上記アクティブマトリクス基板
１０は、ＲＧＢなどいずれか単色の液晶パネル、あるい
はＲＧＢなど三色混合のカラーフィルタ付きの液晶パネ
ルを構成するのに共通して用いることができ、前者の単
色の液晶パネルを三枚用いれば投射型液晶表示装置を、
また、後者の一枚の液晶パネルを用いれば直視型液晶表
示装置をそれぞれ構成することができる。ここで、投射
型液晶表示装置の場合、一枚の液晶パネルで一色の情報
を表示するので、本発明処置による効果が大きいと言え
る。一方、直視型液晶表示装置の場合、短絡している二
つの画素３のうち溶断処置した画素３の画素電極５にそ
れ本来の色のソース信号と異なる色のソース信号が印加
されるため、溶断処置を無造作に行うと効果が薄くなり
かねない。そこで、このような場合には、短絡している
二つの画素３のうち溶断処置する画素３として、視感度
の低い色が割り当てられるものを選択するのが好まし
い。具体的に、赤用の画素３と青用の画素３とが短絡し
ている場合や、緑用の画素３と青用の画素３とが短絡し
ている場合は、青用の画素３を、また、赤用の画素３と
緑用の画素３と青用の画素３との三つが短絡している場
合は、青用の画素３および赤用の画素３をそれぞれ溶断
処置するように設定すればよい。
１０は、ＲＧＢなどいずれか単色の液晶パネル、あるい
はＲＧＢなど三色混合のカラーフィルタ付きの液晶パネ
ルを構成するのに共通して用いることができ、前者の単
色の液晶パネルを三枚用いれば投射型液晶表示装置を、
また、後者の一枚の液晶パネルを用いれば直視型液晶表
示装置をそれぞれ構成することができる。ここで、投射
型液晶表示装置の場合、一枚の液晶パネルで一色の情報
を表示するので、本発明処置による効果が大きいと言え
る。一方、直視型液晶表示装置の場合、短絡している二
つの画素３のうち溶断処置した画素３の画素電極５にそ
れ本来の色のソース信号と異なる色のソース信号が印加
されるため、溶断処置を無造作に行うと効果が薄くなり
かねない。そこで、このような場合には、短絡している
二つの画素３のうち溶断処置する画素３として、視感度
の低い色が割り当てられるものを選択するのが好まし
い。具体的に、赤用の画素３と青用の画素３とが短絡し
ている場合や、緑用の画素３と青用の画素３とが短絡し
ている場合は、青用の画素３を、また、赤用の画素３と
緑用の画素３と青用の画素３との三つが短絡している場
合は、青用の画素３および赤用の画素３をそれぞれ溶断
処置するように設定すればよい。
【００２３】本発明は上述した実施の形態の他に以下の
実施の形態もある。
実施の形態もある。
【００２４】（１） 図３および図４それぞれで示すよ
うに、透明絶縁膜１８のコンタクトホール１８ａの形成
位置を変えることができる。この構造の場合、Ｄで示す
位置において透明導電膜１９を溶断することによって、
画素電極５とスイッチング素子６のドレイン電極１７と
の接続部位を電気的に切り離すことができる。しかも、
この場合では、レーザー照射による溶断位置をより広い
場所にしているから、レーザー照射を一層容易に行える
ことになり、作業効率の向上に貢献できる。
うに、透明絶縁膜１８のコンタクトホール１８ａの形成
位置を変えることができる。この構造の場合、Ｄで示す
位置において透明導電膜１９を溶断することによって、
画素電極５とスイッチング素子６のドレイン電極１７と
の接続部位を電気的に切り離すことができる。しかも、
この場合では、レーザー照射による溶断位置をより広い
場所にしているから、レーザー照射を一層容易に行える
ことになり、作業効率の向上に貢献できる。
【００２５】（２） 上記実施の形態では、隣り合う二
つの画素３それぞれの画素電極間の電気的な短絡を例に
挙げているが、他の実施の形態として三つまたはそれ以
上の画素３それぞれの画素電極間の電気的な短絡の場合
についても、同様に表示欠陥を目立たなくすることが可
能である。いずれにしても、一つの画素３のみについて
上述の溶断処置を施さずに残り総ての画素３について上
述の溶断処置を施すことにより、溶断処置しなかった一
つの画素３を正常化させるようにすればよい。
つの画素３それぞれの画素電極間の電気的な短絡を例に
挙げているが、他の実施の形態として三つまたはそれ以
上の画素３それぞれの画素電極間の電気的な短絡の場合
についても、同様に表示欠陥を目立たなくすることが可
能である。いずれにしても、一つの画素３のみについて
上述の溶断処置を施さずに残り総ての画素３について上
述の溶断処置を施すことにより、溶断処置しなかった一
つの画素３を正常化させるようにすればよい。
【００２６】（３） 上記実施の形態では、スイッチン
グ素子６として逆スタガ構造を例示しているが、他の実
施の形態としてスタガ構造のものやプレーナ型ＴＦＴな
どとすることができる。この場合についても、短絡など
の構造欠陥の処置は上記実施の形態で説明したものと同
様である。
グ素子６として逆スタガ構造を例示しているが、他の実
施の形態としてスタガ構造のものやプレーナ型ＴＦＴな
どとすることができる。この場合についても、短絡など
の構造欠陥の処置は上記実施の形態で説明したものと同
様である。
【００２７】（４） 上記実施の形態では、スイッチン
グ素子６としてＴＦＴを用いているが、他の実施の形態
としてその他の三端子型スイッチング素子を用いること
ができるし、さらには、ダイオードのような二端子型ス
イッチング素子を用いることができる。
グ素子６としてＴＦＴを用いているが、他の実施の形態
としてその他の三端子型スイッチング素子を用いること
ができるし、さらには、ダイオードのような二端子型ス
イッチング素子を用いることができる。
【００２８】（５） 上記実施の形態では、切り離し手
段としてのレーザーカット装置を用いて所要部位を溶断
していると説明しているが、溶断の他、切断や分離など
といった形態で電気的に切り離せばよいのである。
段としてのレーザーカット装置を用いて所要部位を溶断
していると説明しているが、溶断の他、切断や分離など
といった形態で電気的に切り離せばよいのである。
【００２９】（６） 上記実施の形態では、単に隣り合
う画素それぞれの画素電極間が電気的に短絡して、この
短絡している画素のうちのいずれかの画素について、そ
の画素電極とスイッチング素子のドレイン電極とを図１
および図２で示すＡ位置または図３で示すＤ位置で溶断
処置などで切り離している。ところで、図５で示すよう
に同一のソース信号線２上で隣り合ってそれぞれの画素
電極５が互いに短絡している２つの画素３ａ、３ｂを比
較した場合、ゲート信号は図示のような走査方向である
のでそのゲート信号の印加タイミングは、画素３ａの画
素電極の方が画素３ｂの画素電極よりも早いことにな
る。このようにゲート信号の印加タイミングに時間的な
差異がある場合において、上記短絡に起因する表示欠陥
をなくすためにゲート信号の印加タイミングが遅い画素
３ｂの画素電極をそれに対応するスイッチング素子のド
レイン電極から切り離すようにした場合では、画素３
ａ，３ｂそれぞれの画素電極にはゲート信号の印加タイ
ミングが早い画素３ａの信号が印加されることになる。
これでは切り離された画素３ｂのスイッチング素子のゲ
ート・ドレイン間容量により、画素３ａ，３ｂそれぞれ
の画素電極で保持されている電荷の実効値が変化してし
まって表示上の透過率が変化して表示欠陥が目立ってし
まうものとなる。そこで、同一のソース信号線２上で隣
り合う２つの画素３ａ，３ｂそれぞれの画素電極間が電
気的に短絡している場合では、ゲート信号の印加タイミ
ングが早い画素３ａの画素電極をそれに対応するスイッ
チング素子のドレイン電極から切り離すようにすれば、
該画素３ａのスイッチング素子のゲート・ドレイン間容
量の影響をなくして表示上の透過率の変化が無くなるか
ら、表示欠陥がより目立たなくなる。
う画素それぞれの画素電極間が電気的に短絡して、この
短絡している画素のうちのいずれかの画素について、そ
の画素電極とスイッチング素子のドレイン電極とを図１
および図２で示すＡ位置または図３で示すＤ位置で溶断
処置などで切り離している。ところで、図５で示すよう
に同一のソース信号線２上で隣り合ってそれぞれの画素
電極５が互いに短絡している２つの画素３ａ、３ｂを比
較した場合、ゲート信号は図示のような走査方向である
のでそのゲート信号の印加タイミングは、画素３ａの画
素電極の方が画素３ｂの画素電極よりも早いことにな
る。このようにゲート信号の印加タイミングに時間的な
差異がある場合において、上記短絡に起因する表示欠陥
をなくすためにゲート信号の印加タイミングが遅い画素
３ｂの画素電極をそれに対応するスイッチング素子のド
レイン電極から切り離すようにした場合では、画素３
ａ，３ｂそれぞれの画素電極にはゲート信号の印加タイ
ミングが早い画素３ａの信号が印加されることになる。
これでは切り離された画素３ｂのスイッチング素子のゲ
ート・ドレイン間容量により、画素３ａ，３ｂそれぞれ
の画素電極で保持されている電荷の実効値が変化してし
まって表示上の透過率が変化して表示欠陥が目立ってし
まうものとなる。そこで、同一のソース信号線２上で隣
り合う２つの画素３ａ，３ｂそれぞれの画素電極間が電
気的に短絡している場合では、ゲート信号の印加タイミ
ングが早い画素３ａの画素電極をそれに対応するスイッ
チング素子のドレイン電極から切り離すようにすれば、
該画素３ａのスイッチング素子のゲート・ドレイン間容
量の影響をなくして表示上の透過率の変化が無くなるか
ら、表示欠陥がより目立たなくなる。
【００３０】また、上述のように同一のソース信号線２
上で隣り合う２つの画素３ａ，３ｂそれぞれの画素電極
が短絡している場合において、同じく図５で示すように
同時にこれら２つの画素３ａ，３ｂそれぞれの画素電極
がゲート信号線１方向で隣り合う２つの画素電極３ｃ，
３ｄそれぞれの画素電極とも短絡している場合がある。
このような場合においては、短絡している４つの画素３
ａ〜３ｄそれぞれの画素電極には異なる印加タイミング
のゲート信号でソース信号が書き込まれることになるた
め、短絡した４つの画素３ａ〜３ｄそれぞれの画素電極
にはゲート信号の印加タイミングが早い２つの画素３
ａ，３ｃのソース信号が同時に印加され、その後で、ゲ
ート信号の印加タイミングが遅い２つの画素３ｂ，３ｄ
のソース信号が同時に印加される。
上で隣り合う２つの画素３ａ，３ｂそれぞれの画素電極
が短絡している場合において、同じく図５で示すように
同時にこれら２つの画素３ａ，３ｂそれぞれの画素電極
がゲート信号線１方向で隣り合う２つの画素電極３ｃ，
３ｄそれぞれの画素電極とも短絡している場合がある。
このような場合においては、短絡している４つの画素３
ａ〜３ｄそれぞれの画素電極には異なる印加タイミング
のゲート信号でソース信号が書き込まれることになるた
め、短絡した４つの画素３ａ〜３ｄそれぞれの画素電極
にはゲート信号の印加タイミングが早い２つの画素３
ａ，３ｃのソース信号が同時に印加され、その後で、ゲ
ート信号の印加タイミングが遅い２つの画素３ｂ，３ｄ
のソース信号が同時に印加される。
【００３１】このような印加では、フリッカ対策として
隣り合うゲート信号線１でソース信号の極性を反転する
駆動の場合では表示上の欠陥となる。そのため、ゲート
信号の印加タイミングが早い２つの画素３ａ，３ｃか、
ゲート信号の印加タイミングが遅い２つの画素３ｂ，３
ｄかのいずれか一方の組み合わせの２つの画素におい
て、レーザーによってドレイン電極と画素電極との切り
離しを行うことで、画素電極とスイッチング素子とを切
り離し、ドレイン電極と画素電極との切り離しをしてい
ないいずれか他方の組み合わせの２つの画素の信号で４
つの画素を駆動する。こうすることで、ドレイン電極と
画素電極との間の切断を行った方の２つの画素は、ドレ
イン電極と画素電極との切り離しを行っていない方の２
つの画素で駆動することになるが、ドレイン電極と画素
電極との切断を行っていない方の２つの画素は、極性が
反転したドレイン電極と画素電極間の切断を行った方の
２つの画素のソース信号の影響を受けなくなり、表示上
の欠陥が目立たなくなる。
隣り合うゲート信号線１でソース信号の極性を反転する
駆動の場合では表示上の欠陥となる。そのため、ゲート
信号の印加タイミングが早い２つの画素３ａ，３ｃか、
ゲート信号の印加タイミングが遅い２つの画素３ｂ，３
ｄかのいずれか一方の組み合わせの２つの画素におい
て、レーザーによってドレイン電極と画素電極との切り
離しを行うことで、画素電極とスイッチング素子とを切
り離し、ドレイン電極と画素電極との切り離しをしてい
ないいずれか他方の組み合わせの２つの画素の信号で４
つの画素を駆動する。こうすることで、ドレイン電極と
画素電極との間の切断を行った方の２つの画素は、ドレ
イン電極と画素電極との切り離しを行っていない方の２
つの画素で駆動することになるが、ドレイン電極と画素
電極との切断を行っていない方の２つの画素は、極性が
反転したドレイン電極と画素電極間の切断を行った方の
２つの画素のソース信号の影響を受けなくなり、表示上
の欠陥が目立たなくなる。
【００３２】こうした場合に、これら４つの画素３ａ〜
３ｄそれぞれの画素電極のうち、ゲート信号の印加タイ
ミングが遅い２つの画素３ｂ，３ｄそれぞれの画素電極
とドレイン電極との切り離しを行った場合、これら４つ
の画素３ａ〜３ｄそれぞれの画素電極にはゲート信号の
印加タイミングが早い２つの画素３ａ，３ｃの信号が同
時に印加されるが、上記切り離しをした２つの画素３
ｂ，３ｄのゲート信号のスイッチング素子への書き込み
時のゲート・ドレイン間容量により４つの画素３ａ〜３
ｄそれぞれの画素電極で保持されている電荷の実効値が
変化し、それが表示上の透過率の変化で欠陥を目立たせ
てしまう。
３ｄそれぞれの画素電極のうち、ゲート信号の印加タイ
ミングが遅い２つの画素３ｂ，３ｄそれぞれの画素電極
とドレイン電極との切り離しを行った場合、これら４つ
の画素３ａ〜３ｄそれぞれの画素電極にはゲート信号の
印加タイミングが早い２つの画素３ａ，３ｃの信号が同
時に印加されるが、上記切り離しをした２つの画素３
ｂ，３ｄのゲート信号のスイッチング素子への書き込み
時のゲート・ドレイン間容量により４つの画素３ａ〜３
ｄそれぞれの画素電極で保持されている電荷の実効値が
変化し、それが表示上の透過率の変化で欠陥を目立たせ
てしまう。
【００３３】そこで、これら４つの画素３ａ〜３ｄそれ
ぞれの画素電極のうちゲート信号の印加タイミングが早
い２つの画素３ａ，３ｃそれぞれのドレイン電極と画素
電極との間を切り離すことで、これら４つの画素３ａ〜
３ｄそれぞれの画素電極にはゲート信号の印加タイミン
グが遅い画素３ｂ，３ｄの信号が印加され、切り離しを
した２つの画素３ａ，３ｃのスイッチング素子への書き
込み時のゲート・ドレイン間容量の影響を受けることな
くこれら４つの画素３ａ〜３ｄそれぞれの画素電極を駆
動できる結果、表示上の透過率の変化が無くなり、した
がって、より表示欠陥を目立たなくすることができる。
ぞれの画素電極のうちゲート信号の印加タイミングが早
い２つの画素３ａ，３ｃそれぞれのドレイン電極と画素
電極との間を切り離すことで、これら４つの画素３ａ〜
３ｄそれぞれの画素電極にはゲート信号の印加タイミン
グが遅い画素３ｂ，３ｄの信号が印加され、切り離しを
した２つの画素３ａ，３ｃのスイッチング素子への書き
込み時のゲート・ドレイン間容量の影響を受けることな
くこれら４つの画素３ａ〜３ｄそれぞれの画素電極を駆
動できる結果、表示上の透過率の変化が無くなり、した
がって、より表示欠陥を目立たなくすることができる。
【００３４】（７） 上述の実施の形態においては、図
３および図４で示すように、画素電極５とスイッチング
素子６のドレイン電極１７との接続部位である透明導電
膜１９のコンタクトホール１８ａの形成位置を変えると
ともに、隣り合う画素それぞれの画素電極間が短絡して
いる場合では、図示のＤ位置で透明導電膜１９を溶断し
て画素電極５とドレイン電極１７とを切り離すようにし
ているが、この場合、図６および図７で示すように、そ
の透明導電膜１９の一部を切り離し部位１９ａ，１９ｂ
として他の部位よりも細くして、隣り合う画素それぞれ
の画素電極間が短絡している場合には、透明導電膜１９
をその細い部位１９ａにおける位置Ｄでレーザーで切断
するようにしてもよい。なお、図６および図７それぞれ
の図中で（４）ー（４）は図３の（４）ー（４）に対応
しており、その断面構造は図４と同様である。こうした
場合においては、かかるレーザー切断に要するその照射
面積の減少とそれにより少ないエネルギでのレーザー切
断で済むことで、そのレーザー切断の際における配向膜
とか液晶材料への損傷を軽減し表示上の欠陥を抑制でき
る。
３および図４で示すように、画素電極５とスイッチング
素子６のドレイン電極１７との接続部位である透明導電
膜１９のコンタクトホール１８ａの形成位置を変えると
ともに、隣り合う画素それぞれの画素電極間が短絡して
いる場合では、図示のＤ位置で透明導電膜１９を溶断し
て画素電極５とドレイン電極１７とを切り離すようにし
ているが、この場合、図６および図７で示すように、そ
の透明導電膜１９の一部を切り離し部位１９ａ，１９ｂ
として他の部位よりも細くして、隣り合う画素それぞれ
の画素電極間が短絡している場合には、透明導電膜１９
をその細い部位１９ａにおける位置Ｄでレーザーで切断
するようにしてもよい。なお、図６および図７それぞれ
の図中で（４）ー（４）は図３の（４）ー（４）に対応
しており、その断面構造は図４と同様である。こうした
場合においては、かかるレーザー切断に要するその照射
面積の減少とそれにより少ないエネルギでのレーザー切
断で済むことで、そのレーザー切断の際における配向膜
とか液晶材料への損傷を軽減し表示上の欠陥を抑制でき
る。
【００３５】また、図８を参照するように透明導電膜１
９の一部を太くするなどして画像認識装置で画像認識さ
れる認識部位１９ｃとし、画像認識が容易なパターン形
状とし、これにより、画像認識装置を用いて切り離し位
置Ｄに対するレーザー照射のためのレーザ光の焦点など
の位置合わせの自動化が可能となり、レーザー照射の修
正時間の短縮化ができレーザー使用上の簡便さが向上す
る。もちろん、この認識部位は上記１９ｃ以外のパター
ンとして上述の図６とか図７のようなパターン形状とか
その他のパターン形状でもよい。
９の一部を太くするなどして画像認識装置で画像認識さ
れる認識部位１９ｃとし、画像認識が容易なパターン形
状とし、これにより、画像認識装置を用いて切り離し位
置Ｄに対するレーザー照射のためのレーザ光の焦点など
の位置合わせの自動化が可能となり、レーザー照射の修
正時間の短縮化ができレーザー使用上の簡便さが向上す
る。もちろん、この認識部位は上記１９ｃ以外のパター
ンとして上述の図６とか図７のようなパターン形状とか
その他のパターン形状でもよい。
【００３６】
【発明の効果】本発明のアクティブマトリクス基板のよ
うに、隣り合う画素それぞれの画素電極間が短絡してい
る場合に、短絡している画素のいずれかの画素につい
て、その画素電極とスイッチング素子とが電気的に切り
離されているものでは、従来例で述べたような隣り合う
画素それぞれの画素電極間に短絡が発生していた場合で
も、いずれか一つの画素のみを正常化して他の画素につ
いては正常化した画素と併せて駆動することができるか
ら、隣り合う画素それぞれの画素電極間が短絡していて
もこれらの画素に複数のソース信号が混ざり合って書き
込まれることがなくなり、単一のソース信号のみが書き
込まれることになる結果、表示欠陥の目立ちにくい、し
たがって、表示品位の向上した液晶表示が可能となる。
うに、隣り合う画素それぞれの画素電極間が短絡してい
る場合に、短絡している画素のいずれかの画素につい
て、その画素電極とスイッチング素子とが電気的に切り
離されているものでは、従来例で述べたような隣り合う
画素それぞれの画素電極間に短絡が発生していた場合で
も、いずれか一つの画素のみを正常化して他の画素につ
いては正常化した画素と併せて駆動することができるか
ら、隣り合う画素それぞれの画素電極間が短絡していて
もこれらの画素に複数のソース信号が混ざり合って書き
込まれることがなくなり、単一のソース信号のみが書き
込まれることになる結果、表示欠陥の目立ちにくい、し
たがって、表示品位の向上した液晶表示が可能となる。
【００３７】また、こうした隣り合う画素それぞれの画
素電極が短絡している場合に、前記電気的な切り離しと
して画素電極とスイッチング素子のドレイン電極との接
続部位が溶断されている構造とか、スイッチング素子の
ゲート電極と走査線との接続部位が溶断されている構造
とか、スイッチング素子のソース電極と信号線との接続
部位が溶断されている構造では、隣り合う画素それぞれ
の画素電極間が短絡していてもこれらの画素に複数のソ
ース信が混ざり合うことをより確実に防止し、それだけ
表示欠陥を少なくできる。
素電極が短絡している場合に、前記電気的な切り離しと
して画素電極とスイッチング素子のドレイン電極との接
続部位が溶断されている構造とか、スイッチング素子の
ゲート電極と走査線との接続部位が溶断されている構造
とか、スイッチング素子のソース電極と信号線との接続
部位が溶断されている構造では、隣り合う画素それぞれ
の画素電極間が短絡していてもこれらの画素に複数のソ
ース信が混ざり合うことをより確実に防止し、それだけ
表示欠陥を少なくできる。
【００３８】特に、その画素電極とこれに対応するスイ
ッチング素子のドレイン電極とを例えば透明導電膜など
の接続電極で接続しておけば、その画素電極とスイッチ
ング素子のドレイン電極とをレーザーなどで切り離す場
合にはその切り離し領域を広く確保できるから、修正の
成功率が向上する。
ッチング素子のドレイン電極とを例えば透明導電膜など
の接続電極で接続しておけば、その画素電極とスイッチ
ング素子のドレイン電極とをレーザーなどで切り離す場
合にはその切り離し領域を広く確保できるから、修正の
成功率が向上する。
【００３９】本発明のアクティブマトリクス基板の構造
欠陥処置方法のように隣り合う画素それぞれの画素電極
間が短絡している場合に、短絡箇所を修正するのではな
く、この短絡している画素のうちのいずれかの画素につ
いて、その画素電極とスイッチング素子とを切り離すよ
うな作業は、隣り合う画素それぞれの画素電極間のきわ
めて狭い離間部分から短絡原因物を除去する場合のよう
に高精度な位置決めを行うことなく、比較的広い部分で
の切り離しができることにより、簡単な作業で済むな
ど、迅速にしながら成功率の高いものとなる。
欠陥処置方法のように隣り合う画素それぞれの画素電極
間が短絡している場合に、短絡箇所を修正するのではな
く、この短絡している画素のうちのいずれかの画素につ
いて、その画素電極とスイッチング素子とを切り離すよ
うな作業は、隣り合う画素それぞれの画素電極間のきわ
めて狭い離間部分から短絡原因物を除去する場合のよう
に高精度な位置決めを行うことなく、比較的広い部分で
の切り離しができることにより、簡単な作業で済むな
ど、迅速にしながら成功率の高いものとなる。
【００４０】本発明の他の処置方法として、さらに、多
数の画素の個々が赤、緑、青に割り当てられるとき、視
感度に基づいて上記切り離し処置の優先度を考慮する、
つまり、視感度は、高い順に、緑、赤、青となるので、
赤用の画素と青用の画素とが短絡している場合や、緑用
の画素と青用の画素とが短絡している場合は、それぞれ
青用の画素を、また、赤用の画素と緑用の画素と青用の
画素との三つが短絡している場合に、青用の画素および
赤用の画素を溶断処置するようにした場合では、表示欠
陥を目立ちにくくできる。
数の画素の個々が赤、緑、青に割り当てられるとき、視
感度に基づいて上記切り離し処置の優先度を考慮する、
つまり、視感度は、高い順に、緑、赤、青となるので、
赤用の画素と青用の画素とが短絡している場合や、緑用
の画素と青用の画素とが短絡している場合は、それぞれ
青用の画素を、また、赤用の画素と緑用の画素と青用の
画素との三つが短絡している場合に、青用の画素および
赤用の画素を溶断処置するようにした場合では、表示欠
陥を目立ちにくくできる。
【００４１】本発明の他の処置方法のように、走査信号
が先に印加される画素電極をそれに対応するスイッチン
グ素子から電気的に切り離すようにした場合では、前記
切り離されたスイッチング素子のゲート・ドレイン間容
量の影響を受けることなく短絡している画素電極を駆動
できる結果、表示欠陥を目立たなくできる。
が先に印加される画素電極をそれに対応するスイッチン
グ素子から電気的に切り離すようにした場合では、前記
切り離されたスイッチング素子のゲート・ドレイン間容
量の影響を受けることなく短絡している画素電極を駆動
できる結果、表示欠陥を目立たなくできる。
【００４２】本発明のアクティブマトリクス基板のよう
に、画素電極とスイッチング素子のドレイン電極との接
続部位の一部を他の部位より細くし、その細い部位を溶
断部位として溶断したりするようにした場合では、短絡
した画素電極をスイッチング素子から切り離すためにレ
ーザを用いた場合に、そのレーザの照射面積を少なくで
きる結果、その切り離しには少ないレーザエネルギで可
能となりレーザによる液晶材料などへの損傷を軽減し表
示欠陥をより目立たなくできる。
に、画素電極とスイッチング素子のドレイン電極との接
続部位の一部を他の部位より細くし、その細い部位を溶
断部位として溶断したりするようにした場合では、短絡
した画素電極をスイッチング素子から切り離すためにレ
ーザを用いた場合に、そのレーザの照射面積を少なくで
きる結果、その切り離しには少ないレーザエネルギで可
能となりレーザによる液晶材料などへの損傷を軽減し表
示欠陥をより目立たなくできる。
【００４３】本発明のアクティブマトリクス基板のよう
に、画素電極とスイッチング素子のドレイン電極との接
続部位の少なくとも一部に画像認識が可能なパターンに
した場合では、画素電極とスイッチング素子のドレイン
電極との切り離し部位の画像認識が容易となり、レーザ
でその切り離しをする場合に有効である。
に、画素電極とスイッチング素子のドレイン電極との接
続部位の少なくとも一部に画像認識が可能なパターンに
した場合では、画素電極とスイッチング素子のドレイン
電極との切り離し部位の画像認識が容易となり、レーザ
でその切り離しをする場合に有効である。
【００４４】本発明の処置方法のように、上記画像認識
パターンのあるアクティブマトリクス基板を用い、その
アクティブマトリクス基板の前記画像認識部位をレーザ
照射の位置合わせにできるので、レーザを正確に照射し
て前記切り離しを正確かつ容易にできる。
パターンのあるアクティブマトリクス基板を用い、その
アクティブマトリクス基板の前記画像認識部位をレーザ
照射の位置合わせにできるので、レーザを正確に照射し
て前記切り離しを正確かつ容易にできる。
【図１】本発明の実施の形態に係るアクティブマトリク
ス基板の一画素を示す平面図
ス基板の一画素を示す平面図
【図２】図１の（２）−（２）線断面図
【図３】本発明の他の実施の形態に係り、図１に対応す
る図
る図
【図４】図３の（４）−（４）線断面図
【図５】本発明のさらに他の実施の形態に係るアクティ
ブマトリクス型の液晶表示装置の構成を示す回路図
ブマトリクス型の液晶表示装置の構成を示す回路図
【図６】本発明のさらに他の実施の形態に係り、図３に
対応する図
対応する図
【図７】本発明のさらに他の実施の形態に係り、図３に
対応する図
対応する図
【図８】本発明のさらに他の実施の形態に係り、図３に
対応する図
対応する図
【図９】従来のアクティブマトリクス型の液晶表示装置
の構成を示す回路図
の構成を示す回路図
【図１０】従来のアクティブマトリクス基板の一画素を
示す平面図
示す平面図
【図１１】図１０の（７）−（７）線断面図
【図１２】図１０の（８）−（８）線断面図
１ ゲート信号線（走査線） ２ ソース信号線（信号線） ３ 画素 ５ 画素電極 ６ スイッチング素子 １０ アクティブマトリクス基板 １１ 透明絶縁性基板 １２ ゲート電極 １３ ゲート絶縁膜 １４ 半導体層 １５ チャネル保護層 １６ ソース電極 １７ ドレイン電極 １８ 透明絶縁膜 １８ａ コンタクトホール １９ 透明導電膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−261521（ＪＰ，Ａ) 特開 平８−111836（ＪＰ，Ａ) 実開 平２−98333（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/13
Claims (6)
- 【請求項１】 絶縁性基板上に、格子状に直交する複数
の走査線および複数の信号線と、これらの各交点にそれ
ぞれ接続される薄膜トランジスタからなる複数のスイッ
チング素子とを形成し、これらを覆って表面を平坦化す
る透明絶縁膜を形成するとともにこの上に前記各スイッ
チング素子それぞれと対となって画素を構成する複数の
画素電極をマトリクス状に形成し、画素電極それぞれと
スイッチング素子それぞれのドレイン電極とを透明絶縁
膜のコンタクトホールを介してそれぞれ接続したアクテ
ィブマトリクス基板に対するその構造欠陥を処置する方
法であって、 隣り合う画素それぞれの画素電極間が短絡している場
合、短絡箇所を修正するのではなく、この短絡している
画素のうちのいずれかの画素について、その画素電極と
スイッチング素子とを電気的に切り離すことを特徴する
アクティブマトリクス基板の構造欠陥処置方法。 - 【請求項２】 上記構造欠陥処置方法において、前記ア
クティブマトリクス基板の画素の個々にＲＧＢまたはＹ
ＭＣの三色カラーフィルタの各色を割り当てて液晶パネ
ルを構成する場合には、処置する画素として、短絡して
いる画素のうちの視感度の低い方の色用の画素を選択す
ることを特徴とする請求項１に記載のアクティブマトリ
クス基板の構造欠陥処置方法。 - 【請求項３】 絶縁性基板上に、格子状に直交する複数
の走査線および複数の信号線と、かつこれらの各交点に
おいてそれぞれ接続されて走査線からゲート電極にゲー
ト信号がまた信号線からソース電極にソース信号が印加
される薄膜トランジスタからなる複数のスイッチング素
子とを形成し、これらを覆って表面を平坦化する透明絶
縁膜を形成するとともにこの上に前記各スイッチング素
子それぞれと対となって画素を構成する複数の画素電極
をマトリクス状に形成し、画素電極それぞれと各スイッ
チング素子それぞれのドレイン電極とを透明絶縁膜のコ
ンタクトホールを介してそれぞれ接続したアクティブマ
トリクス基板に対するその構造欠陥を処置する方法であ
って、 同一の信号線上で隣り合う画素それぞれの画素電極間が
互いに短絡している場合に、これら短絡画素電極のう
ち、ゲート信号の印加タイミングが早い画素電極をそれ
に対応するスイッチング素子から電気的に切り離すこと
を特徴するアクティブマトリクス基板の構造欠陥処置方
法。 - 【請求項４】 前記切り離しが画素電極のスイッチング
素子のドレイン電極からの切り離しであることを特徴と
する請求項３記載のアクティブマトリクス基板の構造欠
陥処置方法。 - 【請求項５】 絶縁性基板上に、格子状に直交する複数
の走査線および複数の信号線と、これらの各交点におい
てそれぞれ接続されて走査線からゲート電極にゲート信
号が、また信号線からソース電極にソース信号が印加さ
れる薄膜トランジスタからなる複数のスイッチング素子
とを形成し、これらを覆って表面を平坦化する透明絶縁
膜を形成するとともにこの上に前記各スイッチング素子
それぞれと対となって画素を構成する複数の画素電極を
マトリクス状に形成し、画素電極それぞれとスイッチン
グ素子それぞれのドレイン電極とを透明絶縁膜のコンタ
クトホールを介してそれぞれ接続したアクティブマトリ
クス基板に対するその構造欠陥を処置する方法であっ
て、 同一の信号線上で隣り合う第１および第２の画素それぞ
れの画素電極間が互いに短絡し、かつこれら第１および
第２の画素それぞれと個別に対応して同一の走査線上で
隣り合う第３および第４の画素それぞれの画素電極間が
互いに短絡している場合に、これら第１ないし第４の画
素それぞれの画素電極のうち、ゲート信号の印加タイミ
ングが早い画素電極をそれに対応するスイッチング素子
から電気的に切り離すことを特徴するアクティブマトリ
クス基板の構造欠陥処置方法。 - 【請求項６】 絶縁性基板上に、格子状に直交する複数
の走査線および複数の信号線と、これらの各交点にそれ
ぞれ接続される薄膜トランジスタからなる複数のスイッ
チング素子とを形成し、これらを覆って表面を平坦化す
る透明絶縁膜を形成するとともにこの上に前記各スイッ
チング素子それぞれと対となって画素を構成する複数の
画素電極をマトリクス状に形成し、画素電極それぞれと
スイッチング素子それぞれのドレイン電極とを透明絶縁
膜のコンタクトホールを介してそれぞれ接続したアクテ
ィブマトリクス基板であって、 隣り合う画素それぞれの画素電極間が短絡していて、こ
の短絡している画素のうちのいずれかの画素について、
その画素電極とスイッチング素子のドレイン電極との接
続部位の一部を他の部分より細幅の切り離し部位とさ
れ、この切り離し部位で切り離されていることを特徴す
るアクティブマトリクス基板。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30282296A JP3304272B2 (ja) | 1996-05-09 | 1996-11-14 | アクティブマトリクス基板およびその構造欠陥処置方法 |
| US08/842,795 US5977563A (en) | 1996-05-09 | 1997-04-15 | Active matrix substrate and correcting method of structural defect |
| TW086104939A TW373112B (en) | 1996-05-09 | 1997-04-16 | Active matrix substrate and method of correcting method of structural defect thereof |
| KR1019970014794A KR100263829B1 (ko) | 1996-05-09 | 1997-04-21 | 액티브 매트릭스 기판 및 그 구조 결함 처치 방법 |
| US09/377,830 US6297520B1 (en) | 1996-05-09 | 1999-08-20 | Active matrix substrate and correcting method of structural defect thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11449996 | 1996-05-09 | ||
| JP8-114499 | 1996-05-09 | ||
| JP30282296A JP3304272B2 (ja) | 1996-05-09 | 1996-11-14 | アクティブマトリクス基板およびその構造欠陥処置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1026768A JPH1026768A (ja) | 1998-01-27 |
| JP3304272B2 true JP3304272B2 (ja) | 2002-07-22 |
Family
ID=26453227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30282296A Expired - Fee Related JP3304272B2 (ja) | 1996-05-09 | 1996-11-14 | アクティブマトリクス基板およびその構造欠陥処置方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5977563A (ja) |
| JP (1) | JP3304272B2 (ja) |
| KR (1) | KR100263829B1 (ja) |
| TW (1) | TW373112B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW409194B (en) * | 1995-11-28 | 2000-10-21 | Sharp Kk | Active matrix substrate and liquid crystal display apparatus and method for producing the same |
| JP3304272B2 (ja) * | 1996-05-09 | 2002-07-22 | シャープ株式会社 | アクティブマトリクス基板およびその構造欠陥処置方法 |
| US6822701B1 (en) * | 1998-09-04 | 2004-11-23 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus |
| EP1058310A3 (en) * | 1999-06-02 | 2009-11-18 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4384293B2 (ja) * | 1999-07-06 | 2009-12-16 | エーユー オプトロニクス コーポレイション | 液晶表示パネル、表示装置、識別マーク検出装置、検出表示システム、ｔｆｔアレイ・リペア装置及び識別マーク検出方法 |
| CN1195243C (zh) * | 1999-09-30 | 2005-03-30 | 三星电子株式会社 | 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法 |
| JP2001223365A (ja) * | 2000-02-10 | 2001-08-17 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2001343660A (ja) | 2000-03-31 | 2001-12-14 | Sharp Corp | 液晶表示装置およびその欠陥修正方法 |
| TW483173B (en) * | 2001-02-19 | 2002-04-11 | Au Optronics Corp | Thin film transistor array structure |
| JP2002268084A (ja) * | 2001-03-08 | 2002-09-18 | Sharp Corp | アクティブマトリクス基板及びその製造方法 |
| KR100796749B1 (ko) | 2001-05-16 | 2008-01-22 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 어레이 기판 |
| JP2004054069A (ja) * | 2002-07-23 | 2004-02-19 | Advanced Display Inc | 表示装置及び表示装置の断線修復方法 |
| JP4686122B2 (ja) * | 2003-11-28 | 2011-05-18 | 東芝モバイルディスプレイ株式会社 | アクティブマトリクス型表示装置及びその製造方法 |
| US7375218B2 (en) * | 2004-09-17 | 2008-05-20 | Boehringer Ingelheim International Gmbh | Process for preparing macrocyclic HCV protease inhibitors |
| JP4572686B2 (ja) * | 2005-01-14 | 2010-11-04 | パナソニック電工株式会社 | 静電容量型半導体物理量センサ及びその製造方法 |
| JP4622532B2 (ja) * | 2005-01-18 | 2011-02-02 | 三菱電機株式会社 | 表示装置および表示装置の欠陥修復方法 |
| JP4622674B2 (ja) * | 2005-05-23 | 2011-02-02 | パナソニック株式会社 | 液晶表示装置 |
| CN101681070B (zh) * | 2007-09-20 | 2011-08-10 | 夏普株式会社 | 有源矩阵基板、液晶面板、液晶显示单元、液晶显示装置、电视接收机、和有源矩阵基板的制造方法 |
| KR102055537B1 (ko) | 2018-07-17 | 2019-12-12 | 조한구 | 곡선 포장이 가능한 일체형 거푸집 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448037A (en) * | 1987-08-18 | 1989-02-22 | Matsushita Electric Ind Co Ltd | Active matrix array |
| DE69108062T2 (de) * | 1990-01-17 | 1995-07-20 | Toshiba Kawasaki Kk | Flüssigkristall-Anzeigevorrichtung mit aktiver Matrix. |
| JPH04261521A (ja) * | 1991-01-21 | 1992-09-17 | Mitsubishi Electric Corp | 液晶表示装置及びその表示欠陥修復方法 |
| JPH04324819A (ja) * | 1991-04-25 | 1992-11-13 | Seiko Epson Corp | アクティブマトリックス表示体の画素欠陥修正方法及びその表示体 |
| JPH05165055A (ja) * | 1991-12-13 | 1993-06-29 | Hosiden Corp | 画素分割液晶表示素子 |
| US5682211A (en) * | 1994-04-28 | 1997-10-28 | Xerox Corporation | Integrated dark matrix for an active matrix liquid crystal display with pixel electrodes overlapping gate data lines |
| US5641974A (en) * | 1995-06-06 | 1997-06-24 | Ois Optical Imaging Systems, Inc. | LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween |
| JP3304272B2 (ja) * | 1996-05-09 | 2002-07-22 | シャープ株式会社 | アクティブマトリクス基板およびその構造欠陥処置方法 |
-
1996
- 1996-11-14 JP JP30282296A patent/JP3304272B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-15 US US08/842,795 patent/US5977563A/en not_active Expired - Lifetime
- 1997-04-16 TW TW086104939A patent/TW373112B/zh not_active IP Right Cessation
- 1997-04-21 KR KR1019970014794A patent/KR100263829B1/ko not_active IP Right Cessation
-
1999
- 1999-08-20 US US09/377,830 patent/US6297520B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100263829B1 (ko) | 2000-08-16 |
| US5977563A (en) | 1999-11-02 |
| KR970076016A (ko) | 1997-12-10 |
| JPH1026768A (ja) | 1998-01-27 |
| US6297520B1 (en) | 2001-10-02 |
| TW373112B (en) | 1999-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3304272B2 (ja) | アクティブマトリクス基板およびその構造欠陥処置方法 | |
| KR101238337B1 (ko) | 어레이 기판 및 이를 갖는 액정표시장치 | |
| JP2004101863A (ja) | 液晶表示装置 | |
| US20080180355A1 (en) | Array substrate and display apparatus having the same | |
| JP3270361B2 (ja) | 薄膜トランジスタアレイ及びその製造方法 | |
| US10908467B2 (en) | Array substrate and repairing method thereof, display panel | |
| JP3031664B2 (ja) | Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 | |
| JPH117046A (ja) | 液晶表示装置 | |
| JPS58184758A (ja) | マトリツクスアレ−の欠陥修正方法 | |
| JP3050175B2 (ja) | 表示装置 | |
| JP3323880B2 (ja) | 液晶表示装置 | |
| JPS60198579A (ja) | 半導体表示装置 | |
| JP3418684B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JPH0381735A (ja) | アクティブマトリクス型液晶表示パネル | |
| JP3809913B2 (ja) | フラット画面用アクティブマトリクスの組立方法、該方法に従い得られたアクティブマトリクスを含む液晶表示画面及びこの型の画面をアドレスする方法 | |
| JPH11202369A (ja) | 液晶表示装置およびその製造方法 | |
| JPH08304851A (ja) | 液晶表示装置 | |
| JP2947233B2 (ja) | 表示装置 | |
| JPH03212620A (ja) | アクティブマトリクス型液晶表示装置 | |
| JP3277137B2 (ja) | 液晶表示装置の製造方法 | |
| JP3474240B2 (ja) | アクティブマトリックス型液晶表示パネル | |
| JP2002341379A (ja) | 液晶表示装置及びその製造方法 | |
| JP3741393B2 (ja) | 液晶表示装置の製造方法 | |
| KR19990052415A (ko) | 액정표시소자 및 그의 리페어방법 | |
| JPH02251822A (ja) | アクティブマトリックスアレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080510 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130510 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |