JP2016018948A - 導電パターン形成方法、半導体装置、及び電子機器 - Google Patents

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Abstract

【課題】ネオジム成分の再付着による異常形状を抑制できる導電パターン形成方法を提供する。
【解決手段】本発明の導電パターン形成方法の一つの態様は、基材上にアルミニウム・ネオジム合金膜を形成する工程と、アルミニウム・ネオジム合金膜上に、アルミニウム・ネオジム合金膜の厚さの１／４倍以上の厚さを有する導電膜を形成する工程と、アルミニウム・ネオジム合金膜と導電膜とをドライエッチングを用いてパターニングする工程と、を有することを特徴とする。
【選択図】図４

Description

本発明は、導電パターン形成方法、半導体装置、及び電子機器に関する。
例えば、特許文献１に示すように、積層配線の金属層として、アルミニウム・ネオジム合金（ＡｌＮｄ合金）を用いた構造が提案されている。
特開２０１２−１０３６９８号公報
従来、上記のようなＡｌＮｄ合金で形成された金属層を含む積層配線をパターニングして形成する際には、ウエットエッチングが多く用いられている。しかし、ウエットエッチングでは、ＡｌＮｄ合金膜が他の導電層よりもエッチングされやすく、積層配線を形成しにくいという問題があった。
一方、ドライエッチングを用いた場合においては、ＡｌＮｄ合金膜のネオジム成分の蒸気圧が低いため、ネオジム成分がエッチング面に再付着しやすい。これにより、形成される配線パターンの形状が異常形状となりやすく、積層配線を用いた半導体装置等の製造において歩留まりが低下するという問題があった。
本発明は、上記問題点に鑑みて成されたものであって、ネオジム成分の再付着による異常形状を抑制できる導電パターン形成方法、そのような導電パターン形成方法を用いて形成した導電パターンを備える半導体装置、及びそのような半導体装置を備える電子機器を提供することができる。
本発明に係る一つの導電パターン形成方法は、基材上にアルミニウム・ネオジム合金膜を形成する工程と、前記アルミニウム・ネオジム合金膜上に、前記アルミニウム・ネオジム合金膜の厚さの１／４倍以上の厚さを有する導電膜を形成する工程と、前記アルミニウム・ネオジム合金膜と前記導電膜とをドライエッチングを用いてパターニングする工程と、を有することを特徴とする。
この方法によれば、パターニング工程において、エッチングしたアルミニウム・ネオジム合金膜のネオジム成分がエッチング面に再付着することが原因で発生する異常を抑制することができる。
前記導電膜は、チタンまたは窒化チタンからなることが好ましい。
この方法によれば、導電膜の形成を容易にすることができる。
前記アルミニウム・ネオジム合金膜を形成する工程の前に、前記基材上に第２の導電膜を形成する工程を有し、前記アルミニウム・ネオジム合金膜を形成する工程において、前記アルミニウム・ネオジム合金膜を、前記第２の導電膜上に形成することが好ましい。
この方法によれば、アルミニウム・ネオジム合金膜が基材に拡散することを抑制することができる。
前記第２の導電膜は、チタンからなることが好ましい。
この方法によれば、アルミニウム・ネオジム合金膜が基材に拡散することをより抑制することができる。
本発明に係る一つの半導体装置は、上記の導電パターン形成方法を用いて形成された導電パターンを備えることが好ましい。
この構成によれば、上記の導電パターン形成方法を用いて形成された導電パターンを備えるため、歩留まりが低下することを抑制できる半導体装置を得ることができる。
本発明に係る一つの半導体装置は、アルミニウム・ネオジム合金膜と、前記アルミニウム・ネオジム合金膜上に積層され、前記アルミニウム・ネオジム合金膜の厚さの１／４倍以上の厚さを有する導電膜と、を備える導電パターンを備えることを特徴とする。
この構成によれば、導電パターンの形成方法として、上記の導電パターン形成方法を選択できるため、歩留まりが低下することを抑制できる半導体装置を得ることができる。
前記導電パターンは、ゲート配線とソース配線とのうちの少なくとも一方を構成することが好ましい。
この構成によれば、ゲート配線とソース配線とのうちの少なくとも一方が異常形状となることを抑制できるため、ゲート配線上またはソース配線上に積層される配線が短絡することを抑制することができる。
本発明に係る一つの電子機器は、上記の半導体装置を備えることを特徴とする。
この構成によれば、歩留まりが低下することを抑制することができる。
本実施形態の液晶装置を示す平面図である。 本実施形態の液晶装置を示す図であって、図１におけるII−II断面図である。 本実施形態の素子基板の部分を示す断面図である。 本実施形態のゲート電極を示す断面図である。 本実施形態の素子基板の製造方法の手順の一部を示す断面図である。 本実施形態の素子基板の製造方法の手順の一部を示す断面図である。 本実施形態の電極の形成方法を示すフローチャートである。 本実施形態の電子ペーパーを示す斜視図である。 本実施例のゲート電極を示す電子顕微鏡写真である。 比較例のゲート電極を示す電子顕微鏡写真である。 比較例のゲート電極を示す断面図である。
以下、図面を参照しながら、本発明の実施形態に係る導電パターンの形成方法、半導体装置、及び電子機器について説明する。なお、本発明の範囲は、以下の実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせる場合がある。
（半導体装置）
本実施形態においては、半導体装置の一例として液晶装置について説明する。
図１は、本実施形態の液晶装置１００の概略構成の一例を示す平面図である。図２は、図１におけるII−II断面図である。本実施形態の液晶装置１００は、一例として、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードの液晶装置である。液晶装置１００は、例えば、透過型の液晶装置である。
液晶装置１００は、図１及び図２に示すように、素子基板１０と、対向基板９０と、を備えている。素子基板１０と対向基板９０とは、平面視略矩形枠状のシール材５２を介して貼り合わされている。シール材５２には、液晶を注入するための開口部５５が形成されている。開口部５５は、封止材５４により封止されている。シール材５２及び封止材５４に囲まれた領域内には、液晶層５０が封入されている。シール材５２及び封止材５４の内周側に沿って平面視矩形枠状の額縁５３が形成されており、額縁５３の内側の領域が画像表示領域１１となっている。なお、以下の説明においては、画像表示領域１１の外側の領域を周辺領域と呼ぶ。
画像表示領域１１の内側には、複数の画素１２がマトリクス状に設けられている。画素１２は、画像表示領域１１の最小表示単位を構成している。シール材５２の外側の領域には、素子基板１０の１辺（図１における下側の辺）に沿って、データ線駆動回路１０１及び外部回路実装端子１０２が形成されており、この１辺に隣接する２辺に沿ってそれぞれ走査線駆動回路１０４が形成されて周辺回路を構成している。
素子基板１０の残る１辺（図１における上側の辺）には、画像表示領域１１の両側の走査線駆動回路１０４間を接続する複数の配線１０５が設けられている。また、対向基板９０の各角部においては、素子基板１０と対向基板９０との間の電気的導通をとるための基板間導通材１０６が配設されている。
図３は、素子基板１０の部分拡大断面図である。図３においては、画像表示領域１１と周辺領域との断面図を示している。図３においては、第一配向層１７の図示を省略している。
素子基板１０は、図２及び図３に示すように、透明基板１と、絶縁層２と、ゲート絶縁膜６と、複数の薄膜トランジスター（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と、蓄積容量３３と、第１層間絶縁膜２０と、第２層間絶縁膜２６と、配線２５と、画素電極９と、第一配向層１７と、図示しないデータ線（ソース配線）と、図示しない走査線（ゲート配線）と、図示しない電源配線と、を備える。
透明基板１は、図３に示すように、例えば、ガラス等で構成される支持基板である。透明基板１の上面には、絶縁層２が形成されている。絶縁層２の上面には、複数のＴＦＴが設けられている。図３に示す例では、複数のＴＦＴとして、周辺領域に設けられたＮ型のＮチャネルＴＦＴ３０（ＮｃｈＴＦＴ）及びＰ型のＰチャネルＴＦＴ３２（ＰｃｈＴＦＴ）と、画像表示領域１１に設けられたＮ型のＮチャネルＴＦＴ３１（ＮｃｈＴＦＴ）と、が設けられている。
画像表示領域１１に設けられたＮチャネルＴＦＴ３１は、画素１２ごとに設けられたスイッチング素子である。ＮチャネルＴＦＴ３１は、高濃度ソース領域５ａと、低濃度ソース領域５ｃと、高濃度ドレイン領域５ｂと、低濃度ドレイン領域５ｄと、ソース電極２３と、ドレイン電極２４と、ゲート電極（導電パターン）１４と、を備える。
ソース電極２３は、コンタクトホール２１を介してソース領域５ａ，５ｃと接続されている。ドレイン電極２４は、コンタクトホール２１を介して各ドレイン領域５ｂ，５ｄと接続されている。ソース領域５ａ，５ｃ及びドレイン領域５ｂ，５ｄと、ゲート電極１４とは、ゲート絶縁膜６によって絶縁されている。
ＮチャネルＴＦＴ３１のソース領域５ａ，５ｃは、ソース電極２３と図示しないデータ線とを介して、データ線駆動回路１０１と電気的に接続されている。ＮチャネルＴＦＴ３１のゲート電極１４は、図示しない走査線を介して走査線駆動回路１０４と電気的に接続されている。ＮチャネルＴＦＴ３１のドレイン領域５ｂ，５ｄは、ドレイン電極２４を介して、画素電極９と電気的に接続されている。
図４は、本実施形態のゲート電極１４を示す断面図である。本実施形態のゲート電極１４の断面視形状は、図４に示すように、例えば、台形状である。ゲート電極１４は、ゲート絶縁膜６側から、バリアメタル膜（第２の導電膜）７３と、ＡｌＮｄ合金膜（アルミニウム・ネオジム合金膜）７２と、キャップメタル膜（導電膜）７１と、がこの順で積層されて形成されている。
バリアメタル膜７３は、ゲート絶縁膜６にＡｌＮｄ合金膜７２の形成材料が拡散することを抑制するために設けられる膜である。バリアメタル膜７３の形成材料としては、例えば、チタン（Ｔｉ）を用いることが好ましい。バリアメタル膜７３のバリア性を向上できるためである。バリアメタル膜７３の厚さＨ１１３は、例えば、５０ｎｍ以上、１００ｎｍ以下程度である。
ＡｌＮｄ合金膜７２は、アルミニウム（Ａｌ）にネオジム（Ｎｄ）を添加して組成されたアルミニウム・ネオジム合金（ＡｌＮｄ）で形成された膜である。ネオジム（Ｎｄ）の添加される割合は、原子組成百分率で、例えば、０．５atom％以上、２atom％以下程度である。
キャップメタル膜７１は、ＡｌＮｄ合金膜７２の腐食やヒロックが発生することを抑制するために設けられる膜である。キャップメタル膜７１の形成材料としては、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）等を選択できる。キャップメタル膜７１の形成材料は、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）とすることが好ましい。チタン（Ｔｉ）または窒化チタン（ＴｉＮ）は、アルミニウム・ネオジム（ＡｌＮｄ）よりも融点が低く、扱いやすいためである。
キャップメタル膜７１の厚さＨ１１２は、ＡｌＮｄ合金膜７２の厚さＨ１１１の１／４倍以上である。また、例えば、キャップメタル膜７１の厚さＨ１１２は、ＡｌＮｄ合金膜７２の厚さＨ１１１の１／２倍以下である。
ＡｌＮｄ合金膜７２の厚さＨ１１２は、例えば、２００ｎｍ以上、４００ｎｍ以下程度である。キャップメタル膜７１の厚さＨ１１１は、例えば、５０ｎｍ以上、１５０ｎｍ以下程度である。
なお、本実施形態においてゲート電極１４は、図示しない走査線（ゲート配線）と一体的に構成されている。言い換えると、走査線は、ゲート電極１４を含んで形成されている。また、ソース電極２３は、図示しないデータ線（ソース配線）と一体的に構成されている。言い換えると、データ線は、ソース電極２３を含んで構成されている。データ線と走査線とは、平面視において、直交して設けられる。
蓄積容量３３は、上部電極１６と、下部電極２８と、を備える。上部電極１６は、図示しない電源配線と接続されている。下部電極２８は、接続部２８ａを介して、ＮチャネルＴＦＴ３１のドレイン領域５ｂ，５ｄと接続されている。
周辺領域に設けられたＮチャネルＴＦＴ３０とＰチャネルＴＦＴ３２とは、データ線駆動回路１０１及び走査線駆動回路１０４を構成するＴＦＴである。ＮチャネルＴＦＴ３０は、高濃度ソース領域５ａと、低濃度ソース領域５ｃと、高濃度ドレイン領域５ｂと、低濃度ドレイン領域５ｄと、ソース電極２３と、ドレイン電極２４と、ゲート電極（導電パターン）１３と、を備える。ＰチャネルＴＦＴ３２は、ソース領域５ｊと、ドレイン領域５ｋと、ソース電極２３と、ドレイン電極２４と、ゲート電極（導電パターン）１５と、を備える。
ＮチャネルＴＦＴ３０及びＰチャネルＴＦＴ３２の各ソース領域及び各ドレイン領域は、画像表示領域１１に設けられたＮチャネルＴＦＴ３１と同様に、ソース電極２３及びドレイン電極２４に電気的に接続されている。ＮチャネルＴＦＴ３０のドレイン電極２４とＰチャネルＴＦＴ３２のソース電極２３とは、配線２５によって電気的に接続されている。
第１層間絶縁膜２０は、各ゲート電極及び上部電極１６上に設けられた絶縁膜である。第２層間絶縁膜２６は、各ソース電極、各ドレイン電極、及び配線２５上に設けられた絶縁膜である。第２層間絶縁膜２６上には、画素電極９が設けられている。第２層間絶縁膜２６には、コンタクトホール２７が形成されている。画素電極９は、コンタクトホール２７を介して、ドレイン電極２４と電気的に接続されている。
画素電極９は、図２に示すように、素子基板１０の液晶層５０側に、画素１２ごとに設けられている。画素電極９は、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の光透過率の高い導電材料を用いて形成された透明電極である。画素電極９上には、第一配向層１７が形成されている。
対向基板９０の液晶層５０側には、額縁５３及び図示しない遮光膜が形成されている。額縁５３及び遮光膜の上には、画像表示領域１１の全面を覆う共通電極９１が形成されている。共通電極９１は、画素電極９と同様に、例えばＩＴＯ等で形成される透明電極である。共通電極９１上には、第二配向層９２が形成されている。液晶層５０に電界が印加されていない状態における液晶層５０の配向状態は、第一配向層１７及び第二配向層９２により制御されている。
表示すべき画像の画像信号は、液晶装置１００の外部から外部回路実装端子１０２を介して、液晶装置１００に供給される。データ線駆動回路１０１は、画像信号に含まれる画素１２ごとの階調値を示す画像データに基づいて、液晶層５０を駆動する駆動電圧波形をスイッチング素子であるＮチャネルＴＦＴ３１に出力する。走査線駆動回路１０４は、画像信号に含まれる画素１２の表示タイミングを示すデータに基づいて、ＮチャネルＴＦＴ３１のゲート電極１４に電圧を印加し、ＮチャネルＴＦＴ３１のオンオフを制御する。
ＮチャネルＴＦＴ３１がオンになると、上記の駆動電圧波形が画素電極９に供給され、画素電極９に電圧が印加される。共通電極９１の電位は、例えば複数の画素１２で共通の共通電位に保持されている。液晶層５０には、画素電極９と共通電極９１との間の電位差に相当する電圧が印加される。この電圧により生じる電界によって、液晶層５０の配向状態が変化する。液晶層５０に入射した光は、液晶層５０の配向状態に応じて画素１２ごとに偏光状態が変化する。液晶層５０から射出された光を図示しない偏光板に通すことにより、画像データに応じた階調値の光が偏光板から射出される。このようにして、本実施形態の液晶装置１００は、画像データに対応する画像を表示することが可能になっている。
次に、本実施形態の液晶装置１００の製造方法について説明する。図５（ａ）から図５（ｄ）及び図６（ａ）から図６（ｄ）は、本実施形態の液晶装置１００における素子基板１０の製造方法の手順を示す断面図である。図５（ａ）から図５（ｄ）及び図６（ａ）から図６（ｄ）においては、周辺領域及び画像表示領域１１の両方における製造手順を示している。
まず、図５（ａ）に示すように、透明基板１上に絶縁層２を形成し、その上に半導体層３を形成する。本実施形態においては、半導体層の形成材料として、例えば、アモルファスシリコンを用いる。その後、アモルファスシリコンで形成された半導体層３にレーザーアニール処理等の加熱処理を施すことによって、アモルファスシリコンを再結晶させ、ポリシリコンに変換する。これにより、ポリシリコンで形成された半導体層４が形成される。
次に、図５（ｂ）に示すように、周知のフォトリソグラフィ、エッチング技術を用いてポリシリコンで形成された半導体層４を島状にパターニングする。これにより、ポリシリコンで形成された島状の半導体層５が形成され、透明基板１と絶縁層２と半導体層５とゲート絶縁膜６とが積層された積層部材（基材）８０が形成される。
次に、島状の半導体層５上に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によって、ゲート絶縁膜６を形成する。
次に、図５（ｃ）に示すように、画像表示領域１１のうち、ＮチャネルＴＦＴ３１のドレイン領域５ｂ，５ｄと蓄積容量３３との接続部２８ａとなる領域、及び蓄積容量３３の下部電極２８となる領域が開口したレジストパターン７を形成する。レジストパターン７を形成する方法は、特に限定されず、例えば、フォトリソグラフィを用いることができる。このとき、周辺領域は、全面がレジストパターン７で覆われている。
次に、例えば、ＰＨ３／Ｈ２イオン等のＮ型不純物イオンを、ゲート絶縁膜６を介して接続部２８ａ及び下部電極２８となる領域の半導体層５に注入する。これにより、接続部２８ａと、蓄積容量３３の下部電極２８と、が形成される。その後、レジストパターン７を除去する。
次に、図５（ｄ）に示すように、画像表示領域１１におけるＮチャネルＴＦＴ３１の高濃度ソース領域５ａ及び高濃度ドレイン領域５ｂとなる箇所と、周辺領域におけるＮチャネルＴＦＴ３０の高濃度ソース領域５ａ及び高濃度ドレイン領域５ｂとなる箇所と、が開口したレジストパターン６０を形成する。レジストパターン６０の形成方法は、特に限定されず、例えば、上述したレジストパターン７と同様にできる。
次に、例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンを、ゲート絶縁膜６を介してＮチャネルＴＦＴ３１，３２の高濃度ソース領域５ａ及び高濃度ドレイン領域５ｂとなる箇所の半導体層５に注入する。これにより、ＮチャネルＴＦＴ３１，３２の高濃度ソース領域５ａと、高濃度ドレイン領域５ｂと、が形成される。その後、レジストパターン６０を除去する。
（導電パターン形成方法）
次に、図６（ａ）に示すように、ゲート絶縁膜６上に、各ＴＦＴのゲート電極１３，１４，１５、及び蓄積容量３３の上部電極１６を形成する。以下、本実施形態の電極の形成方法について、詳細に説明する。なお、以下に説明する電極の形成方法は、特許請求の範囲における導電パターン形成方法に相当する。
図７は、本実施形態の電極の形成方法の手順を示すフローチャートである。本実施形態の電極の形成方法は、図７に示すように、バリアメタル膜形成工程Ｓ１と、アルミニウム・ネオジム合金膜形成工程Ｓ２と、キャップメタル膜形成工程Ｓ３と、パターニング工程Ｓ４と、を有する。
まず、バリアメタル膜形成工程Ｓ１は、積層部材８０上、より詳細には積層部材８０のゲート絶縁膜６上にバリアメタル膜（第２の導電膜）４３を形成する工程である。バリアメタル膜４３を形成する方法は、特に限定されず、例えば、スパッタ法や、ＣＶＤ法を用いることができる。バリアメタル膜４３の形成材料は、本実施形態においては、例えば、チタン（Ｔｉ）を用いる。この工程により、図６（ａ）に示すように、積層部材８０上にバリアメタル膜４３が形成される。
次に、アルミニウム・ネオジム合金膜形成工程Ｓ２は、バリアメタル膜４３上にＡｌＮｄ合金膜４２を形成する工程である。ＡｌＮｄ合金膜４２を形成する方法は、特に限定されず、例えば、バリアメタル膜４３の形成方法と同様にできる。この工程により、バリアメタル膜４３上に積層されたＡｌＮｄ合金膜４２が形成される。
次に、キャップメタル膜形成工程Ｓ３は、ＡｌＮｄ合金膜４２上に、キャップメタル膜４１を形成する工程である。キャップメタル膜４１を形成する方法は、特に限定されず、例えば、バリアメタル膜４３の形成方法と同様にできる。キャップメタル膜４１の形成材料としては、例えば、窒化チタン（ＴｉＮ）を用いる。
キャップメタル膜形成工程Ｓ３においては、キャップメタル膜４１の厚さが、ＡｌＮｄ合金膜４２の厚さの１／４倍以上の厚さとなるように、キャップメタル膜４１を形成する。すなわち、ＡｌＮｄ合金膜４２上に、ＡｌＮｄ合金膜４２の厚さの１／４倍以上の厚さを有するキャップメタル膜４１を形成する。この工程により、ゲート絶縁膜６上に、バリアメタル膜４３と、ＡｌＮｄ合金膜４２と、キャップメタル膜４１と、が積層された積層膜４４が形成される。
次に、パターニング工程Ｓ４は、バリアメタル膜４３と、ＡｌＮｄ合金膜４２と、キャップメタル膜４１と、が積層された積層膜４４を、ドライエッチングを用いてパターニングする工程である。
キャップメタル膜４１上に、各ＴＦＴのゲート電極、及び蓄積容量の上部電極となる領域が開口したレジストパターン６１を形成する。そして、ドライエッチングにより積層膜４４をパターニングする。ドライエッチングとしては、特に限定されず、ＰＥ（Ｐｌａｓｍａ Ｅｔｃｈｉｎｇ）方式やＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式に代表される容量結合型プラズマや、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式に代表される誘導結合型プラズマ（高密度プラズマ）等、種種のプラズマ形態を用いて行われる。
エッチングガスとしては、積層膜４４をエッチングできる範囲において、特に限定されず、例えば、塩素（Ｃｌ２）と三塩化ホウ素（ＢＣｌ３）とが混合されたガスを用いることができる。この工程により、積層膜４４がパターニングされる。その後、レジストパターン６１を除去する。
以上の工程により、図６（ｂ）に示すように、ゲート絶縁膜６側から順にバリアメタル膜７３とＡｌＮｄ合金膜７２とキャップメタル膜７１とが積層された、ＮチャネルＴＦＴ３１，３２のゲート電極１３，１４と、ＰチャネルＴＦＴのゲート電極１５と、蓄積容量の上部電極１６と、が形成される。
ここで、上述したようにＮチャネルＴＦＴ３１のゲート電極１４は、走査線（ゲート配線）と一体的に構成されている。すなわち、上記説明した本実施形態の電極の形成方法（導電パターン形成方法）により、ゲート電極１４を含む走査線（ゲート配線）が形成される。言い換えると、積層膜４４がパターニングされることで形成された導電パターンは、走査線（ゲート配線）を構成する。
次に、図６（ｃ）に示すように、レジストパターンを用いずに基板全面に、例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンを低濃度で注入する。これにより、ＮチャネルＴＦＴ３０，３１の低濃度ソース領域５ｃと、低濃度ドレイン領域５ｄと、が形成される。これにより、ＮチャネルＴＦＴ３０，３１が形成される。
なおこのとき、ゲート電極１３，１４，１５及び上部電極１６のみをマスクとしてイオン注入を行うため、ＰチャネルＴＦＴ３２側にもＮ型不純物イオンが注入されることになるが、Ｎ型不純物イオンは低濃度であるため特に支障はない。
次に、図６（ｄ）に示すように、ＰチャネルＴＦＴ３２の形成領域が開口し、ＮチャネルＴＦＴ３１，３２及び蓄積容量３３の形成領域が覆われたレジストパターン１８を形成する。そして、レジストパターン１８をマスクとして例えばＢ２Ｈ６／Ｈ２イオン等のＰ型不純物イオンを注入する。これにより、ＰチャネルＴＦＴ３２のソース領域５ｊと、ドレイン領域５ｋと、が形成され、ＰチャネルＴＦＴ３２が形成される。その後、レジストパターン１８を除去する。
次に、図３に示すように、第１層間絶縁膜２０を形成し、その後、第１層間絶縁膜２０を貫通して各ＴＦＴのソース領域、ドレイン領域に達するコンタクトホール２１をそれぞれ形成する。
次に、データ線（ソース配線）、ソース電極２３、ドレイン電極２４、配線２５等を形成するために、それらの材料となるアルミニウム等の金属膜を全面に成膜する。その後、成膜した金属膜を、フォトリソグラフィ等を用いてパターニングすることにより、データ線、ソース電極２３、ドレイン電極２４、配線２５等を形成する。
次に、第２層間絶縁膜２６を形成し、その後、第２層間絶縁膜２６を貫通して画像表示領域１１のＮチャネルＴＦＴ３１のドレイン電極２４に達するコンタクトホール２７を形成する。
次に、ＩＴＯ等の透明導電膜を全面に形成し、フォトリソグラフィ等を用いてパターニングする。これにより、ドレイン電極２４を介してＮチャネルＴＦＴ３１の高濃度ドレイン領域５ｂに接続された画素電極９が形成される。
次に、画素電極９を含む基板全面に、例えばラビング処理が施されたポリイミド等からなる第一配向層１７を形成する。以上の工程により、素子基板１０が形成される。
以降の工程は図示を省略するが、素子基板１０と対向基板９０とを貼り合わせ、これらの基板間に液晶を封入して液晶層５０を形成することにより、本実施形態の液晶装置１００が製造される。
本実施形態によれば、エッチング面へのネオジム成分の再付着による異常形状を抑制することができる。以下、詳細に説明する。
図１１は、比較例のゲート電極３１３を示す断面図である。ゲート電極３１３は、図１１に示すように、ゲート絶縁膜６側から、バリアメタル膜３７３と、ＡｌＮｄ合金膜３７２と、キャップメタル膜３７１と、がこの順で積層されて形成されている。キャップメタル膜３７１の厚さＨ１２１は、ＡｌＮｄ合金膜３７２の厚さＨ１２２の１／４倍以下である。
キャップメタル膜３７１の厚さＨ１２１が、ＡｌＮｄ合金膜３７２の厚さＨ１２２の１／４倍以下である場合には、上述したパターニング工程Ｓ４においてドライエッチングを用いて除去したＡｌＮｄ合金膜のネオジム成分がエッチング面に再付着しやすい。これは、ネオジム成分の蒸気圧が比較的低いためである。
ネオジム成分がエッチング面に再付着すると、キャップメタル膜３７１とＡｌＮｄ合金膜３７２とに、ネオジムで構成された再付着部３０４が形成される。再付着部３０４は、例えば、図１１に示すようなキャップメタル膜３７１の上面から上側に隆起した瘤のような形状となる。
再付着部３０４によって、ゲート電極３１４の上面が部分的に隆起するような異常形状となると、ゲート電極３１４上に形成される積層膜も異常形状となる。例えば、上述した液晶装置の例では、ゲート電極（走査線）３１４上に、走査線と平面視で直交して設けられるデータ線が積層して形成される。
データ線は、例えば、アルミニウム（Ａｌ）等の金属膜を形成した後に、パターニングされて形成されるが、ゲート電極３１４が異常形状を有していると、ゲート電極３１４上に形成される金属膜も異常形状となり、例えば、金属膜は部分的に隆起した形状となる。このように部分的に隆起した箇所の根元においては、エッチング残りが生じやすい。
エッチング残りが生じると、例えば、隣り合って形成されるデータ線同士が短絡する等の不具合が生じる場合がある。またエッチング残りが起点となり、コロージョンと呼ばれる腐食が発生しやすくなる。したがって、ＡｌＮｄ合金膜のネオジム成分がキャップメタル膜の上面に再付着すると、製造される液晶装置等の半導体装置の歩留まりが低下するという問題があった。
この問題に対して、本実施形態によれば、キャップメタル膜７１の厚さＨ１１１が、ＡｌＮｄ合金膜７２の厚さＨ１１２の１／４倍以上である。そのため、パターニング工程Ｓ４において、キャップメタル膜７１の上面にネオジム成分が再付着することによる異常形状が原因となる歩留まり低下を抑制できる。
キャップメタル膜７１の上面にネオジム成分が再付着することを抑制できる原理については、詳細は不明であるものの、以下の通りであると考えられる。すなわち、キャップメタル膜７１（キャップメタル膜４１）の厚さＨ１１１が、ＡｌＮｄ合金膜７２（ＡｌＮｄ合金膜４２）の厚さＨ１１２の１／４倍以上である場合には、ＡｌＮｄ合金膜７２の厚さＨ１１２に対して、キャップメタル膜７１の厚さＨ１１１が比較的大きいため、エッチングされたＡｌＮｄ合金膜４２に含まれるネオジム成分が、キャップメタル膜７１の上面に到達しにくいものと考えられる。
したがって、本実施形態によれば、エッチング面へのネオジム成分の再付着による異常形状を抑制できることで、パターニング工程Ｓ４によって形成されるゲート電極１４が異常形状となることを抑制できる。その結果、製造される液晶装置等の半導体装置の歩留まりが低下することを抑制できる。
以上により、本実施形態によれば、耐熱性及び安定性に優れたアルミニウム・ネオジム合金を含む積層構造の配線を量産することが実現できる。
また、例えば、パターニングにより形成される電極（配線）の間隔Ｗ（図６（ａ）及び図６（ｂ）参照）が狭いほど、キャップメタル膜の上面にネオジム成分が再付着しやすい。これは、本発明者らの実験によって新たに明らかとなった知見である。原理の詳細については不明であるものの、エッチングによりパターニングする間隔が狭いことで、エッチングされたネオジム成分が外部に逃げにくく、キャップメタル膜の上面に再付着しやすいものと考えられる。
本発明者らの実験により、電極（配線）の間隔Ｗが１０μｍ以下である場合に、キャップメタル膜の上面にネオジム成分が再付着しやすいことが明らかとなった。すなわち、本実施形態の電極（配線）の形成方法は、パターニングされる電極（配線）の間隔が１０μｍ以下である場合に、特に有用である。
なお、本実施形態においては、以下の構成及び方法を採用してもよい。
本実施形態においては、ゲート電極１４は、バリアメタル膜７３と、ＡｌＮｄ合金膜７２と、キャップメタル膜７１と、を備える３層積層構造としたが、これに限られない。本実施形態においては、ゲート電極１４は、バリアメタル膜７３を備えていなくてもよい。この場合においては、本実施形態の電極の形成方法におけるバリアメタル膜形成工程Ｓ１を省略する。
また、本実施形態においては、例えば、ＮチャネルＴＦＴ３１のソース電極２３を、図７に示した本実施形態の電極の形成方法によって形成してもよい。すなわち、本実施形態の電極の形成方法によって形成される導電パターンが、ソース電極２３を含むデータ線（ソース配線）を構成してもよい。この場合においては、ゲート電極（走査線，ゲート配線）を、本実施形態の電極の形成方法によって形成しなくてもよい。
また、上記説明においては、本発明を適用した半導体装置の例として、液晶装置について説明したが、これに限られない。本発明は、半導体装置として、有機エレクトロルミネッセンス装置や、電気泳動表示装置等にも適用できる。
例えば、トップエミッション型の有機エレクトロルミネッセンス装置のように、開口率がＴＦＴのレイアウトに影響を受けない装置においては、開口率を考慮することなく、ＴＦＴの数や、ＴＦＴの配線同士の間隔を決定できるため高精細化が容易である。しかし、図１１に示したような比較例のアルミニウム・ネオジム合金を用いた配線を用いた場合では、配線間の間隔を狭くするほど歩留まりが低下するため、ＴＦＴの数や、ＴＦＴの配線同士の間隔に、ある程度制約が設けられてしまう。
これに対して、本発明をトップエミッション型の有機エレクトロルミネッセンス装置に適用すれば、ＴＦＴの配線としてアルミニウム・ネオジム合金を含む積層配線を用いた場合に、配線同士の間隔を狭く設定しても、歩留まりが低下することを抑制できる。そのため、上記制約を緩和することができる。このように、本発明は、トップエミッション型の有機エレクトロルミネッセンス装置に適用した際に、特に有用である。
また、本発明の適用範囲は、ＴＦＴを用いた半導体装置に限られるものはなく、本発明は、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、有機電界効果トランジスター（ＯＦＥＴ：Ｏｒｇａｎｉｃ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等を用いた半導体装置にも適用できる。
（電子機器）
次に、電子機器の実施形態について説明する。本実施形態の電子機器は、一例として、本発明を適用した表示装置（半導体装置）を備える電子ペーパーである。
図８は、本実施形態の電子ペーパー２００を示す斜視図である。電子ペーパー（電子機器）２００は、図８に示すように、紙と同様の質感および柔軟性を有するリライタブルシートで構成される本体部２０１と、本発明を適用した表示装置（半導体装置）によって構成された表示部２０２を備えている。
電子ペーパーにおいても、上述したトップエミッション型の有機エレクトロルミネッセンス装置と同様に、開口率がスイッチング素子の配置に直接影響を受けない。そのため、本発明は、電子ペーパーに適用した際に、特に有用である。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。本発明に係る表示装置（半導体装置）は、例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部等にも、好適に用いることができる。
上記説明した実施形態の電極の形成方法（導電パターン形成方法）を用いて、実施例のゲート電極５１４を形成し、比較例のゲート電極４１４と対比した。
実施例のゲート電極５１４は、バリアメタル膜の厚さを５０ｎｍ、ＡｌＮｄ合金膜の厚さを４００ｎｍ、キャップメタル膜の厚さを１００ｎｍとして、積層膜を形成した後にドライエッチングによってパターニングすることにより形成した。
比較例のゲート電極４１４は、バリアメタル膜の厚さを５０ｎｍ、ＡｌＮｄ合金膜の厚さを４００ｎｍ、キャップメタル膜の厚さを５０ｎｍとして、積層膜を形成した後にドライエッチングによってパターニングすることにより形成した。
実施例、比較例ともに、バリアメタル膜の形成材料はチタン（Ｔｉ）とし、キャップメタル膜の形成材料は窒化チタン（ＴｉＮ）とした。また、ＡｌＮｄ合金膜におけるネオジム（Ｎｄ）の含有率は、１atom％とした。
ドライエッチングに用いたエッチングガスとしては、塩素（Ｃｌ２）と三塩化ホウ素（ＢＣｌ３）とが混合されたガスを用いた。パターニングにより形成される電極間（配線間）の距離は、実施例、比較例ともに、１０μｍとした。結果を図９及び図１０に示す。図９は、実施例のゲート電極４１３を示す電子顕微鏡写真である。図１０は、比較例のゲート電極４１４を示す電子顕微鏡写真である。
図１０に示すように、比較例のゲート電極５１４においては、窒化チタン（ＴｉＮ）で形成されたキャップメタル膜の上面に隆起する再付着部５０４が形成されていることが確認できた。一方、図９に示すように、実施例のゲート電極４１４においては、キャップメタル膜の上面に再付着部が形成されていないことが確かめられた。
以上の結果から、本実施例によれば、アルミニウム・ネオジム合金を含む積層配線を形成する際に、キャップメタル膜の上面にネオジム成分が再付着することを抑制でき、形成される電極（配線）が異常形状となることを抑制できることが確かめられた。
１３，１４，１５…ゲート電極（導電パターン）、４３，７３…バリアメタル膜（第２の導電膜）、７１…キャップメタル膜（導電膜）、７２…ＡｌＮｄ合金膜（アルミニウム・ネオジム合金膜）、８０…積層部材（基材）、２００…電子ペーパー（電子機器）

Claims (8)

  1. 基材上にアルミニウム・ネオジム合金膜を形成する工程と、
    前記アルミニウム・ネオジム合金膜上に、前記アルミニウム・ネオジム合金膜の厚さの１／４倍以上の厚さを有する導電膜を形成する工程と、
    前記アルミニウム・ネオジム合金膜と前記導電膜とをドライエッチングを用いてパターニングする工程と、
    を有することを特徴とする導電パターン形成方法。
  2. 前記導電膜は、チタンまたは窒化チタンからなる、請求項１に記載の導電パターン形成方法。
  3. 前記アルミニウム・ネオジム合金膜を形成する工程の前に、前記基材上に第２の導電膜を形成する工程を有し、
    前記アルミニウム・ネオジム合金膜を形成する工程において、前記アルミニウム・ネオジム合金膜を、前記第２の導電膜上に形成する、請求項１または２に記載の導電パターン形成方法。
  4. 前記第２の導電膜は、チタンからなる、請求項３に記載の導電パターン形成方法。
  5. 請求項１から４のいずれか一項に記載の導電パターン形成方法を用いて形成された導電パターンを備えることを特徴とする半導体装置。
  6. アルミニウム・ネオジム合金膜と、
    前記アルミニウム・ネオジム合金膜上に積層され、前記アルミニウム・ネオジム合金膜の厚さの１／４倍以上の厚さを有する導電膜と、
    を備える導電パターンを備えることを特徴とする半導体装置。
  7. 前記導電パターンは、ゲート配線とソース配線とのうちの少なくとも一方を構成する、請求項５または６に記載の半導体装置。
  8. 請求項５から７のいずれか一項に記載の半導体装置を備えることを特徴とする電子機器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017139381A (ja) * 2016-02-04 2017-08-10 株式会社コベルコ科研 表示装置用配線構造
CN112213894A (zh) * 2019-07-12 2021-01-12 夏普株式会社 显示面板用阵列基板的制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573980B (zh) * 2017-03-09 2021-02-19 群创光电股份有限公司 导体结构以及面板装置
KR102598061B1 (ko) * 2018-09-03 2023-11-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US11060051B2 (en) 2018-10-12 2021-07-13 Fujimi Incorporated Composition for rinsing or cleaning a surface with ceria particles adhered
JP2022083170A (ja) * 2020-11-24 2022-06-03 株式会社ジャパンディスプレイ 表示装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002341367A (ja) * 2001-05-18 2002-11-27 Nec Corp 液晶表示装置及びその製造方法
JP2004119923A (ja) * 2002-09-30 2004-04-15 Seiko Epson Corp 半導体装置およびその製造方法
JP2004193264A (ja) * 2002-12-10 2004-07-08 Canon Inc 結晶性薄膜の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223365A (ja) * 2000-02-10 2001-08-17 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
CN1282024C (zh) * 2002-07-03 2006-10-25 Nec液晶技术株式会社 液晶显示器的有源矩阵基板及其制造方法
KR101087398B1 (ko) * 2004-06-30 2011-11-25 엘지디스플레이 주식회사 액정표시장치의 패드 구조 및 그 제조방법
JP4170367B2 (ja) * 2006-11-30 2008-10-22 株式会社神戸製鋼所 表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット
JP2010141082A (ja) 2008-12-11 2010-06-24 Seiko Epson Corp 半導体装置の製造方法ならびに半導体装置
JP2011040593A (ja) 2009-08-12 2011-02-24 Seiko Epson Corp 半導体装置ならびに半導体装置の製造方法
JP5411236B2 (ja) 2011-11-15 2014-02-12 ゲットナー・ファンデーション・エルエルシー 液晶表示装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002341367A (ja) * 2001-05-18 2002-11-27 Nec Corp 液晶表示装置及びその製造方法
JP2004119923A (ja) * 2002-09-30 2004-04-15 Seiko Epson Corp 半導体装置およびその製造方法
JP2004193264A (ja) * 2002-12-10 2004-07-08 Canon Inc 結晶性薄膜の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017139381A (ja) * 2016-02-04 2017-08-10 株式会社コベルコ科研 表示装置用配線構造
CN112213894A (zh) * 2019-07-12 2021-01-12 夏普株式会社 显示面板用阵列基板的制造方法
CN112213894B (zh) * 2019-07-12 2023-08-22 夏普株式会社 显示面板用阵列基板的制造方法

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