KR101064144B1 - 도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법 - Google Patents

도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법 Download PDF

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사다유키 우키시마
노리아키 타니
사토루 이시바시
타다시 마수다
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Abstract

밀착성이 높고, 비저항이 낮은 도전막을 성막한다. 구리를 주성분으로 하는 타겟을, 산화 가스를 도입한 진공 분위기 중에서 스퍼터링하고, 구리를 주성분으로 하여 Ti 또는 Zr 등의 첨가 금속을 함유하는 도전막(25)을 형성한다. 이러한 도전막(25)은 실리콘층(23)이나 유리 기판(22)에 대한 밀착성이 높아, 기판(22) 상으로부터 잘 벗겨지지 않는다. 또한, 비저항이 낮고, 투명 도전막에 대한 콘택트 저항도 낮기 때문에, 전극막에 이용한 경우에도 그 전기적 특성이 열화되지 않는다. 따라서, 본 발명에 의해 성막된 도전막(25)는 TFT나 반도체 소자의 전극막이나 배리어막에 특히 적합하다.
도전막, 박막 트랜지스터, 패널, 반도체, 전극막, 기판, 실리콘층

Description

도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법{Method for forming conductive film, thin film transistor, panel with thin film transistor, and method for manufacturing thin film transistor}
본 발명은 전자 부품용 금속 배선막 및 그 성막 방법으로서의 스퍼터링 프로세스에 관한 것이다.
종래, 전자 부품용의 금속 배선막에는 Al이나 Cu 등의 저저항 재료나 Mo, Cr 등이 사용되고 있다. 예를 들어 TFT(Thin film transistor) 액정 디스플레이에서는 패널의 대형화와 함께 배선 전극의 저저항화 요구가 커지고 있어, 저저항 배선으로서 Al이나 Cu를 이용할 필요성이 높아지고 있다.
TFT에서 이용되고 있는 Al 배선에서는 후공정에서의 돌기물(hillock) 발생이나, Al 배선을 소스 드레인 전극으로서 이용한 경우의 하지 Si층으로의 확산의 문제, ITO(인듐/주석 산화물)로 이루어지는 투명 전극과의 콘택트 저항의 열화 등의 문제가 있으며, 이를 회피하기 위하여 Mo이나 Cr 및 그들을 주성분으로 하는 합금막을 앞뒤로 적층하는 배리어층이 필요하게 된다.
한편, Cu 배선에 있어서, Cu는 Al보다 저저항인 재료이다. Al은 ITO 투명 전극과의 콘택트 저항의 열화가 문제가 되는데, Cu는 잘 산화되지 않기 때문에 콘택트 저항도 양호하다.
따라서, Cu를 저저항 배선막으로서 이용할 필요성이 높아지고 있다. 그러나, Cu는 다른 배선 재료와 비교하여 유리나 Si 등의 하지 재료와의 밀착성이 나쁘다는 문제나, 소스 드레인 전극으로서 이용한 경우, Si층에 Cu가 확산한다는 문제가 있기 때문에, Cu 배선과 다른 층과의 계면에 밀착성의 향상이나 확산 방지를 위한 배리어층이 필요하게 된다.
또한 반도체에서 이용되고 있는 Cu 도금의 하지 Cu 시드층에 있어서도, 상기와 마찬가지로 확산의 문제로 인해, TiN이나 TaN 등의 확산 방지를 위한 배리어층이 필요하다.
Cu를 주성분으로 한 전자 부품용 금속 배선막의 관련 특허로는, Cu에 Mo 등의 원소를 첨가하는 것을 특징으로 하는 기술(특허공개 2005-158887)이나, 순수한 Cu의 스퍼터링에 의한 성막 프로세스 중에 질소나 산소를 도입하는 것을 특징으로 하는 기술(특허공개 평 10-12151)이 알려져 있으나, 모두 밀착성이나 저저항화 및 돌기물에 대한 내성에 문제가 있다.
본 발명은 상기와 같은 종래 기술의 과제를 해결하du, 저저항, ITO 투명 전극과의 콘택트 저항, 유리나 Si와의 밀착성, 소스 드레인 전극으로서 이용한 경우의 Si층과의 확산 방지, 돌기물(hillock) 내성, 이들 디바이스에 대하여 요구되는 막 특성이 우수한 Cu계 배선막 및 Cu계 배리어층막의 제조 방법을 제공하는 것을 목적으로 하고 있다.
상기 과제를 해결하기 위하여 본 발명은, 스퍼터링법에 의해, 진공 분위기 중에서 성막 대상물 표면에, 구리를 주성분으로 하여 첨가 금속을 포함하는 도전막을 형성하는 도전막 형성 방법으로서, 화학 구조 중에 산소 원자를 갖는 산화 가스를 상기 진공 분위기 중에 공급하면서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 스퍼터링하여, 상기 첨가 금속을 상기 도전막에 함유시키는 도전막 형성 방법이다.
본 발명은 도전막 형성 방법으로서, 표면의 적어도 일부에 실리콘층과 유리 기판 중 어느 한 쪽 또는 양쪽이 노출되는 상기 성막 대상물을 이용하여, 상기 도전막을, 상기 실리콘층 표면과 상기 유리 기판 중 어느 한 쪽 또는 양쪽에 형성하는 도전막 형성 방법이다.
본 발명은 도전막 형성 방법으로서, 상기 첨가 금속으로는 Ti를 선택하고, 상기 산화 가스로는 산소 가스를 이용하여, 상기 진공 분위기의 전체 압력에 대한 상기 산소 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산소 가스를 도입하고, 상기 도전막 중에 Ti를 0.1원자% 이상 함유시키는 도전막 형성 방법이다.
본 발명은 도전막 형성 방법으로서, 상기 첨가 금속으로는 Zr을 선택하고, 상기 산화 가스로는 산소 가스를 이용하여, 상기 진공 분위기의 전체 압력에 대한 상기 산소 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산소 가스를 도입하고, 상기 도전막 중에 Zr을 0.1원자% 이상 함유시키는 도전막 형성 방법이다.
본 발명은 도전막 형성 방법으로서, 표면의 적어도 일부에 투명 도전막이 노출되는 상기 성막 대상물에 이용하여, 상기 도전막을 상기 투명 도전막의 표면에 형성하는 도전막 형성 방법이다.
본 발명은 박막 트랜지스터로서, 게이트 전극과, 실리콘을 주성분으로 하는 드레인 영역과, 실리콘을 주성분으로 하는 소스 영역을 가지며, 상기 드레인 영역과 상기 소스 영역에 전압을 인가한 상태에서 상기 게이트 전극에 전압을 인가하면, 상기 소스 영역과 상기 드레인 영역 사이에 전류가 흐르는 박막 트랜지스터를 성막 대상물로 하여, 화학 구조 중에 산소 원자를 갖는 산화 가스를 상기 진공 분위기 중에 공급하면서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 스퍼터링하여 형성된 제 1 도전막이, 상기 드레인 영역의 표면과 상기 소스 영역의 표면 중 어느 한 쪽 또는 양쪽에 형성된 박막 트랜지스터이다.
본 발명은 박막 트랜지스터로서, 상기 첨가 금속으로는 Ti가 선택되고, 상기 산화 가스로는 산소 가스가 이용되며, 상기 진공 분위기의 전체 압력에 대한 상기 산화 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산화 가스가 도입되고, 상기 제 1 도전막 중에 Ti가 0.1원자% 이상 함유된 박막 트랜지스터이다.
본 발명은 박막 트랜지스터로서, 상기 첨가 금속으로는 Zr이 선택되고, 상기 산화 가스로는 산소 가스가 이용되며, 상기 진공 분위기의 전체 압력에 대한 상기 산화 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산화 가스가 도입되고, 상기 제 1 도전막 중에 Zr이 0.1원자% 이상 함유된 박막 트랜지스터이다.
본 발명은, 기판을 가지며, 상기 기판 표면 상에는 박막 트랜지스터와 투명 도전막이 배치되고, 상기 박막 트랜지스터는 게이트 전극과, 실리콘을 주성분으로 하는 드레인 영역과, 실리콘을 주성분으로 하는 소스 영역을 가지며, 상기 드레인 영역과 상기 소스 영역에 전압을 인가한 상태에서 상기 게이트 전극에 전압을 인가하면, 상기 소스 영역과 상기 드레인 영역 사이에 전류가 흐르도록 구성된 박막 트랜지스터를 갖는 패널로서, 상기 박막 트랜지스터가 배치된 상태의 상기 기판을 성막 대상물로 하여, 화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 스퍼터링하여 형성된 제 1 도전막이, 상기 드레인 영역의 표면과 상기 소스 영역의 표면 중 어느 한 쪽 또는 양쪽과, 상기 투명 도전막의 표면에 각각 형성된 박막 트랜지스터를 갖는 패널이다.
본 발명은, 기판을 가지며, 상기 기판 표면 상에는 박막 트랜지스터와 투명 도전막이 배치되고, 상기 박막 트랜지스터는 게이트 전극과, 실리콘을 주성분으로 하는 드레인 영역과, 실리콘을 주성분으로 하는 소스 영역을 가지며, 상기 드레인 영역과 상기 소스 영역에 전압을 인가한 상태에서 상기 게이트 전극에 전압을 인가하면, 상기 소스 영역과 상기 드레인 영역 사이에 전류가 흐르도록 구성된 박막 트랜지스터를 갖는 패널로서, 상기 드레인 영역의 표면과 상기 소스 영역의 표면 중 어느 한 쪽 또는 양쪽에는 제 1 도전막이 배치되고, 상기 제 1 도전막의 표면에는 구리를 주성분으로 하는 구리막이 배치되며, 상기 구리막의 표면에는 제 2 도전막이 배치되고, 상기 제 1, 제 2 도전막은 상기 박막 트랜지스터가 배치된 상태의 상기 기판을 성막 대상물로 하여, 화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 스퍼터링하여 형성된 박막 트랜지스터를 갖는 패널이다.
본 발명은 박막 트랜지스터를 갖는 패널로서, 상기 첨가 금속으로는 Ti가 선택되고, 상기 산화 가스로는 산소 가스가 이용되며, 상기 진공 분위기의 전체 압력에 대한 상기 산소 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산소 가스가 도입되고, 상기 제 2 도전막 중에 Ti가 0.1원자% 이상 함유된 박막 트랜지스터를 갖는 패널이다.
본 발명은 박막 트랜지스터를 갖는 패널로서, 상기 첨가 금속으로는 Zr이 선택되고, 상기 산화 가스로는 산소 가스가 이용되며, 상기 진공 분위기의 전체 압력에 대한 상기 산소 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산소 가스가 도입되고, 상기 제 2 도전막 중에 Zr이 0.1원자% 이상 함유된 박막 트랜지스터를 갖는 패널이다.
본 발명은 실리콘층과 접촉하는 도전막을 갖는 박막 트랜지스터의 제조 방법으로서, 화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, 구리를 주성분으로 하여, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 상기 진공 분위기 중에서 스퍼터링하여, 상기 도전막을 형성하는 박막 트랜지스터의 제조 방법이다.
본 발명은 투명 도전막에 접촉하는 도전막을 갖는 박막 트랜지스터의 제조 방법으로서, 화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, 구리를 주성분으로 하여, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 상기 진공 분위기 중에서 스퍼터링하여, 상기 도전막을 형성하는 박막 트랜지스터의 제조 방법이다.
본 발명은 유리 기판에 접촉하는 도전막을 갖는 박막 트랜지스터의 제조 방법으로서, 화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, 구리를 주성분으로 하여, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 상기 진공 분위기 중에서 스퍼터링하여, 상기 도전막을 형성하는 박막 트랜지스터의 제조 방법이다.
본 발명은 실리콘층과 투명 도전막에 접촉하는 도전막을 갖는 박막 트랜지스터의 제조 방법으로서, 화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, 구리를 주성분으로 하여, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 상기 진공 분위기 중에서 스퍼터링하여, 상기 도전막을 형성하는 박막 트랜지스터의 제조 방법이다.
본 발명은 실리콘을 주성분으로 하는 실리콘층과, 상기 실리콘층과 접촉하는 제 1 도전막과, 구리를 주성분으로 하여 상기 제 1 도전막의 표면에 형성된 구리막과, 상기 구리막의 표면에 형성된 제 2 도전막을 가지며, 상기 제 2 도전막에 투명 도전막이 접촉하는 박막 트랜지스터의 제조 방법으로서, 화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, 구리를 주성분으로 하여, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 상기 진공 분위기 중에서 스퍼터링하여, 상기 제 1, 제 2 도전막을 형성하는 박막 트랜지스터의 제조 방법이다.
본 발명은 박막 트랜지스터의 제조 방법으로서, 상기 진공 분위기의 전체 압력에 대한 상기 산화 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산화 가스를 도입하여 상기 스퍼터링을 수행하는 박막 트랜지스터의 제조 방법이다.
본 발명에서 주성분이라 함은, 함유량이 50원자% 이상인 것을 말한다. 따라서, 구리를 주성분으로 하는 타겟은 구리를 50원자% 이상 함유하고, 구리를 주성분으로 하는 도전막은 구리를 50원자% 이상 함유한다.
또한, 제 1, 제 2 도전막은 서로 전기적으로 접속된 것이라면, 제 1, 제 2 도전막이 일체화된 것이어도, 제 1, 제 2 도전막 사이에 순동(純銅)막 등의 다른 도전막이 밀착 배치된 것이어도 무방하다.
본 발명에 따르면, 저저항인 동시에 성막 대상물에 대하여 밀착성이 높은 도전막을 얻을 수 있다. 또한, 도전막을 실리콘층과 밀착하도록 형성한 경우, 그 실리콘층에 구리의 확산이 일어나지 않는다. 도전막을 투명 도전막과 밀착하도록 형성한 경우, 투명 도전막에 대한 콘택트 저항도 낮다. 따라서, 실리콘층이나 투명 도전막에 밀착하는 막, 구체적으로는 소스 전극이나 드레인 전극의 도전막으로서 특히 적합하다.
도 1은 본 발명에 이용하는 성막 장치의 일례를 설명하는 단면도.
도 2(a)~(c)는 도전막과 구리막을 성막하는 공정을 설명하는 단면도.
도 3은 산소 가스의 분압과 비(比)저항의 관계를 나타내는 그래프(Ti).
도 4는 후(後)어닐 온도와 비저항의 관계를 나타내는 그래프(Ti).
도 5는 도전막의 실리콘층 확산성을 나타내는 전자 현미경 사진.
도 6은 구리막의 실리콘층 확산성을 나타내는 전자 현미경 사진.
도 7(a)~(d)는 TFT 패널을 제조하는 공정의 전반(前半)을 설명하는 단면도.
도 8(a), (b)는 TFT 패널을 제조하는 공정의 후반(後半)을 설명하는 단면도.
도 9는 본 발명에 의해 제조되는 TFT 패널의 일예를 설명하는 단면도.
도 10은 본 발명에 의해 제조되는 TFT 패널의 다른 예를 설명하는 단면도.
도 11은 산소 가스의 분압과 비저항의 관계를 나타내는 그래프.
도 12는 후(後)어닐 온도와 비저항의 관계를 나타내는 그래프.
도 13은 본 발명에 이용하는 성막 장치의 다른 예를 설명하는 단면도.
도 14(a)~(e)는 제 4예의 TFT를 제조하는 공정의 전반을 설명하는 단면도.
도 15(a)~(d)는 제 4예의 TFT를 제조하는 공정의 후반을 설명하는 단면도.
도 16은 게이트 전극과 축적 용량 전극을 설명하기 위한 확대 단면도.
도 17은 액정 표시 장치의 일예를 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1, 18 성막 장치
2 제 1 성막실(진공조)
10, 19 타겟부(타겟)
11 주(主)타겟
12 부(副)타겟
22, 41, 82, 211 기판
23, 61, 86 실리콘층
25, 52, 54, 93, 251, 252 도전막(제 1, 제 2 도전막)
26, 253 구리막
40, 80, 210 TFT 패널
60, 90, 220 TFT
62, 87, 225 소스 영역
64, 89, 226 드레인 영역
71, 85 투명 전극(투명 도전막)
본 발명에 의해 도전막을 형성하는 공정에 대하여 상세하게 설명한다.
도 1의 부호 1은 본 발명에 이용하는 성막 장치의 일예를 나타내고 있다. 성막 장치(1)는 진공조로 이루어지는 제 1 성막실(2)을 가지고 있고, 제 1 성막실(2)에는 진공 배기계(9)와, 스퍼터 가스 공급계(6)와, 산소 가스 공급계(8)가 접속되어 있다.
이 성막 장치(1)를 이용하여 도전막을 성막하기 위해서는, 먼저 진공 배기계(9)에 의해 제 1 성막실(2)의 내부를 진공 배기하고, 진공 배기를 계속하면서 스퍼터 가스 공급계(6)와 산소 가스 공급계(8)로부터 각각 스퍼터 가스와 산화 가스(여기에서는 산소 가스)를 제 1 성막실(2) 내부에 도입하여, 산소 가스를 함유하는 소정 압력의 제 1 진공 분위기를 형성한다.
도 2(a)의 부호 21은 기판(22)의 표면에 실리콘층(23)(여기에서는 아몰퍼스 실리콘층)이 형성된 성막 대상물을 나타내고 있으며, 제 1 진공 분위기를 유지한 채로 성막 대상물(21)을 제 1 성막실(2) 내부에 반입한다.
제 1 성막실(2)의 내부에는 기판 홀더(7)와, 타겟부(10)가 서로 대면하도록 배치되어 있고, 성막 대상물(21)을, 실리콘층(23)이 형성된 면을 타겟부(10)를 향하게 하여 기판 홀더(7)에 지지시킨다.
기판 홀더(7)의 이면측에는 가열 수단(4)이 배치되어 있고, 가열 수단(4)에 통전하여 기판 홀더(7) 상의 성막 대상물(21)을 소정의 성막 온도로 가열한다.
타겟부(10)는 구리를 주성분으로 하는 주타겟(11)과, 첨가 금속(여기에서는 Ti 또는 Zr)을 주성분으로 하는 부타겟(12)으로 구성되어 있다.
주타겟(11)은 판 형상이며, 한 쪽면을 기판 홀더(7)를 향하게 하여 배치되어 있다. 부타겟(12)은 주타겟(11)보다도 평면 형상이 작고, 주타겟(11)의 기판 홀더(7)를 향하게 한 측의 면 상에 배치되어 있다. 주타겟(11)과 부타겟(12)은 제 1 성막실(2) 외부에 배치된 전원(5)에 접속되어 있다.
주타겟(11)의 이면에는 자계 형성 장치(14)가 배치되어 있고, 제 1 진공 분위기를 유지하면서, 전원(5)으로부터 주타겟(11)과 부타겟(12) 양쪽 모두에 전압을 인가하면, 주타겟(11)과 부타겟(12) 모두가 마그네트론 스퍼터되어, 구리의 스퍼터 입자와, 첨가 금속의 스퍼터 입자가 각각 방출되고, 그들 스퍼터 입자가 성막 대상물(21)의 실리콘층(23) 표면에 도달한다.
부타겟(12)의 평면 형상은 주타겟(11)의 평면 형상에 비해 작고, 첨가 금속의 스퍼터 입자가 방출되는 양은 구리의 스퍼터 입자가 방출되는 양보다도 작으므로, 성막 대상물(21)에 도달하는 구리 스퍼터 입자의 양은 첨가 금속의 스퍼터 입자보다도 많아, 실리콘층(23) 표면에는 구리를 주성분으로 하여 첨가 금속이 함유된 도전막(25)이 성장한다(도 2(b)).
또한, 본 발명의 성막 방법은, 실리콘층(23) 표면에 도전막(25)을 형성하는 경우뿐만 아니라, 유리 기판의 표면에 도전막(25)을 형성하는 경우에도 이용된다.
도전막(25)이 성장하고 있는 동안 성막 대상물(21)을 상술한 성막 온도로 유지하면, 도전막(25)의 실리콘층(23)이나 기판(22)(예를 들면 유리 기판)에 대한 밀착성이 보다 높아진다.
제 1 성막실(2)에는 진공조로 구성된 제 2 성막실(3)이 접속되어 있다. 제 2 성막실(3)에는 진공 배기계(9)와 스퍼터 가스 공급계(6)가 접속되어 있으며, 진공 배기계(9)에서 제 2 성막실(3) 내부를 진공 배기한 후, 진공 배기를 계속하면서 스퍼터 가스 공급계로부터 스퍼터 가스를 공급하여, 제 2 성막실(3) 내부에 산소 가스를 함유하지 않는 제 2 진공 분위기를 형성해 둔다.
도전막(25)을 소정 막두께까지 성장시킨 후, 성막 대상물(21)의 일부를 후술하는 '밀착성 시험'과 '비저항 시험'과, '밀착성, 비저항, 확산 시험', '첨가 금속의 종류'를 위하여 성막 장치(1)로부터 꺼내어, 도시하지 않은 가열 장치에 반입하여 가열 처리(어닐 처리)를 수행하고, 남은 성막 대상물(21)을 제 2 진공 분위기를 유지한 채로 제 2 성막실(3) 내부에 반입한다.
제 2 성막실(3) 내부에는 구리를 주성분으로 하는 구리 타겟(15)이 배치되어 있으며, 제 2 진공 분위기를 유지하면서, 제 2 성막실(3)을 접지 전위에 둔 상태에서 구리 타겟(15)에 부전압을 인가하여 스퍼터링하면, 도전막(25)의 표면에, 구리를 주성분으로 하며 첨가 금속을 함유하지 않는 구리막이 성장한다.
도 2(c)는 구리막(26)이 형성된 상태를 나타내고 있으며, 이 상태의 성막 대상물(21)을 성막 장치(1)로부터 꺼내어, 후술하는 '전극 평가 시험'에 이용하였다.
(실시예)
먼저, 첨가 금속으로서 Ti를 이용하는 경우에 대하여 검토한다.
<밀착성 시험>
주타겟(11)으로서 직경 7인치의 구리(순도 99.9원자% 이상) 타겟을, 부타 겟(12)으로서 Ti로 이루어지는 것을 이용하고, 도전막(25) 중의 Ti의 함유량과, 성막시의 산소 분압과, 어닐 처리시의 가열 온도(후 어닐 온도)를 변경하면서 유리 기판의 표면에 도전막(25)을 밀착 형성하여 125종류의 시험편을 제작하였다.
또한, 성막 조건은 도전막(25)의 목표 막두께를 300nm, 스퍼터 가스를 Ar가스, 제 1 성막실(2) 내부의 전체 압력을 0.4Pa로 하였다.
도전막(25) 중의 Ti의 함유량과, 성막시의 전체 압력에 대한 산소 분압의 비율과, 후 어닐 온도를 하기 표 1에 나타낸다.
Figure 112009007430265-pct00001
상기 표 1 중의 'as depo.'라 함은 도전막(25) 성막 후에 가열을 수행하지 않은 경우이다. 또한, Ti가 제로인 경우는 상기 주타겟 상에 부타겟을 배치하지 않고, 주타겟만을 스퍼터링한 경우이다. 얻어진 도전막에 대하여 하기에 나타내는 조건으로 '밀착성'을 조사하였다.
[밀착성]
유리 기판의 도전막(25)이 성막된 면에 선단이 예리한 커터나이프로 1㎜폭의 매스를 10행×10열, 합계 100개의 흠을 내어, 점착 테이프(스카치 테이프)를 붙인 후, 점착 테이프를 벗겨 냈을 때 잔존하는 막의 개수로 평가하였다. 전부 박리된 경우에는 0/100, 밀착성이 높아 하나도 박리되지 않은 경우에는 100/100가 되고, 분자의 수가 클수록 밀착성이 높아지게 된다. 그 결과를 상기 표 1에 기재하였다.
상기 표 1에서 알 수 있듯이, 성막시에 산소를 도입하지 않으면 Ti가 10원자%(원자%) 함유되어 있어도 밀착성 시험에서 도전막의 일부가 벗겨졌지만, 성막시에 산소가 도입되면 Ti의 함유량이 0.1원자%로 낮아도 도전막이 거의 벗겨지지 않고 남았다.
이상으로부터, 도전막을 성막할 때에 산소 가스를 도입하면 밀착성이 우수한 도전막을 얻을 수 있다는 것을 알 수 있다. 또한, 유리 기판을 120℃ 이상의 성막 온도로 유지하면서 도전막을 성막한 결과, 성막시에 가열하지 않은 경우에 비해 밀착성이 현저히 높아졌다.
또한, 상기 각 시험편의 도전막의 산소 함유량을 AES법(오제 전자 분광법)으로 측정한 결과, 성막시의 산소 첨가 분압이 0.1% 이상 20% 이하에서는 도전막 중의 산소 함유량은 0.2원자% 이상 40원자% 이하인 것을 알 수 있었다.
<비저항 시험>
다음으로, 후(後)어닐 온도를 350℃로 변경한 것 이외에는 상기 [밀착성 시험]의 경우와 같은 조건으로 Ti 함유량이 0원자%(순동), 0.5원자%인 도전막을 유리 기판의 표면에 성막하고, 그 도전막의 비저항을 측정하였다. 그 측정 결과를 도 3에 나타낸다. 도 3의 횡축은 진공조 내의 산소 분압의 전체 압력에 대한 비율을 나타내고, 종축은 비저항을 나타낸다.
도 3에서 알 수 있듯이, 구리에 Ti가 함유된 합금막은 순동 타겟의 스퍼터링에 의해 성막된 구리막과 비교하여도 비저항의 차가 작았다.
또한, 성막시의 산소 분압이 제로를 넘는 동시에 진공 분위기의 전체 압력에 대하여 1% 이하의 범위에 있을 때에는, 산소 분압이 제로인 조건에서 성막한 경우의 합금막보다도 비저항이 낮았다.
이것은, Cu에 Ti가 고용(固溶)하지 않는 성질에 의한 것이며, 또한 Cu와 O2의 반응성은 낮기 때문에, Ti와 O2가 반응한 산화물과 적극적으로 분리되기 때문으로 생각된다. 산소 분압이 진공 분위기의 전체 압력에 대하여 1%를 넘으면 Cu의 산화에 의한 저항 상승이 나타난다.
상술한 바와 같이, 순동 타겟을 이용한 경우에는 저항치는 낮지만 밀착성이 떨어진다. 따라서, 첨가 금속으로서 Ti를 이용하는 경우에는, 성막시의 산소 분압이 제로를 넘고 진공 분위기의 전체 압력에 대하여 20% 이하이면, 순동 타겟을 이용한 경우에 비하여 비저항은 동등하면서 밀착성이 우수한 도전막을 얻을 수 있음을 알 수 있었다.
또한 참고로서, 성막시에 산소를 도입하지 않고, Ti의 함유량과 후어닐 온도를 각각 변경하여 도전막을 성막하여 시험편을 작성하고, 그 도전막의 비저항을 측정하였다. 그 측정 결과를 도 4에 나타낸다.
<밀착성, 비저항, 확산 시험>
다음으로, Ti의 함유량을 0원자%, 0.1원자%, 3.0원자%, 10원자%, 20원자%로 하고, 진공 분위기의 전체 압력에 대한 산소 분압을 0%, 0.1%, 3.0%, 10%, 20%로 하며, 후어닐 온도를 450℃로 한 것 이외에는 상기 [밀착성 시험]과 같은 조건으로 유리 기판의 표면과 실리콘층(Si층)의 표면에 도전막을 각각 성막하여, 합계 50종류의 시료편을 작성하였다.
이들 시료편 중, 도전막이 유리 기판의 표면에 형성된 시료편에 대하여, 상기 [밀착성 시험]과 도전막의 비저항 측정을 수행하였다. 또한, 도전막이 Si층의 표면에 형성된 시료편에 대하여 Si층으로의 구리 확산 유무를 확인하였다. 또한, Si층으로의 구리 확산 유무는, 도전막을 에칭에 의해 제거한 후의 Si층 표면을 전자 현미경으로 관찰하여 확인하였다.
[밀착성 시험]과 [비저항] 측정 결과와, 구리 확산 유무의 결과를 하기 표 2에 기재하였고, Ti의 함유량이 3원자%, 산소 분압이 3%인 조건에서 성막한 경우의 실리콘층 표면의 전자 현미경 사진을 도 5에 나타내었으며, Ti의 함유량이 제로, 스퍼터링시의 산소 분압이 0%인 조건에서 성막한 경우의 실리콘층 표면의 전자 현미경 사진을 도 6에 나타낸다.
Figure 112009007430265-pct00002
상기 표 2와, 도 5, 6에서 알 수 있듯이, Ti의 함유량이 제로인 경우에는 실리콘층으로의 구리의 확산이 있었지만, Ti가 0.1원자% 이상 함유된 경우에는 실리콘층으로 구리가 확산되지 않았다.
또한, 유리 기판에 대한 밀착성은 도전막 중의 Ti 함유량이 0.1원자% 이상이고 진공 분위기의 전체 압력에 대한 산소 가스 분압이 0.1% 이상이면, 도전막이 100% 가까이 벗겨지지 않음이 확인되었다.
진공 분위기의 전체 압력에 대한 산소 가스의 분압이 전체 압력의 20%인 경우에는, 20% 미만인 경우와 비교하여 비저항이 높지만, 그 값은 소스 전극이나 드레인 전극을 구성하는 도전막으로는 실용상 문제가 없는 값이었다.
그러나, 산소 가스 분압이 전체 압력의 20%를 넘어 스퍼터 가스의 분압이 저하하면 스퍼터 속도가 떨어져 성막 효율이 나빠지기 때문에, 산소 가스 분압이 진공 분위기의 전체 압력에 대하여 20% 이하인 조건에서 도전막을 성막하는 것이 바람직하다.
또한, 산소 분압이 진공 분위기의 전체 압력에 대하여 3.0%를 넘은 범위에서는, 산소 분압이 클수록 비저항이 커지는 경향이 있었지만, 표 2에 나타낸 바와 같이, 그 분압이 제로와 3% 사이에 있을 때에는 비저항의 값이 가장 낮았다.
따라서, 도전막(25)을 성막할 때의 산소 가스 분압이 제로를 넘고 3%이하의 범위이면, 밀착성이 높은 동시에 비저항치가 낮은 도전막을 얻을 수 있음을 알 수 있었다.
<전극 평가 시험>
다음으로, 표면에 실리콘층이 노출되는 실리콘 기판과, 표면에 유리가 노출되는 유리 기판을 이용하여, 실리콘 기판 표면과 유리 기판의 표면에, Ti의 함유량을 변경하여 도전막(막두께 350nm)으로 이루어지는 전극을 작성하여 6종류의 시료편을 얻었다.
이와는 별도로, Ti의 함유량을 변경하여 막두께 50nm의 도전막을 실리콘 기판 표면과 유리 기판의 표면에 각각 작성한 후, 각 도전막의 표면에 막두께 300nm의 순동막을 작성하여 도전막과 순동막으로 이루어지는 전극을 작성하여, 6종류의 시료편을 얻었다.
또한, 비교 대조로서, 실리콘 기판 표면과 유리 기판의 표면에 막두께 350nm의 순동막으로 이루어지는 전극을 작성하였다. 또한, 순동막은 진공조 내부에 산소 가스를 도입하지 않고(산소 분압 제로), 순동 타겟의 스퍼터링을 하여 성막하였다.
유리 기판의 표면에 작성한 전극에 대하여 비저항과 밀착성을 측정하고, 실리콘 기판의 표면에 작성한 전극에 대하여 실리콘층으로의 구리 원소의 확산 유무를 확인하여, 전극으로서의 특성을 평가하였다. 그 측정 결과를, 도전막의 Ti 함유량, 도전막을 성막할 때의 산소 분압과 함께 하기 표 3에 기재한다.
Figure 112009007430265-pct00003
상기 표 3에서 알 수 있듯이, 순동막으로 이루어지는 전극은 비저항은 낮았지만 밀착성이 없고, 또한 구리 원소가 실리콘층으로 확산하였다.
이에 대하여, Ti를 포함하는 도전막은 구리 원소가 실리콘층으로 확산하지 않고, 밀착성도 우수하였다. 전극을 Ti를 포함하는 도전막만으로 구성한 경우에는 비저항이 높았지만, 실용상 문제가 없는 값이었다.
또한, Ti를 포함하는 도전막의 막두께를 얇게 하고, 그만큼 이 도전막 상에 순동막을 성장시킨 전극은, 순동막으로 전극을 구성한 경우와 비저항치가 거의 비슷했다.
따라서, 전극은 산소와 첨가 금속 모두를 포함하는 도전막과, 산소와 첨가 금속 모두를 포함하지 않는 도전막(예를 들면 순동막)의 2층 이상으로 구성하는 동시에, 산소와 첨가 금속 모두를 포함하는 도전막을 실리콘층과의 계면에 배치하는 것이 가장 바람직하다.
<ITO에 대한 콘택트 저항>
본 발명의 형성 방법에 따라, 유리 기판 표면에 Ti의 함유량이 다른 도전막을 성막하고, 도전막을 패터닝하여 박막 전극을 제작 후, 박막 전극이 형성된 유리 기판 표면에 투명 전극으로서 막두께 150nm의 ITO를 성막, 패터닝하여, 3종류의 시료편을 작성하였다.
비교 대상으로서, 도전막 대신에 Al막과 순동막을 각각 성막하여 박막 전극을 작성하고, 이 박막 전극이 형성된 유리 기판 표면에 ITO로 이루어지는 투명 전극을 작성하였다.
각 시험편을 250℃의 후어닐 온도로 가열 처리한 것과, 가열 처리하지 않은 것(as depo.)에 대하여 박막 전극과 투명 전극 사이의 콘택트 저항을 측정하였다. 그 측정 결과를 Ti 함유량과 스퍼터링시의 산소 분압과 함께 하기 표 4에 기재한다.
Figure 112009007430265-pct00004
상기 표 4에서 알 수 있듯이, Ti를 함유하는 도전막으로 이루어지는 박막 전극은 투명 전극과의 콘택트 저항이 순동막으로 이루어지는 박막 전극과 비슷한 정도로 낮았다. 이에 비하여, Al막으로 이루어지는 박막 전극은 순동막이나 본 발명에 의해 성막된 도전막에 비하여 콘택트 저항이 높고, 특히 가열 처리 후의 콘택트 저항은 TFT 기판에 사용할 수 없을 정도로 높았다. 따라서, 본 발명에 의해 성막된 도전막은 상술한 바와 같이 Si층에 대한 밀착성, 비저항, 및 확산 방지성이 우수할 뿐만 아니라, ITO와 같은 투명 전극에 대한 콘택트 저항치도 낮은 것이 확인되었다.
<첨가 금속의 종류>
다음으로, Ti 대신에, 부타겟으로서 하기 표 5에 기재한 각 첨가 금속을 이용한 것 이외에는 상기 [밀착성 시험]과 같은 조건으로 스퍼터링을 수행하여, 첨가 금속이 1원자% 함유된 도전막을 작성하였다. 첨가 원소의 종류와 스퍼터링시의 진공조 내의 산소 분압을 하기 표 5에 기재한다.
Figure 112009007430265-pct00005
합금막이 형성된 기판을 350℃, 450℃의 후어닐 온도로 가열 처리하고, 시료편을 작성하여, 각 시료편의 합금막에 대하여 비저항의 측정과, 밀착성 시험을 수행하였다. 그 결과를 상기 표 5에 기재하였다.
상기 표 5에서 알 수 있듯이, 각 첨가 금속을 이용한 경우에는, 스퍼터링시에 산소 가스를 함유하지 않은 경우(산소 가스 분압 0%)에 비하여 산소 가스를 함유한 경우에 밀착성이 향상하고 있었다.
또한, 도 3에서 나타낸 Ti의 경우와 마찬가지로, 스퍼터링시의 산소 가스 분압을 최적 범위로 설정하면, 산소 가스를 첨가하지 않은 경우에 비하여 산소 가스를 첨가한 쪽이 비저항이 낮아지는 것도 확인되었다.
이상의 결과로부터, 첨가 금속으로는 Ti 이외에도 Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd를 사용 가능한 것이 확인되었다.
다음으로, 첨가 금속으로서 Zr을 이용하는 경우에 대하여 검토한다.
<밀착성 시험>
주타겟(11)으로서 직경 7인치의 구리(순도 99.9원자% 이상) 타겟을, 부타겟(12)으로서 Zr로 이루어지는 것을 이용하고, 도전막(25) 중의 Zr의 함유량과, 성막시의 산소 분압과, 어닐 처리시의 가열 온도(후어닐 온도)를 변경하면서 유리 기판의 표면에 도전막(25)을 밀착 형성하여 125종류의 시험편을 제작하였다.
또한, 성막 조건은 도전막(25)의 목표 막두께를 300nm, 스퍼터 가스를 Ar가스, 제 1 성막실(2) 내부의 전체 압력을 0.4Pa로 하였다. 도전막(25) 중의 Zr의 함유량과, 성막시의 전체 압력에 대한 산소 분압의 비율과, 후어닐 온도를 하기 표 6에 나타낸다.
Figure 112009007430265-pct00006
상기 표 6 중의 'as depo.'라 함은 도전막(25) 성막 후에 가열을 수행하지 않은 경우이다. 또한, Zr이 제로인 경우는 상기 주타겟 상에 부타겟을 배치하지 않고, 주타겟만을 스퍼터링한 경우이다. 얻어진 도전막에 대하여 하기에 나타내는 조건으로 '밀착성'을 조사하였다.
[밀착성]
성막 대상물(21)의 도전막(25)이 성막된 면에 선단이 예리한 커터나이프로 1㎜폭의 매스를 10행×10열, 합계 100개의 흠을 내어, 점착 테이프(스카치 테이프)를 붙인 후, 점착 테이프를 벗겨 냈을 때 잔존하는 막의 개수로 평가하였다. 전부 박리된 경우에는 0/100, 밀착성이 높아 하나도 박리되지 않은 경우에는 100/100가 되고, 분자의 수가 클수록 밀착성이 높아지게 된다. 그 결과를 상기 표 6에 기재하였다.
상기 표 6에서 알 수 있듯이, 성막시에 산소를 도입하지 않으면 Zr이 10원자% 함유되어 있어도 밀착성 시험에서 도전막의 일부가 벗겨졌지만, 성막시에 산소가 도입되면 Zr의 함유량이 0.1원자%로 낮아도 도전막이 거의 벗겨지지 않고 남았다.
이상으로부터, 도전막을 성막할 때에 산소 가스를 도입하면 밀착성이 우수한 도전막을 얻을 수 있다는 것을 알 수 있다. 또한, 첨가 금속이 Zr인 경우도, 기판을 120℃ 이상의 성막 온도로 유지하면서 도전막을 성막한 결과, 성막시에 기판을 가열하지 않은 경우에 비해 밀착성이 현저히 높아졌다.
또한, 상기 각 시험편의 도전막의 산소 함유량을 AES법(오제 전자 분광법)으로 측정한 결과, 성막시의 산소 첨가 분압이 0.1% 이상 20% 이하에서는 도전막 중의 산소 함유량은 0.2원자% 이상 40원자% 이하인 것을 알 수 있었다.
<비저항 시험>
다음으로, 후(後)어닐 온도를 350℃로 변경한 것 이외에는 상기 [밀착성 시험]의 경우와 같은 조건으로 Zr 함유량이 0원자%(순동), 0.5원자%인 도전막을 유리 기판의 표면에 성막하고, 그 도전막의 비저항을 측정하였다. 그 측정 결과를 도 11에 나타낸다. 도 11의 횡축은 진공조 내의 산소 분압의 전체 압력에 대한 비율을 나타내고, 종축은 비저항을 나타낸다.
도 11에서 알 수 있듯이, 구리에 Zr이 함유된 합금막은 순동 타겟의 스퍼터링에 의해 성막된 구리막과 비교하여도 비저항의 차가 작았다.
또한, 성막시의 산소 분압이 제로를 넘는 동시에 진공 분위기의 전체 압력에 대하여 1% 이하의 범위에 있을 때에는, 산소 분압이 제로인 조건에서 성막한 경우의 합금막보다도 비저항이 낮았다.
이것은, Cu에 Zr이 고용(固溶)하지 않는 성질에 의한 것이며, 또한 Cu와 O2의 반응성은 낮기 때문에, Zr과 O2가 반응한 산화물과 적극적으로 분리되기 때문으로 생각된다. 산소 분압이 진공 분위기의 전체 압력에 대하여 1%를 넘으면 Cu의 산화에 의한 저항 상승이 나타난다.
상술한 바와 같이, 순동 타겟을 이용한 경우에는 저항치는 낮지만 밀착성이 떨어진다. 따라서, 첨가 금속으로서 Zr을 이용하는 경우에는, 성막시의 산소 분압이 제로를 넘고 진공 분위기의 전체 압력에 대하여 20% 이하이면, 순동 타겟을 이용한 경우에 비하여 비저항은 동등하면서 밀착성이 우수한 도전막을 얻을 수 있음을 알 수 있었다.
또한 참고로서, 성막시에 산소를 도입하지 않고, Zr의 함유량과 후어닐 온도를 각각 변경하여 도전막을 성막하여 시험편을 작성하고, 그 도전막의 비저항을 측정하였다. 그 측정 결과를 도 12에 나타낸다.
<밀착성, 비저항, 확산 시험>
다음으로, Zr의 함유량을 0원자%, 0.1원자%, 3.0원자%, 10원자%, 20원자%로 하고, 진공 분위기의 전체 압력에 대한 산소 분압을 0%, 0.1%, 3.0%, 10%, 20%로 하며, 후어닐 온도를 450℃로 한 것 이외에는 상기 Zr의 [밀착성 시험]과 같은 조건으로 유리 기판의 표면과 실리콘층(Si층)의 표면에 도전막을 각각 성막하여, 합계 50종류의 시료편을 작성하였다.
이들 시료편 중, 도전막이 유리 기판의 표면에 형성된 시료편에 대하여, 상기 [밀착성 시험]과 도전막의 비저항 측정을 수행하였다. 또한, 도전막이 Si층의 표면에 형성된 시료편에 대하여 Si층으로의 구리 확산 유무를 확인하였다.
또한, Si층으로의 구리 확산 유무는, 도전막을 에칭에 의해 제거한 후의 Si층 표면을 전자 현미경으로 관찰하였다. [밀착성 시험]과 [비저항] 측정 결과와, 구리 확산 유무의 결과를 하기 표 7에 기재한다.
Figure 112009007430265-pct00007
상기 표 7에서 알 수 있듯이, Zr의 함유량이 제로인 경우에는 실리콘층으로의 구리의 확산이 있었지만, Zr이 0.1원자% 이상 함유된 경우에는, 도전막을 에칭 제거한 후의 실리콘층의 표면은 도 5에 나타낸 것과 마찬가지로 평활하며, 실리콘층으로의 구리 확산이 나타나지 않았다.
또한, 도전막 중의 Zr 함유량이 0.1원자% 이상이고 진공 분위기의 전체 압력에 대한 산소 가스 분압이 0.1% 이상이면, 도전막이 100% 가까이 유리 기판으로부터 벗겨지지 않아 밀착성이 높은 것이 확인되었다.
진공 분위기의 전체 압력에 대한 산소 가스의 분압이 전체 압력의 20%인 경우에는, 20% 미만인 경우와 비교하여 비저항이 높지만, 그 값은 소스 전극이나 드레인 전극을 구성하는 도전막으로는 실용상 문제가 없는 값이었다. 그러나, 산소 가스 분압이 전체 압력의 20%를 넘어 스퍼터 가스의 분압이 저하하면 스퍼터 속도가 떨어져 성막 효율이 나빠지기 때문에, 산소 가스 분압이 진공 분위기의 전체 압력에 대하여 20% 이하인 조건에서 도전막을 성막하는 것이 바람직하다.
또한, 산소 분압이 진공 분위기의 전체 압력에 대하여 3.0%를 넘은 범위에서는, 산소 분압이 클수록 비저항이 커지는 경향이 있었지만, 표 7에 나타낸 바와 같이, 그 분압이 제로와 3% 사이에 있을 때에는 비저항의 값이 가장 낮았다. 따라서, 도전막(25)을 성막할 때의 산소 가스 분압이 제로를 넘고 3%이하의 범위이면, 밀착성이 높은 동시에 비저항치가 낮은 도전막을 얻을 수 있음을 알 수 있었다.
<전극 평가 시험>
다음으로, 표면에 실리콘층이 노출되는 실리콘 기판과, 표면에 유리가 노출되는 유리 기판을 이용하여, 각 기판의 표면에, Zr의 함유량을 변경하여 도전막(막두께 350nm)으로 이루어지는 전극을 작성하여 6종류의 시료편을 얻었다.
이와는 별도로, Zr의 함유량을 변경하여 막두께 50nm의 도전막을 실리콘 기판 표면과 유리 기판의 표면에 각각 작성한 후, 각 도전막의 표면에 막두께 300nm의 순동막을 작성하여 도전막과 순동막으로 이루어지는 전극을 작성하여, 6종류의 시료편을 얻었다.
또한, 비교 대조로서, 실리콘 기판 표면과 유리 기판의 표면에 막두께 350nm의 순동막으로 이루어지는 전극을 작성하였다. 또한, 순동막은 진공조 내부에 산소 가스를 도입하지 않고(산소 분압 제로), 순동 타겟의 스퍼터링을 하여 성막하였다.
유리 기판의 표면에 작성한 전극에 대하여 비저항과 밀착성을 측정하고, 실리콘 기판의 표면에 작성한 전극에 대하여 실리콘층으로의 구리 원소의 확산 유무를 확인하여, 전극으로서의 특성을 평가하였다. 그 측정 결과를, 도전막의 Zr 함유량, 도전막을 성막할 때의 산소 분압과 함께 하기 표 8에 기재한다.
Figure 112009007430265-pct00008
상기 표 8에서 알 수 있듯이, 순동막으로 이루어지는 전극은 비저항은 낮았지만 밀착성이 없고, 또한 구리 원소가 실리콘층으로 확산하였다.
이에 대하여, 기판 표면에 Zr을 포함하는 도전막은 구리 원소가 실리콘층으로 확산하지 않고, 밀착성도 우수하였다. 전극을 Zr를 포함하는 도전막만으로 구성한 경우에는 비저항이 높았지만, 실용상 문제가 없는 값이었다.
또한, Zr을 포함하는 도전막의 막두께를 얇게 하고, 그만큼 이 도전막 상에 순동막을 성장시킨 전극은, 순동막으로 전극을 구성한 경우와 비저항치가 거의 비슷했다.
따라서, 전극은 산소와 첨가 금속 모두를 포함하는 도전막과, 산소와 첨가 금속 모두를 포함하지 않는 도전막(예를 들면 순동막)의 2층 이상으로 구성하는 동시에, 산소와 첨가 금속 모두를 포함하는 도전막을 실리콘층과의 계면에 배치하는 것이 가장 바람직하다.
<ITO에 대한 콘택트 저항>
본 발명의 형성 방법에 따라, 유리 기판 표면에 Zr의 함유량이 다른 도전막을 성막하고, 도전막을 패터닝하여 박막 전극을 제작 후, 박막 전극과 같은 유리 기판 표면에 투명 전극으로서 막두께 150nm의 ITO를 성막, 패터닝하여, 3종류의 시료편을 작성하였다.
비교 대상으로서, 도전막 대신에 Al막과 순동막을 각각 성막하여 박막 전극을 작성하고, 이 박막 전극이 형성된 유리 기판 표면에 ITO로 이루어지는 투명 전극을 작성하였다.
각 시료편을 250℃의 후어닐 온도로 가열 처리한 것과, 가열 처리하지 않은 것(as depo.)에 대하여 박막 전극과 투명 전극 사이의 콘택트 저항을 측정하였다. 그 측정 결과를 Zr 함유량과 스퍼터링시의 산소 분압과 함께 하기 표 9에 기재한다.
Figure 112009007430265-pct00009
상기 표 9에서 알 수 있듯이, Zr을 함유하는 도전막으로 이루어지는 박막 전극은 투명 전극과의 콘택트 저항이 순동막으로 이루어지는 박막 전극과 비슷한 정도로 낮았다. 이에 비하여, Al막으로 이루어지는 박막 전극은 순동막이나 본 발명에 의해 성막된 도전막에 비하여 콘택트 저항이 높고, 특히 가열 처리 후의 콘택트 저항은 TFT 기판에 사용할 수 없을 정도로 높았다. 따라서, 본 발명에 의해 성막된 도전막은 상술한 바와 같이 Si층에 대한 밀착성, 비저항, 및 확산 방지성이 우수할 뿐만 아니라, ITO와 같은 투명 전극에 대한 콘택트 저항치도 낮은 것이 확인되었다.
다음으로, 본 발명의 TFT(박막 트랜지스터)의 일예에 대하여 설명한다.
도 7(a)의 부호 41은 표면에 절연층(예를 들면 SiO2층)(42)이 형성된 투명 기판을 나타내고 있으며, 절연층(42)의 표면의 소정 영역에는 Si를 주성분으로 하고, 도펀트가 첨가된 실리콘층(61)이 배치되어 있다.
실리콘층(61)에는 소스 영역(62)과 드레인 영역(64)이 형성되고, 소스 영역(62)과 드레인 영역(64) 사이에는 채널 영역(63)이 형성되어 있다.
실리콘층(61)의 표면에는 소스 영역(62)과 채널 영역(63)과 드레인 영역(64)에 걸쳐 게이트 산화막(66)이 형성되고, 게이트 산화막(66)의 표면에는 게이트 전극(67)이 배치되어 있다.
절연층(42)의 게이트 전극(67)이 배치된 측의 면은 제 1 층간 절연막(43)으로 덮여 있다. 소스 영역(62)의 일부와, 드레인 영역(64)의 일부는 게이트 산화막(66)으로부터 비어져 나와 있고, 제 1 층간 절연막(43)에는 소스 영역(62)이 게이트 산화막(66)으로부터 비어져 나온 부분이 저면에 노출되는 제 1 관통공(69a)과, 저면에 드레인 영역(64)의 게이트 산화막(66)으로부터 비어져 나온 부분이 노출되는 제 2 관통공(69b)이 형성되어 있다.
이 상태의 투명 기판(41)을 성막 대상물로서 도 1에 나타낸 성막 장치(1)에 반입하고, 도 2(b)에 나타낸 공정으로 제 1 층간 절연막(43)이 형성된 측의 면에 제 1 도전막을 형성하고, 또한 도 2(c)에 나타낸 공정으로 제 1 도전막의 표면에 구리막을 형성한다.
도 7(b)는 제 1 도전막(52)과 구리막(53)이 형성된 상태를 나타내고 있으며, 제 1 도전막(52)은 제 1 층간 절연막(43)의 표면과, 제 1, 제 2 관통공(69a, 69b)의 내벽면 및 저면과 밀착하고 있다. 따라서, 제 1 도전막(52)은 제 1, 제 2 관통공(69a, 69b)의 저면에서 소스 영역(62)의 표면과 드레인 영역(64)의 표면에 각각 밀착하고 있다. 또한 이 상태에서는 제 1, 제 2 관통공(69a, 69b)의 내부는 제 1 도전막(52)과 구리막(53)으로 충진되어 있다.
그 상태의 투명 기판(41)을 제 2 성막실(3)로부터 제 1 성막실(2)로 복귀시켜, 제 1 층간 절연막(43)의 표면에 제 1 도전막(52)을 형성한 방법과 같은 방법으로 구리막(53)의 표면에 제 2 도전막(54)을 형성한다(도 7(c)).
도 7(c)의 부호 50은 제 1, 제 2 도전막(52, 54)과 구리막(53)으로 이루어지는 도전체를 나타내고 있다.
다음으로, 이 도전체(50)를 패터닝하고, 도전체(50)의 제 1 관통공(69a)에 충진된 부분과, 제 2 관통공(69b)에 충진된 부분을 분리한다.
도 7(d)의 부호(51)는 도전체(50)의 제 1 관통공(69a)에 충진된 부분과, 그 주위에 남은 부분으로 이루어지는 소스 전극을 나타내고, 도 7(d)의 부호 55는 도전체(50)의 제 2 관통공(69b)에 충진된 부분과, 그 주위에 남은 부분으로 이루어지는 드레인 전극을 나타내고 있다.
상술한 바와 같이, 제 1 도전막(52)은 제 1, 제 2 관통공(69a, 69b)의 저면에서 소스 영역(62)과 드레인 영역(64)에 밀착하기 때문에, 소스 전극(51)의 제 1 도전막(52)이 소스 영역(62)에, 드레인 전극(55)의 제 1 도전막(52)이 드레인 영역(64)에 전기적으로 접속되어 있다.
구리막(53)과 제 2 도전막(54)은 제 1 도전막(52)에 전기적으로 접속되어 있기 때문에, 소스 전극(51)의 구리막(53)과 제 2 도전막(54)은 제 1 도전막(52)을 통하여 소스 영역(62)에 전기적으로 접속되고, 드레인 전극(55)의 구리막(53)과 제 2 도전막(54)은 제 1 도전막(52)을 통하여 드레인 영역(64)에 전기적으로 접속되어 있다. 따라서, 소스 전극(51) 전체가 소스 영역(62)에 전기적으로 접속되고, 드레인 전극(55) 전체가 드레인 영역(64)에 전기적으로 접속되어 있다.
다음으로, 투명 기판(41)의 소스 전극(51)과 드레인 전극(55)이 형성된 측의 면에 제 2 층간 절연막(44)을 형성하고, 제 2 층간 절연막(44) 표면의 소정 위치에 차폐막(76)을 배치한 후, 제 2 층간 절연막(44)의 차폐막(76)이 배치된 측의 면에 제 3 층간 절연막(46)을 형성한다(도 8(a)).
이어서, 드레인 전극(55)의 바로 위 위치에서 제 2, 제 3 층간 절연막(44, 46)을 연통하는 제 3 관통공(72)을 형성하고, 이 제 3 관통공(72)의 저면에 드레인 전극(55)의 제 2 도전막(54)을 노출시킨 후, 제 3 관통공(72)이 형성된 측의 면에 스퍼터링법 등에 의해 ITO의 투명 도전막을 형성하고, 이 투명 도전막을 패터닝하여, 제 3 관통공(72)을 충진하는 ITO와, 제 3 관통공(72) 위와 그 주위에 남은 투명 도전막으로 투명 전극(71)을 구성한다(도 8(b)).
도 8(b)의 부호 40은 투명 전극(71)이 형성된 상태의 TFT 패널(박막 트랜지스터를 갖는 패널)을 나타내고 있다.
상술한 바와 같이, 제 3 관통공(72)의 저면에는 드레인 전극(55)의 제 2 도전막(54)의 표면이 위치하기 때문에, 투명 전극(71)은 드레인 전극(55)의 제 2 도전막(54)에 전기적으로 접속되어 있다.
따라서, 드레인 전극(55)의 구리막(53)과 제 1 도전막(52)은 제 2 도전막(54)을 통하여 투명 전극(71)에 전기적으로 접속되고, 드레인 전극(55) 전체가 투명 전극(71)에 전기적으로 접속되어, 드레인 전극(55)을 통하여 투명 전극(71)과 드레인 영역(64)이 전기적으로 접속되어 있다.
채널 영역(63)은 소스 및 드레인 영역(62, 64)과 같은 도전형이지만, 불순물 농도가 낮게 되어 있다.
소스 영역(62)과 드레인 영역(64)에 전압을 인가한 상태에서 게이트 전극(67)에 전압을 인가하면, 채널 영역(63)의 게이트 산화막(66)을 통하여 게이트 전극(67)과 접촉하는 부분에 저저항인 축적층이 형성되고, 이 축적층을 통하여 소스 영역(62)과 드레인 영역(64)이 전기적으로 접속되어 전류가 흐른다.
또한, 채널 영역(63)은 소스 및 드레인 영역(62, 64)과 반대인 도전형이어도 무방하며, 이 경우, 게이트 전극(67)에 전압을 인가하면, 채널 영역(63)의 게이트 산화막(66)을 통하여 게이트 전극(67)과 접촉하는 부분에 소스 및 드레인 영역(62, 64)와 같은 도전형의 반전층이 형성되고, 이 반전층에 의해 소스 영역(62)과 드레인 영역(64)간이 전기적으로 접속되어 전류가 흐른다.
드레인 전극(55)은 투명 전극(71)에 전기적으로 접속되어 있기 때문에, 소스 영역(62)과 드레인 영역(64) 사이에 전류가 흐르면, 투명 전극(71)에 전류가 흐른다.
본 발명에 의해 성막된 제 1, 제 2 도전막(52, 54)은 Si에 대한 밀착성이 높기 때문에, 소스 전극(51)과 드레인 전극(55)은 실리콘층(61)으로부터 잘 벗겨지지 않으며, 또한 제 1, 제 2 도전막(52, 54)은 확산 방지성이 높기 때문에, 실리콘층(61)에 구리막(53)의 구성 금속(Cu)이 확산되지 않는다.
또한 본 발명에 의해 형성된 도전막(52, 54)은 비저항이 낮을 뿐만 아니라, 투명 도전막과의 사이의 콘택트 저항도 낮기 때문에, 이 TFT(60)의 소스 전극(51)과 드레인 전극(55)은 도통성이 우수하다.
이와 같이, 본 발명에 의해 성막된 도전막은 실리콘층(61)이나 투명 전극(71)과 밀착하는 전극의 배리어막으로서 적합하다.
또한, TFT 패널(40)의 투명 기판(41) 표면상에는 TFT(60)로부터 이간된 위치에 게이트 배선막이나 소스 배선막 등 다른 배선이나 다른 전기 부품도 배치되어 있다. 여기에서는 게이트 배선막(74)을 도시하였다.
이상은 소스 전극(51)과 드레인 전극(55)의 표면과 이면에, 각각 본 발명의 형성 방법에 의해 도전막을 형성한 경우에 대하여 설명하였으나, 본 발명은 이에 한정되는 것이 아니다.
도 9의 부호 80은 본 발명에 의해 제조되는 TFT 패널의 제 2예를 나타내고 있다. 이 TFT 패널(80)은 투명 기판(82)과, 투명 기판(82) 표면에 배치된 TFT(90)를 가지고 있다.
이 TFT(90)의 게이트 전극(83)은 투명 기판(82) 표면에 배치되어 있고, 투명 기판(82)의 게이트 전극(83)이 배치된 측의 면에는 게이트 전극(83)의 표면 및 측면을 덮는 절연막(84)이 형성되며, 절연막(84) 표면의 게이트 전극(83) 상의 위치에는 실리콘층(86)이 배치되고, 절연막(84) 표면의 실리콘층(86)으로부터 이간된 위치에는 투명 도전막으로 이루어지는 투명 전극(85)이 배치되어 있다.
실리콘층(86)에는 도 8(b)에 나타낸 실리콘층(61)과 마찬가지로 소스 영역(87)과, 채널 영역(88)과, 드레인 영역(89)이 형성되어 있다. 소스 영역(87)의 표면에는 소스 전극(91)의 저면이 밀착하고, 드레인 영역(89)의 표면에는 드레인 전극(92)의 저면이 밀착하고 있다. 드레인 전극(92)은 일부가 투명 전극(85)까지 연장되어, 그 저면이 투명 전극(85)의 표면과 밀착하고 있으며, 따라서 드레인 전극(92)의 저면은 드레인 영역(89)과 투명 전극(85) 모두에 밀착하고 있다.
소스 전극(91)과 드레인 전극(92)은 본 발명의 형성 방법에 의해 성막된 도전막(93)과, 이 도전막(93) 표면에 배치된 구리막(94)을 갖고 있다.
소스 전극(91)과 드레인 전극(92)은 예를 들면, 투명 기판(82)의 표면 상에 투명 전극(85)과, 실리콘층(86)이 노출된 것을 성막 대상물로서 이용하며, 이 성막 대상물의 투명 전극(85)과 실리콘층(86)이 노출되는 면 전부에 도전막을 형성하고, 이 도전막의 표면에 구리막을 형성한 후, 도전막과 구리막을 함께 패터닝하여 형성되어 있다.
드레인 전극(92)과 소스 전극(91)의 저면에는 각각 도전막(93)이 위치하고 있다. 상술한 바와 같이 드레인 전극(92)의 저면은 드레인 영역(89)과 투명 전극(85) 모두에 밀착하고 있기 때문에, 드레인 전극(92)의 도전막(93)은 투명 전극(85)과 드레인 영역(89) 모두에 전기적으로 접속되어 있다.
구리막(94)은 도전막(93)과 밀착하고 있기 때문에, 드레인 전극(92)의 구리막(94)은 도전막(93)을 통하여 투명 전극(85)과 드레인 영역(89) 모두에 전기적으로 접속되고, 드레인 전극(92) 전체가 드레인 영역(89)과 투명 전극(85) 모두에 전기적으로 접속되어 있다.
또한, 소스 전극(91)은 저면이 소스 영역(87)에 밀착하고 있기 때문에, 소스 전극(91)의 도전막(93)은 소스 영역(87)에 전기적으로 접속되고, 소스 전극(91)의 구리막(94)은 도전막(93)을 통하여 소스 영역(87)에 전기적으로 접속되어, 소스 전극(91) 전체가 소스 영역(87)에 전기적으로 접속되어 있다.
상술한 바와 같이, 본 발명에 의해 성막된 도전막(93)은 ITO와의 콘택트 저항이 낮기 때문에, 드레인 전극(92)과 투명 전극(85)의 도통성은 우수하다.
이 TFT 패널(80)에 있어서도, 소스 전극(91)은 도시하지 않은 소스 배선에 접속되어 있으며, 게이트 전극(83)에 전압을 인가한 상태에서 소스 배선으로부터 소스 전극(91)에 전압을 인가하고, 게이트 전극(83)과 소스 전극(91) 사이에 전압차가 생기면, 소스 영역(87)로부터 채널 영역(88)을 지나 드레인 영역(89)에 전류가 흐르고, 그 전류가 드레인 전극(92)을 지나 투명 전극(85)에 공급된다.
이상에서는 소스 전극과 드레인 전극을 도전막과 구리막으로 구성한 경우에 대하여 설명하였으나 본 발명은 이에 한정되는 것이 아니다. 도 10의 부호 140은 본 발명의 제 3예의 TFT 패널을 나타내고 있으며, 이 TFT 패널(140)은 소스 전극(151)과 드레인 전극(155)이, 본 발명에 의해 형성된 도전막으로 구성된 것 외에는, 상기 도 8(b)에 나타낸 TFT 패널(40)과 같은 구성을 가지고 있다.
본 발명의 TFT 패널은 예를 들면 액정 디스플레이나 유기 EL 표시 장치 등에 이용된다.
이상에서는 투명 전극(71, 85)의 구성 재료로서 ITO를 이용하였으나 본 발명은 이에 한정되는 것이 아니라, ITO 이외에도 산화 아연막 등, 각종 금속 산화물로 이루어지는 투명 도전막을 이용할 수 있다.
도전막의 성막에 이용하는 타겟부(10)도 특별히 한정되는 것은 아니다. 예를 들면 도 13의 부호 18은 본 발명에 이용하는 성막 장치의 다른 예를 나타내고 있으며, 이 성막 장치(18)는 타겟부가 한 장의 판 형상 타겟(19)으로 구성된 것 외에는 상기 도 1의 성막 장치(1)와 같은 구성을 가지고 있다.
이 타겟(19)은 구리를 주성분으로 하여, 상기 첨가 금속이 1종류 이상 함유된 합금 타겟이다. 도 1에서 나타낸 타겟부(10) 대신에, 이 타겟(19)을 이용하여 도전막(25)을 형성한 결과, 도전막(25) 중의 첨가 금속의 함유량은 타겟(19) 중의 첨가 금속의 함유량와 거의 비슷해졌다.
또한, 이 타겟(19)을 이용하여, Zr과 Ti의 각 함유량에 대하여, 상술한 밀착성, 비저항, 확산 시험, 전극 평가, ITO에 대한 콘택트 저항, 첨가 금속의 종류의 각 시험을 수행한 결과, 도 1의 타겟부(10)를 이용한 경우와 비슷한 시험 결과가 얻어졌다.
이상은 구리를 주성분으로 하는 구리막(53)과, 도전막(제 1, 제 2 도전막(52, 54))을 별도의 타겟을 이용하여 작성하는 경우에 대하여 설명하였으나, 본 발명은 이에 한정되는 것이 아니다.
예를 들면, 제 1 성막실(2) 내부에서 산소 가스와 스퍼터 가스를 도입하면서 타겟부(10)를 스퍼터링하여 도전막을 성막한 후, 제 1 성막실(2) 내부를 진공 배기하여, 도전막 성막시보다도 제 1 성막실(2) 내부의 산소 가스 분압을 저하시키고 나서, 도전막의 성막에 이용한 것과 같은 타겟부(10)을 스퍼터링하여 구리막을 성막할 수도 있다.
이 경우, 도전막을 성막할 때에는 밀착성을 높이는 산소 가스 분압을 선택하고, 구리막을 성막할 때에는 비저항이 낮아지는 산소 분압으로 할 수도 있다.
제 1, 제 2 도전막(52, 54)은 같은 타겟부(10)를 이용하여 성막하여도 좋고, 다른 타겟부(10)를 이용하여 성막하고, 첨가 금속의 종류나 함유량을 변경하여도 좋다. 또한, 제 1, 제 2 도전막(52, 54)을 성막할 때의 산소 분압은 같아도 좋고, 산소 분압을 변경하여도 좋다.
어닐 처리의 방법은 특별히 한정되지 않지만, 진공 분위기 중에서 수행하는 것이 바람직하고, 또한, 도전막이 형성된 상태의 성막 대상물을 다른 성막실이나 가열 장치로 반송하는 동안, 성막 대상물을 대기에 노출시키지 않고 진공 분위기 중에서 반송하는 것이 바람직하다.
스퍼터 가스는 Ar에 한정되지 않고, Ar 이외에도 Ne, Xe 등을 이용할 수도 있다. 또한, 본 발명에 의해 형성된 도전막은 TFT나 TFT 패널의 전극이나 배리어막뿐만 아니라, 반도체 소자나 배선판 등 다른 전자 부품의 배리어막이나 전극(배선막)에 이용할 수도 있다.
또한, 산화 가스는 화학 구조 중에 산소 원자를 포함하는 가스이면 특별히 한정되지 않으며, 산소(O2) 이외에도, O3, H2O 등을 이용하는 것도 가능하다. 투명 기판은 유리 기판에 한정되지 않고, 예를 들면 석영 기판, 플라스틱 기판을 이용할 수도 있다.
본 발명에 이용하는 실리콘층의 종류나 제조 방법은 특별히 한정되지 않으며, 예를 들면 스퍼터법이나 증착법 등으로 퇴적시킨 실리콘층(아몰퍼스 실리콘층, 폴리실리콘층) 등, TFT의 실리콘층에 이용되는 것을 폭넓게 이용할 수 있다.
본 발명에 이용하는 첨가 금속은 상술한 바와 같이, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd가 바람직하고, 이들은 1종류만을 이용하여 1종류의 첨가 금속을 포함하는 도전막을 형성할 수도 있고, 2종류 이상을 이용하여 2종류 이상의 첨가 금속을 포함하는 도전막을 형성할 수도 있다. 상기 첨가 금속 중, 본원에는 Ti와 Zr와 같은 제 4족 원소가 특히 적합하다.
다음으로 본 발명의 제 4예를 제조하는 공정에 대하여 설명한다.
도 1 또는 도 13의 성막장치(1, 18)의 진공조(2) 내부에, 성막 대상물로서 기판(예를 들면, 유리 기판)을 반입한다.
기판의 표면에, 상기 도 7(a)~(c)에서 설명한 공정과 같은 공정으로, 제 1 도전막과, 구리막과, 제 2 도전막을 기재한 순서대로 적층하여 도전체를 형성한다.
도 14(a)는 기판(211) 표면에 도전체(213)가 형성된 상태를 나타내고 있다.
다음으로, 도전체(213)를 사진 공정, 에칭 공정에 의해 패터닝하면, 도 14(b)에 나타내는 바와 같이, 패터닝된 도전체(213)에 의해 게이트 전극(215)과 축적 용량 전극(212)이 형성된다.
기판(211)의 게이트 전극(215)과, 축적 용량 전극(212)이 형성된 면에, CVD법 등에 의해, 질화규소막(SiN), 산화규소막(SiO2), 또는 질화산화규소막(SiON)으로 이루어지는 게이트 절연막(214)을 성막한다.
도 16은 게이트 전극(215)(또는 축적 용량 전극(212))이 배치된 부분의 확대 단면도이다.
게이트 전극(215)과 축적 용량 전극(212)은 상술한 제 1, 제 2 도전막(251, 252)과, 구리막(253)을 가지고 있다. 제 1 도전막(251)은 기판(211)과 밀착하고, 제 2 도전막(252)이 게이트 절연막(214)과 밀착하며, 제 1, 제 2 도전막(251, 252) 사이에 구리막(253)이 있다.
제 1, 제 2 도전막(251, 252)은 산소와 첨가 금속을 함유하기 때문에, 기판(211)과 게이트 절연막에 대한 밀착성이 높다. 또한, 제 1, 제 2 도전막(251, 252) 사이에 전기 저항이 낮은 구리막(253)이 배치되어 있기 때문에, 게이트 전극(215)과 축적 용량 전극(212) 전체의 전기 저항이 낮다.
게이트 절연막(214)을 형성 후, CVD법 등에 의해, 게이트 절연막(214)의 표면에, 예를 들면 아몰퍼스 실리콘으로 이루어지는 채널 반도체층(채널 영역)(216)을 형성한다(도 14(d)).
이어서, CVD법 등에 의해 채널 반도체층(216)의 표면에, 실리콘을 주성분으로 하여, 불순물을 함유하는 오믹층(217)을 형성한다(도 14(e)).
다음으로, 오믹층(217)이 형성된 기판(211)을, 도 1 또는 도 13의 성막 장치(1, 18)의 진공조(2) 내부에 반입하고, 상기 도전체(213)의 성막과 같은 공정으로 제 1 도전막(251)과, 구리막(253)과, 제 2 도전막(252)을 기재한 순서대로 적층하여 도전체(223)를 형성한다(도 15(a)).
다음으로, 도전체(223)와, 오믹층(217)과, 채널 반도체층(216)을 사진 공정과 에칭 공정에 의해 패터닝한다.
이 패터닝에 의해, 채널 반도체층(216)의, 게이트 전극(215) 바로 위에 위치하는 부분과, 게이트 전극(215)의 양측에 위치하는 부분을 남긴다.
또한, 그 패터닝에 의해, 오믹층(217) 및 도전체(223)의 채널 반도체층(216) 상에 위치하는 부분 중, 게이트 전극(215)의 중앙 바로 위에 위치하는 부분은 제거하고, 게이트 전극(215)의 양측에 위치하는 부분을 남긴다.
도 15(b)의 부호 225, 226은 오믹층(217)의 게이트 전극(215)의 양측에 남은 부분으로 구성된 소스 반도체층(소스 영역)과 드레인 반도체층(드레인 영역)을 각각 나타내고 있다.
도 15(b)의 부호 221, 222는 도전체(223)의 게이트 전극(215)의 양측 위치에 남은 부분으로 구성된 소스 전극과 드레인 전극을 나타내고 있다.
다음으로, 소스 전극(221)과 드레인 전극(222)의 표면에, CVD법 등에 의해 질화규소막, 산화규소막, 또는 질화산화규소막으로 이루어지는 층간 절연막(224)을 형성한다(도 15(c)).
도 15(c)의 부호 220은 층간 절연막(224)이 형성된 상태의 박막 트랜지스터(TFT)를 나타내고 있으며, 도 15(c)의 부호 210은 박막 트랜지스터를 갖는 패널을 나타내고 있다.
소스 전극(221)과 드레인 전극(222)은 게이트 전극(215)이나 축적 용량 전극(212)과 마찬가지로, 제 1, 제 2 도전막(251, 252)과 구리막(253)을 가지고 있으며, 제 1 도전막(251)이 오믹층(217)에 밀착하고, 제 2 도전막(252)이 층간 절연막(224)에 밀착하며, 구리막(253)은 제 1, 제 2 도전막(251, 252) 사이에 있다.
오믹층(217)은 실리콘은 주성분으로 한다. 제 1, 제 2 도전막(251, 252)은 산소와 첨가 금속을 함유하기 때문에, 실리콘이나 절연막과의 밀착성이 높다. 따라서, 소스 전극(221)과 드레인 전극(222)은 오믹층(217)이나 층간 절연층(224)으로부터 잘 벗겨지지 않는다. 또한, 제 1, 제 2 도전막(251, 252)으로부터 오믹층(217)으로 구리가 확산되지 않는다.
이 박막 트랜지스터(220)에서는, 소스 반도체층(225)과 드레인 반도체층(226) 사이와, 소스 전극(221)과 드레인 전극(222) 사이는 게이트 전극(215) 중앙의 바로 위에 위치하는 개구(218)에 의해 서로 분리되어 있다. 그 개구(218)는 층간 절연막(224)이 충진되어 있다.
채널 반도체층(216)은 소스 및 드레인 반도체층(225, 226)과 같은 도전형이지만, 불순물 농도가 낮게 되어 있다.
소스 반도체층(225)과 드레인 반도체층(226)에 전압을 인가한 상태에서 게이트 전극(215)에 전압을 인가하면, 채널 반도체층(216)의 게이트 절연막(214)을 통하여 게이트 전극(215)과 접촉하는 부분에 저저항인 축적층이 형성되고, 이 축적층을 통하여 소스 반도체층(225)과 드레인 반도체층(226)이 전기적으로 접속되어 전류가 흐른다.
또한, 채널 반도체층(216)은 소스 및 드레인 반도체층(225, 226)과 반대인 도전형이어도 무방하다.
이 경우, 소스 반도체층(225)과 드레인 반도체층(226)에 전압을 인가한 상태에서 게이트 전극(215)에 전압을 인가하면, 채널 반도체층(216)의 게이트 절연막(214)을 통하여 게이트 전극(215)과 접촉하는 부분에 소스 및 드레인 반도체층(225, 226)와 같은 도전형의 반전층이 형성되고, 이 반전층에 의해 소스 반도체층(225)과 드레인 반도체층(226)이 전기적으로 접속되어 전류가 흐른다.
도 15(d)는 층간 절연막(224)의 드레인 전극(222) 또는 소스 전극(221)(여기에서는 드레인 전극(222)) 상의 부분과, 축적 용량 전극(212) 상의 부분을 오픈(window open)한 후, 패터닝한 투명 도전막을 층간 절연막(224) 상에 배치한 상태를 나타내고 있다.
도 15(d)의 부호 227은 투명 도전막의 박막 트랜지스터(220) 측방에 위치하는 부분으로 이루어지는 화소 전극을 나타낸다.
도 15(d)의 부호 228은 투명 도전막의 박막 트랜지스터(220) 상에 위치하는 부분으로서, 드레인 전극(222)과 접촉하는 부분으로 이루어지는 접속부를 나타내고 있다.
화소 전극(227)은 접속부(228)를 통하여 드레인 전극(222)에 전기적으로 접속되어 있으며, 소스 반도체층(225)과 드레인 반도체층(226)이 전기적으로 접속되면, 화소 전극(227)에 전류가 흐른다.
도 17의 부호 204는 TFT(220)가 형성된 기판(211)과, 패널(240) 사이에 액정(241)이 배치된 액정 표시 장치를 나타내고 있다.
패널(240)은 유리 기판(242)과, 유리 기판(242)의 표면 상에 배치된 대향 전극(245)을 가지고 있다. 대향 전극(245)과 화소 전극(227)은 액정(241)을 사이에 두고 대향하고 있다.
화소 전극(227)과 대향 전극(245) 사이에 인가하는 전압을 제어하여, 액정(241)의 광투과율을 변경할 수 있다.
또한, 액정 표시 장치(204)는 제 4예의 TFT(220) 대신, 제 1~제 3예의 TFT 중 어느 하나가 형성된 기판(211)을 이용하여 작성할 수도 있다.
본 발명은 전자 부품용 금속 배선막 및 그 성막 방법으로서의 스퍼터링 프로세스를 제공하고자 한 것이다.

Claims (18)

  1. 스퍼터링법에 의해, 진공 분위기 중에서 성막 대상물 표면에, 구리로서 첨가 금속을 포함하는 도전막을 형성하는 도전막 형성 방법으로서,
    진공 중에 성막 대상물을 배치하는 단계와;
    화학 구조 중에 산소 원자를 갖는 산화 가스를 상기 진공 분위기 중에 공급하면서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 스퍼터링하여, 상기 첨가 금속을 함유한 상기 도전막을 형성시키는 단계;를 포함하는 도전막 형성 방법.
  2. 제 1항에 있어서,
    표면의 적어도 일부에 실리콘층과 유리 기판 중 어느 한 쪽 또는 양쪽이 노출되는 상기 성막 대상물을 이용하여, 상기 도전막을, 상기 실리콘층 표면과 상기 유리 기판 중 어느 한 쪽 또는 양쪽에 형성하는 도전막 형성 방법.
  3. 제 1항에 있어서,
    상기 첨가 금속으로는 Ti를 선택하고,
    상기 산화 가스로는 산소 가스를 이용하여,
    상기 진공 분위기의 전체 압력에 대한 상기 산소 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산소 가스를 도입하고, 상기 도전막 중에 Ti를 0.1원자% 이상 20원자% 이하 함유시키는 도전막 형성 방법.
  4. 제 1항에 있어서,
    상기 첨가 금속으로는 Zr을 선택하고,
    상기 산화 가스로는 산소 가스를 이용하여,
    상기 진공 분위기의 전체 압력에 대한 상기 산소 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산소 가스를 도입하고, 상기 도전막 중에 Zr을 0.1원자% 이상 10원자% 이하 함유시키는 도전막 형성 방법.
  5. 제 1항에 있어서,
    표면의 적어도 일부에 투명 도전막이 노출되는 상기 성막 대상물에 이용하여, 상기 도전막을 상기 투명 도전막의 표면에 형성하는 도전막 형성 방법.
  6. 게이트 전극과,
    상기 게이트 전극 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 실리콘층을 구비하며,
    상기 실리콘층은 드레인 영역과, 소스 영역을 가지며,
    상기 드레인 영역과 상기 소스 영역에 전압을 인가한 상태에서 상기 게이트 전극에 전압을 인가하면, 상기 소스 영역과 상기 드레인 영역 사이에 전류가 흐르는 박막 트랜지스터를 성막 대상물로 하여,
    화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 스퍼터링하여 형성된 제 1 도전막이, 상기 드레인 영역의 표면과 상기 소스 영역의 표면 중 어느 한 쪽 또는 양쪽에 형성된 박막 트랜지스터.
  7. 제 6항에 있어서,
    상기 첨가 금속으로는 Ti가 선택되고,
    상기 산화 가스로는 산소 가스가 이용되며,
    상기 진공 분위기의 전체 압력에 대한 상기 산화 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산화 가스가 도입되고, 상기 제 1 도전막 중에 Ti가 0.1원자% 이상 20원자% 이하 함유된 박막 트랜지스터.
  8. 제 6항에 있어서,
    상기 첨가 금속으로는 Zr이 선택되고,
    상기 산화 가스로는 산소 가스가 이용되며,
    상기 진공 분위기의 전체 압력에 대한 상기 산화 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산화 가스가 도입되고, 상기 제 1 도전막 중에 Zr이 0.1원자% 이상 10원자% 이하 함유된 박막 트랜지스터.
  9. 기판을 가지며,
    상기 기판 표면 상에는 박막 트랜지스터와 투명 도전막이 배치되고,
    상기 박막 트랜지스터는 게이트 전극과,
    상기 게이트 전극 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 실리콘층을 구비하며,
    상기 실리콘층은 드레인 영역과, 소스 영역을 가지며,
    상기 드레인 영역과 상기 소스 영역에 전압을 인가한 상태에서 상기 게이트 전극에 전압을 인가하면, 상기 소스 영역과 상기 드레인 영역 사이에 전류가 흐르도록 구성된 박막 트랜지스터를 갖는 패널로서,
    상기 박막 트랜지스터가 배치된 상태의 상기 기판을 성막 대상물로 하여,
    화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 스퍼터링하여 형성된 제 1 도전막이, 상기 드레인 영역의 표면과 상기 소스 영역의 표면 중 어느 한 쪽 또는 양쪽과, 상기 투명 도전막의 표면에 각각 형성된 박막 트랜지스터를 갖는 패널.
  10. 기판을 가지며,
    상기 기판 표면 상에는 박막 트랜지스터와 투명 도전막이 배치되고,
    상기 박막 트랜지스터는 게이트 전극과,
    상기 게이트 전극 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 실리콘층을 구비하며,
    상기 실리콘층은 드레인 영역과, 소스 영역을 가지며,
    상기 드레인 영역과 상기 소스 영역에 전압을 인가한 상태에서 상기 게이트 전극에 전압을 인가하면, 상기 소스 영역과 상기 드레인 영역 사이에 전류가 흐르도록 구성된 박막 트랜지스터를 갖는 패널로서,
    상기 드레인 영역의 표면과 상기 소스 영역의 표면 중 어느 한 쪽 또는 양쪽에는 제 1 도전막이 배치되고,
    상기 제 1 도전막의 표면에는 구리합금막이 배치되며,
    상기 구리합금막의 표면에는 제 2 도전막이 배치되고,
    상기 제 1, 제 2 도전막은 상기 박막 트랜지스터가 배치된 상태의 상기 기판을 성막 대상물로 하여,
    화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 스퍼터링하여 형성된 박막 트랜지스터를 갖는 패널.
  11. 제 10항에 있어서,
    상기 첨가 금속으로는 Ti가 선택되고,
    상기 산화 가스로는 산소 가스가 이용되며,
    상기 진공 분위기의 전체 압력에 대한 상기 산소 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산소 가스가 도입되고, 상기 제 2 도전막 중에 Ti가 0.1원자% 이상 20원자% 이하 함유된 박막 트랜지스터를 갖는 패널.
  12. 제 10항에 있어서,
    상기 첨가 금속으로는 Zr이 선택되고,
    상기 산화 가스로는 산소 가스가 이용되며,
    상기 진공 분위기의 전체 압력에 대한 상기 산소 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산소 가스가 도입되고, 상기 제 2 도전막 중에 Zr이 0.1원자% 이상 10원자% 이하 함유된 박막 트랜지스터를 갖는 패널.
  13. 실리콘층과 접촉하는 도전막을 갖는 박막 트랜지스터의 제조 방법으로서,
    진공 중에 성막 대상물을 배치하는 단계와;
    화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, 구리합금으로서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 상기 진공 분위기 중에서 스퍼터링하여, 상기 도전막을 형성하는 단계;를 구비하는 박막 트랜지스터의 제조 방법.
  14. 투명 도전막에 접촉하는 도전막을 갖는 박막 트랜지스터의 제조 방법으로서,
    진공 중에 성막 대상물을 배치하는 단계와;
    화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, 구리합금으로서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 상기 진공 분위기 중에서 스퍼터링하여, 상기 도전막을 형성하는 단계;를 구비하는 박막 트랜지스터의 제조 방법.
  15. 유리 기판에 접촉하는 도전막을 갖는 박막 트랜지스터의 제조 방법으로서,
    진공 중에 성막 대상물을 배치하는 단계와;
    화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, 구리합금으로서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 상기 진공 분위기 중에서 스퍼터링하여, 상기 도전막을 형성하는 단계;를 구비하는 박막 트랜지스터의 제조 방법.
  16. 실리콘층과 투명 도전막에 접촉하는 도전막을 갖는 박막 트랜지스터의 제조 방법으로서,
    진공 중에 성막 대상물을 배치하는 단계와;
    화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, 구리합금으로서, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 상기 진공 분위기 중에서 스퍼터링하여, 상기 도전막을 형성하는 단계;를 구비하는 박막 트랜지스터의 제조 방법.
  17. 실리콘층과,
    상기 실리콘층과 접촉하는 제 1 도전막과,
    상기 제 1 도전막의 표면에 형성된 구리합금막과,
    상기 구리합금막의 표면에 형성된 제 2 도전막을 가지며,
    상기 제 2 도전막에 투명 도전막이 접촉하는 박막 트랜지스터의 제조 방법으로서,
    진공 중에 성막대상물을 배치하는 단계와;
    화학 구조 중에 산소 원자를 갖는 산화 가스를 진공 분위기 중에 공급하면서, 구리합금으로, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 적어도 어느 1종류의 첨가 금속을 포함하는 타겟을 상기 진공 분위기 중에서 스퍼터링하여, 상기 제 1, 제 2 도전막을 형성하는 단계;를 구비하는 박막 트랜지스터의 제조 방법.
  18. 제 13항에 있어서,
    상기 진공 분위기의 전체 압력에 대한 상기 산화 가스의 분압이 0.1% 이상 20% 이하가 되도록 상기 산화 가스를 도입하여 상기 스퍼터링을 수행하는 박막 트랜지스터의 제조 방법.
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