KR100274348B1 - 반도체소자의금속배선형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 스퍼터링(sputtering) 방식으로 콘택홀에 금속을 증착할 때 콘택홀의 입구에서 오버행(overhang)이 발생되는 것을 웨이퍼 쪽에 펄스 타입(pulse type)의 교류 바이어스(AC bias)를 걸어서 가속화시킨 금속 이온으로 리스퍼터링(re-sputtering)시켜서 오버행 부분을 줄이므로, 콘택홀에서 금속 매립을 향상시키면서 증착을 동시에 진행할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 금속을 증착할 때 콘택홀의 입구에서 발생되는 오버행(overhang) 부분을 줄여 콘택홀에서 금속 매립을 향상시키면서 증착을 동시에 진행할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정 중 소자와 소자 또는 배선과 배선 사이를 연결하기 위하여, 금속 배선 형성 공정을 실시하게 된다. 금속 배선의 재료로 알루미늄(Al), 티타늄(Ti), 코발트(Co), 아연(Zn), 구리(Cu), 실리콘(Si), 백금(Pt), 금(Au) 등이 사용된다. 이러한 금속을 이용하여 금속 배선을 형성할 때, 스퍼터링(sputtering) 방식으로 금속을 증착하게 된다.
기존의 스퍼터링 장비에서 금속 스퍼터링을 할 경우, 2 내지 18 KW 정도의 직류 전력(DC power)과 1.5 내지 10 KW 정도의 고주파 전력(RF power)으로 아르곤(Ar) 등의 불활성 가스를 이온화시켜서 금속 타겟과 충돌시켜서 떨어져 나오는 금속 물질이 그냥 웨이퍼에 증착되도록 하는 것이다.
도 1에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(1)상에 층간 절연막(2)이 형성되고, 층간 절연막(2)의 선택된 부분을 식각 하여 콘택홀(3)이 형성된 상태에서, 상기한 방식으로 금속 증착 공정을 진행하여 금속층(4)을 형성할 경우, 금속의 스텝 커버리지(step coverage)가 나빠 콘택홀 가장자리(3A)에서 오버행(4A)이 발생하게 된다. 이러한 오버행(4A)에 의한 쉐도우 효과(shadow effect)로 콘택홀 저면(3B) 또는 측벽(3C)에서 금속의 증착 정도가 상대적으로 얇게 증착되고, 결국 콘택홀(3)에서의 금속 매립을 어렵게 만들게 된다. 이럴 경우 불완전한 콘택홀(3) 매립의 원인이 되며, 콘택홀(3)이 불완전하게 매립된 금속층(4)을 패터닝하여 형성되는 금속 배선은 저항 상승, 스트레스 마이그레이션(stress migration; SM) 또는 일렉트로 마이그레이션(electro migration; EM) 특성의 저하를 초래하게 되어 소자의 신뢰성을 저하시키게 된다.
따라서, 본 발명은 스퍼터링 방식으로 콘택홀에 금속을 증착할 때 콘택홀의 입구에서 오버행이 발생되는 것을 방지하여, 콘택홀에서 금속 매립을 향상시키면서 증착을 동시에 진행할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 금속 배선 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 선택된 영역에 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 층간 절연막 상에 금속물질을 이용한 스퍼터링 과정으로 금속층을 형성하는 단계; 상기 반도체 기판에 교류 바이어스를 인가하여 상기 스퍼터링에 의해 증착된 금속층을 리스퍼터링 하는 단계와; 상기 교류 바이어스의 시분할 주기에 따라 상기 스퍼터링 과정과 상기 리스퍼터링 과정을 적어도 한 번 실시하여 상기 금속 물질로 이루어진 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
도 3(a) 및 도 3(b)는 직류 전력, 고주파 전력 및 증착 시간을 고정하고, 직류 바이어스의 유무에 따라 금속층을 증착한 후, 금속층의 표면에 대한 사진.
도 4(a) 및 도 4(b)는 직류 전력, 직류 바이어스 및 증착 시간을 고정하고, 고주파 전력의 변화에 따라 금속층을 증착한 후, 금속층의 표면에 대한 사진.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 기판 2 및 12: 층간 절연막
3 및 13: 콘택홀 4 및 14: 금속층
3A: 콘택홀 가장자리 3B: 콘택홀 저면
3C: 콘택홀 측벽 4A: 오버행
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(11)상에 층간 절연막(12)이 형성되고, 층간 절연막(12)의 선택된 부분을 식각 하여 콘택홀(13)이 형성된 상태에서, 금속 물질을 스퍼터링 과정과 리스퍼터링 과정을 적어도 한번 반복 실시하여 오버행이 없는 금속층(14)을 형성한다.
본 발명의 스퍼터링 과정과 리스퍼터링 과정을 상세히 설명하면 다음과 같다.
먼저, 콘택홀(13)이 형성된 웨이퍼를 스퍼터링 장비에 위치시키고, 2 내지 18 KW 정도의 직류 전력(DC power)과 1.5 내지 10 KW 정도의 고주파 전력(RF power)으로 아르곤(Ar) 등의 불활성 가스를 이온화시켜서 금속 타겟과 충돌시켜서 떨어져 나오는 금속 물질을 웨이퍼에 증착되도록 한다. 금속 타겟은 금속 배선(14)의 재료인 알루미늄(Al), 티타늄(Ti), 코발트(Co), 아연(Zn), 구리(Cu), 실리콘(Si), 백금(Pt), 금(Au) 등으로 형성된다. 이러한 스퍼터링 조건으로 증착되는 박막의 두께는 콘택홀(13)의 사이즈에 따라 달라지나, 오버행이 심하게 발생되지 않는 시점까지 1차로 증착한다.
상기한 스퍼터링 조건하에서 압력을 5 내지 50 mTorr 로 한 후, 웨이퍼에 10 내지 500 W 의 교류 바이어스(AC bias)를 걸어서 이온화된 아르곤 등의 불활성 가스와 금속 물질 사이에 전위차(potential difference)를 발생시켜 웨이퍼 쪽으로 가속화되도록 한다. 이러한 가속화된 불활성 가스와 금속 물질이 웨이퍼에 부딪혀서 리스퍼터링(re-sputtering)이 일어나게 된다. 이때, 펄스 타입(pulse type)의 교류 바이어스를 인가하여 시분할로 이루어진 펄스 신호에 따라서 웨이퍼에 금속 증착 과정과 리스퍼터링이 일어나게 한다. 교류 바이어스의 시분할 주기는 3 내지 20초로 한다. 이러한 리스퍼터링은 1차로 증착된 박막의 모든 표면에서 발생하나 노출 표면적이 상대적으로 큰 콘택홀(13)의 가장자리 부분에서 더 심한 리스퍼터링 현상이 발생하게 된다. 따라서 콘택홀(13)의 가장자리 부분에서 발생되는 오버행이 줄어들게 되고, 또한 콘택홀(13)의 가장자리 부분에서 리스퍼터링 되는 금속 원자는 콘택홀(13) 측벽 및 저면에 재증착(re-deposition)이 동시에 진행된다.
스퍼터링 과정과 리스퍼터링 과정으로, 도 2에 도시된 바와 같이, 오버행이 없고, 콘택홀(13)내에 금속 매립이 양호하게 된 금속층(14)이 형성된다. 금속층(14)을 패터닝하여 금속 배선이 형성된다.
상기에서, 리스퍼터링 과정시 직류 전력을 차단(off) 하여 불활성 가스만으로 리스퍼터링이 일어나도록 할 수 있고, 직류 전력을 그대로 적용하여 불활성 가스와 금속 원자로 리스퍼터링이 일어나도록 할 수 있다. 전자의 경우 이미 증착된 금속층에 리스퍼터링 현상만 일어나고, 후자의 경우 이미 증착된 금속층에 리스퍼터링 현상이 일어날 뿐만 아니라 금속 원자에 의해 금속의 증착이 일어난다. 리스퍼터링 과정동안 콘택홀의 금속 매립을 향상시키기 위해 직류 전력을 차단하거나 낮은 직류 전력 예를 들어, 약 2 KW 이하의 상태로 하는 것이 바람직하다.
상기에서, 시분할로 이루어진 펄스 타입의 교류 바이어스를 사용하므로, 교류 바이어스가 걸리지 않을 경우는 기존의 금속 증착 과정과 동일하게 금속이 증착되며, 반대로 교류 바이어스가 걸리게 되면 언급한 과정이 진행된다. 이러한 과정을 반복 수행할 경우, 편편한 표면부와 콘택홀 부분에서의 리스퍼터링 되는 속도 차이로 인해서 편편한 표면부에는 금속 증착이 서서히 일어나고, 콘택홀의 가장자리 부분에는 거의 증착되지 않게 되고, 반면에 콘택홀의 저면 및 측면 부분에는 계속 증착이 된다. 이러한 과정이 어느 정도 진행되면, 콘택홀이 매립되면서 편편한 표면부와 콘택홀 부분에서 리스퍼터링 비에 대한 차이가 작아져 교류 바이어스 신호에 관계없이 증착 과정이 이루어지게 된다. 또한 고주파 전력 및 교류 바이어스를 조절함에 의해 표면의 리스퍼터링 되는 정도를 조절하여 금속층의 두께 균일성(uniformity)을 높일 수 있다.
하기 [표 1]은 직류 전류(DC power), 고주파 전력(RF power) 및 증착 시간을 고정하고, 직류 바이어스(AC bias)의 유무에 따라 금속층을 증착한 후에 XRF를 사용하여 두께를 측정한 결과이다.
| 교류 바이어스 (W) | 챔버 압력 (Torr) | 두께 (Å) |
| 0 | 15 | 570 |
| 150 | 15 | 510 |
| 0 | 25 | 457 |
| 150 | 25 | 415 |
상기 [표 1]에서 알 수 있듯이, 교류 바이어스가 걸려져 있는 경우, 웨이퍼 표면의 리스퍼터링에 의한 두께 감소에 의해 교류 바이어스가 걸려져 있지 않는 경우보다 낮은 두께로 증착된다.
도 3(a) 및 도 3(b)는 직류 전력(DC-power), 고주파 전력(RF power) 및 증착 시간을 고정하고, 직류 바이어스(AC bias)의 유무에 따라 금속층을 증착한 후, 금속층의 표면에 대한 사진이다. 사진에서 알 수 있듯이, 교류 바이어스가 걸려져 있는 상태(도 3b)에서 증착된 금속층의 표면이 교류 바이어스가 걸려져 있지 않는 상태(도 3a)에서 증착된 금속층의 표면보다 리스퍼터링 현상이 심하게 일어나서 금속층의 표면이 더 거칠다.
도 4(a) 및 도 4(b)는 직류 전력(DC-power), 직류 바이어스(AC bias) 및 증착 시간을 고정하고, 고주파 전력(RF power)의 변화에 따라 금속층을 증착한 후, 금속층의 표면에 대한 사진이다. 사진에서 알 수 있듯이, 고주파 전력이 2KW (도 4a)일 때가 2.75 KW (도 4b)일 경우보다 거칠다. 즉, 고주파 전력을 높을 때 리스퍼터링에 기여하는 이온화된 불활성 가스나 금속 원자의 양이 증가되어 금속층 표면의 거칠기를 향상시킬 수 있다.
상술한 바와 같이, 본 발명은 스퍼터링 과정과 리스퍼터링 과정을 반복 진행시켜 금속 증착시에 콘택홀의 가장자리 부분에서 발생되는 오버행을 방지하므로, 콘택홀에서 금속 매립을 향상시키면서 증착을 동시에 진행할 수 있고, 금속층의 두께 균일성을 향상시킬 수 있다.
Claims (7)
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 선택된 영역에 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 층간 절연막 상에 금속물질을 이용한 스퍼터링 과정으로 금속층을 형성하는 단계;상기 반도체 기판에 교류 바이어스를 인가하여 상기 스퍼터링에 의해 증착된 금속층을 리스퍼터링 하는 단계와;상기 교류 바이어스의 시분할 주기에 따라 상기 스퍼터링 과정과 상기 리스퍼터링 과정을 적어도 한 번 실시하여 상기 금속 물질로 이루어진 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 물질은 알루미늄(Al), 티타늄(Ti), 코발트(Co), 아연(Zn), 구리(Cu), 실리콘(Si), 백금(Pt), 금(Au) 중 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 스퍼터링 과정은 2 내지 18 KW 정도의 직류 전력, 1.5 내지 10 KW 정도의 고주파 전력 및 불활성 가스 분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 리스퍼터링 과정은 2 내지 18 KW 정도의 직류 전력, 1.5 내지 10 KW 정도의 고주파 전력, 5 내지 50 mTorr 의 압력 및 불활성 가스 분위기에서 웨이퍼에 10 내지 500 W 의 교류 바이어스를 걸어서 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 리스퍼터링 과정은 상기 스퍼터링 과정의 직류 전력보다 낮은 직류 전력, 1.5 내지 10 KW 정도의 고주파 전력, 5 내지 50 mTorr 의 압력 및 불활성 가스 분위기에서 웨이퍼에 10 내지 500 W 의 교류 바이어스를 걸어서 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 리스퍼터링 과정은 1.5 내지 10 KW 정도의 고주파 전력, 5 내지 50 mTorr 의 압력, 불활성 가스 분위기에서 직류 전력을 차단한 상태로 웨이퍼에 10 내지 500 W 의 교류 바이어스를 걸어서 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,상기 교류 바이어스는 3 내지 20초의 시분할 주기를 갖는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190137A (ja) * | 1989-12-19 | 1991-08-20 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1997
- 1997-12-30 KR KR1019970079257A patent/KR100274348B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190137A (ja) * | 1989-12-19 | 1991-08-20 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990059060A (ko) | 1999-07-26 |
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