KR100260519B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100260519B1
KR100260519B1 KR1019970081135A KR19970081135A KR100260519B1 KR 100260519 B1 KR100260519 B1 KR 100260519B1 KR 1019970081135 A KR1019970081135 A KR 1019970081135A KR 19970081135 A KR19970081135 A KR 19970081135A KR 100260519 B1 KR100260519 B1 KR 100260519B1
Authority
KR
South Korea
Prior art keywords
high frequency
thin film
bias
metal thin
wafer
Prior art date
Application number
KR1019970081135A
Other languages
English (en)
Other versions
KR19990060889A (ko
Inventor
김진현
김춘환
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970081135A priority Critical patent/KR100260519B1/ko
Publication of KR19990060889A publication Critical patent/KR19990060889A/ko
Application granted granted Critical
Publication of KR100260519B1 publication Critical patent/KR100260519B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32798Further details of plasma apparatus not provided for in groups H01J37/3244 - H01J37/32788; special provisions for cleaning or maintenance of the apparatus
    • H01J37/32853Hygiene
    • H01J37/32862In situ cleaning of vessels and/or internal parts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 이온 메탈 플라즈마(IMP) 장비를 이용한 금속 배선 및 콘택 클리닝 방법에 관한 것이다.
IMP 장비를 이용한 스퍼터링 공정에서 타겟으로부터 나온 원자 혹은 이온들이 RF 코일에 증착되고, 이 RF 코일위에 증착된 금속 박막은 재스퍼터링되어 타겟에서 스퍼터링된 금속과 같이 웨이퍼 위에 증착되어 금속 박막의 두께 균일성 및 웨이퍼 사이의 균일성을 저하시킨다. 이러한 문제를 해결하기 위하여 장비내의 RF 코일을 적정 주기로 교환해 주어야 하며, 순수 금속 박막용과 반응성 스퍼터링용 장비를 별도로 추가하여 사용해야 하지만, 장비를 효율적으로 이용할 수 없고, 추가로 장비를 구입해야 하는 등 적지않은 문제점이 발생한다.
본 발명에서는 타겟에 인가되는 DC 바이어스를 차단하고, RF 코일에 RF 및 웨이퍼에 AC 바이어스를 인가하여 RF 코일 상부에 증착된 금속 박막을 제거한다.
또한, 본 발명에서 사용된 방법으로 콘택 기저부에 생성된 자연 산화막을 제거할 수 있다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 이온 메탈 플라즈마(Ion Metal Plasma ; 이하 IMP라 함) 스퍼터링 방법에 의해 금속 박막의 두께 균일도 및 웨이퍼 사이의 균일성을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
IMP 스퍼터링 방법에 의해 현재 가장 널리 증착되는 박막은 장벽 금속층으로 사용되는 티타늄(Ti)과 티타늄나이트라이드(TiN) 박막이며, IMP 스퍼터링 장비(1)의 기본적인 구성(configuration)은 도 1과 같다.
타겟(2)에 직류(DC) 전원(6)에 의한 DC 바이어스가 인가되고, 플라즈마 생성부(3) 측벽에 고주파(RF) 발생기(8)에서 발생된 RF가 인가되는 RF 코일(coil)(4)이 형성되어 있다. 플라즈마 생성부(3)에서 생성된 플라즈마 상태의 이온이 증착되는 기판(웨이퍼)(5)에 교류(AC) 전원(7)에 의한 AC 바이어스가 인가된다.
RF 코일(4)은 장비내에 스퍼터되는 타겟, 예를들어 Ti 원자들을 이온화시키기 위한 것이다. 즉, 코일에 RF가 인가되어 플라즈마 밀도를 높여주는 전자들의 생성과 Ti 원자들과의 충돌 가능성을 증가시키는 역할을 하는 것이다. 이는 스퍼터된 타겟 원자들을 이온화시켜 기판(웨이퍼)(5)에서 AC 바이어스(-)를 걸어 이온화된 타겟 원자들이 전기적 포텐셜(potential) 차이 때문에 직진성을 갖고 기판에 도달하게 하는 원리를 갖고 있다. 따라서, 고단차의 콘택 홀(contact hole)이나 비아 홀(via hole) 등에 금속 배선 형성시 홀 바닥의 층덮힘성(bottom coverage)을 크게 향상할 수 있다.
그러나, 스퍼터시 타겟으로부터 나온 원자 혹은 이온들이 플라즈마 생성부 측벽에 장착된 RF 코일에 증착되는 단점이 있는데, 이를 도 2에 도시하였다. RF 코일(12)위에 증착된 금속 박막(14)은 재스퍼터링되어 타겟(11)에서 스퍼터링된 금속과 같이 웨이퍼(13) 위에 증착된다. 이것은 금속 박막의 두께 균일성을 저하시키는 역할을 하게 된다. 또한 연속적으로 증착 과정을 거치다 보면 RF 코일(12)위에 증착된 박막의 두께가 일정하지 않기 때문에 장비의 조건이 달라지게 되어 웨이퍼 사이의 균일성(wafer to wafer uniformity)이 나빠지는 문제가 발생한다. 이러한 문제를 해결하기 위하여 장비내의 RF 코일을 적정 주기로 교환해 주어야 하며, 순수 금속 박막용과 반응성 스퍼터링용 장비를 별도로 추가하여 사용해야 한다. 이럴 경우 장비를 효율적으로 이용할 수 없고, 추가로 장비를 구입해야 하는 등 적지않은 문제점이 발생한다. 또한 Ti, TiN 박막을 하나의 장비내에서 연속적으로 증착하는 경우 질소 성분이 금속 모드 Ti 스퍼터링시 검출되어 순수한 Ti 금속 배선을 형성하는데 문제점이 생긴다.
따라서, 본 발명은 IMP 스퍼터링 방법에 의해 금속 박막을 형성할 때 금속 박막의 두께 균일도 및 웨이퍼 사이의 균일성을 개선할 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자를 제조하기 위한 여러 요소가 형성된 여러장의 웨이퍼를 이온 메탈 플라즈마 장비에 장착하는 단계와, 상기 이온 메탈 플라즈마 장비의 타겟에 인가되는 직류 바이어스를 차단하고, 고주파 코일에 인가되는 고주파 및 웨이퍼에 인가되는 교류 바이어스를 인가하여 상기 고주파 코일위에 증착된 금속 박막을 제거하는 단계와, 상기 고주파 코일 위에 증착된 금속 박막을 제거한 후 연속적으로 상기 타겟에 인가되는 직류 바이어스, 상기 고주파 코일에 인가되는 고주파 및 상기 웨이퍼에 인가되는 교류 바이어스를 모두 인가하여 상기 타겟의 이온을 스퍼터링하여 상기 웨이퍼 상부에 금속 박막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 본 발명이 적용되는 IMP 장비의 구조도.
도 2는 종래의 IMP 스퍼터링 방법을 이용한 금속 배선 형성 방법을 설명하기 위한 IMP 장비의 구조도.
도 3은 본 발명에 따른 IMP 스퍼터링 방법을 이용한 금속 배선 형성 방법을 설명하기 위한 IMP 장비의 구조도.
<도면의 주요 부분에 대한 부호 설명>
1, 10, 20 : IMP 장비 2, 11, 21 : 타겟
3 : 플라즈마 생성부 4, 12, 22 : 고주파 코일
5, 13, 23 : 기판(웨이퍼) 6, 24 : 직류 전원
7, 25 : 교류 전원 8, 26 : 고주파 발생기
14, 27 : 고주파 코일 위에 증착된 금속 박막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 IMP 스퍼터링 방법을 설명하기 위한 IMP 장비의 구성도이다.
본 발명의 기본 개념을 설명하면 다음과 같다. IMP 장비(20)의 타겟(21)에 인가되는 DC 전원(24)을 차단하고, RF 발생기(26)에서 발생되어 RF 코일(22)에 인가되는 RF 및 AC 전원(25)에서 기판(웨이퍼)(23)에 인가되는 AC 바이어스를 적정 수준에서 공급하면 RF 코일 위에 증착된 금속 박막(27)의 원자들이 스퍼터링된다. 이렇게 스퍼터링된 금속 원자들은 플라즈마 내에서 중성 원자와 '+'로 이온화된 금속 원자들과 공존한다. 이온화된 금속 원자들은 AC 바이어스를 인가하여 캐소드(-) 역할을 하는 기판(23)으로 이동한다.
이러한 현상을 이용하여 금속 배선을 형성하기 전 더미(dummy) 개념으로 여러장의 웨이퍼를 IMP 장비에 장착한 후 IMP 장비의 RF 코일에 증착된 금속 박막(27)을 제거한다. 그리고, 동일 조건에서 연속적으로 타겟(21)에 인가되는 DC 바이어스, RF 코일(22)에 인가되는 RF, 기판(23)에 인가되는 AC 바이어스를 모두 인가하여 웨이퍼(23) 위에 금속 박막을 형성한다. 그리고, 동일한 레시피(recipe)로 타겟(21)에 인가되는 DC 바이어스를 차단하고, RF 코일(22)에 인가되는 RF, 기판(23)에 인가되는 AC 바이어스만을 인가하여 RF 코일(23)에 증착된 수십 Å의 금속 박막을 제거하므로써 다음 웨이퍼에 금속 박막을 증착할 때 앞서 증착할 때의 장비 상태와 동일하게 맞추어 금속 박막의 두께 균일도 및 웨이퍼 사이의 균일성이 개선된다.
이때, 타겟(21)으로는 Ti, Al, W, Cu, Zn, Cr, Pt, Cr, Au, Ag, Mn, Ta 등이 사용될 수 있으며, DC 바이어스는 0.5∼15kW, RF는 0.5∼5kW, AC 바이어스는 0∼500W로 인가하고, 스퍼터링 압력은 5×10-3∼5×10-2Torr로 한다.
본 발명의 다른 실시 예로서 금속 박막 증착 전에 콘택 기저부의 자연 산화막을 제거하는 소프트 에치(soft etch) 개념의 프리클리닝(pre-cleaning) 공정에 응용하는 것이다. 현재 제 1 금속 배선의 경우에는 콘택 크기가 감소하고 콘택 깊이가 현저히 증가하여 종횡비(aspect ratio)가 5이상의 고단차 콘택(deep contact)이 형성되고 있다. 이러한 고단차 콘택에서는 기존의 BOE(Buffered Oxide Etchant)에 디핑하는 것만으로 완전히 자연 산화막을 제거하지 못한다. 또한, 콘택 홀 측면의 산화막 종류, 즉 BPSG막, MTO, TEOS 산화막과의 식각 속도의 차이로 인하여 항아리 형태의 콘택 홀 중앙 부위가 볼록한 형태의 콘택 홀로 변형되는 단점이 있다. 이것은 후속 금속 배선의 스텝커버러지를 저하시켜 콘택 저항 증가 및 보이드 발생시키게 된다. 이러한 문제점을 해결하기 위한 방법으로는 건식 프리클리닝(dry pre-cleaning)과 이르곤(Ar) 스퍼터링에 의한 소프트 에치 방법이 있다.
본 발명에서는 상기한 문제점을 해결하기 위하여 IMP 장비내에서 RF, AC 바이어스만을 이용하여 동일한 레시피로 금속 배선 증착 전에 미리 아르곤 이온을 이용한 스퍼터링 프리클리닝을 실시한다. 이와 같은 방법으로 금속 배선을 형성하면 생산성을 향상시킬 수 있을 뿐만 아니라 콘택 저항을 개선하고 금속 배선의 신뢰성을 향상시킬 수 있다. 또한 이 방법은 비아 홀 형성 후 제 2 금속 배선 형성전 제 1 금속 배선의 산화막 제거에도 마찬가지로 응용될 수 있다.
이때, RF는 0.5∼10kW, AC 바이어스는 0∼1000W로 인가한다.
상술한 바와 같이 본 발명에 의하면, 특별한 장비의 추가나 조정이 필요없이 RF 코일에 증착된 금속 박막을 제거하여 웨이퍼 상에 형성되는 금속 박막의 두께 불균일성 및 웨이퍼 사이의 균일성을 개선할 수 있다. 또한 프리클리닝 공정에 응용할 경우 콘택 저항을 개선할 수 있어 전반적인 금속 배선의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 소자를 제조하기 위한 여러 요소가 형성된 여러장의 웨이퍼를 이온 메탈 플라즈마 장비에 장착하는 단계와,
    상기 이온 메탈 플라즈마 장비의 타겟에 인가되는 직류 바이어스를 차단하고, 고주파 코일에 인가되는 고주파 및 웨이퍼에 인가되는 교류 바이어스를 인가하여 상기 고주파 코일위에 증착된 금속 박막을 제거하는 단계와,
    상기 고주파 코일 위에 증착된 금속 박막을 제거한 후 연속적으로 상기 타겟에 인가되는 직류 바이어스, 상기 고주파 코일에 인가되는 고주파 및 상기 웨이퍼에 인가되는 교류 바이어스를 모두 인가하여 상기 타겟의 이온을 스퍼터링하여 상기 웨이퍼 상부에 금속 박막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 고주파 코일 상부에 증착된 금속 박막을 제거하기 위해 상기 고주파를 0.5 내지 5kW, 상기 교류 바이어스를 0 내지 500W로 인가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 웨이퍼에 금속 박막을 형성하기 위해 상기 직류 바이어스를 0.5 내지 15kW, 상기 고주파를 0.5 내지 5kW, 상기 교류 바이어스를 0 내지 500W로 인가하고, 스퍼터링 압력을 5×10-3내지 5×10-2Torr로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 이온 메탈 플라즈마 장비의 타겟에 인가되는 직류 바이어스를 차단하고, 고주파 코일에 인가되는 고주파 및 웨이퍼에 인가되는 교류 바이어스를 인가하므로써 아르곤 플라즈마를 이용하여 상기 웨이퍼의 콘택 기저부에 형성된 자연 산화막을 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 자연 산화막을 제거하기 위해 상기 고주파를 0.5 내지 10kW로 인가하고, 상기 교류 바이어스를 0 내지 1000W로 인가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1019970081135A 1997-12-31 1997-12-31 반도체 소자의 제조 방법 KR100260519B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970081135A KR100260519B1 (ko) 1997-12-31 1997-12-31 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970081135A KR100260519B1 (ko) 1997-12-31 1997-12-31 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR19990060889A KR19990060889A (ko) 1999-07-26
KR100260519B1 true KR100260519B1 (ko) 2000-09-01

Family

ID=19530492

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970081135A KR100260519B1 (ko) 1997-12-31 1997-12-31 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100260519B1 (ko)

Also Published As

Publication number Publication date
KR19990060889A (ko) 1999-07-26

Similar Documents

Publication Publication Date Title
US7186648B1 (en) Barrier first method for single damascene trench applications
US6323124B1 (en) Resputtering to achieve better step coverage
US9991157B2 (en) Method for depositing a diffusion barrier layer and a metal conductive layer
US9117884B1 (en) Conformal films on semiconductor substrates
US6498091B1 (en) Method of using a barrier sputter reactor to remove an underlying barrier layer
TW405188B (en) UHV-compatible in-situ pre-metallization clean and metallization of semiconductor wafers
US8765596B1 (en) Atomic layer profiling of diffusion barrier and metal seed layers
US6200433B1 (en) IMP technology with heavy gas sputtering
KR100501460B1 (ko) 이온화된금속으로부터증착된접착층을사용한반도체구조물내의홀충전방법
US6784105B1 (en) Simultaneous native oxide removal and metal neutral deposition method
US20090321247A1 (en) IONIZED PHYSICAL VAPOR DEPOSITION (iPVD) PROCESS
EP0856593B1 (en) A method and apparatus for enhancing sidewall coverage during sputtering in a chamber having an inductively coupled plasma
US20020033274A1 (en) Low resistance contacts fabricated in high aspect ratio openings by resputtering
KR100260519B1 (ko) 반도체 소자의 제조 방법
US6835646B2 (en) Forming conductive layers on insulators by physical vapor deposition
JPH09171976A (ja) 高アスペクト比フィーチャの側面と底部に膜厚制御可能な被膜を付着する方法および装置
KR100458297B1 (ko) 반도체소자의금속배선형성방법
WO2002009149A2 (en) Post deposition sputtering
KR100485584B1 (ko) 롤링 플라즈마 소스를 이용한 콘텍홀 베리어 메탈막플라즈마 처리 장치 및 방법
KR100274348B1 (ko) 반도체소자의금속배선형성방법
KR100434323B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR20000003354A (ko) 반도체 장치의 타이타늄막 형성방법
JPH02219224A (ja) 半導体装置の製造方法
KR20010018069A (ko) 반도체 소자의 플라즈마 증착 장비

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080320

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee