KR0148293B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 공정시 배선의 효과를 최대화하기 위하여 제조되는 텅스텐 플러그(W-plug)를 증착 후, 식각하는 공정에서, SF6와 O2가스를 사용하여, 등방성 식각 효과를 최대화하면서, TiOxFy계의 폴리머를 발생하지 않도록 블랭키트 텅스텐 에치백(etch back)을 행하는 반도체 소자의 제조 방법에 관한 것이다. 종래에는, 블랭키트 텅스텐 - 에치백시, 과도식각이 심하면, 콘택홀 내부의 텅스텐 손실이 심하고 또한 식각이 불충분하게 이루어지면 SF6+ Ar 가스에 의하여 비등방성 식각을 하므로, 제거된 하부층의 표면에 텅스텐 잔류물이 남는 문제점이 있었다. 따라서, 본 발명은 반도체 소자의 다층 배선 연결을 위한 텅스텐 - 플러그를 형성하는 반도체 소자의 제조 방법으로써, 소정의 절연막에 콘택홀을 형성하고, 장벽(barrier) 금속막 및 텅스텐막을 적층한 다음에, SF6와 O2가스를 사용하여, 블랭키트 텅스텐 에치백을 2단계 식각법으로 실시하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법
제1도 (a) 및 (b)는 종래의 텅스텐 플러그의 형성을 설명하기 위한 단면도.
제2도 (a) 및 (b)는 전력에 대한 식각속도 및 등방성 식각 특성을 각각 나타내는 그래프.
제3도는 텅스텐 식각 속도에 대한 O2/SF6의 비율을 나타낸 그래프.
제4도 (a) 및 (b)는 SF6+ Ar 가스에 의한 식각 후, 매질의 조성물 분포 상태를 나타낸 그래프.
제5도 (a) 및 (b)는 SF6+ O2가스에 의한 식각 후, 매질의 조성물 분포 상태를 나타낸 그래프.
*도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 하부 금석 배선
2 : 절연막 4 : Ti/ TiN 층
5 : 텅스텐
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속의 콘택홀 내부에 형성된 텅스텐 - 플로그(W-plug)를 식각하는 공정에서, SF6와 O2가스를 사용하여, 등방성 식각 효과를 최대화하면서, TiOxFy 계의 플리머를 발생하지 않도록 하는 반도체 소자의 블랭키트 텅스텐 에치백(etch back)방법에 관한 것이다.
일반적으로 반도체 집적회로의 집적도가 높아짐에 따라 콘택홀의 지름에 대한 높이의 비(aspect ratio)가 커지게 되며, 콘택홀의 크기가 작아짐에 따라 통상의 스퍼터링공정으로 콘택홀 내부까지 금속원자가 도달할 확률이 낮아지므로 금속배선의 단차피복성(step coverage)이 악화된다.
따라서, 이러한 단점을 극복하기 위하여 현재는 텅스텐이나 다결정실리콘 콘택홀 내부영역에 매립하여 형성하는 플러그를 제조하므로써, 금속배선시 단차피복성을 개선하려고 시도하고 있다. 그리고, 반도체 장치의 동작속도를 빠르게 하기 위하여, 저항률이 60μΩ-㎝보다 낮은 5.5μΩ-㎝ 정도의 저항률을 갖는 텅스텐막이 사용된다.
종래의 반도체 장치의 배선공정을 도면에 의하여 살펴보면 제1도(a)에 도시된 바와 같이 반도체 기판(1) 상부에 하부 금속 배선(2)를 형성한후, 하부 금속 배선(2)과 추후 구성될 상부의 금속 배선막과의 전기적 절연을 목적으로 절연층(3)을 도포한 다음, 콘택을 이룰 소정의 부분에 식각 공정에 의하여 콘택홀을 형성한다. 그 후, 콘택홀 영역 내부를 매립하기 위하여 금속 배선막의 난 반사 또는 전자의 이동 등을 방지하기 위하여 Ti / TiN(4)를 증착시킨 후, 텅스텐(5)을 소자 전면에 CVD법에 의하여 증착시킨 후, 홀 내부만을 충진하기 위하여 블랭키드 식각을 실시한다. 상기와 같은 기도포된 물질을 식각 마스크를 사용하지 않고 일괄적으로 식각을 진행하는 공정을 블랭키드 에치백(blanket etchback)이라 한다. 상기 블랭키드 텅스텐 - 에치백시, 과도식각이 심하면 제1도(a)에 도시된 바와 같이, 콘택홀 내부의 텅스텐 손실이 심하여 충진이 일어나지 않고, 또한 시각이 충분치 못하게 진행되면, 제1도(b)에 도시된 바와 같이 SF6+ Ar 가스에 의하여 비등방성 식각을 하므로, 제거된 하부층의 표면에 텅스텐 잔류물(6)이 남는 문제점이 상존하여 추후 공정에 차질을 빚게 되었다.
본 발명은 상기의 문제점을 해결하기 위하여, 텅스텐 - 에치백을 2 단계로 실시하여, 텅스텐 잔류물을 원활하게 제거하고 및 콘택홀 내부의 텅스텐의 손실을 최소화하므로써, 제조시간의 단축 및 제품의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
따라서, 본 발명의 반도체 소자의 제조 방법은, 상기 목적을 달성하기 위하여 반도체 소자의 다층 배선 연결을 위한 텅스텐-플러그의 형성공정에서, 소정의 절연막에 콘택홀을 형성하고, 장벽(barrier) 금속막 및 텅스텐막을 적층한 다음에, SF6와 O2가스를 사용하여, 블랭키트 텅스텐 에치백을 2단계 식각법으로 실시하는 것을 특징으로 한다.
보다 바람직하게는, 2단계 식각법은 SF와 0∼20% O2에 의한 종말점 식각단계와 SF6+와 20∼40% O2에 과도식각 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명의 일 실시예를 첨부도면에 의거하여 상세히 설명한다.
제2도(a) 및 (b)는 전력(power)에 대한 식각속도 및 등방성 식각 특성을 각각 나타내는 그래프이다.
도면에 알 수 있듯이, 전력과 텅스텐 식각속도 및 등방성 식각 특성간에는 밀접한 관련이 있으며, 특히 전력이 증가함에 따라 SF6가스의 분해로 자유라디칼(free radical)인 F*의 생성이 증가하여 텅스텐 식각속도 및 등방성 식각특성이 양호해지는 경향이 본 발명자의 실험에 의해 확인되었다.
또한, 압력이 100∼500mTorr 범위로 증가함에 따라 텅스텐 식각속도 및 등방성 식각특성이 나빠짐을 알 수 있는데, 이는 생성되는 F*이 재결합(recombination)하기 때문으로 여겨진다. 여기서 SF6가스의 분해에 의한F*생성 및 재결합의 경우에 대한 식은 다음과 같다.
생성의 경우 : SF6→SF5 ++ F*+ e
재결합의 경우 : SF6 ++ F*+ e → SF6
Ar이 증가함에 따라 텅스텐 식각속도가 증가하는 반면에 등방성 식각 특성은 나빠지는데, 이는 Ar이 불활성 기체로서 비등방성 식각특성을 갖는 스퍼터링 효과를 나타내기 때문이다.
O2가 증가하게 되면, SF6가스의 자유라디칼 F*이 생성되는 속도가 빨라지는데 이로 인하여 SF6+ Ar에 비해SF6+ O2가에 의한 텅스텐의 식각속도가 2배이상 빨라지면서 등방성 식각특성도 개선되는 점이 본 발명자의 실험에 의해 확인되었다.
SF6+ O2가스에 의한 텅스텐 식각반응 메카니즘(Mechanism)은 다음과 같이 추정된다.
SF6 ↔SF5 ++ F*+ e
SF6 ++ O2→ SO2F2↑ (휘발성) +3F*+3 e
W + 6F*+ 6e → WF6↑(휘발성)
즉 O2가스가 SF5 +이온과 결합하여 SO2F2화합물을 생성하므로써 자유라디칼 F*의 생성속도를 촉진하는 역할을 하는 것으로 여기어 진다.(제3도 참고)
그러나, O2의 첨가비율이 많아질수록 텅스텐 식각속도가 증가하지만 식각 균일도가 나빠지는 단점이 있다.
따라서 본 실시예에서는 압력 250mTorr 내외, 전력 500 Watt 내외를 기본으로하여
1차 식각시 : 50 ∼ 100 SCCM의 SF6 ++ 20% 이하의 O2가스에 의한 블랭키트 종말점 에치백
2차 식각시 : 50 ∼ 100 SCCM의 SF6 ++ 20∼40% 이하의 O2가스에 의한 과도 에치백을 실시하여, 종래 SF6 ++ Ar 가스에 의한 문제점을 해결할 수 있다.
또한, AES 및 SIMS의 조성 분석 장비를 사용하여 SF6 ++ Ar에 의해 식각된 표면과 SF6 ++ O2가스에 의해 식각된 표면 분석을 실시하였다.(제4도 및 제5도 참고)
SF6 ++ O2와 SF6 ++ Ar를 사용하여 텅스텐 에치백 후에 현미경에 의한 표면 관찰 결과, SF6 ++ Ar의 경우에는 제4도에 도시된 바와 같이, 이물질이 매우 심하게 존재하였으나, SF6 ++ O2의 경우에는 제5도에 도시된 바와 같이, 이물질이 존재하지 않는다.
이러한 표면 상태의 차이점을 알아보기 위하여 AES 및 SIME 분석장비를 사용하여 표면의 성분 분석을 실시하였다.
AES 분석결과
SIMS 분석결과
비파괴 검사인 AES 분석결과에 따르면, SF6 ++ O2보다도 SF6 ++ Ar에 의해 에치된 웨이퍼 표면에서 O의 검출량이 많은 것은 불순물인 F의 오염 및 Ar 원자에 의한 표면의 물리적 손상이 상대적으로 과다하여 천연 산화물(native oxide)이 더 두껍게 자라났기 때문으로 여기어진다.
또한, 파괴 검사인 SIMS 분석결과에 따르면, SF6 ++ Ar에 의해 에치된 웨이퍼에서만 TiOF 및 TiF2등의 비휘발성 폴리머가 검출되었다.
위의 여러 가지 결과를 비교 분석해보면, SF6 ++ O2에 의한 플라즈마 발생시 F8자유라디칼이 생성속도가 빨라져서 에칭률 및 등방성 에칭 특성이 개선되고 동시에 TiOxFy 계통의 폴리머 성분도 제거되고 있음을 알 수 있다.
본 발명에 의하면, 2단계 방식의 텅스텐 에치 백 방법을 실시하므로써 텅스텐 잔류물을 용이하게 제거할 수 있고, 콘택홀 내부의 텅스텐 손실을 최소화 할 수 있어, 제조시간의 단축 및 제품의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 반도체 소자의 다층배선 연결을 위한 텅스텐-플로그를 형성하는 반도체 소자의 제조 방법에 있어서, 소정의 절연막에 콘택홀을 형성하고, 장벽(barrier) 금속막 및 텅스텐막을 적층한 다음에, SF6 +와 O2가스를 사용하여 종말점 에치백을 실시하는 단계; 과도 에치백을 실시하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 종말점 에치백 공정은 SF6 ++ 20% 이하의 O2가스에 의하여 진행됨을 특징으로하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 과도 에치백 공정은 SF6 ++ 20 ∼ 40%이하의 O2가스에 의하여 진행됨을 특징으로 하는 반도체 소자의 제조 방법.
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