CN103003860B - 显示装置用Cu合金膜和显示装置 - Google Patents

显示装置用Cu合金膜和显示装置 Download PDF

Info

Publication number
CN103003860B
CN103003860B CN201180035545.0A CN201180035545A CN103003860B CN 103003860 B CN103003860 B CN 103003860B CN 201180035545 A CN201180035545 A CN 201180035545A CN 103003860 B CN103003860 B CN 103003860B
Authority
CN
China
Prior art keywords
layer
alloy
display unit
alloy film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201180035545.0A
Other languages
English (en)
Other versions
CN103003860A (zh
Inventor
三木绫
钉宫敏洋
寺尾泰昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Publication of CN103003860A publication Critical patent/CN103003860A/zh
Application granted granted Critical
Publication of CN103003860B publication Critical patent/CN103003860B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09FDISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • CCHEMISTRY; METALLURGY
    • C22METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22CALLOYS
    • C22C9/00Alloys based on copper
    • CCHEMISTRY; METALLURGY
    • C22METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22CALLOYS
    • C22C9/00Alloys based on copper
    • C22C9/01Alloys based on copper with aluminium as the next major constituent
    • CCHEMISTRY; METALLURGY
    • C22METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22CALLOYS
    • C22C9/00Alloys based on copper
    • C22C9/04Alloys based on copper with zinc as the next major constituent
    • CCHEMISTRY; METALLURGY
    • C22METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22CALLOYS
    • C22C9/00Alloys based on copper
    • C22C9/05Alloys based on copper with manganese as the next major constituent
    • CCHEMISTRY; METALLURGY
    • C22METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22CALLOYS
    • C22C9/00Alloys based on copper
    • C22C9/06Alloys based on copper with nickel or cobalt as the next major constituent
    • CCHEMISTRY; METALLURGY
    • C22METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22FCHANGING THE PHYSICAL STRUCTURE OF NON-FERROUS METALS AND NON-FERROUS ALLOYS
    • C22F1/00Changing the physical structure of non-ferrous metals or alloys by heat treatment or by hot or cold working
    • C22F1/08Changing the physical structure of non-ferrous metals or alloys by heat treatment or by hot or cold working of copper or alloys based thereon
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14Metallic material, boron or silicon
    • C23C14/18Metallic material, boron or silicon on other inorganic substrates
    • C23C14/185Metallic material, boron or silicon on other inorganic substrates by cathodic sputtering
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/30Coatings combining at least one metallic layer and at least one inorganic non-metallic layer
    • C23C28/32Coatings combining at least one metallic layer and at least one inorganic non-metallic layer including at least one pure metallic layer
    • C23C28/321Coatings combining at least one metallic layer and at least one inorganic non-metallic layer including at least one pure metallic layer with at least one metal alloy layer
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/30Coatings combining at least one metallic layer and at least one inorganic non-metallic layer
    • C23C28/32Coatings combining at least one metallic layer and at least one inorganic non-metallic layer including at least one pure metallic layer
    • C23C28/322Coatings combining at least one metallic layer and at least one inorganic non-metallic layer including at least one pure metallic layer only coatings of metal elements only
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/30Coatings combining at least one metallic layer and at least one inorganic non-metallic layer
    • C23C28/34Coatings combining at least one metallic layer and at least one inorganic non-metallic layer including at least one inorganic non-metallic material layer, e.g. metal carbide, nitride, boride, silicide layer and their mixtures, enamels, phosphates and sulphates
    • C23C28/345Coatings combining at least one metallic layer and at least one inorganic non-metallic layer including at least one inorganic non-metallic material layer, e.g. metal carbide, nitride, boride, silicide layer and their mixtures, enamels, phosphates and sulphates with at least one oxide layer
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1343Electrodes
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051Deposition of metallic or metal-silicide layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233Copper alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • H01L29/458Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78663Amorphous silicon transistors
    • H01L29/78669Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • G02F1/136295Materials; Compositions; Manufacture processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/131Interconnections, e.g. wiring lines or terminals
    • H10K59/1315Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/12All metal or with adjacent metals
    • Y10T428/12493Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12535Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/12All metal or with adjacent metals
    • Y10T428/12493Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12535Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
    • Y10T428/12611Oxide-containing component

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Theoretical Computer Science (AREA)
  • Thermal Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)

Abstract

本发明具备具有与含氧绝缘体层的高密接性和低电阻率的Cu合金膜的显示装置。本发明的显示装置用Cu合金膜,具有包括第一层(Y)和第二层(X)的层叠构造,其中,所述第一层(Y)由合计含有1.2~20原子%的从由Zn、Ni、Ti、Al、Mg、Ca、W、Nb和Mn构成的群中选出的至少一种的元素的Cu合金构成,所述第二层(X)由纯Cu或以Cu为主成分的Cu合金即电阻率比所述第一层(Y)低的Cu合金构成,所述第一层(Y)的一部或全部与含氧绝缘体层直接接触,并且,所述第一层(Y)含有Zn或Ni时,所述第一层(Y)的膜厚为10nm以上100nm以下,所述第一层(Y)不含有Zn和Ni时,所述第一层(Y)的膜厚为5nm以上100nm以下。

Description

显示装置用Cu合金膜和显示装置
技术领域
本发明涉及具备用于液晶显示器或有机EL显示器等显示装置的Cu合金膜的显示装置,详细地说,涉及具备与含氧绝缘体层的密接性等优异的Cu合金膜的显示装置。
背景技术
在以液晶显示器为代表的显示装置的配线中,至今使用铝(Al)合金膜。但是,随着显示装置的大型化和高画质化的进展,配线电阻大引起的信号延迟和电力损失的明显化。为此,作为配线材料,比Al电阻低的铜(Cu)受到瞩目。Al的电阻率为2.5×10-6Ω·cm,对此,Cu的电阻率低,为1.6×10-6Ω·cm。
但是,Cu不能确保和栅极绝缘膜(作为代表可例举SiOX、SiON等的Si氧化物、Si氮氧化物等)的充分的密接性。即,存在与含氧绝缘体层的密接性低,发生剥离的问题。另外,由于与含氧绝缘体层的密接性低,所以Cu还存在用于加工成配线形状的湿蚀刻困难的问题。玻璃基板的主成分是Si氧化物,存在与栅极绝缘膜同样的问题,但提出了用于提高与所述玻璃基板的密接性的各种技术。
例如,在专利文献1~3中公开了在Cu配线和玻璃基板之间,设置钼(Mo)和铬(Cr)等高熔点金属层实现提高密接性的技术。但是,在这些技术中,增加了形成高熔点金属层的工序,显示装置的制造成本增加。另外,由于层叠Cu和高熔点金属(Mo等)的不同种金属,所以湿蚀刻时,在Cu和高熔点金属的界面会发生腐蚀。另外,这些不同种金属的蚀刻率会有差别,所以存在不能使配线截面形成希望形状(例如锥形角45~60°左右的形状)的问题。另外,高熔点金属、例如Cr的电阻率(12.9×10-6Ω·cm)比Cu高,所以存在由于配线电阻导致信号延迟或电力损失的问题。
专利文献4公开了在Cu配线和玻璃基板之间作为密接层设置镍或镍合金和高分子系树脂膜的技术。但是,在该技术中,在显示器(例如液晶面板)的制造时的高温退火工序中树脂膜劣化,密接性下降。
在专利文献5中公开了在Cu配线和玻璃基板之间作为密接层设置氮化铜的技术。但是,氮化铜自身并非是稳定的化合物。因此,在该技术中,在显示器(例如液晶面板)的制造时的高温退火工序中N原子作为N2气体被放出,配线膜劣化,密接性下降。
【先行技术文献】
【专利文献】
【专利文献1】日本国特开平7-66423号公报
【专利文献2】日本国特开平8-8498号公报
【专利文献3】日本国特开平8-138461号公报
【专利文献4】日本国特开平10-186389号公报
【专利文献5】日本国特开平10-133597号公报
发明内容
本发明鉴于上述情况而进行,其目的在于,提供具备具有与含氧绝缘体层的高密接性和低电阻率的Cu合金膜的显示装置。
本发明提供以下的显示装置用Cu合金膜以及显示装置。
[1]一种显示装置用Cu合金膜,其特征在于,具有包括第一层(Y)和第二层(X)的层叠构造,其中,所述第一层(Y)由合计含有1.2~20原子%的从由Zn、Ni、Ti、Al、Mg、Ca、W、Nb和Mn构成的群中选出的至少一种的元素的Cu合金构成,所述第二层(X)由纯Cu或以Cu为主成分的Cu合金即电阻率比所述第一层(Y)低的Cu合金构成,
所述第一层(Y)的一部或全部与含氧绝缘体层直接接触,并且,
所述第一层(Y)含有Zn或Ni时,所述第一层(Y)的膜厚为10nm以上100nm以下,
所述第一层(Y)不含有Zn和Ni时,所述第一层(Y)的膜厚为5nm以上100nm以下。
[2]根据[1]所述的显示装置用Cu合金膜,所述第一层(Y)的膜厚相对于Cu合金膜总膜厚为60%以下。
[3]根据[1]或[2]所述的显示装置用Cu合金膜,所述第一层(Y)含有Mn,所述含氧绝缘体层是通过CVD法制作成的氧化硅(SiOX)或氮氧化硅(SiON)时,满足下式(1)。
2≤{[O]×[Mn]×1.6}/([O]+[N])···(1)
式中,[Mn]是第一层(Y)中所含的Mn的含量(原子%),[O]是含氧绝缘体层中所含的氧(O)的含量(原子%),[N]是含氧绝缘体层中所含的氮(N)的含量(原子%)。
[4]根据[1]~[3]中任一项所述的显示装置用Cu合金膜,所述第一层(Y)含有Mn,所述第一层(Y)的膜厚TM(nm)和Mn的含量[Mn](原子%)满足下式(2)。
TM≥230×{[Mn]×1.6}-1.2···(2)
式中,TM是第一层(Y)的膜厚(nm),[Mn]是第一层(Y)中所含的Mn的含量(原子%)。
[5]根据[1]~[4]中任一项所述的显示装置用Cu合金膜,所述Cu合金膜在250℃以上进行5分钟以上的热处理而成。
[6]根据[1]~[5]中任一项所述的显示装置用Cu合金膜,所述含氧绝缘体层含有Si。
[7]根据[1]~[6]中任一项所述的显示装置用Cu合金膜,所述含氧化物绝缘体层是氧化硅(SiOX)或氮氧化硅(SiON)。
[8]根据[1]~[7]中任一项所述的显示装置用Cu合金膜,湿蚀刻性优异。
[9]一种显示装置,具有[1]~[8]中任一项所述的显示装置用Cu合金膜。
本发明的显示装置用Cu合金膜具备包括第一层(Y)和第二层(X)的层叠构造的Cu合金膜(配线膜),其中,所述第一层(Y)由包括与含氧绝缘体层的密接性优异的规定元素的Cu合金构成,所述第二层(X)由纯Cu或电阻率比所述第一层(Y)低的Cu合金构成,并且,根据和所述元素的关系适当地控制第一层(Y)的膜厚,由此,能够实现和含氧绝缘体层的高密接性和作为Cu合金膜全体的低电阻率的双方。关于密接性,特别是第一层(Y)的合金元素为Mn时,(I)通过适当地控制第一层(Y)的膜厚和第一层(Y)中的Mn的含量,或(II)在含氧绝缘体层是通过CVD法制造而成的氧化硅(SiOX)或氮氧化硅(SiON)时,通过适当地控制第一层(Y)中的Mn、O、N的含量,能够进一步实现良好的密接性。另外,本发明中所用的Cu合金膜是包含同种的纯Cu或Cu合金层的层叠构造,所以蚀刻速度没有极端的差异,如果使用所述Cu合金膜,则图案形成容易,能够进行形状优异的微细加工。
附图说明
图1是表示本发明的一个实施例的薄膜晶体管(TFT)的结构的截面说明图。
图2是阶段说明实施例的TFT矩阵基板的制造工序的截面说明图。
图3是阶段说明实施例的TFT矩阵基板的制造工序的截面说明图。
图4是阶段说明实施例的TFT矩阵基板的制造工序的截面说明图。
图5是阶段说明实施例的TFT矩阵基板的制造工序的截面说明图。
图6是阶段说明实施例的TFT矩阵基板的制造工序的截面说明图。
图7是阶段说明实施例的TFT矩阵基板的制造工序的截面说明图。
图8是阶段说明实施例的TFT矩阵基板的制造工序的截面说明图。
图9是阶段说明实施例的TFT矩阵基板的制造工序的截面说明图。
图10是表示第一层(Y)的Mn含量(原子%)以及第一层的膜厚(nm)对密接性的影响的图。
图11中,图11(a)是表示本发明的实施例中的第一层(Y)和含氧绝缘体层的界面的状态的TEM照片,图11(b)表示通过TEM-EDX分析膜的深度方向的浓度轮廓的结果。
图12中,图12(a)以及(b)是表示本发明的实施例中的第一层(Y)和含氧绝缘体层的界面附近的浓度轮廓的图,图12(a)是表示氧(O)的分析结果的图,图12(b)是表示Cu的分析结果的图。
图13是表示实施例4中的合金元素(Zn)的添加量和成膜后的密接性的关系的图。
图14是表示实施例4中的合金元素(Zn)的添加量和热处理后的密接性的关系的图。
图15是表示实施例4中的合金元素(Zn)的添加量和热处理温度和电阻率的关系的图。
具体实施方式
本发明的显示装置用Cu合金膜的一部或全部具备包括第一层(Y)和第二层(X)的层叠构造,其中,所述第一层(Y)与含氧绝缘体层(以下,简称为“含氧绝缘体层”)直接接触,由合计含有1.2~20原子%的从由Zn、Ni、Ti、Al、Mg、Ca、W、Nb和Mn构成的群中选出的至少一种元素的Cu合金构成,所述第二层(X)由纯Cu或电阻率比所述第一层(Y)低的Cu合金构成,并且,所述第一层(Y)中所含的合金元素为Zn或Ni时,所述第一层(Y)的膜厚为10nm以上100nm以下,所述第一层(Y)中所含的合金元素为Zn和Ni以外的元素时,所述第一层(Y)的膜厚为5nm以上100nm以下。
在本发明中,一部或全部与含氧绝缘体层直接接触的第一层(Y)由含有有助于提高密接性的合金元素的Cu合金构成,由此,提高和含氧绝缘体层的密接性。另一方面,层叠在所述第一层(Y)之上的第二层(X)由电阻率低的元素(纯Cu或具有与纯Cu同程度的低电阻率Cu合金)构成,由此,能够实现Cu合金膜全体的电阻率的降低。即,通过形成本发明限定的所述层叠构造,能够有效地最大程度地发挥电阻率比Al低的这种Cu的固有特性,同时,能够消除作为Cu的缺点的和含氧绝缘体层的低密接性。
在本发明中,构成第二层(X)的“电阻率比第一层(Y)低的Cu合金”,以与由含有提高密接性的元素的Cu合金构成的第一层(Y)相比电阻率变低的方式适当地控制合金元素的种类和/或含量即可。电阻率低的元素(大致和纯Cu合金一样低的元素)可以参照文献所述的数值等,容易地从公知的元素中进行选择。但是,即使是电阻率高的元素,如果减少含量(大致,0.05~1原子%左右)也能够降低电阻率,因此,能够适用于第二层(X)的所述合金元素也并不必须限定于电阻率低的元素。具体地说,例如,优选使用Cu-0.5原子%Ni、Cu-0.5原子%Zn、Cu-0.3原子%Mn等。另外,能够适用于第二层(X)的所述合金元素也可以含有氧气或氮气的气体成分,例如,可以使用Cu-O或Cu-N等。还有,电阻率比第一层(Y)低的Cu合金含有上述可以适用的元素,实质上余量是Cu和不可避免的杂质。
以下,详细说明本发明最大的特征第一层(Y)。
[关于第一层(Y)]
在所述Cu合金膜中,第一层(Y)的一部或全部与含氧绝缘体层直接接触,由合计含有1.2~20原子%的从Zn、Ni、Ti、Al、Mg、Ca、W、Nb和Mn构成的群中选出的至少一种以上的元素(密接性提高元素)的Cu合金构成。这些元素可以单独含有,也可以并用2种以上。单独含有时,单独的量满足所述范围即可,含有2种以上时合计量满足所述范围即可。这些元素是作为在Cu金属中固溶但在Cu氧化膜中不固溶的元素而选择的。固溶有这些元素的Cu合金由于成膜过程的热处理等而被氧化时,所述元素扩散在晶界或界面稠化,通过该稠化层来提高与含氧绝缘体层的密接性。通过形成该稠化层,即使不设置阻挡金属层使Cu合金膜和含氧绝缘体层直接连接也能够确保充分的密接性。其结果是,能够防止液晶显示器的灰度显示等的显示性能的劣化。
上述提高密接性的元素中,优选Mn、Ni,更优选Mn。这是因为,Mn是被发现在上述界面的稠化现象非常强的元素。即,Mn通过Cu合金成膜时或成膜后的热处理(例如,包括形成SiN膜的绝缘膜的工序这种显示装置的制造过程中的热过程)从膜内侧向外侧(和含氧绝缘体层的界面等)移动。Mn向界面的移动,由于热处理导致的氧化产生的Mn氧化物成为驱动力而得到进一步促进。其结果是,在和含氧绝缘体层的界面形成Cu-Mn的反应层(以下,称为“Mn反应层”。),显著提高和含氧绝缘体层的密接性(参照后述的图11的照片)。
这种以Mn反应层为代表的、从Zn、Ni、Ti、Al、Mg、Ca、W、Nb和Mn中选出的至少一种元素在界面等稠化而形成的稠化层,优选通过溅射法(后面详述)形成Cu合金成膜后,在大约250℃以上进行5分钟以上的加热处理而得到。这是因为,通过这种加热处理,合金元素容易在界面扩散而稠化。加热处理条件的上限如果能够得到希望的稠化层则没有特别限定,可以通过基板的耐热性和工艺的效率等适当调整。
还有,所述加热处理可以以形成Mn反应层等所述稠化层为目的而进行,也可以是Cu合金膜形成后的热过程(例如,形成SiN膜等保护膜的工序)满足所述温度、时间。
所述元素的含量为1.2原子%以上。所述元素的含量低于1.2原子%时,和含氧绝缘体层的密接性不充分,不能满足特性。在后述的实施例中也有记述,例如在所述元素的含量少,为0.5%左右时,根据条件也能够得到良好的密接性,但缺乏再现性。因此,在本发明中,考虑到再现性,而将所述元素的含量的下限值定为1.2原子%以上。由此,不管测定条件等如何,均能够得到良好的密接性。所述元素的含量越多越对提高密接性有效,但所述元素的含量超过20原子%时,Cu合金膜(配线膜)自身(第一层+第二层)的电阻率变高,或在配线的蚀刻时底切量增大,产生残渣,因此,难以微细加工。如上所述,从密接性的观点出发,所述元素的含量的优选下限值为2原子%,更优选为3原子%,特别优选为4原子%。另外,从电阻率等的观点出发,优选上限值为16原子%,更优选为14原子%,进一步优选为12原子%。
所述元素的优选含量,严密地说,根据元素的种类而不同。这是因为,根据元素的种类,负荷(影响)相对于密接性和电阻不同。例如,优选Mn为3原子%以上14原子%以下,更优选为4原子%以上12原子%以下。另外,优选Zn为2原子%以上10原子%以下。
本发明中所用的Cu合金膜中的第一层(Y)含有所述元素(优选还含有以下元素),余量:Cu和不可避免的杂质。
构成所述第一层(Y)的Cu合金也可以合计含有0.02~1.0原子%的范围的Fe和/或Co(单独含有时是单独的量),由此,低电阻率和与含氧绝缘体层的高密接性进一步得到提高。优选含量为0.05原子%以上0.8原子%以下,更优选为0.1原子%以上0.5原子%以下。
在所述Cu合金膜中,第二层(X)形成在所述第一层(Y)之上(正上),由纯Cu或电阻率比所述第一层(Y)低的以Cu为主成分的Cu合金构成。通过设置这种第二层(X),能够将Cu合金膜全体的电阻率抑制为很低。还有,所述第一层(Y)中的“以Cu为主成分”是指在构成材料的元素中,Cu的质量或原子数最多,从电阻率的观点出发,优选Cu实质上为85原子%以上。
如此,本发明所用的Cu合金膜通过构成组成不同的第二层(X)和第一层(Y)的层叠结构而能够发挥希望的特性,但为了进一步有效地发挥这些特性,需要适当地控制第一层(Y)的膜厚。这是因为,根据元素种类,对于密接性和电阻的影响不同。
例如在所述第一层(Y)至少含有Zn或Ni时,优选所述膜厚的下限为10nm以上,更优选为20nm以上,进一步优选为30nm以上。优选上限为100nm以下,更优选为80nm以下。
另外,在所述第一层(Y)不含有Zn和Ni时(作为代表,例如至少含有Mn时),优选所述膜厚的下限为5nm以上,更优选10nm以上,进一步优选15nm以上。优选上限为100nm以下,更优选80nm以下,进一步优选50nm以下。
还有,Cu合金膜全体(第二层(X)+第一层(Y))的膜厚大致优选为200nm以上600nm以下,更优选250nm以上400nm以下。
优选所述第一层(Y)的膜厚相对于Cu合金膜总膜厚[第二层(X)和第一层(Y)的膜厚]为60%以下。由此,能够得到低电阻率和高密接性,并能够更有效地发挥微细加工性。更优选相对于Cu合金膜总膜厚为50%以下。
另一方面,第一层(Y)相对于Cu合金膜总膜厚的比率的下限没有特别限定,但考虑到提高和含氧绝缘体层的密接性,优选大致为15%。
还有,关于密接性,为了最大程度地有效发挥由于上述第一层(Y)的形成带来的提高和含氧绝缘体层的密接性的効果,不仅分别控制提高所述密接性的元素的含量和第一层(Y)的膜厚,还优选相互关联地控制。这是因为,本发明者们根据实验结果判明,和含氧绝缘体层的密接性与第一层(Y)中存在的提高密接性的元素的总量密切关联。具体地说,例如,优选进行如下控制:所述元素的含量少时,增加第一层(Y)的膜厚,另一方面,第一层(Y)的膜厚薄时,增加所述元素的含量。
具体地说,例如,作为提高密接性的元素使用Mn时,为了有效地形成对提高密接性有效的所述Mn反应层,优选第一层(Y)的膜厚TM(nm)和Mn的含量[Mn](原子%)满足下式(2)的关系。
TM≥230×{{Mn]×1.6}-1.2···(2)
在所述(2)式中,TM<230×{[Mn]×1.6}-1.2时,不能从第一层(Y)供给用于形成Mn反应层的充分的Mn量,密接性不充分(参照后述的实施例)。就密接性而言,在满足所述必要条件的基础上,第一层(Y)的膜厚TM也可以厚,如前所述,膜厚TM过厚时,膜全体的电阻率会增加,因此,实际上考虑到密接性和电阻率的平衡,优选适当地控制膜厚TM的范围。
另外,如所述,作为提高密接性元素使用Mn时,含氧绝缘体层为通过CVD法制作的氧化硅(SiOX)或氮氧化硅(SiON)的情况时,优选满足下式(1)。
2≤{[O]×[Mn]×1.6}/([O]+[N])···(1)
式中,
[Mn]为第一层(Y)中含有的Mn的含量(原子%),
[O]为含氧绝缘体层中含有的氧(O)的含量(原子%),
[N]为含氧绝缘体层中含有的氮(N)的含量(原子%)。
在式(1)中,在所述情况中,有助于提高和含氧绝缘体层的密接性的是基于氧(O)-Mn结合的认识,基于大量基础实验而导出的。根据后述的实施例的结果可知,提高密接性元素为Mn时,Mn和基层的含氧绝缘体层中的氧(O)结合(O-Mn结合)提高密接性,特别是在通过CVD法制成的氧化硅(SiOX)或氮氧化硅(SiON)的含氧绝缘体层中,在比玻璃基板低的低温能够得到提高密接性的効果。其理由的细节还不明确,但推断为由于通过CVD法制成的含氧绝缘体层中缺陷多,所以Mn容易和氧结合。另一方面,通过CVD法制成的SiON膜的情况,Mn仅和SiON膜中的氧结合,因此,到达和SiON膜的界面的Mn和氧结合的比率为[O]/([O]+[N]),为了发挥希望的提高密接性的効果,与使用SiOX的情况相比,需要更多的Mn量。所述式(1)是基于这种观点而确定的。
所述式(1)中,{[O]×[Mn]×1.6}/([O]+[N])的值低于2时,不能得到希望的提高密接性的効果。从提高密接性的观点出发,所述值越大越好,其上限没有特别限定。
为了进一步提高和含氧绝缘体层的密接性,所述第一层(Y)还可以含有氧。通过在与含氧绝缘体层接触的第一层(Y)中导入适量的氧,在和含氧绝缘体层的界面,介入含有规定量的氧的含氧层,在含氧绝缘体层之间形成强固的结合(化学键),提高密接性。
为了充分发挥所述作用,优选所述第一层(Y)中所含的氧量为0.5原子%以上,更优选1原子%以上,进一步优选2原子%以上,最优选4原子%以上。另一方面,氧量过剩,过度提高密接性时,在进行湿蚀刻后残渣残留,降低湿蚀刻性。另外,氧量过剩时,Cu合金膜全体的电阻上升。从这些观点出发,优选所述第一层(Y)中所含的氧量为30原子%以下,更优选20原子%以下,进一步优选15原子%以下,最优选10原子%以下。
这种含氧第一层(Y)是在通过溅射法形成第一层(Y)时,通过供给氧气而得到的。作为氧气供给源,在氧(O2)之外,还可以使用含有氧原子的氧化气体(例如,O3等)。具体地说,第一层(Y)成膜时,使用在溅射法通常使用的处理气体中添加有氧的混合气体,第二层(X)成膜时,不添加氧使用处理气体进行溅射即可。这是因为,从降低电阻率的观点出发,优选第二层(X)不含有氧。作为所述处理气体,代表性的可以例举稀有气体(例如氙气、氩气),优选为氩气。另外,第一层(Y)成膜时,如果使处理气体中的氧气体量变化,则能够形成氧含量不同的多个基层。
由于所述第一层(Y)中的氧量根据处理气体中所占的氧气的混合比率变化而得到,所以根据希望导入的氧量,适当变化所述混合比率即可。例如,形成第一层(Y)时,优选处理气体(氩气等)中的O2浓度为1体积%以上20体积%以下。
如后述的实施例所证实,所述Cu合金膜和作为栅极绝缘膜等代表的含氧绝缘体层的密接性优异。本发明所用的含氧绝缘体层的材料如果是用于显示装置,则没有特别限定,例如使用含Si的,优选使用氧化硅(SiOX)或氮氧化硅(SiON)。含氧绝缘体层可以为单层,也可以具有层叠构造。层叠构造可以是含氧绝缘体层彼此具有层叠构造,也可以是含氧绝缘体层和不含有氧的其他绝缘体层具有层叠构造。作为所述层叠构造的例,例如可以例举SiO2/SiN、SiON/SiN、SiO2/SiON等,可以根据制造工艺和显示器件的特性等适当调整。
所述含氧绝缘体层例如形成在基板上等。具体地说,所述含氧绝缘体层可以形成在基板的正上,即直接形成在基板上;或者,也可以经不含有SiN等的氧的绝缘体层或栅极配线等的中间体层形成在基板上。另外,根据显示装置,不限于基板之上,也可以在下面或侧面形成含氧绝缘体层,本发明的宗旨包括用于显示装置的含氧绝缘体层所具有的全部方式,并不限定于上述说明。
本发明中使用的基板材料只要能够用于显示装置则没有特别限定。例如可以例举无碱玻璃基板、高应变点玻璃基板、碱石灰玻璃基板等透明基板,还有,Si基板、不锈钢等薄金属板、PET膜等树脂基板。
本发明中使用的Cu合金膜由于和含氧绝缘体层的密接性优异,所以适于作为和含氧绝缘体层直接接触的配线膜和电极用膜使用。例如,如果是后述的图1的显示装置的实施方式,则可以将所述Cu合金膜适用于和信号线一体的源电极和透明导电膜接触的漏极电极和栅极电极。
所述Cu合金膜也可以适用为和薄膜晶体管(TFT)的半导体层直接接触的配线用或电极(源-漏极电极)膜。在Cu直接与TFT半导体层接触时,存在Cu和半导体层的密接性差,而且,在半导体层的Si和Cu之间容易发生相互扩散,TFT特性降低的问题,因此,历来设置所述的Mo或Cr等高熔点金属膜(阻挡金属层层)。对此,由于构成所述第一层(Y)的Cu合金与半导体层的密接性优异,所以采用直接在半导体层设置构成所述第一层(Y)的Cu合金,并在其上设置构成所述第二层(X)的纯Cu或Cu合金的层叠构成。由此,即使不设置阻挡金属层层,也能够防止上述相互扩散,确保和半导体层的高密接性,并且能够实现低电阻率。另外,图案形成容易,能够进行形状优异的微细加工。
作为所述半导体层如果能够用于显示装置则没有特别限定,可以使用非晶硅(a-Si)等Si系半导体;ZnO、Al掺杂ZnO、In-Ga-Zn-O(IGZO)、In-Zn-O(IZO)、In-Sn-O(ITO)、Ga-Zn-O(GZO)、Zn-Sn-O(ZTO)、In-Zn-Sn-O(IZTO)、Ga-Zn-Sn-O(GZTO)等氧化物半导体。在a-Si等Si系半导体层中,可以组合使氮等离子体处理等的表面氮化和添加氧的溅射法等溅射法。
在将本发明中使用的Cu合金膜和TFT半导体层连接接触时,在上述以外,可以在通过等离子体氮化法等对半导体层表面进行氮化处理后,顺序形成构成所述第一层(Y)的Cu合金,和构成所述第二层(X)的纯Cu或Cu合金。即,从半导体层侧看,可以形成氮化处理半导体层/第一层(Y)/第二层(X)的三层构成,由此也可以确保和半导体层的高密接性,并且,能够确保低电阻率。
或者,也可以在上述之外,在通过等离子体氮化法等对半导体层表面进行氮化处理后,再度形成半导体层,在其上顺序形成构成所述第一层(Y)的Cu合金和构成所述第二层(X)的纯Cu或Cu合金。即,从半导体层侧看,可以形成氮化处理半导体层/半导体层/第一层(Y)/第二层(X)的四层构成,由此也可以确保和所述相同的特性。
或者,也可以在上述之外,与含氧绝缘体层的情况相同,在通过溅射法形成所述第一层(Y)的Cu合金膜时,控制氧气形成含氧第一层(Y),在和半导体层的界面设置含氧的含氧层,这种方法也有用,由此也能够实现与所述相同的特性。即,从半导体层侧看,可以形成半导体层/含氧第一层(Y)/第二层(X)的三层构成。还有,该半导体层如所述那样对表面进行氮化处理即可。或者,也可以如所述那样,层叠表面进行了氮化处理的半导体层和未进行氮化处理的半导体层。含氧第一层(Y)中所含的氧量等优选如上所述。
优选通过溅射法形成所述由层叠构造构成的Cu合金膜。具体地说,通过溅射法对构成所述第一层(Y)的进行成膜形成第一层(Y)后,通过溅射法在其上对构成所述第二层(X)的材料进行成膜形成第二层(X),形成层叠构成即可。如此形成Cu合金层叠膜后,进行规定的图案形成后,从覆盖范围的观点出发,优选将截面形状加工成锥角45~60°左右的锥形。
如果使用溅射法,则能够形成与溅射靶大致相同组成的Cu合金膜。因此,通过调整溅射靶的组成,能够调整Cu合金膜的组成。溅射靶的组成可以使用不同组成的Cu合金靶进行调整,或者,通过在纯Cu靶上附着合金元素的金属而进行调整。
还有,在溅射法中,存在所形成的Cu合金膜的组成和溅射靶的组成之间有微小差别的情况。但是,该差别在大致数原子%以内。因此,如果将溅射靶的组成最大也控制在±10原子%的范围内,则能够形成希望组成的Cu合金膜。
在将本发明中所用的Cu合金膜适用于半导体层之上作为源/漏极电极等使用时,为了更有效地抑制和掺杂非晶硅的相互扩散,如前所述,采用如下相互扩散抑制法有用:对掺杂非晶硅的表面进行氮化,或在其上层叠再度掺杂非晶硅,或者,在通过溅射法对构成所述第一层(Y)的材料进行成膜时添加氧而进行等。
以下,根据图2~9的工序图对图1所示的TFT矩阵基板的制造工序的概要进行说明。在此,对将本发明的Cu合金膜作为源-漏极电极使用,作为含氧绝缘体层将所述Cu合金膜适用于栅极绝缘膜(SiOX)之上的情况的实施方式进行说明。根据以下制造方法,由于源-漏极电极除去与半导体层直接连接的部分与栅极绝缘膜直接接触,所以需要和栅极绝缘膜的高密接性。下面含氧绝缘体层虽然使用氧化硅(SiOX),但也可以是氮氧化硅(SiON)。
在此,作为开关元件形成的薄膜晶体管示例的是将氢化非晶硅作为半导体层使用的非晶硅TFT。但本发明并不限定于此,也可以使用多晶硅。另外,也可以使用氧化物半导体材料。氧化物半导体材料如果是能够用于显示装置则没有特别限定,作为代表,可以例举ZnO或IGZO、ZTO、IZO、ITO、GZO、IZTO、GZTO、Al掺杂ZTO等。另外,图1是底栅构造的TFT矩阵基板的例,但不限定于此,例如,也可以适用于顶栅构造的TFT矩阵基板。
首先,在玻璃基板1a上通过溅射等方法形成例如膜厚100nm左右的由Cu合金薄膜构成的第一层(Y),并通过溅射法等在其上部形成例如合计200nm左右膜厚的由纯Cu或电阻率比第一层低Cu合金薄膜(膜厚100nm左右)构成的第二层(X),对所得到的Cu合金层叠配线膜进行图案形成,从而形成栅极电极26和扫描线25(图2)。此时,以后述的栅极绝缘膜的覆盖范围变好的方式,Cu合金层叠配线膜可以预先将其周边蚀刻为锥角大约45~60°的锥形。
接着,如图3所示,例如通过等离子体CVD法等在基板温度350℃左右形成例如膜厚大约300nm左右的栅极绝缘膜(氧化硅膜:SiOX)27。并在其上在基板温度300℃左右使膜厚150nm左右的氢化非晶硅膜(a-Si:H)和作为线路保护膜的氧化硅膜(SiOX)连续而形成。接着,如图4所示,通过以栅极电极26为掩膜的背面曝光,对氧化硅膜(SiOX)进行图案形成,形成线路保护膜。其后,形成掺杂膜厚50nm左右的P的n+型氢化非晶硅膜(n+a-Si:H)。
接着,如图5所示,通过干蚀刻对氢化非晶硅膜(a-Si:H)和n+型氢化非晶硅膜(n+a-Si:H)进行图案形成。而且,如图6所示,形成膜厚100nm左右的由Cu合金薄膜构成的第一层(Y),并通过溅射法在其上部层叠形成合计200nm左右膜厚的由纯Cu或电阻率比第一层低的Cu合金薄膜构成的第二层(X)。优选第一层(Y)的膜厚大致10~50nm左右,优选第二层(X)的膜厚大致200~600nm左右。通过湿蚀刻对该层叠膜进行图案形成,由此形成和信号线一体的源电极28和与ITO透明导电膜接触的漏极电极29。另外,将源极电极28和漏极电极29作为掩膜,通过干蚀刻除去线路保护膜(SiOX)上的n+型氢化非晶硅膜(n+a-Si:H)。
接着,如图7所示,通过等离子体CVD装置形成膜厚300nm左右的氧化硅膜(SiOX)30形成保护膜。此时的成膜温度例如优选在250℃左右进行。而且,在该氧化硅膜(SiOX)30上形成接触孔32。另外,如图8所示,经通过氧等离子体处理进行的聚合物除去工序,进行例如使用非胺系剥离液的光致抗蚀剂31的剥离处理后,通过稀氟酸除去由氧等离子体处理生成的Cu氧化膜。
最后,如图9所示,在室温通过溅射法形成例如150nm左右的ITO透明导电膜,进行湿蚀刻图案形成形成像素电极(ITO透明导电膜)5,完成TFT矩阵基板。
根据该制造工序,能够得到如下的TFT矩阵基板:(I)源/漏极电极以和含氧的栅极绝缘膜(氧化硅(SiOX)或氮氧化硅(SiON))高密接性地形成,(II)ITO透明导电膜(像素电极)和通过Cu合金层叠膜形成的漏极电极直接接触,(III)ITO透明导电膜和与栅极电极连接的扫描线的TAB部分页直接接触。
【实施例】
以下,举实施例更具体地说明本发明,但本发明并不限定于以下实施例,可以在所述/下述的宗旨的范围内进行适当变更而实施,这均包含在本发明的技术范围内。
实施例1
(试料的制作)
在本实施例,对如下制作的表1的试料(No.3~35)调查构成第一层(Y)的Cu合金的种类和含量以及第一层(Y)的厚度对电阻率以及和氧化硅膜(SiOX)的密接性的影响。
首先,通过等离子体CVD法在コ一ニング公司制Eagle2000(直径50.8mm×厚度0.7mm)上形成SiO2膜。等离子体CVD法的条件如下所述。
装置:サムコ公司制PD-200L
RF power:50W(0.25W/cm2)
SiH(8%Ar稀释)∶N2O=63∶460sccm
压力:80Pa
温度:300℃
接着,在所述SiO2膜上形成第一层(Y)。详细地说,通过以下所示溅射法制作包括表1和表2中所示的各种元素的Cu合金作为第一层(Y),和由纯Cu层叠结构构成的Cu合金膜第二层(X)。在这些表中,No.4~23是作为构成第一层(Y)的元素添加Mn的例,No.24是添加Bi的例,No.25~27是添加Ni的例,No.28~30是添加Zn的例,No.31~32是添加Al的例,No.33~34是添加Ti的例,No.35~36是添加Mg的例,No.37~38是添加Ca的例,No.39~40是添加Nb的例,No.41~42是添加W的例。配线膜的厚度一定,以层叠构造整体计大约为300nm。
溅射条件如下所述。作为溅射装置使用岛沣制作所制的商品名「HSM-552」,通过DC磁溅射法(背压:0.27×10-3Pa以下,Ar气压:0.27Pa,Ar气流量:30sccm,溅射功率:DC260W,极间距离:50.4mm,基板温度:室温),在玻璃基板(コ一ニング公司制Eagle2000(直径50.8mm×厚度0.7mm))上,形成由第一层(Y)的Cu合金膜(厚度如表1所示)和第二层(X)的Cu金属膜构成的层叠配线膜。
另外,制作在所述SiO2膜上形成含氧层的试料(No.43)。在此,含氧层将Ar和O2的混合气体作为处理气体使用,将混合气体中所占的氧气的比率调整为10体积%,由此而形成。
其他的成膜条件如下所述。
·背压:1.0×10-6Torr以下
·处理气体压:2.0×10-3TOrr
·处理气体流量:30sccm
·溅射功率:3.2W/cm2
·极间距离:50mm
·基板温度:室温
·成膜温度:室温
如所述形成的Cu合金膜的组成使用ICP发光分光分析装置(岛沣制作所制的ICP发光分光分析装置「ICP-8000型」)进行定量分析确认。
为了比较,准备在纯Cu的上下含有Mo或Ti作为阻挡金属层的试料(No.1、2),和仅由纯Cu构成的试料(No.3)。
使用所述各试料,如下调查Cu合金膜自身的电阻和与SiO2膜的密接性。
(1)电阻测定
通过光蚀刻和湿蚀刻将在玻璃基板(コ一ニング公司制Eagle2000(直径50.8mm×厚度0.7mm))上形成的各Cu合金层叠配线膜加工成线宽100μm、线长10mm的电阻评价用图案。此时,作为湿蚀刻剂使用关东化学公司制Cu用蚀刻液Cu-02。而且,使用片式CVD装置,对基板加热在350℃实施30分钟真空热处理(真空度:0.27×10-3Pa以下),通过直流四探针法在室温测定该真空热处理后的电阻。
在本实施例1中,电阻是否合格的判断标准为,相当于现有的Cu系材料的电阻率3.5μΩ·cm以下的为合格(○),超过该值的为不合格(×)。
(2)和SiO2膜的密接性的评价
通过胶带进行的剥离试验评价热处理后(氮气氛、270℃、5分钟)的Cu合金膜的密接性。详细地说,用刻刀在Cu合金的成膜表面切入1mm间隔的棋盘网格状切痕。接着,将住友3M制黑色聚酯胶带(制品编号8422B)完全贴在所述成膜表面上,以所述胶带的剥离角度为60°的方式保持,一举剥下所述胶带,计算未被所述胶带剥离的棋盘网格的数量,求出占全部网格的比率(膜残存率)。进行三次测定,将三次的平均值作为各试料的膜残存率。
在本实施例中判定为:胶带的剥离率为0以上低于10%的为◎,10%以上低于20%的为○,20%以上的为×,◎或○为合格(和SiO2膜的密接性良好)。作为综合评价,密接性以及电阻率合格的为○,其他的为×。
(3)湿蚀刻性的评价
对所述试料,通过光蚀刻将Cu合金膜形成10μm宽的具有线和空间的图案后,使用关东化学公司制Cu用蚀刻液Cu-02进行蚀刻。通过光学显微镜从上方观察蚀刻后的试料,基底层的阶段长度为3μm以下时评价为○(湿蚀刻性良好),超过3μm时评价为×(湿蚀刻性不良)。在此,所谓阶段长度是指配线加工时从第二层(X)端部到第一层(Y)端部的长度。
这些结果记载在表1和表2中。
【表1】
※No.8~9由于密接性没有再现性,而评价为X。
【表2】
其中,No.11~23(以上,作为构成第一层Y的元素添加Mn的例)、25~27(添加Ni的例)、28~30(添加Zn的例)、31~32(添加Al的例)、33~34(添加Ti的例)、35~36(添加Mg的例)、37~38(添加Ca的例)、39~40(添加Nb的例)、41~42(添加W的例)均满足本发明的要件,因此,实现低电阻率、和SiO2膜的高密接性和良好的湿蚀刻性。
对此,No.1和2是设置Mo或Ti的阻挡金属层的例,虽然具有低电阻率以及和SiO2膜的高密接性,但湿蚀刻性下降。另外,表1的No.3是仅由纯Cu构成的例,虽然具有低电阻率和优异的湿蚀刻性,但和SiO2膜的密接性降低。
No.4~7、10均是构成第一层(Y)的元素为Mn的例,Mn含量均少,为0.1~0.5原子%,因此,不管怎样控制第一层(Y)的膜厚和第一层(Y)相对于总膜厚的的比率,和SiO2膜的密接性也降低。
还有,No.8~9也是构成第一层(Y)的元素为Mn,Mn量少,为0.5原子%的例,在本实施例中虽然显示良好的密接性(密接性的评价栏为○)。但是确认到,它们在后述的实施例2的试验中Mn量为0.5原子%时密接性不充分,没有再现性,因此综合评价为×。
No.24是含有本发明中未限定的合金元素Bi的例,发现和SiO2膜的密接性降低且电阻率增加。
No.43是第一层(Y)含氧的例,即使Mn量比本发明限定的范围少,也实现了良好的密接性。
实施例2
在本实施例中,将Mn作为第一层(Y)的构成元素,进一步详细调查Mn含量和第一层(Y)的膜厚对和SiO2膜的密接性和电阻率的影响。
(1)和SiO2膜的密接性的评价
玻璃基板使用コ一ニング公司制Eagle2000(尺寸为直径4英寸×厚度0.7mm),第一层(Y)的膜厚在5~100nm之间变化,第2层(X)的膜厚一定,为500nm,除此之外与实施例1同样,在SiO2膜上形成第一层(Y)和第二层(X)的层叠膜。成膜后,再使用CVD装置,在1Pa的氮气氛下,在270℃进行5分钟的热处理。接着,用刻刀在成膜表面以1mm间隔切入棋盘网格状的切痕,将住友3M公司制8422B胶带完全贴在成膜表面上,以和SiO2膜的角度为90°的方式一举剥离胶带。在本实施例中,有一块被剥离就为不合格(×),没有一块剥离的为合格(○)。
结果在表3和图10中显示。
【表3】
(○:无剥离,×:有剥离)
从表3和图10可知如下倾向,为了提高第一层(Y)和SiO2膜的密接性,有效的是相互控制第一层(Y)中的Mn量和第一层(Y)的膜厚,Mn量少时增加膜厚,膜厚薄时增加Mn量,由此,密接性得到提高。该倾向可以通过下述关系式(2)进行整理,满足该关系式(2)时能够得到良好的密接性。
TM≥230×{[Mn]×1.6}-1.2···(2)
式中,TM为第一层(Y)的膜厚(nm),[Mn]为第一层(Y)中含有的Mn的含量(原子%)。
还有,在实施例1的密接性的评价中,胶带的剥离率为0以上但低于10%的全部评价为◎,另一方面,在本实施例2中,有一个剥离就评价为不合格(×),实施例2实施比实施例1更严格的评价。即,在实施例1中评价为◎的例中,满足所述TM≥230×{[Mn]×1.6}-1.2的(表1的No.13、15、16、17、18、19、20、21、22、23)相当于没有一个剥离的例,不满足所述关系式的(表1的No.11、12)相当于剥离率低于10%的限度中发生剥离的例。
在此,对于Mn量:10原子%、第一层(Y)的膜厚:100nm,并在450℃热处理30分钟后的试料,在图11的左图中显示SiO2膜和第一层(Y)的界面的TEM照片,并且,在图11的右图中系那是通过TEM-EDX分析膜的深度方向的浓度轮廓的结果。如图11所示,确认到在所述界面形成Mn量多的Mn反应层(Mn富层)。还有,在本实施例中,虽然在270℃进行5分钟的热处理,在此,为了使加热处理产生的界面构造的变化更明确,显示的是在450℃进行30分钟热处理后的TEM照片。当然,进行本实施例的这种热处理条件时,也确认到能够得到同样的Mn反应层。
另外,对于所述试料,在图12中显示电子射线能量损失分光法(EELS;Electron Energy Loss Spectroscopy)的分析结果。EELS分析是以nm级的空间分解能进行元素分析等的有效方法,根据测定条件的设置等,能够分析nm级别的结合状态。在本实施例中,以以下的条件进行EELS线分析。在此,显示将从Cu-10原子%Mn膜到SiO2的膜厚朝向深度方向17等分(Point1~17)时的分析结果。
观察装置:日本电子制电场放出形扫描透过电子显微镜「JEM-2100F」
加速电压:200k V
EELS分析装置:Gatan公司制Tridiem
Dispersion:0.3eV/ch
图12(a)是显示氧(O)的分析结果的图。如图12(a)所示,观察到在530eV附近暗示O-Metal结合的峰值(参照图中的箭头)。该峰值在SiO2中并未显现。但是,仅根据该结果无法得知与O结合的Metal的种类。
另一方面,图12(b)是显示Cu的分析结果的图。如图12(b)所示可知,Poiont 6~17得到大致平坦的强度,对此,Point1~5在大约935eV以后,平坦性大幅崩溃。如此,由于O-Metal结合的峰值(大约530eV)和Cu峰值并未共存,所以确认到是O和Mn进行结合。
(2)电阻的测定
使用与所述密接性评价用试料相同的试料,与实施例1同样测定电阻。电阻率是通过直流四探针测定法测定Cu合金膜的片电阻,换算成电阻率而求得。其结果是,本实施例2中的电阻率均显示可实用范围的低电阻率。
实施例3
在本实施例中,对于如下制作的试料调查湿蚀刻性。
首先,以表4所示的膜厚分别形成含有表4中所示的各种元素的Cu合金的第一层(Y),和由纯Cu构成的Cu合金膜的第二层(X),除此以外与实施例2同样,在SiO2膜上形成第一层(Y)和第二层(X)的层叠膜。
对所述试料进行与所述实施例1同样的蚀刻,基于基底层的阶段长度评价湿蚀刻性。其结果是,表4中的全部试料的阶段长度均为0.5μm以下,实现良好的湿蚀刻性(表中未显示)。另外,关于蚀刻部的残渣,通过光学显微镜进行观察(观察倍率:400倍)确认到全部试料中均没有产生残渣。
【表4】
实施例4
在本实施例中,研究作为Cu合金中的合金元素使用Zn,对于如下制作的试料,在成膜刚完成和成膜后在真空气氛中在350℃进行30分钟的热处理时的密接性和电阻率。
在本实施例中,使用作为Cu合金膜以单层形成300nm的Cu-Zn合金膜的试料。本发明中的Cu合金膜具有第一层(Y)和第二层(X)的层叠构造,根据确定了第一层(Y)的Cu合金组成的单层构造的Cu合金膜,研究和含氧绝缘体层(SiO2膜)的密接性和电阻率,在确认层叠构造中的第一层(Y)的合金元素的提高密接性的効果和层叠构造的Cu合金膜的电阻率的倾向上有用。
试料如下制作,作为溅射靶使用纯Cu,附着Zn纯金属片,由此,以单层形成300nm的希望组成的Cu-Zn合金膜。另外,作为比较用制作如下试料,使用纯Cu溅射靶形成纯Cu合金膜。试料制作的其他条件与实施例1相同。
对如所述制作的试料,测定和SiO2膜的密接性和Cu合金膜的电阻率。
关于和SiO2膜的密接性,测定成膜刚完成和成膜后在真空气氛中在350℃进行30分钟热处理时的密接性。密接性的测定除了胶带的剥离角度为90°以外,与实施例1相同。
关于电阻率,以与实施例1相同的要领加工电阻评价用图案,在成膜刚完成后,在350℃、400℃、450℃各温度测定进行30分钟热处理后的电阻率。
密接性的结果在图13、14中显示,电阻率的结果在图15中显示。
从图13、14可知,通过在成膜后实施热处理,密接性得到提高。另外,热处理后,通过含有大致1.2原子%以上的Zn,能够实现大致80%以上的高密接性。
从图15可知,随着Zn添加量的增加,Cu合金膜的电阻率上升,但通过实施热处理,能够实现实用上充分可用的低电阻率。
从所述图13~15的结果可知,Cu合金膜中的合金元素量增加时,密接性得到提高,但电阻率增加,通过形成将添加有规定量以上的合金元素的Cu合金层作为基底层,纯Cu等作为上层的层叠构造,能够同时实现所述密接性的向上和电阻率的降低。另外,还通过调整Cu合金基底层的膜厚可以控制密接性和电阻率的平衡。
虽然详细并参照特定的实施方式对本申请进行了说明,但可以不脱离本发明的主旨和范围地进行各种变更和修改,这对于从业者是清楚的。
本申请基于2010年7月21日提出的日本专利申请(特愿2010-164385),参照援引其内容。
本发明的显示装置用Cu合金膜具备层叠构成的Cu合金膜(配线膜),其包括由含有和含氧绝缘体层的密接性优异的规定元素的Cu合金构成的第一层(Y)和由纯Cu或电阻率比所述第一层(Y)低的Cu合金构成的第二层(X),并且,根据和所述元素的关系适当地控制第一层(Y)的膜厚,由此,能够同时实现和含氧绝缘体层的高密接性和作为Cu合金膜全体的低电阻率。关于密接性,特别是在第一层(Y)的合金元素为Mn时,(a)通过适当地控制第一层(Y)的膜厚和第一层(Y)中的Mn含量,或(b)在含氧绝缘体层为通过CVD法制作成的氧化硅(SiOX)或氮氧化硅(SiON)时,通过适当地调整第一层(Y)中的Mn、O、N的含量,能够进一步实现良好的密接性。另外,本发明中使用的Cu合金膜由于是同种的纯Cu或Cu合金的层叠构造,所以蚀刻速度上没有极端差异,用于所述Cu合金膜时,图案形成容易,能够进行形状优异的微细加工。
符号说明
1a玻璃基板
5透明导电膜(像素电极,ITO膜)
25扫描线
26栅极配线(栅极电极)
27SiOX膜(栅极绝缘膜)
28源极配线(源极电极)
29漏极配线(漏极电极)
30氮化硅膜(保护膜)
31光致抗蚀剂
32接触孔
(X)第二层
(Y)第一层

Claims (24)

1.一种显示装置用Cu合金膜,其特征在于,具有包括第一层(Y)和第二层(X)的层叠构造,其中,所述第一层(Y)由合计含有1.2~20原子%的从由Zn、Ni、Ti、Al、Mg、Ca、W、Nb和Mn构成的群中选出的至少一种元素的Cu合金构成,所述第二层(X)由纯Cu或以Cu为主成分的Cu合金即电阻率比所述第一层(Y)低的Cu合金构成,
所述第一层(Y)的一部或全部与形成在基板上的含氧绝缘体层直接接触,并且,
所述第一层(Y)含有Zn或Ni时,所述第一层(Y)的膜厚为10nm以上100nm以下,
所述第一层(Y)不含有Zn和Ni时,所述第一层(Y)的膜厚为5nm以上100nm以下,
所述Cu合金膜全体的膜厚为200nm以上600nm以下。
2.根据权利要求1所述的显示装置用Cu合金膜,其中,所述第一层(Y)的膜厚相对于Cu合金膜总膜厚为60%以下。
3.根据权利要求1或2所述的显示装置用Cu合金膜,其中,所述第一层(Y)含有Mn,所述含氧绝缘体层是通过CVD法制作成的氧化硅(SiOX)或氮氧化硅(SiON)时,满足下式(1),
2≤{[O]×[Mn]×1.6}/([O]+[N])···(1)
式中,[Mn]是第一层(Y)中所含的Mn的含量(原子%),[O]是含氧绝缘体层中所含的氧(O)的含量(原子%),[N]是含氧绝缘体层中所含的氮(N)的含量(原子%)。
4.根据权利要求1或2所述的显示装置用Cu合金膜,其中,所述第一层(Y)含有Mn,所述第一层(Y)的膜厚TM(nm)和Mn的含量[Mn](原子%)满足下式(2),
TM≥230×{[Mn]×1.6}-1.2···(2)
式中,TM是第一层(Y)的膜厚(nm),[Mn]是第一层(Y)中所含的Mn的含量(原子%)。
5.根据权利要求3所述的显示装置用Cu合金膜,其中,所述第一层(Y)含有Mn,所述第一层(Y)的膜厚TM(nm)和Mn的含量[Mn](原子%)满足下式(2),
TM≥230×{[Mn]×1.6}-1.2···(2)
式中,TM是第一层(Y)的膜厚(nm),[Mn]是第一层(Y)中所含的Mn的含量(原子%)。
6.根据权利要求1、2或5中任一项所述的显示装置用Cu合金膜,其中,所述Cu合金膜在250℃以上进行5分钟以上的热处理而成。
7.根据权利要求3所述的显示装置用Cu合金膜,其中,所述Cu合金膜在250℃以上进行5分钟以上的热处理而成。
8.根据权利要求4所述的显示装置用Cu合金膜,其中,所述Cu合金膜在250℃以上进行5分钟以上的热处理而成。
9.根据权利要求1、2、5、7或8中任一项所述的显示装置用Cu合金膜,其中,所述含氧绝缘体层含有Si。
10.根据权利要求3所述的显示装置用Cu合金膜,其中,所述含氧绝缘体层含有Si。
11.根据权利要求4所述的显示装置用Cu合金膜,其中,所述含氧绝缘体层含有Si。
12.根据权利要求6所述的显示装置用Cu合金膜,其中,所述含氧绝缘体层含有Si。
13.根据权利要求1、2、5、7、8、10、11或12中任一项所述的显示装置用Cu合金膜,其中,所述含氧绝缘体层是氧化硅(SiOX)或氮氧化硅(SiON)。
14.根据权利要求3所述的显示装置用Cu合金膜,其中,所述含氧绝缘体层是氧化硅(SiOX)或氮氧化硅(SiON)。
15.根据权利要求4所述的显示装置用Cu合金膜,其中,所述含氧绝缘体层是氧化硅(SiOX)或氮氧化硅(SiON)。
16.根据权利要求6所述的显示装置用Cu合金膜,其中,所述含氧绝缘体层是氧化硅(SiOX)或氮氧化硅(SiON)。
17.根据权利要求9所述的显示装置用Cu合金膜,其中,所述含氧绝缘体层是氧化硅(SiOX)或氮氧化硅(SiON)。
18.根据权利要求1、2、5、7、8、10、11、12、14、15、16或17中任一项所述的显示装置用Cu合金膜,其中,所述Cu合金膜的湿蚀刻性优异。
19.根据权利要求3所述的显示装置用Cu合金膜,其中,所述Cu合金膜的湿蚀刻性优异。
20.根据权利要求4所述的显示装置用Cu合金膜,其中,所述Cu合金膜的湿蚀刻性优异。
21.根据权利要求6所述的显示装置用Cu合金膜,其中,所述Cu合金膜的湿蚀刻性优异。
22.根据权利要求9所述的显示装置用Cu合金膜,其中,所述Cu合金膜的湿蚀刻性优异。
23.根据权利要求13所述的显示装置用Cu合金膜,其中,所述Cu合金膜的湿蚀刻性优异。
24.一种显示装置,其具有权利要求1~23中任一项所述的显示装置用Cu合金膜。
CN201180035545.0A 2010-07-21 2011-07-21 显示装置用Cu合金膜和显示装置 Expired - Fee Related CN103003860B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010164385A JP2012027159A (ja) 2010-07-21 2010-07-21 表示装置
JP2010-164385 2010-07-21
PCT/JP2011/066614 WO2012011539A1 (ja) 2010-07-21 2011-07-21 表示装置用Cu合金膜および表示装置

Publications (2)

Publication Number Publication Date
CN103003860A CN103003860A (zh) 2013-03-27
CN103003860B true CN103003860B (zh) 2015-04-29

Family

ID=45496957

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180035545.0A Expired - Fee Related CN103003860B (zh) 2010-07-21 2011-07-21 显示装置用Cu合金膜和显示装置

Country Status (6)

Country Link
US (1) US9305470B2 (zh)
JP (1) JP2012027159A (zh)
KR (1) KR20130048228A (zh)
CN (1) CN103003860B (zh)
TW (1) TWI454373B (zh)
WO (1) WO2012011539A1 (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5171990B2 (ja) 2011-05-13 2013-03-27 株式会社神戸製鋼所 Cu合金膜および表示装置
JP2014075465A (ja) * 2012-10-04 2014-04-24 Ulvac Japan Ltd 半導体素子製造方法
US10422944B2 (en) 2013-01-30 2019-09-24 Ideal Industries Lighting Llc Multi-stage optical waveguide for a luminaire
CN103219389B (zh) * 2013-03-21 2016-03-16 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
KR101498635B1 (ko) * 2013-08-08 2015-03-04 주식회사 레이언스 이미지센서 및 이의 제조방법
JP6394064B2 (ja) * 2013-08-13 2018-09-26 大同特殊鋼株式会社 Cu合金ターゲット用材料、Cu合金ターゲット、Cu合金膜及びタッチパネル
US9991392B2 (en) * 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9824942B2 (en) 2014-04-15 2017-11-21 Joled Inc. Method of manufacturing thin-film transistor substrate including a copper alloy film
CN104051542B (zh) * 2014-06-23 2016-10-05 上海和辉光电有限公司 有机发光显示装置及其薄膜晶体管
JP5972317B2 (ja) * 2014-07-15 2016-08-17 株式会社マテリアル・コンセプト 電子部品およびその製造方法
WO2016084699A1 (ja) * 2014-11-28 2016-06-02 シャープ株式会社 半導体装置およびその製造方法
US20170323907A1 (en) * 2014-11-28 2017-11-09 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
JP6251823B2 (ja) * 2014-11-28 2017-12-20 シャープ株式会社 半導体装置およびその製造方法
JP6394437B2 (ja) * 2015-02-27 2018-09-26 三菱マテリアル株式会社 スパッタリングターゲット
KR102127545B1 (ko) * 2015-12-07 2020-06-29 주식회사 엘지화학 전도성 구조체, 이의 제조방법 및 전도성 구조체를 포함하는 전극
JP6568957B2 (ja) * 2016-01-20 2019-08-28 シャープ株式会社 液晶表示パネルおよびその製造方法
JP6827270B2 (ja) * 2016-03-28 2021-02-10 株式会社ジャパンディスプレイ 半導体装置の作製方法
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
JP6350754B1 (ja) * 2017-01-20 2018-07-04 凸版印刷株式会社 表示装置及び表示装置基板
CN110392909A (zh) * 2017-04-13 2019-10-29 株式会社爱发科 液晶显示装置、有机el显示装置、半导体元件、布线膜、布线基板、靶材
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
JP2019070768A (ja) * 2017-10-11 2019-05-09 シャープ株式会社 アレイ基板およびその製造方法、並びに表示パネル
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
JP6706653B2 (ja) * 2018-03-20 2020-06-10 シャープ株式会社 アクティブマトリクス基板
US10756116B2 (en) 2018-03-20 2020-08-25 Sharp Kabushiki Kaisha Active matrix substrate having thin film transistors that each include copper gate electrode and oxide semiconductor layer
CN111868301A (zh) 2018-03-28 2020-10-30 大日本印刷株式会社 布线基板以及制造布线基板的方法
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
TWI671913B (zh) * 2018-05-02 2019-09-11 友達光電股份有限公司 半導體裝置及其製造方法
CN108807518B (zh) 2018-05-28 2020-09-29 深圳市华星光电技术有限公司 电极结构及其制备方法、阵列基板
CN112514003B (zh) * 2018-07-30 2022-11-04 旭化成株式会社 导电性薄膜、以及使用了其的导电性薄膜卷、电子纸
WO2020171940A1 (en) 2019-02-21 2020-08-27 Corning Incorporated Glass or glass ceramic articles with copper-metallized through holes and processes for making the same
US11362117B2 (en) * 2019-12-23 2022-06-14 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method of array substrate, array substrate, and display device
CN110993564A (zh) * 2019-12-23 2020-04-10 深圳市华星光电半导体显示技术有限公司 阵列基板的制作方法、阵列基板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008261895A (ja) * 2007-04-10 2008-10-30 Tohoku Univ 液晶表示装置及びその製造方法
CN101395290A (zh) * 2006-02-28 2009-03-25 合同会社先端配线材料研究所 半导体装置、其制造方法以及用于该制造方法的溅射用靶材
WO2009131035A1 (ja) * 2008-04-25 2009-10-29 株式会社アルバック 薄膜トランジスタの製造方法、薄膜トランジスタ
WO2010018864A1 (ja) * 2008-08-14 2010-02-18 株式会社神戸製鋼所 表示装置、これに用いるCu合金膜およびCu合金スパッタリングターゲット

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2733006B2 (ja) 1993-07-27 1998-03-30 株式会社神戸製鋼所 半導体用電極及びその製造方法並びに半導体用電極膜形成用スパッタリングターゲット
KR100866976B1 (ko) 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP3940385B2 (ja) 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法
KR100904524B1 (ko) 2002-12-31 2009-06-25 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
JP2005158887A (ja) * 2003-11-21 2005-06-16 Dept Corp 回路基板及びその製造方法
JP2005303003A (ja) 2004-04-12 2005-10-27 Kobe Steel Ltd 表示デバイスおよびその製法
JP4541787B2 (ja) 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP4330517B2 (ja) 2004-11-02 2009-09-16 株式会社神戸製鋼所 Cu合金薄膜およびCu合金スパッタリングターゲット並びにフラットパネルディスプレイ
JP2006193783A (ja) * 2005-01-13 2006-07-27 Dept Corp 電子部品用金属材料、電子部品、電子機器、金属材料の加工方法、電子部品の製造方法及び電子光学部品
JP4117001B2 (ja) 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP4542008B2 (ja) * 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
US7411298B2 (en) 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
US7683370B2 (en) 2005-08-17 2010-03-23 Kobe Steel, Ltd. Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
US8372745B2 (en) 2006-02-28 2013-02-12 Advanced Interconnect Materials, Llc Semiconductor device, its manufacturing method, and sputtering target material for use in the method
US7781767B2 (en) 2006-05-31 2010-08-24 Kobe Steel, Ltd. Thin film transistor substrate and display device
JP5214858B2 (ja) 2006-06-22 2013-06-19 三菱電機株式会社 Tftアレイ基板及びその製造方法
EP2051287A4 (en) * 2006-08-10 2014-05-21 Ulvac Inc METHOD FOR FORMING A CONDUCTIVE FILM, THIN FILM TRANSISTOR, PANEL WITH THIN FILM TRANSISTOR AND METHOD FOR PRODUCING A THIN FILM TRANSISTOR
JP4355743B2 (ja) * 2006-12-04 2009-11-04 株式会社神戸製鋼所 Cu合金配線膜とそのCu合金配線膜を用いたフラットパネルディスプレイ用TFT素子、及びそのCu合金配線膜を作製するためのCu合金スパッタリングターゲット
US7782413B2 (en) * 2007-05-09 2010-08-24 Tohoku University Liquid crystal display device and manufacturing method therefor
JP2009004518A (ja) 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス
JP5207120B2 (ja) * 2008-02-05 2013-06-12 三菱マテリアル株式会社 熱欠陥発生がなくかつ密着力に優れた液晶表示装置用配線および電極
TWI525773B (zh) 2008-07-03 2016-03-11 Kobe Steel Ltd Wiring structure, thin film transistor substrate, manufacturing method thereof, and display device
JP5360959B2 (ja) 2008-10-24 2013-12-04 三菱マテリアル株式会社 バリア膜とドレイン電極膜およびソース電極膜が高い密着強度を有する薄膜トランジスター
JP4567091B1 (ja) * 2009-01-16 2010-10-20 株式会社神戸製鋼所 表示装置用Cu合金膜および表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101395290A (zh) * 2006-02-28 2009-03-25 合同会社先端配线材料研究所 半导体装置、其制造方法以及用于该制造方法的溅射用靶材
JP2008261895A (ja) * 2007-04-10 2008-10-30 Tohoku Univ 液晶表示装置及びその製造方法
WO2009131035A1 (ja) * 2008-04-25 2009-10-29 株式会社アルバック 薄膜トランジスタの製造方法、薄膜トランジスタ
WO2010018864A1 (ja) * 2008-08-14 2010-02-18 株式会社神戸製鋼所 表示装置、これに用いるCu合金膜およびCu合金スパッタリングターゲット

Also Published As

Publication number Publication date
TW201219201A (en) 2012-05-16
WO2012011539A1 (ja) 2012-01-26
TWI454373B (zh) 2014-10-01
US20130122323A1 (en) 2013-05-16
US9305470B2 (en) 2016-04-05
CN103003860A (zh) 2013-03-27
JP2012027159A (ja) 2012-02-09
KR20130048228A (ko) 2013-05-09

Similar Documents

Publication Publication Date Title
CN103003860B (zh) 显示装置用Cu合金膜和显示装置
TWI437107B (zh) Display device
TWI437697B (zh) Wiring structure and a display device having a wiring structure
CN102473730B (zh) 布线构造及其制造方法、以及具备布线构造的显示装置
JP5171990B2 (ja) Cu合金膜および表示装置
CN103222061B (zh) 布线构造
JP2011091364A (ja) 配線構造およびその製造方法、並びに配線構造を備えた表示装置
WO2011102396A1 (ja) 表示装置用Al合金膜
WO2012132871A1 (ja) Cu合金膜、及びそれを備えた表示装置または電子装置
US20190148412A1 (en) Multilayer wiring film and thin film transistor element
JP5774005B2 (ja) 銅電極を有する薄膜トランジスタ(tft)
JP2012189725A (ja) Ti合金バリアメタルを用いた配線膜および電極、並びにTi合金スパッタリングターゲット
US8598580B2 (en) Wiring structure, display apparatus, and semiconductor device
WO2010082638A1 (ja) Cu合金膜および表示デバイス
Ning et al. Study on Cu-Cr-Zr Alloy Based High Performance Copper Interconnects Technology for Next Generation Flexible Display
JP2012109465A (ja) 表示装置用金属配線膜
CN102315229A (zh) 薄膜晶体管基板及具备薄膜晶体管基板的显示装置
JP2021064655A (ja) 配線構造及びターゲット材
JP2021064656A (ja) 配線構造及びターゲット材

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150429

CF01 Termination of patent right due to non-payment of annual fee