KR101102891B1 - 배선구조 및 이를 이용한 박막 트랜지스터 - Google Patents

배선구조 및 이를 이용한 박막 트랜지스터 Download PDF

Info

Publication number
KR101102891B1
KR101102891B1 KR1020070089554A KR20070089554A KR101102891B1 KR 101102891 B1 KR101102891 B1 KR 101102891B1 KR 1020070089554 A KR1020070089554 A KR 1020070089554A KR 20070089554 A KR20070089554 A KR 20070089554A KR 101102891 B1 KR101102891 B1 KR 101102891B1
Authority
KR
South Korea
Prior art keywords
copper
delete delete
film
substrate
layer
Prior art date
Application number
KR1020070089554A
Other languages
English (en)
Other versions
KR20090024500A (ko
Inventor
김경섭
남상운
정창오
오원식
최성락
정수임
어재호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070089554A priority Critical patent/KR101102891B1/ko
Priority to US12/231,709 priority patent/US20090090942A1/en
Publication of KR20090024500A publication Critical patent/KR20090024500A/ko
Application granted granted Critical
Publication of KR101102891B1 publication Critical patent/KR101102891B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

기판 상에 산소의 함량이 16~39 at % 인 구리산화막과 상기 구리 산화막위에 구리막이 형성되어 있는 배선 구조 및 박막 트랜지스터 기판을 제시한다. 상기 배선 구조에 따르면 배선의 저항이 감소하고, 구리막과 기판간의 접착력이 증가되어 불량이 방지되며 화질이 향상된다. 또한 제조공정이 단순화 되어 비용을 절감할 수 있다.

Description

배선구조 및 이를 이용한 박막 트랜지스터{WIRE STRUCTURE AND THIN FILM TRANSISTOR USING THE SAME}
본 발명은 배선구조 및 이를 이용한 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 신뢰성이 향상되며, 제조공정이 단순화되고 제조비용이 감소되고, 배선저항 및 불량이 감소되는 배선구조 및 이를 이용한 박막 트랜지스터에 관한 것이다.
반도체 소자 또는 표시 장치는 전기 신호를 전송하기 위한 다양한 종류의 배선들을 포함한다. 예컨대, 표시 장치 중 최근 널리 사용되는 평판표시장치의 경우, 그 스크린이 대형화되고, 고화질의 디스플레이에 대한 요구가 증가하면서 고주파수 구동에 따른 신속한 동작을 위해 저저항을 갖는 배선이 필수적이다.
한편, 반도체 소자 또는 표시 장치는 기판을 포함하며, 상기 배선은 상기 기판 위에 형성된다. 만약, 상기 기판과 상기 배선간 접착력이 떨어진다면, 상기 배선이 상기 기판에 안정적으로 형성되지 못하여 동작상의 오류가 발생될 수 있다.
따라서, 상기 전기 신호를 전송하는 배선은 저항이 낮고 기판과의 접착성이 우수할 것이 요구된다. 저항이 낮은 금속으로는 Au나 Ag등이 있는데, 상기 Au나 Ag는 가격이 비싸기 때문에 적합하지 않다. 한편, Al이 배선으로 사용될 수 있는데, 상기 Al은 기판과의 접착성은 우수하지만 저항이 충분히 작지 못하여 고속 동작에는 부적합하다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 제조공정이 단순화되고 제조비용이 감소되는 배선구조를 제공한다.
또한, 본 발명은 상기 배선구조를 이용한 박막 트랜지스터를 제공한다.
본 발명의 일 특징에 따른 배선구조는 기판 및 배선층을 포함한다. 상기 배선층은 상기 기판위에 형성되며, 산소의 함량이 16~39 at % 인 구리산화막 및 상기 구리 산화막위에 형성된 구리막을 포함한다. 상기 구리산화막의 두께는 10-1000 Å이며, 상기 구리막의 두께는 약 300-20000Å이다. 상기 구리산화막 및 구리막은 10wt%이하의 합금원소를 더 포함할 수 있으며, 그 합금원소는 은(Ag), 니켈(Ni), 마그네슘(Mg), 지르코늄(Zr) 및 질소(N) 중 적어도 하나이다.
본 발명의 다른 특징에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성된 게이트 전극, 상기 게이트 전극위에 형성된 반도체층, 상기 반도체층 위에 형성되며 상호 이격된 소오스 전극 및 드레인 전극을 포함한다. 상기 게이트 전극, 소오스 전극 및 드레인 전극 중 적어도 하나는 구리산화막 및 상기 구리 산화막위에 형성된 구리막을 포함한다. 상기 구리산화막은 16~39at%의 산소를 포함하며, 상기 구리산화막의 두께는 10-1000Å이며, 상기 구리막의 두께는 300-20000Å이다. 상기 구리산화막 및 구리막은 10wt%이하의 합금원소를 더 포함하며, 상기 합금원소는 은(Ag), 니켈(Ni), 마그네슘(Mg), 지르코늄(Zr) 및 질소(N) 중 적어도 하나이다.
이러한 배선 구조 및 이를 이용한 박막 트랜지스터에 따르면, 상기 구리산화막이 기판과의 접착력을 높여 불량을 방지하고 화질을 향상시킨다.
또한 상기의 구리산화막은 구리막과 동일한 공정을 사용하여 형성이 가능하므로 공정이 단순화되고 비용이 절감된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 배선구조의 단면도이며, 도 2는 도 1의 배선층의 상세 구조를 도시한 단면도이다.
도 1은 기판(1) 위에 형성된 배선층(2)의 단면 구조로, 배선층(2)은 스퍼터링 등의 방법으로 형성할 수 있다. 기판(1)은 유리, 플라스틱등의 투명한 물질 및 불투명한 물질도 사용할 수 있다. 도 2를 참조하면, 배선층(2)은 기판(1) 위에 구리산화막(2a)을 형성하고 그 위에 구리막(2b)을 형성한 박막의 단면구조이다. 진공챔버에서 구리 타겟을 이용하여, 산소와 아르곤을 사용하여 성막하면 구리산화막(2a)을 형성할 수 있다. 이후 산소를 공급하지 않고 성막하게되면 구리막(2b)을 얻을 수 있다. 본 실시예에서는 300Å의 구리산화막(2a)을 형성하고 그 상부에 3000Å의 구리막(2b)을 형성하였다. 본 발명에서는 스퍼터링을 사용하여 막을 형성하였으나, 전기도금, 화학증기증착, 물리적 방법등을 사용하여 형성할 수 있다.
도 3 내지 도 5는 배선층에 사용될 수 있는 여러가지 구리막에 대한 접착력 을 테스트한 결과의 사진이다.
도 3은 기판 위에 구리막만을 형성한 시료의 접착력 결과이다. 접착력은 ASTM D3359 방법을 사용하였다. ASTM은 박막의 접착력을 측정하는 방법으로, 기판위에 형성된 박막 위에 바둑판 모양의 커팅을 실시 한 뒤, 테이프를 붙이고 그 테이프를 떼어내어 그 박막의 접착력을 측정한다. 테이프를 떼어낸 후 테이프에 박막이 달라붙어 기판이 많이 드러날수록 접착력이 좋지않은 박막이고, 테이프를 떼어내도 박막이 기판위에 남아있으면 접착력이 우수한 박막이다. 박막 위에 형성된 바둑판 모양의 커팅면적을 기준으로, 박막이 제거되지않고 모두 남아있으면 5B, 바둑판 면적의 5%이하의 박막이 뜯겨나갔으면 4B, 5 내지 15%의 면적이 뜯겨나갔으면 3B, 15 내지 35%의 면적이 뜯겨나갔으면 2B, 35 내지 65%의 면적이 뜯겨져 나갔으면 1B, 65% 이상의 면적이 뜯겨져 나갔을 경우에는 0B의 접착력이라고 칭한다. 상기 분류에 따르면 5B는 접착력이 우수함을 뜻하고, 0는 박막의 접착력이 약하다는 것을 뜻한다. 도 3을 보면, 기판 위에 구리막을 형성한 경우는 0B의 접착력, 즉 막이 거의 뜯겨져 나감을 알 수 있다. 기판 위에 구리막을 형성한 박막은 접착력이 약하여 배선으로 사용하기 어렵다. 도 4는 도 2와 같이 기판 위에 산소의 함량이 16at% ~ 39at%인 구리 산화막을 형성한 후 그 상부에 구리막을 형성한 샘플의 접착력 결과이다. 구리와 기판 사이에 16~39at%의 구리산화막이 존재하는 경우 4B 정도의 접착력을 보임을 알 수 있다. 도 5는 기판위에 산소의 함량이 약 50%인 구리 산화막을 형성한 후 그 상부에 구리막을 형성한 시료의 접착력 결과이다. 도 5의 시료도 도 3의 시료와 마찬가지로 0B로 접착력이 낮으며, 박막이 뜯겨져 나감을 알 수 있다.
상기 도 3,4,5에 도시된 접찹력의 결과를 종래에 박막으로 주로 사용되는 배선들의 접찹력과 비교하기 위해서, 도 6에 여러가지 금속의 접착력을 나타내었다.
도 6을 참조하면, Al, AlNd, Mo, Cr 등은 박막으로 주로 사용되는 금속 물질이며, 이러한 금속들은 최소한 3B 이상의 접착력을 보임을 알 수 있다. 그러나 구리의 경우에는 0B로 접착력이 매우 낮으며 이를 배선으로 사용하기 어렵다는 것을 보여준다. 그러나 본 발명인 기판위에 산소의 함량이 16~39at%인 구리 산화막을 형성한 뒤 구리막을 형성한 경우에는 접착력이 4B를 보이는 것으로 보아 배선으로 사용이 가능한 접착력을 가지고 있음을 알 수 있다. 산소의 함량이 16~39at%인 구리 산화막은 CuxOy로 표현 하였을 때, 0.16 ≤{y/(x+y)} ≤ 0.39의 조건을 만족시킨다.
구리산화막은 두가지 안정한 상태를 가지고 있는데, Cu2O와 CuO이다. 구리의산화수가 1가인 경우에는(Cu+) Cu2O(Cuprous oxide)를 형성하고, 구리의 산화수가 2가인 경우에는 (Cu++) CuO(Cupric oxide)를 형성한다. Cu2O의 경우에는 밝은 적색 혹은 갈색을 띄고, CuO의 경우에는 검은색 또는 회색을 띈다.
도 7a 내지 도 7c는 도 3,4,5 각각에 도시한 여러가지 배선층과 동일한 시료의 후면 사진이다.
도 7a는 기판에 구리막만을 형성한 경우의 사진이며 구리의 색을 보인다. 구리산화막을 접착층으로 사용할 경우, 16~39at%의 산소를 함유한 구리산화막이 구리막 의 접착력을 강화시키는데, 이러한 산화막의 경우에는 도 7b와 같은, 밝은 적색 또는 갈색을 나타냄을 알 수 있다. 또한 상기의 범위를 넘는 약 50at%의 산소를 포함한 시료의 경우에는 도 7c와 같은 회색 또는 검은색을 나타냄을 알 수 있다. 상기 시료의 상부에는 도 7a 내지 도 7c 모두 구리막이 존재하므로 동일한 색을 띄나, 기판의 뒷면은 접착층인 구리 산화막을 관찰할 수 있다. 기판은 투명하므로 접착층의 색을 알 수 있다. 따라서 형성된 구리 산화막의 색깔을 통하여 구리산화막의 산소함량을 유추할 수 있고, 이를 토대로 구리 산화막의 접착력도 유추해내는 것이 가능하다. 실제 기판에 구리산화막을 형성하고 그 상부에 구리막을 형성한 경우 기판의 후면을 육안으로 검사하여, 그 색깔로서 산소의 함량을 판별할 수 있다. 따라서 실제 제품을 생산하는 경우에는 별도의 검사장비 없이 눈으로 검사할 수 있으므로 편리하다.
도 8은 도 2의 구리산화막의 산소의 함량에 따른 구리막의 접착력을 도시한 그래프이다. 도 8에 따르면, 기판 위에 형성된 구리 산화막은 산소의 함량이 증가함에 따라서 접착력이 증가하는 경향을 보이다가 다시 감소하는 것을 알 수 있다. 산소의 함량이 16at%인 경우에는 3B의 접착력을 보이며, 30at% 부근에서 최대의 접착력인 4B를 보이고, 산소의 함량이 더 증가하면, 접착력이 감소한다. 여기서 박막은 스퍼터링 장치를 사용하여, 아르곤과 산소의 분압을 조절하여 구리 산화막을 증착하였다. 스퍼터링 장치 내에서 산소의 분압이 증가함에 따라서 생성된 구리 산화막의 산소 함량이 증가함을 알 수 있다. 아르곤의 분압을 1로 하였을 때, 산소의 분압을 0.33~1 로 하면 접착력이 3B 이상인 박막을 형성할 수 있다. 본 발명에서는 구리막 및 구리산화막을 형성하기 위해서 스퍼터링방법을 사용하였으나, 이외에도 구리 전기도금, 화학증기증착등의 다양한 방법을 통하여 구리막을 형성하는 것이 가능하다.
구리산화막을 접착층으로 적층하는 방법은 몇 가지가 있다. 첫번째 방법은 상기에서 설명한 바와 같이 반응성 스퍼터링(reactive sputtering)등을 이용하는 것이다. 즉, 처음부터 산소의 함량을 조절한 구리산화막(CuxOy, 단, 0.16 ≤{y/(x+y)} ≤ 0.39)을 형성하는 것이다. 두번째 방법은 기판 위에 구리막 또는 구리산화막을 형성한 뒤, 열처리하여 그 구리산화막내의 산소함량이 16~39at%가 되도록 하는 것이다. 열처리 온도는 약 220~400℃ 이며, 형성 시간은 막에 따라 달라질 수 있다.
이제 상기의 박막구조를 바탕으로 하여 형성된 박막트랜지스터 기판 및 디스플레이 장치에 대해서 설명하기로 한다.
도 9는 본 발명의 일 실시예에 따른 어레이 기판을 나타내는 평면도이다. 도 10는 상기 도 1의 I-I라인의 단면도이다. 도 11는 상기 도 1의 II-II라인의 단면도이다.
도 9, 10 및 11을 참조하면, 상기 어레이 기판은 절연기판(120), 게이트 라인(131), 데이터 라인(133), 게이트 절연막(126), 보호 절연막(116) 및 화소 전극(112)등을 포함한다.
상기 절연기판(120)은 광을 통과시킬 수 있는 투명한 재질의 유리를 사용할 수 있다. 이때, 상기 절연 기판(120)이 트리아세틸셀룰로오스 (Triacetylcellulose; TAC), 폴리카보네이트 (Polycarbonate; PC), 폴리에테르설폰 (Polyethersulfone; PES), 폴리에틸렌테라프탈레이트 (Polyethyleneterephthalate; PET), 폴리에틸렌나프탈레이트 (Polyethylenenaphthalate; PEN), 폴리비닐알콜 (Polyvinylalcohol; PVA), 폴리메틸메타아크릴레이트 (Polymethylmethacrylate; PMMA), 싸이클로올레핀 폴리머 (Cyclo-Olefin Polymer; COP) 등을 포함할 수도 있다.
상기 게이트 라인(131)은 상기 절연기판(120) 상에 배치되고, 게이트 접착층(131a)과 게이트 도전층(131b)을 포함한다.
상기 게이트 접착층(131a)은 상기 절연기판(120) 상에 배치된다. 상기 게이트 접착층(131a)은 상기 절연기판(120)과의 접착력을 증가시킨다. 본 실시예에서, 상기 게이트 접착층(131a)은 구리 산화막 및 구리합금 산화막을 포함한다. 이때 구리산화막 및 구리합금 산화막의 산소 함량은 16at% ~ 39at%가 적당하다. 이러한 농도로 산소가 포함되면 기판과의 접착력이 좋아져서 막이 들뜨거나 뜯겨지지 않으며 후속공정을 진행하는데 있어서도 박막의 접착력에 관한 문제가 발생하지 않는다.
상기 게이트 도전층(131b)은 상기 게이트 접착층(131a) 상에 배치된다. 상기 게이트 도전층(131b)은 구리 또는 구리합금을 포함한다. 상기 게이트 도전층(131b)이 구리를 포함하는 경우, 비저항이 2.1μΩcm내지2.3μΩcm이다. 따라서, 비저항이 3.1μΩcm인 알미늄층에 비해 상기 게이트 도전층(131b)은 30%이상 작은 비저항을 갖는다. 또한, 상기 게이트 도전층(131b)은 상기 알미늄층에 비해 전기적 이동성(electromigration)이 낮다.
박막 트랜지스터(155)의 게이트 전극(118)은 상기 절연기판(120) 상에 배치된다. 상기 게이트 전극(118)은 상기 게이트 라인(131)과 동일한 층으로부터 형성되고, 게이트 접착 패턴(118a)과 게이트 도전 패턴(118b)을 포함한다.
상기 게이트 접착패턴(118a)은 상기 절연기판(120) 상에 배치되고, 상기 게이트 라인(131)의 상기 게이트 접착층(131a)과 동일한 물질을 포함한다.
상기 게이트 도전 패턴(118b)은 상기 게이트 배리어 패턴(118a) 상에 배치되고, 상기 게이트 라인(131)의 상기 게이트 도전층(131b)과 동일한 물질을 포함한다.
상기 게이트 절연막(126)은 상기 절연기판(120) 상에 배치되어, 상기 게이트 라인(131) 및 상기 게이트 전극(118)을 커버한다.상기 게이트 절연막(126)은 화학기상증착(Chemical Vapor Deposition; CVD), 플라즈마화학기상증착(Plasma Enhanced CVD; PECVD)등을 통하여 형성한다.
상기 박막 트랜지스터(155)의 반도체 패턴(137)은 상기 게이트 전극(118)에 대응되는 상기 게이트 절연막(126) 상에 배치된다. 상기 반도체 패턴(137)은 아몰퍼스 실리콘 패턴(137a) 및 저항성 접촉층인 n+ 아몰퍼스 실리콘 패턴(137b)을 포함한다.
일반적으로, 상기 게이트 전극(118)과 소오스 전극(117)의 사이에 전계가 인가되는 경우, 상기 게이트 절연막(126)에 인접하는 상기 아몰퍼스 실리콘 패턴 하부에 채널이 형성된다. 상기 n+ 아몰퍼스 실리콘 패턴(137b)은 상기 아몰퍼스 실리콘 패턴(137a) 상에 서로 이격되어 배치된 두 개의 패턴들을 포함한다.
상기 데이터 라인(133)은 상기 게이트 절연막(126) 상에 배치되고, 데이터 배리어층(133a)와 데이터 도전층(133b)을 포함한다.
상기 데이터 배리어층(133a)은 상기 게이트 절연막(126), 상기 아몰퍼스 실리콘 패턴(137a) 및 n+ 아몰퍼스 실리콘 패턴(137b) 상에 배치된다. 상기 데이터 배리어층(133a)은 상기 게이트 절연막(126) 내의 실리콘이 상기 데이터 도전층(133b) 내로 확산되어 상기 데이터 도전층(133b)의 저항이 증가하는 것을 방지한다. 본 실시예에서, 상기 데이터 배리어층(133a)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴-티타늄(Mo-Ti) 합금, 몰리브덴-텅스텐(Mo-W) 합금, 몰리브덴-크롬(Mo-Cr) 합금, 몰리브덴-니오브(Mo-Nb) 합금 등을 포함한다.
상기 데이터 도전층(133b)은 상기 데이터 배리어층(133a) 상에 배치된다. 본 실시예에서, 상기 데이터 도전층(133b)은 상기 게이트 도전층(131b)과 같이 구리 또는 구리합금을 포함한다. 본 실시예에서는 데이터 라인을 이중막으로 형성하였으나, 배리어층, 구리층, 캡핑층으로 이루어진 삼중막으로 형성 할 수도 있다. 또한 구리 합금을 이용한 구리합금 또는 구리 단일막으로 형성 할 수도 있다. 한편, 데이터 라인의 구리층은 게이트라인과 마찬가지로 접착성 강화를 위해 구리산화막을 포함할 수 있다. 이 경우, 상기 구리산화막의 산소 함량은 16at% ~ 39at%가 바람직하다. 상기 박막 트랜지스터(155)의 소오스 전극(117)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 하나 상에 배치된다. 상기 소오스 전극(117)은 상기 데이터 라인(133)과 동일한 층으로부터 형성되고, 상기 데이터 라인(133)에 전기적으로 연결된다. 상기 소오스 전극(117)은 소오스 배리어 패턴(117a)과 소오스 도전 패 턴(117b) 을 포함한다.
상기 소오스 배리어 패턴(117a)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 상기 하나 상에 배치되고, 상기 데이터 라인(133)의 상기 데이터 배리어층(117a)과 동일한 물질을 포함한다. 본 실시예에서, 상기 소오스 배리어 패턴(117a)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴-티타늄(Mo-Ti) 합금, 몰리브덴-텅스텐(Mo-W) 합금, 몰리브덴-크롬(Mo-Cr) 합금, 몰리브덴-니오브(Mo-Nb) 합금 등과 같은 도전성 물질을 포함한다. 상기 소오스 도전 패턴(117b)은 상기 소오스 배리어 패턴(117a) 상에 배치되고, 상기 데이터 라인(133)의 상기 데이터 도전층(133b)과 동일한 물질을 포함한다.
상기 박막 트랜지스터(155)의 드레인 전극(119)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 나머지 하나 상에 배치된다. 상기 드레인 전극(119)은 상기 데이터 라인(133)과 동일한 층으로부터 형성되고, 상기 화소 전극(112)과 전기적으로 연결된다. 상기 드레인 전극(119)은 드레인 배리어 패턴(119a), 드레인 도전 패턴(119b) 을 포함한다.
상기 드레인 배리어 패턴(119a)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 상기 나머지 하나 상에 배치되고, 상기 데이터 라인(133)의 상기 데이터 배리어층(117a)과 동일한 도전성 물질을 포함한다.
상기 드레인 도전 패턴(119b)은 상기 드레인 배리어 패턴(119a) 상에 배치되고, 상기 데이터 라인(133)의 상기 데이터 도전층(133b)과 동일한 물질을 포함한다.
상기 보호 절연막(116)은 상기 게이트 절연막(126) 상에 배치되어, 상기 반도체 패턴(137), 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 커버한다. 본 실시예에서, 상기 보호 절연막(116)은 질화 실리콘을 포함한다. 이때, 상기 보호 절연막(116)이 저밀도 질화 실리콘층 및 고밀도 질화 실리콘층의 적층구조를 가질 수도 있다. 상기 보호 절연막(116)은 유기물질로 이루어질 수도 있으며, 상기 언급된 질화 실리콘층 및 유기물질 층의 적층구로로 형성될 수도 있다. 상기 보호 절연막(116)은 상기 드레인 전극(119)을 부분 노출하는 콘택홀(151)을 포함한다.
상기 화소 전극(112)은 상기 보호 절연막(116) 상에 배치되며, 상기 콘택홀(151)을 통하여 상기 드레인 전극(119)에 전기적으로 연결된다. 상기 화소 전극(112)은 산화인듐주석(Indium Tin Oxide; ITO), 산화아연주석(Indium Zinc Oxide; IZO), 아몰퍼스 산화인듐주석(Amorphous Indium Tin Oxide; a-ITO) 등의 투명한 도전성 물질을 포함한다.
상기와 같은 본 실시예에 따르면, 절연 기판(120)위에 산소의 함량이16at% ~39at%인 산화구리막을 접촉층(131a, 118a)으로 형성한 뒤 그 상부에 구리막(131b, 118b)를 형성하여 구리막의 접착력을 향상시켜 불량이 감소한다. 도 12 내지 도 20는 상기 도 10에 도시된 어레이 기판의 제조방법을 나타내는 단면도들이다.
도 12 및 15를 참조하면, 상기 절연 기판(120) 상에 게이트 접착막(141)및 게이트 도전막(142)을 순차적으로 형성한다. 게이트 접착막(141)과 게이트 도전 막(142)은 하나의 스퍼터링 장치 및 하나의 스퍼터링 챔버에서 생성할 수 있다. 먼저 스퍼터링 챔버에 구리 타겟을 설치하고 아르곤과 산소를 주입하여 기판에 구리산화막을 형성한다. 이때 산소와 아르곤의 분압은 0.33: 1 내지 1:1 정도가 바람직 하다. 이렇게 구리산화막을 형성할 경우, 생성된 구리 산화막에서 산소의 함량은 16at% 내지 39at%가 된다. 이렇게 형성한 구리 산화막이 게이트 접착막(141)이 된다. 이 후 산소를 챔버에 주입시키지 않고 구리막을 증착하면 게이트 도전층(142)가 형성된다. 본 실시예에서는 구리산화막을 300Å형성하고, 구리막을 3000Å형성하여 이를 게이트 접착막(141) 및 게이트 도전막(142)으로 사용하였다. 이렇게 하나의 장치에서 주입되는 기체의 양을 조절하여 게이트 접착막과 게이트 도전막을 형성하므로, 공정이 단순화 되고 비용이 절감된다.
상기에서는 스퍼터링 장치를 사용하여 구리산화막을 게이트 접착막으로 형성하고, 구리막을 게이트 도전막으로 사용하였으나, 구리 산화막은 상기에 언급된 방법이외의 다른 방법을 통해서도 형성이 가능하다. 예를 들면 구리막을 형성하고 나서 열처리를 통하여 구리산화막을 형성할 수도 있다. 또한 상기에 언급된 비율이 아닌 비율의 산소를 주입한 뒤, 이를 열처리 하여 16at% 내지 39at%의 산소를 포함하는 구리 산화막을 형성할 수도 있다.
또한 상기 구리 산화막의 두께는 10Å에서 1000Å정도로 형성하는 것이 가능하며, 그 상부에 형성된 구리막은 300Å에서 20000Å로 형성할 수도 있다.
또한 상기의 게이트 도전막(142) 및 게이트 접착막(141)에는 구리막, 구리산화막 이외에 Ag, Ni, Mg, Zr, N등의 원소를 10%이하로 포함할 있다.
이어서, 상기 게이트 도전막(142) 상에 게이트 포토레지스트 필름(143)을 형성한다.
이후에, 게이트 마스크(171)를 이용하여 상기 게이트 포토레지스트 필름(143)을 노광한다. 상기 게이트 마스크(171)는 차광부(171a) 및 투명부(171b)를 포함한다. 상기 차광부(171a)는 상기 게이트 라인(131) 및 상기 게이트 전극(118)에 대응된다.
상기 노광된 게이트 포토레지스트 필름(143)을 현상하여, 상기 게이트 도전막(142) 상에 게이트 포토레지스트 패턴(143a)을 형성한다. 상기 게이트 포토레지스트 패턴(143a)을 식각마스크로 이용하여 상기 게이트 도전막(142) 및 상기 게이트 접착막(141)을 부분 식각하여 상기 절연 기판(120) 상에 상기 게이트 접착층(131a), 게이트 도전층(131d), 상기 게이트 접착층 패턴(118a) 및 게이트 도전 패턴(118b)을 형성한다. 이어서, 상기 게이트 포토레지스트 패턴(143a)을 상기 게이트 도전층(131b) 및 상기 게이트 도전 패턴(118b)으로부터 제거한다.
도 16을 참조하면, 상기 게이트 전극(118) 및 상기 게이트 라인(131)이 형성된 상기 절연 기판(120) 상에 실란가스 및 질소혼합가스를 주입(Inject)하고, 화학기상증착(CVD)을 통하여 상기 게이트 절연막(126)을 형성한다. 본 실시예에서, 상기 질소혼합가스는 상기 질소 가스, 상기 암모니아 가스등을 포함하고, 상기 화학기상증착은 플라즈마화학기상증착(PECVD)일 수 있다. 여기에서는 절연막을 형성하기 위해서 화학기상증착방법을 사용하였지만, 유기물질을 도포하여 절연막으로 사용하는 것도 가능하다.
도 17를 참조하면, 상기 게이트 절연막(126) 상에 하부 아몰퍼스 실리콘층을 형성한다. 이어서, 상기 아몰퍼스 실리콘층의 표면에 인(P)등의 불순물을 주입하여 n+아몰퍼스 실리콘층(도시되지 않음)을 형성한다. 계속해서, 상기 n+아몰퍼스 실리콘층 및 상기 아몰퍼스 실리콘층을 부분 식각하여 n+ 아몰퍼스 실리콘 패턴(137c) 및 아몰퍼스 실리콘 패턴(137a)을 형성한다.
도 18을 참조하면, 상기 n+ 아몰퍼스 실리콘 패턴(137c) 및 상기 아몰퍼스 실리콘 패턴(137a)이 형성된 상기 게이트 절연막(126) 상에 데이터 배리어막(도시되지 않음) 및 데이터 도전막(도시되지 않음)을 순차적으로 형성한다. 이어서, 상기 데이터 도전막 상에 데이터 포토레지스트 필름(도시되지 않음)을 형성한다.
이후에, 데이터 마스크(도시되지 않음)를 이용하는 사진식각공정을 통하여, 상기 데이터 배리어막 및 상기 데이터 도전막을 부분 식각하여 상기 데이터 배리어층(133a), 데이터 도전층(133d), 상기 소오스 배리어 패턴(117a), 소오스 도전 패턴(117d), 상기 드레인 배리어 패턴(119a) 및 드레인 도전 패턴(119d)을 형성한다.
도 18을 참조하면, 계속해서 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 식각마스크로 이용하여, 상기 소오스 전극(117)과 상기 드레인 전극(119)의 사이에 배치된 상기 n+ 아몰퍼스 실리콘 패턴을 부분 식각하여 상기 n+ 아몰퍼스 실리콘 패턴(137b) 및 상기 아몰퍼스 실리콘 패턴(137a)을 갖는 상기 반도체 패턴(137)을 형성한다.
본 실시예에서는 상기 반도체 패턴(137)을 형성할 때 하나의 포토마스르를 사용하고, 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전 극(119)을 형성하는데 하나의 포토마스크를 사용하였으나, 다른 실시예로, 1장의 포토마스크를 이용하여 반도체 패턴, 데이터 라인, 소오스 전극 및 드레인 전극을 형성할 수도 있다.
도 19을 참조하면, 이어서 상기 게이트 절연막(126) 상에 상기 반도체 패턴(137), 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 커버하는 상기 보호 절연막(116)을 형성한다. 실란가스 및 질소혼합가스를 주입(Inject)하고, 화학기상증착(Chemical Vapor Deposition: CVD)을 통하여 상기 보호 절연막(116)을 형성한다. 이 외에도 유기물질을 도포하여 상기 보호 절연막을 형성 할 수도 있다. 또한 상기 화학기상증착을 이용한 무기물질로 이루어진 보호막과 상기 유기물질로 형성된 보호막을 적층하여 보호막으로 사용할 수도 있다. 또한 절연막으로 컬러필터를 사용할 수도 있다.
도 20을 참조하면, 상기 보호 절연막(116)을 부분 식각하여 상기 드레인 전극(119)의 일부를 노출하는 상기 콘택홀(151)을 형성한다. 이때, 상기 화소 전극(112)이 형성된 후에, 상기 드레인 전극(119)에 대응하는 상기 화소 전극(112) 상에 레이저를 조사하여 상기 콘택홀(151)을 형성할 수도 있다.
이어서, 상기 콘택홀(151)이 형성된 상기 보호 절연막(116) 상에 상기 드레인 전극(119)과 전기적으로 연결되는 상기 화소 전극(112)을 형성한다. 화소전극(112) 투명한 도전물질로써, 산화 인듐주석, 산화 아연주석등을 사용할 수 있다.
도 21은 본 발명의 일 실시예에 따른 표시장치를 나타내는 단면도이다.
도 21을 참조하면, 상기 표시장치는 어레이 기판(180), 대향 기판(170) 및 액정층(108)을 포함한다. 본 실시예에서, 상기 어레이 기판(180)은 도 9내지 도 11에 도시된 어레이 기판과 동일하므로, 동일한 도면부호에 대해서 상세한 설명을 생략한다.
상기 대향기판(170)은 대향 절연 기판(100), 블랙 매트릭스(102), 컬러 필터(104) 및 공통 전극(106)을 포함한다.
상기 대향 절연 기판(100)은 유리, 석영 등과 같은 투명한 절연물질을 포함한다. 이때, 상기 대향 절연 기판(100)이 투명한 합성수지를 포함할 수도 있다.
상기 어레이 기판(180)에는 화소 영역이 정의되며, 상기 블랙 매트릭스(102)는 상기 대향 절연 기판(100) 상에 상기 화소 영역의 경계에 대응되게 배치되어 액정을 콘트롤할 수 없는 영역에 입사되는 광을 차단한다.
상기 컬러 필터(104)는 상기 블랙 매트릭스(102)가 형성된 상기 대향 절연 기판(100) 상에 배치되어 소정의 파장을 갖는 광만을 선택적으로 투과시킨다. 상기 컬러 필터(104)는 상기 어레이 기판(180)의 화소 전극(112)에 대응된다.
도 21에는 컬러 필터(104)를 대향기판(100) 위에 형성하였지만, 컬러필터를 어레이 기판(180)에 형성하는 것도 가능하다. 또한 상기 블랙매트릭스(102)도 어레이 기판(180) 위에 형성될 수 있다.
상기 공통 전극(106)은 상기 블랙 매트릭스(102) 및 상기 컬러 필터(104)가 형성된 상기 대향 절연 기판(100)의 전면에 형성된다. 상기 공통 전극(106)은 산화인듐주석(Indium Tin Oxide; ITO), 산화아연주석(Indium Zinc Oxide; IZO), 아몰퍼스 산화인듐주석(Amorphous Indium Tin Oxide; a-ITO) 등과 같은 투명한 도전성 물 질을 포함한다.
상기 어레이 기판(180)과 상기 대향 기판(170)의 사이에 스페이서(도시되지 않음)가 배치되어 상기 어레이 기판(180)과 상기 대향 기판(170) 사이의 거리를 유지한다.
상기 액정층(108)은 상기 어레이 기판(180)과 상기 대향 기판(170)의 사이에 개재된다. 상기 액정층(108) 내의 액정은 상기 공통전극(106)과 상기 화소 전극(112) 사이에 인가된 전계에 의해 배열이 변경된다. 따라서, 상기 액정층(108)의 광투과도가 변하여 영상이 표시된다.
실런트(도시되지 않음)는 상기 어레이 기판(180)과 상기 대향 기판(170)의 사이에서 상기 액정층(108)을 밀봉한다.
상기와 같은 본 실시예에 따르면, 상기 어레이 기판(180)의 불량이 감소하고 제조공정이 단순해져서, 상기 표시장치의 화질이 향상되고 제조비용이 감소한다.
상기와 같은 본 발명에 따르면, 상기 기판에 구리산화막이 형성되어 구리배선의 접착력이 강화되어 공정 불량이 방지된다. 또한 하나의 챔버에서 주입되는 가스의 양을 조절하여 배선을 형성할 수 있으므로 비용이 절감되고 공정이 단순화 된다.
또한, 상기 배선의 저항이 감소하여, 상기 표시장치의 화질이 향상된다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 배선구조의 단면도이다.
도 2는 도 1의 배선층의 상세 구조를 도시한 단면도이다.
도 3 내지 도 5는 배선층에 사용될 수 있는 여러가지 구리막에 대한 접착력을 테스트 한 결과의 사진이다.
도 6은 배선층에 사용될 수 있는 여러가지 금속의 접착력을 도시한 그래프이다.
도 7a 내지 도 7c는 도 3 내지 도 5 각각에 도시한 여러가지 배선층과 동일한 시료의 후면 사진이다.
도 8은 도 2의 구리산화막의 산소함량에 따른 구리막의 접착력을 도시한 그래프이다.
도 9는 본 발명의 일 실시예에 따른 어레이 기판을 나타내는 평면도이다.
도 10은 상기 도 9의 I-I라인의 단면도이다.
도 11은 상기 도 9의 II-II라인의 단면도이다.
도 12 내지 도 20은 상기 도 10에 도시된 어레이 기판의 제조방법을 나타내는 단면도들이다.
도 21은 본 발명의 일 실시예에 따른 표시장치를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
112 : 화소 전극 116 : 보호 절연막
117 : 소오스 전극 118 : 게이트 전극
119 : 드레인 전극 120 : 절연 기판
126 : 게이트 절연막 131 : 게이트 라인
151 : 콘택홀 155 : 박막 트랜지스터
133 : 데이터 라인

Claims (37)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 어레이 기판;
    상기 어레이 기판에 대향하는 대향기판; 및
    상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함하고,
    상기 어레이 기판은 기판, 상기 기판 위에 형성된 게이트 전극, 상기 게이트 전극위에 형성된 반도체층, 상기 반도체층 위에 형성되는 상호 이격된 소오스 전극 및 드레인 전극을 포함하고,
    상기 게이트 전극, 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나는 구리산화막 및 상기 구리산화막 위에 형성된 구리막을 포함하며, 상기 구리산화막은 산소의 함량이 16~39 at % 인 표시장치.
  15. 삭제
  16. 제14항에 있어서, 상기 구리산화막의 두께는 10Å 내지 1000Å인 표시장치.
  17. 제16항에 있어서, 상기 구리막의 두께는 300Å 내지 20000Å인 표시장치.
  18. 제17항에 있어서, 상기 구리산화막 및 상기 구리막 중 적어도 하나는 10wt%이하의 합금원소를 더 포함하는 표시장치.
  19. 제18항에 있어서, 상기 합금원소는 은(Ag), 니켈(Ni), 마그네슘(Mg), 지르코늄(Zr) 및 질소(N) 중 적어도 하나를 포함하는 표시장치.
  20. 제16항에 있어서, 상기 구리산화막 및 상기 구리막 중 적어도 하나는 10wt%이하의 합금원소를 더 포함하는 표시장치.
  21. 제20항에 있어서, 상기 합금원소는 은(Ag), 니켈(Ni), 마그네슘(Mg), 지르코늄(Zr) 및 질소(N) 중 적어도 하나를 포함하는 표시장치.
  22. 제14항에 있어서, 상기 구리막의 두께는 300Å 내지 20000Å인 표시장치.
  23. 제22항에 있어서, 상기 구리산화막 및 상기 구리막 중 적어도 하나는 10wt%이하의 합금원소를 더 포함하는 표시장치.
  24. 제23항에 있어서, 상기 합금원소는 은(Ag), 니켈(Ni), 마그네슘(Mg), 지르코늄(Zr) 및 질소(N) 중 적어도 하나를 포함하는 표시장치.
  25. 제14항에 있어서, 상기 구리산화막 및 상기 구리막 중 적어도 하나는 10wt%이하의 합금원소를 더 포함하는 표시장치.
  26. 제25항에 있어서, 상기 합금원소는 은(Ag), 니켈(Ni), 마그네슘(Mg), 지르코늄(Zr) 및 질소(N) 중 적어도 하나를 포함하는 표시장치.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
KR1020070089554A 2007-09-04 2007-09-04 배선구조 및 이를 이용한 박막 트랜지스터 KR101102891B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070089554A KR101102891B1 (ko) 2007-09-04 2007-09-04 배선구조 및 이를 이용한 박막 트랜지스터
US12/231,709 US20090090942A1 (en) 2007-09-04 2008-09-04 Wiring structure, array substrate, display device having the same and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070089554A KR101102891B1 (ko) 2007-09-04 2007-09-04 배선구조 및 이를 이용한 박막 트랜지스터

Publications (2)

Publication Number Publication Date
KR20090024500A KR20090024500A (ko) 2009-03-09
KR101102891B1 true KR101102891B1 (ko) 2012-01-10

Family

ID=40522505

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070089554A KR101102891B1 (ko) 2007-09-04 2007-09-04 배선구조 및 이를 이용한 박막 트랜지스터

Country Status (2)

Country Link
US (1) US20090090942A1 (ko)
KR (1) KR101102891B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI479574B (zh) * 2009-03-16 2015-04-01 Hannstar Display Corp Ｔｆｔ陣列基板及其製造方法
JP5548396B2 (ja) * 2009-06-12 2014-07-16 三菱マテリアル株式会社 薄膜トランジスタ用配線層構造及びその製造方法
KR101583602B1 (ko) * 2009-07-23 2016-01-11 엘지디스플레이 주식회사 구리배선 형성방법과 구리배선을 포함하는 액정표시장치용 어레이기판
CN103972246B (zh) * 2009-07-27 2017-05-31 株式会社神户制钢所 布线结构以及具备布线结构的显示装置
EP2312633A1 (en) * 2009-10-15 2011-04-20 Applied Materials, Inc. Method and installation for producing a semiconductor device, and semiconductor device
EP2426720A1 (en) * 2010-09-03 2012-03-07 Applied Materials, Inc. Staggered thin film transistor and method of forming the same
KR20130089419A (ko) * 2012-02-02 2013-08-12 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법
US9988713B2 (en) * 2013-03-12 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Thin film devices and methods for preparing thin film devices
DE102018107563B4 (de) * 2018-03-29 2022-03-03 Infineon Technologies Austria Ag Halbleitervorrichtung mit kupferstruktur und verfahren zur herstellung einer halbleitervorrichung
JP6806732B2 (ja) * 2018-05-11 2021-01-06 株式会社カネカ 透明導電積層体の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003342653A (ja) * 2002-05-17 2003-12-03 Idemitsu Kosan Co Ltd 配線材料及びそれを用いた配線基板
US20070085178A1 (en) * 2003-04-16 2007-04-19 Shinko Electric Industries Co., Ltd. Conductor substrate, semiconductor device and production method thereof
KR20070049278A (ko) * 2005-11-08 2007-05-11 삼성전자주식회사 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495005B1 (en) * 2000-05-01 2002-12-17 International Business Machines Corporation Electroplating apparatus
WO2004040592A1 (ja) * 2002-10-31 2004-05-13 Rohm Co., Ltd. チップ抵抗器、その製造方法およびその製造方法に用いられるフレーム
US20070296003A1 (en) * 2006-06-08 2007-12-27 Samsung Electronics Co., Ltd. Thin Film Transistor Substrate and Method for Manufacturing the Same
US7642552B2 (en) * 2007-01-12 2010-01-05 Tohoku University Liquid crystal display device and manufacturing method therefor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003342653A (ja) * 2002-05-17 2003-12-03 Idemitsu Kosan Co Ltd 配線材料及びそれを用いた配線基板
US20070085178A1 (en) * 2003-04-16 2007-04-19 Shinko Electric Industries Co., Ltd. Conductor substrate, semiconductor device and production method thereof
KR20070049278A (ko) * 2005-11-08 2007-05-11 삼성전자주식회사 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법
US20070122649A1 (en) * 2005-11-08 2007-05-31 Je-Hun Lee Thin film transistor substrate for display

Also Published As

Publication number Publication date
US20090090942A1 (en) 2009-04-09
KR20090024500A (ko) 2009-03-09

Similar Documents

Publication Publication Date Title
KR101102891B1 (ko) 배선구조 및 이를 이용한 박막 트랜지스터
JP4355743B2 (ja) Ｃｕ合金配線膜とそのＣｕ合金配線膜を用いたフラットパネルディスプレイ用ＴＦＴ素子、及びそのＣｕ合金配線膜を作製するためのＣｕ合金スパッタリングターゲット
US7511300B2 (en) Array substrate, display device having the same and method of manufacturing the same
US8455869B2 (en) Oxide thin film transistor and method of fabricating the same
US7683370B2 (en) Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
US5831283A (en) Passivation of copper with ammonia-free silicon nitride and application to TFT/LCD
KR101248459B1 (ko) 액정표시장치 및 그 제조방법
US8039852B2 (en) Thin film transistor for a liquid crystal device in which a sealing pattern is electrically connected to a common electrode wiring
KR101244895B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR101108941B1 (ko) 반도체 디바이스, 표시장치 및 반도체 디바이스의 제조방법
KR20100031374A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20080114573A (ko) 표시 장치 및 표시 장치의 제조 방법
EP1801640A1 (en) Liquid crystal display device and method for manufacturing the same
US20090250244A1 (en) Transparent conductive film, display device, and manufacturing method thereof
US20060261335A1 (en) Liquid crystal display device
KR20060027918A (ko) 박막 트랜지스터 표시판과 그 제조방법
US20130188116A1 (en) Liquid crystal display and method of manufacturing the same
JP5374111B2 (ja) 表示装置およびこれに用いるＣｕ合金膜
US8174660B2 (en) Metal line, method of forming the same, and a display using the same
KR101298611B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR20100060003A (ko) 표시 장치 및 이것에 사용하는 Ｃｕ 합금막
US20210294144A1 (en) Panel and method for manufacturing the same
KR101375853B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR20050002600A (ko) 평면 패널 디스플레이의 전극 기판
KR20120024899A (ko) 알루미늄 합금막, 전자 디바이스 및 전기광학 표시장치용 액티브 매트릭스 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191202

Year of fee payment: 9