KR102256455B1 - 엑스레이 검출기의 어레이 기판 및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 엑스레이 검출기의 어레이 기판은 기판, 상기 기판 상에 서로 교차하도록 형성된 게이트 라인 및 리드 아웃 라인, 상기 게이트 라인 및 리드 아웃 라인이 교차하는 영역에 형성되며, 게이트 전극, 제1 에치 스토퍼, 제2 에치 스토퍼, 액티브층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터, 상기 박막 트랜지스터와 연결되는 하부 전극, 상기 하부 전극 상에 형성된 PIN층, 및 상기 PIN층 상에 형성되는 상부 전극을 포함하여 이루어진 PIN 다이오드, 및 상기 PIN 다이오드의 상부 전극과 연결되는 바이어스 전극을 포함하여 이루어지며, 상기 제1 에치 스토퍼는 하부 전극 아래 전면에 형성되고, 상기 제2 에치 스토퍼는 상기 리드 아웃 라인 아래에 패턴 형성되는 것을 특징으로 하여, 상기 제1 에치 스토퍼에 의한 상기 하부 전극의 단차 발생을 차단하여 이로 인한 다크 전류(Dark Current)의 영향을 줄일 수 있다.
Description
본 발명은 엑스레이 검출기의 어레이 기판에 관한 것으로서, 보다 구체적으로는 컨택 불량을 개선하는 엑스레이 검출기의 어레이 기판 및 그의 제조 방법에 관한 것이다.
엑스레이(X-ray)를 검출하기 위한 엑스레이 검출기는 엑스레이를 직접 검출하는 직접 방식과 엑스레이를 가시광선 영역의 광으로 변환한 후 변환된 가시광선 영역의 광을 이용하여 엑스레이를 검출하는 간접 방식이 있다.
상기 간접 방식의 엑스레이 검출기는 엑스레이를 가시광선 영역의 광으로 변환시키는 구성, 가시광선 영역의 광을 전자 신호로 변환시키는 구성, 및 상기 전자 신호를 영상 신호로 변환시키는 구성을 포함하여 이루어져, 결국, 조사된 엑스레이를 최종적으로 영상 신호로 변환시켜 엑스레이를 검출하는 장치이다.
도 1은 종래의 엑스레이 검출기의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 엑스레이 검출기는 기판(10), 박막 트랜지스터(25), PIN 다이오드(30), 및 신틸레이터(Scintillator, 40)를 포함하여 이루어진다.
상기 박막 트랜지스터(25)는 상기 기판(10) 상에 형성되며 게이트 전극, 액티브층, 소스 전극 및 드레인 전극을 포함하여 이루어진다.
상기 PIN 다이오드(30)는 상기 박막 트랜지스터(25) 상에 형성되며 상기 박막 트랜지스터(25)와 전기적으로 연결되어 있다.
상기 신틸레이터(40)는 상기 PIN 다이오드(30) 상에 형성되며 엑스레이(X-ray)를 가시광선 영역의 광으로 변환시키는 역할을 한다.
이와 같은 엑스레이 검출기는 엑스레이(X-ray)가 상기 신틸레이터(40)로 조사되면 상기 신틸레이터(40)에서 엑스레이가 가시광선 영역의 광으로 변환되어 상기 PIN 다이오드(30)로 전달된다. 상기 PIN 다이오드(30)로 전달된 가시광선 영역의 광은 상기 PIN 다이오드(30)에서 전자 신호로 변환되고, 변환된 전자 신호는 상기 박막 트랜지스터(25)를 거쳐 영상 신호로 디스플레이 된다.
이하 도면을 참조로 종래 엑스레이 검출기의 어레이 기판 제조 공정에 대해서 설명하기로 한다.
도 2a 내지 도 2c는 종래 엑스레이 검출기의 어레이 기판 제조 공정을 도시한 도면이다.
도 2a를 참조하면, 종래 엑스레이 검출기의 어레이 기판은, 기판(10) 상에 금속막을 증착하고, 마스크 공정에 따라 게이트 전극(11)을 형성한다.
상기 게이트 전극(11)이 형성되면, 기판(10)의 전면에 게이트 절연막(12)을 형성하고, 비정질 실리콘막과 도핑된 비정질 실리콘막을 순차적으로 형성한 다음, 상기 게이트 절연막(12) 상의 상기 게이트 전극(11)과 중첩되는 영역에 액티브층(13)을 형성한다.
그 뒤, 소스 및 드레인 전극(14a, 14b)을 기판(10) 상에 상기 액티브층(13)과 연결되면서 서로 마주보도록 형성한다.
그 뒤, 제1 층간절연막(15)을 기판(10) 상에 형성하고, 에치 공정을 진행하여 제1 컨택홀(H1)을 형성함으로써 상기 소스 전극(14a)을 오픈한다.
도 2b에서 알 수 있듯이, 상기 제1 컨택홀(H1)을 통하여 상기 소스 전극(14a)과 전기적으로 연결되는 하부 전극(16a)을 형성한다.
그 뒤, 상기 하부 전극(16a) 상에 광도전체막과 금속막을 순차적으로 형성한 다음, 마스크 공정을 진행하여 상부 전극(16c)을 먼저 형성하고, 이 후 마스크 공정을 추가로 진행하여 상기 하부 전극(16a)과 상부 전극(16c) 사이에 광도전체층(16b)을 형성하여 PIN 다이오드(30)를 완성한다.
그 뒤, 기판(10) 상의 전 영역에 제2 층간절연막(17)을 형성한 다음, 마스크 공정에 따라 드레인 전극(14b) 영역을 오픈하는 제2 컨택홀(H2)과 PIN 다이오드(30)의 상부 전극(16c) 영역을 오픈하는 제3 컨택홀(H3)을 형성한다.
도 2c에서 알 수 있듯이, 상기 제2 층간절연막(17) 상에 마스크 공정을 이용하여 리드아웃(Read out) 라인(18) 및 바이어스(bias) 전극(19)을 형성한다.
그 뒤, 기판(10) 상의 전면에 보호막(20)을 형성한다.
이와 같은 종래 엑스레이 검출기의 어레이 기판은 다음과 같은 문제점이 있다.
상기 소스 및 드레인 전극(14a, 14b) 영역을 오픈하는 컨택홀(H2, H3) 형성하는 에치 공정은 게이트 절연막(12)까지 오버 에칭(over etching) 되거나 상기 소스 및 드레인 전극(14a, 14b) 영역이 오픈되지 않는 언더 에칭(under etching)이 발생하여 상기 소스 전극(14a)과 하부 전극(16a) 간 및 상기 드레인 전극(14b)과 리드아웃 라인(18)간에 전기적 연결이 되지 않는 문제점이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 상기 소스 및 드레인 전극(14a, 14b) 영역을 노출시키는 컨택홀(H2, H3)을 형성하는 에칭 공정 시 오버 에칭(over etching) 및 언더 에칭(under etching)의 발생을 방지하고, 다크 전류(Dark Current)를 줄일 수 있는 엑스레이 검출기의 어레이 기판 및 그의 제조 방법을 제공하는데 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위해서, 기판, 상기 기판 상에 서로 교차하도록 형성된 게이트 라인 및 리드 아웃 라인, 상기 게이트 라인 및 리드 아웃 라인이 교차하는 영역에 형성되며, 게이트 전극, 제1 에치 스토퍼, 제2 에치 스토퍼, 액티브층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터, 상기 박막 트랜지스터와 연결되는 하부 전극, 상기 하부 전극 상에 형성된 PIN층, 및 상기 PIN층 상에 형성되는 상부 전극을 포함하여 이루어진 PIN 다이오드, 및 상기 PIN 다이오드의 상부 전극과 연결되는 바이어스 전극을 포함하여 이루어지며, 상기 제1 에치 스토퍼는 하부 전극 아래 전면에 형성되고, 상기 제2 에치 스토퍼는 상기 리드 아웃 라인 아래에 패턴 형성되는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판을 제공한다.
본 발명은 또한, 기판 상에 게이트 전극, 게이트 절연막을 형성하는 공정, 상기 게이트 절연막 상에 액티브층, 제1 에치 스토퍼, 및 제2 에치 스토퍼를 동시에 패턴 형성하는 공정, 상기 에치 스토퍼를 포함하면서 상기 액티브층 상에서 이격되어 마주보는 소스 및 드레인 전극을 형성하는 공정, 상기 소스 및 드레인 전극이 형성된 기판 상에 제1 층간절연막을 형성한 다음, 상기 소스 전극을 노출되게 하는 제1 컨택홀을 형성하는 공정, 상기 소스 전극 상부의 기판 상에 하부 전극, PIN층, 및 상부 전극을 포함하는 PIN 다이오드를 형성하는 공정, 상기 PIN 다이오드 상부의 기판 상에 제2 층간절연막을 형성한 다음, 상기 드레인 전극 상에 형성된 상기 제1 층간절연막 및 제2 층간절연막에 제2 컨택홀을 형성하는 공정, 및 상기 제2 컨택홀이 형성된 기판 상에 리드 아웃 라인을 형성하는 공정을 포함하고, 상기 제1 에치 스토퍼는 하부 전극 아래 전면에 형성되고, 상기 제2 에치 스토퍼는 상기 리드 아웃 라인 아래에 패턴 형성되는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판 제조 방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
첫째, 본 발명은 상기 액티브층(13)과 동일한 층에서 상기 리드 아웃 라인(18) 및 상기 하부 전극(16a) 아래에 제1 에치 스토퍼 및 제2 에치 스토퍼를 형성함으로써 상기 소스 및 드레인 전극(14a, 14b) 영역을 노출시키는 제1 컨택홀(H1)과 제2 컨택홀(H2)을 형성하는 에칭 공정 시 오버 에칭(over etching) 및 언더 에칭(under etching)의 발생을 방지할 수 있다.
둘째, 본 발명은 상기 하부 전극(16a) 아래 형성되는 제1 에치 스토퍼를 화소 영역 전면에 형성함으로써, 상기 제1 에치 스토퍼에 의한 상기 하부 전극(16a)의 단차 발생을 차단하여 이로 인한 다크 전류(Dark Current)의 영향을 줄일 수 있다.
도 1은 종래의 엑스레이 검출기의 개략적인 단면도.
도 2a 내지 도 2c는 종래 엑스레이 검출기의 어레이 기판 제조 공정을 도시한 도면.
도 3은 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 나타내는 개략적인 평면도.
도 4는 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 나타내는 개략적인 단면도.
도 5a 내지 도 5d은 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 제조하는 제조 공정도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판의 컨택 불량률이 없음을 나타내기 위한 도면.
도 7a 및 도 7b는 컨택홀 주위의 단차 각에 따른 다크 전류(Dark Current)의 영향을 나타내는 도면.
도 8은 제1 에치 스토퍼의 구조에 따른 다크 전류(Dark Current)의 영향을 나타내는 도면.
도 2a 내지 도 2c는 종래 엑스레이 검출기의 어레이 기판 제조 공정을 도시한 도면.
도 3은 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 나타내는 개략적인 평면도.
도 4는 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 나타내는 개략적인 단면도.
도 5a 내지 도 5d은 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 제조하는 제조 공정도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판의 컨택 불량률이 없음을 나타내기 위한 도면.
도 7a 및 도 7b는 컨택홀 주위의 단차 각에 따른 다크 전류(Dark Current)의 영향을 나타내는 도면.
도 8은 제1 에치 스토퍼의 구조에 따른 다크 전류(Dark Current)의 영향을 나타내는 도면.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
본 명세서에서 기술되는 "연결된다"라는 용어는 어떤 구성이 다른 구성과 직접적으로 연결되는 경우뿐만 아니라 어떤 구성이 제3의 구성을 통해서 다른 구성과 간접적으로 연결되는 경우까지 포함하는 것을 의미한다.
본 명세서에서 기술되는 "제1" 및 "제2" 등의 수식어는 해당하는 구성들의 순서를 의미하는 것이 아니라 해당하는 구성들을 서로 구분하기 위한 것이다.
본 명세서에서 기술되는 "포함하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부되는 도면을 참고하여 상기 문제점을 해결하기 위해 고안된 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 나타내는 개략적인 평면도이다.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판은, 기판(100), 게이트 라인(115), 리드 아웃 라인(190), 박막 트랜지스터(250), PIN 다이오드(300), 및 바이어스(bias) 전극(200)을 포함하여 이루어진다.
상기 게이트 라인(115)은 상기 기판(100) 상에서 제1 방향, 예를 들어 가로 방향으로 배열되어 있고, 상기 리드 아웃 라인(190)은 상기 기판(100) 상에서 상기 제1 방향과 상이한 제2 방향, 예를 들어 세로 방향으로 배열되어 있다. 즉, 상기 게이트 라인(115)과 리드 아웃 라인(190)은 서로 교차하도록 배열되어 있다.
상기 박막 트랜지스터(250)은 상기 게이트 라인(115)과 리드 아웃 라인(190)이 교차하는 영역에 형성되어 있다.
상기 박막 트랜지스터(250)는 게이트 전극(110), 액티브층(130), 제1 에치 스토퍼(140a), 제2 에치 스토퍼(140b), 소스 전극(150a), 드레인 전극(150b)을 포함하여 이루어진다.
상기 게이트 전극(110)은 상기 게이트 라인(115)에서 연장되어 형성된다. 따라서, 상기 게이트 전극(110)은 상기 게이트 라인(115)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다.
상기 액티브층(130)은 상기 게이트 전극(110)의 상측 및 상기 소스/드레인 전극(150a, 150b)의 하측에 형성된다. 즉 상기 액티브층(130)은 상기 게이트 전극(110)과 상기 소스/드레인 전극(150a, 150b) 사이의 중간층에 형성되어 전자가 이동하는 채널 역할을 한다.
상기 소스 전극(150a)은 상기 액티브층(130)의 일측에 형성되어 있다. 상기 소스 전극(150a)은 제1 컨택홀(H1)을 통해서 상기 PIN 다이오드(300)와 연결되어 있다. 따라서, 상기 PIN 다이오드(300)에서 변환된 전자 신호는 상기 박막 트랜지스터(250)의 소스 전극(150a)을 통해 전달된다.
상기 드레인 전극(150b)는 상기 액티브층(130)의 타측에 형성되어 상기 소스 전극(150a)과 마주하고 있다. 상기 드레인 전극(150b)은 제2 컨택홀(H2)을 통해 상기 리드 아웃 라인(190)과 연결되어 있다. 따라서, 전자 신호는 상기 박막 트랜지스터(250)의 드레인 전극(150b) 및 상기 드레인 전극(150b)에 연결된 상기 리드 아웃 라인(190)을 거쳐서 영상 신호로 디스플레이 된다.
상기 제1 에치 스토퍼(140a) 및 제2 에치 스토퍼(140b)는 상기 액티브층(130)과 동일한 층에서 제1 컨택홀(H1) 및 제2 컨택홀(H2)과 중첩되면서 상기 소스 전극(150a) 및 드레인 전극(150b) 아래에 패턴 형성된다. 특히, 상기 제1 에치 스토퍼(140a)는 상기 PIN 다이오드(300) 아래 전면에 형성되어 있다.
이때, 상기 에치 스토퍼(140a, 140b)는 상기 제1 컨택홀(H1) 및 제2 컨택홀(H2)의 폭보다 넓게 형성됨으로써 상기 제1 컨택홀(H1) 및 제2 컨택홀(H2) 형성 시 소스 전극(150a) 및 드레인 전극(150b) 아래인 상기 게이트 절연막(120)까지 오버 에칭(over etching) 되는 것을 방지할 수 있다.
상기 PIN 다이오드(300)는 상기 박막 트랜지스터(250)의 소스 전극(150a)과 연결되어 있다. 상기 PIN 다이오드(300)는 가시광선 영역의 광을 전자신호로 변환하여 상기 소스 전극(150a)으로 전달하게 된다.
상기 바이어스 전극(200)은 상기 PIN 다이오드(300) 위에 형성되며, 세로 방향으로 길게 연장 형성되어 있다. 상기 바이어스 전극(200)은 상기 박막 트랜지스터(250)의 상부를 지나가도록 형성될 수 있다.
상기 바이어스 전극(200)은 제3 컨택홀(H3)을 통해 상기 PIN 다이오드(300)와 연결되어 있다. 구체적으로, 상기 바이어스 전극(200)은 상기 PIN 다이오드(300)의 상부 전극과 연결되어 있다.
도 4는 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 나타내는 개략적인 단면도로서, 이는 도 3의 A-B 라인의 단면에 해당하는 것이다.
도 4에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(110)이 형성되어 있고, 상기 게이트 전극(110)을 포함한 기판(100) 전면에는 게이트 절연막(120)이 형성되어 있다.
상기 게이트 절연막(120) 상에는 액티브층(130)이 형성되어 있고, 상기 액티브층(130) 상에는 소스 전극(150a) 및 드레인 전극(150b)이 서로 마주하면서 이격 형성되어 있다.
상기 액티브층(130)은 비정질 실리콘으로 이루어질 수 있고, 상기 소스 전극(150a) 및 드레인 전극(150b)과 접촉하는 영역에 불순물이 도핑된 오믹콘택층(미도시)을 구비할 수 있다.
제1 에치 스토퍼(140a) 및 제2 에치 스토퍼(140b)는 상기 게이트 절연막(120) 상에 형성되어 있다.
보다 구체적으로, 상기 제1 에치 스토퍼(140a) 및 제2 에치 스토퍼(140b)는 상기 게이트 절연막(120) 상의 상기 액티브층(130)이 형성된 동일한 층에서 형성 되고, 또한 상기 제1 에치 스토퍼(140a)는 후술하는 하부 전극(170a) 아래에 형성되어 있고, 상기 제2 에치 스토퍼(140b)는 후술하는 리드 아웃 라인(190) 아래에 형성되어 있다. 특히, 상기 제1 에치 스토퍼(140a)는 후술하는 하부 전극(170a) 아래 전면에 형성되어 있다.
상기 제1 에치 스토퍼(140a) 및 제2 에치 스토퍼(140b)는 상기 액티브층(130)과 동일한 물질로 형성 될 수 있으며, 예를 들어 비정질 실리콘으로 형성될 수 있다.
상기 소스 전극(150a) 및 드레인 전극(150b) 상에는 제1 층간절연막(160)이 형성되어 있다. 상기 제1 층간절연막(160)의 소정 영역에는 제1 컨택홀(H1)이 형성되어 있어, 상기 제1 컨택홀(H1)에 의해서 상기 소스 전극(150a)이 노출되게 된다.
이때, 상기 제1 에치 스토퍼(140a)는 상기 제1 컨택홀(H1) 아래에서 형성됨으로써, 상기 제1 컨택홀(H1)이 상기 소스 전극(150a)을 통하여 상기 게이트 절연막(140a)까지 식각되는 것을 방지할 수 있다.
상기 제1 층간절연막(160) 상에는 PIN 다이오드(300)가 형성되어 있다. 상기 PIN 다이오드(300)는 하부 전극(170a), PIN층(170b), 및 상부 전극(170c)을 포함하여 이루어진다.
상기 하부 전극(170a)는 상기 제1 층간절연막(160) 상에 형성되며, 상기 제1 컨택홀(H1)을 통해서 상기 소스 전극(150a)과 연결된다.
이때, 상기 제1 에치 스토퍼(140a)는 상기 하부 전극(170a) 아래 전면에 형성됨으로써, 상기 하부 전극(170a)의 단차 발생을 줄일 수 있다.
보다 구체적으로, 상기 하부 전극(170a) 아래에 형성되는 제1 에치 스토퍼(140a)는 앞에서 언급 했듯이, 상기 제1 컨택홀(H1) 형성 시 소스 전극(150a) 아래인 상기 게이트 절연막(120)까지 오버 에칭(over etching) 되는 것을 방지할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판의 컨택 불량률이 없음을 나타내기 위한 도면으로, 도 6a는 종래 엑스레이 검출기의 어레이 기판에 대한 컨택 불량률을 나타내고, 도 6b는 제1 에치 스토퍼(140a) 및 제2 에치 스토퍼(140b)를 포함하는 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판에 대한 컨택 불량률을 나타낸다.
도 6a에서 알 수 있듯이 상기 에치 스토퍼(140a, 140b)을 포함하지 않는 종래 엑스레이 검출기의 어레이 기판은 하부 전극과 소스 전극 간 및 리드 아웃 라인과 드레인 전극 간에 컨택 불량으로 인한 불량 픽셀(dead pixel)이 나타난다.
반면에, 도 6b에서 알 수 있듯이 상기 에치 스토퍼(140a, 140b)를 포함하는 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판은 상기 에치 스토퍼(140a, 140b)에 의해 제1 컨택홀(H1) 및 제2 컨택홀(H2) 형성 시 게이트 절연막(120)까지 오버 에칭(over etching)되지 않음으로써, 하부 전극(170a)과 소스 전극(150a) 간 및 리드 아웃 라인(190)과 드레인 전극(150b) 간에 컨택 불량으로 인한 불량 픽셀(dead pixel)이 전혀 나타나지 않는다.
다시 도 4를 참조하면, 또한, 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판은 상기 제1 에치 스토퍼(140a)를 제1 컨택홀(H1) 아래에만 패턴 형성하지 않고 상기 하부 전극(170a) 아래 전면에 형성됨으로써, 상기 하부 전극(170a) 형성 시 상기 제1 에치 스토퍼(140a)의 형성으로 인한 단차 발생을 차단할 수 있고, 이로 인한 다크 전류(Dark Current)의 영향을 줄일 수 있다.
상기 다크 전류(Dark Current)는 엑스레이(X-ray)가 조사되지 않는 상태 즉 다크(Dark) 상태의 PIN 다이오드(300)의 전류를 의미하는데, 이는 낮은 값을 가질수록 좋은 제품의 특성을 갖는다.
상기 다크 전류(Dark Current)는 상기 PIN 다이오드(300)의 전하 수집 영역(미도시)에서의 누설에 기인한 것으로, 특히 이는 PIN 다이오드(300)의 제1 컨택홀(H1) 주위의 단차에 의해 영향을 받는다.
도 7a 및 도 7b는 컨택홀 주위의 단차 각에 따른 다크 전류(Dark Current)의 영향을 나타내는 도면으로, 도 7a는 컨택홀 주위의 단차 각이 17°일 때의 전압에 따른 다크 전류(Dark Current)를 나타내고, 도 7b는 컨택홀 주위의 단차 각이 10°일 때의 전압에 따른 다크 전류(Dark Current)를 나타낸다.
도 7a 및 도 7b를 참조하면, 단차 각이 작을 때 전압에 따른 다크 전류(Dark Current)가 낮아지는 것을 알 수 있다. 즉, 컨택홀 주위의 단차 각이 작을수록 다크 전류(Dark Current)가 낮아져 좋은 제품의 특성을 갖는다.
도 8은 제1 에치 스토퍼의 구조에 따른 다크 전류(Dark Current)의 영향을 나타내는 도면으로, A는 제1 에치 스토퍼(140a)가 PIN 다이오드(300)의 하부 전극(170a) 아래에만 패턴 형성된 경우의 다크 전류(Dark Current)의 영향을 나타내고, B는 제1 에치 스토퍼(140a)가 PIN 다이오드(300)의 하부 전극(170a) 아래 전면에 형성된 경우의 다크 전류(Dark Current)의 영향을 나타낸다.
도 8을 참조하면, A보다 B에서 더 낮은 다크 전류(Dark Current) 특성을 알 수 있다.
구체적으로, A에서는 제1 에치 스토퍼(140a)가 PIN 다이오드(300)의 하부 전극(170a) 아래에만 패턴 형성되어 있어서, 상기 제1 에치 스토퍼(140a)의 단차에 의해서 상기 하부 전극(170a)에 단차가 발생하고, 이로 인해 다크 전류(Dark Current)가 상승하게 된다. 반면에, B에서는 제1 에치 스토퍼(140a)가 PIN 다이오드(300)의 하부 전극(170a) 아래 전면에 형성됨으로써 상기 하부 전극(170a) 형성 시 상기 제1 에치 스토퍼(140a)에 따른 단차 발생을 차단할 수 있고, 이로 인한 다크 전류(Dark Current)의 영향을 줄일 수 있다.
다시 도 4를 참조하면, 상기 PIN층(170b)은 상기 하부 전극(170a) 상에 형성된다. 상기 PIN층(170b)은 P(positive)형 반도체층, I(intrinsic)형 반도체층 및 N(negative)형 반도체층으로 이루어지는데, 상기 하부 전극(170a) 상에는 N형 반도체층, I형 반도체층, 및 P형 반도체층이 순서대로 적층될 수 있다. 이와 같은 PIN층(170b)에 광이 조사되면 상기 I형 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공 및 전자가 상기 전기장에 의해 드리프트(drift) 되어 각각 P형 반도체층 및 N형 반도체층에서 수집되게 된다.
상기 상부 전극(170c)은 상기 PIN층(170b) 상에 형성되며, 후술하는 바이어스 전극(200)과 연결되게 된다.
제2 층간절연막(180)은 상기 PIN 다이오드(300)을 포함하여 상기 기판(100) 상에 형성되어 있다. 상기 제2 층간절연막(180)의 소정 영역에는 제2 컨택홀(H2) 및 제3 컨택홀(H3)이 형성되어 있다.
상기 제2 컨택홀(H2)에 의해서 상기 드레인 전극(150b)가 노출되고, 상기 제3 컨택홀(H3)에 의해서 상기 상부 전극(170c)가 노출되게 된다.
이때, 상기 에치 스토퍼(150b)는 상기 제2 컨택홀(H2)에 아래에서 형성됨으로써, 상기 제2 컨택홀(H2)이 상기 드레인 전극(150b)을 통하여 상기 게이트 절연막(120)까지 식각되는 것을 방지할 수 있다.
상기 리드 아웃 라인(190)은 상기 제2 층간절연막(180) 상에 형성되어 있다.
상기 리드 아웃 라인(190)은 상기 제1 층간절연막(160) 및 제2 층간절연막(180)에 구비된 제2 컨택홀(H2)을 통해 박막 트랜지스터(250)의 드레인 전극(150b)과 연결된다.
바이어스 전극(200)은 상기 제2 층간절연막(180) 상에 형성되어 있다.
상기 바이어스 전극(200)은 상기 제3 컨택홀(H3)을 통해 상기 상부 전극(170c)과 연결되어 있다. 또한, 전술한 바와 같이, 상기 바이어스 전극(200)은 상기 박막 트랜지스터(250) 상부의 상기 제2 층간절연막(180) 상에도 형성되어 있다.
보호막(210)은 상기 리드 아웃 라인(190) 및 바이어스 전극(200)를 포함하여 상기 제2 층간절연막(180) 상 전면에 형성되어 있다.
도 5a 내지 도 5d은 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 제조하는 제조 공정도로서, 이는 전술한 도 4에 따른 엑스레이 검출기의 어레이 기판의 제조 공정에 관한 것이다.
우선, 도 5a에서 알 수 있듯이, 마스크 공정을 통해서 기판(100) 상에 게이트 전극(110)을 패턴 형성한다.
상기 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금을 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 증착하고, 증착한 물질 위에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 소위 포토리소그라피(Photolithography) 공정을 이용하여 패턴 형성할 수 있다. 또한, 상기 포토리소그라피 공정 이외에, 금속물질의 페이스트를 이용하여 스크린 프린팅(screen printing), 잉크젯 프린팅(inkjet printing), 그라비아 프린팅(gravure printing), 그라비아 오프셋 프린팅(gravure offset printing), 리버스 오프셋 프린팅(reverse offset printing), 플렉소 프린팅(flexo printing), 또는 마이크로 콘택 프린팅(microcontact printing)과 같은 인쇄 공정을 통해 패턴 형성할 수도 있다. 이하에서 설명하는 각각의 구성에 대한 패턴형성도 상기와 같은 공정을 이용하여 수행할 수 있다.
상기 게이트 전극(110)을 형성한 다음, 상기 기판(100) 상에 게이트 절연막(120)을 형성한다.
그 다음, 상기 게이트 절연막(120) 상에 마스크 공정을 통해서 액티브층(130), 제1 에치 스토퍼(140a), 및 제2 에치 스토퍼(140b)를 패턴 형성한다. 이때, 제1 에치 스토퍼(140a)는 후술하는 하부 전극(170a) 아래 전면에 형성되고, 상기 제2 에치 스토퍼(140b)는 후술하는 제2 컨택홀(H2)의 폭보다 넓게 형성된다.
상기 액티브층(130), 제1 에치 스토퍼(140a), 및 제2 에치 스토퍼(140b)는 동일한 마스크 공정으로 동시에 형성되므로 추가 마스크 공정이 필요 없을뿐더러 동일한 물질로 형성 될 수 있고, 예를 들어 비정질 실리콘으로 이루어질 수 있다.
상기 제1 에치 스토퍼(140a) 및 제2 에치 스토퍼(140b)는 상기 제1 컨택홀(H1) 및 제2 컨택홀(H2) 공정 시 상기 게이트 절연막(120)까지 오버 에칭(over etching) 되는 것을 방지할 수 있다.
다음, 도 5b에서 알 수 있듯이, 마스크 공정을 통해서 상기 에치 스토퍼(140a, 140b)를 포함하면서 상기 액티브층(130) 상에서 이격되어 마주보도록 소스 전극(150a) 및 드레인 전극(150b)를 패턴 형성한다.
그 다음, 상기 소스 및 드레인 전극(150a, 150b)이 형성된 기판(100) 상에 제1 층간절연막(160)을 증착한 후, 상기 소스 전극(150a)이 일부 노출되게 하는 제1 컨택홀(H1)을 형성한다.
상기 제1 컨택홀(H1)은 드라이 에칭(dry etching) 공정에 의해 형성될 수 있다. 이때 본 발명에 따른 엑스레이 검출기의 어레이 기판은 상기 제1 컨택홀(H1)이 형성되는 영역과 중첩되는 소스 전극(150a) 아래에 에치 스토퍼(140a)를 포함함으로써 드라이 에칭 공정 시간이 지나쳐도 상기 소스 전극(150a)을 통하여 그 아래 형성된 게이트 절연막(120)까지 식각되는 것을 방지할 수 있다.
즉, 비정질 실리콘으로 형성된 에치 스토퍼(140a)는 드라이 에칭 시에도 식각되지 않기 때문에, 드라이 에칭 공정 시간이 지나쳐도 상기 소스 전극(150a)을 통하여 그 아래 형성된 게이트 절연막(120)까지 식각되지 않고, 이에 따라 상기 컨택홀(H1)을 통하여 후술하는 하부 전극(170a)과 소스 전극(150a)간의 컨택 불량을 방지할 수 있다.
다음, 도 5c에서 알 수 있듯이, 상기 소스 전극(140a) 상부의 기판(100) 상에 하부 전극(170a), PIN층(170b), 및 상부 전극(170c)를 포함하는 PIN 다이오드(300)을 형성한다.
구체적으로, 마스크 공정을 통해서 상기 제1 층간절연막(160) 상의 화소 영역에 하부 전극(170a)을 형성한다. 상기 하부 전극(170a)은 제1 컨택홀(H1)을 통해서 상기 소스 전극(150a)과 전기적으로 컨택된다.
이때, 상기 제1 에치 스토퍼(140a)를 상기 하부 전극(170a) 아래 전면에 형성함으로써, 상기 하부 전극(170a)은 상기 제1 컨택홀(H1) 주위에 단차가 발생하지 않는다. 이로 인해 다크 전류(Dark Current)의 영향을 줄일 수 있다.
그 뒤, 기판(100)의 전면에 광도전체막과 금속막을 순차적으로 형성한 다음, 마스크 공정을 진행하여 상부 전극(170c)을 먼저 형성하고, 이후 마스크 공정을 추가로 진행하여 상기 하부 전극(170a)과 상부 전극(170c) 사이에 PIN층(170b)을 형성하여 PIN 다이오드(300)을 완성한다.
상기 PIN층(170b)은 상기 하부 전극(170a) 보다 좁은 면적으로 형성하기 때문에 상기 하부 전극(170a)의 가장자리 영역에 상기 PIN층(170b)의 외측 가장자리 둘레를 따라 노출되어 있다.
상기와 같이, 기판(100) 상에 PIN 다이오드(300)가 형성되면, 상기 PIN 다이오드(300) 상부의 기판 상에 제2 층간절연막(180)을 형성한다.
그 뒤, 상기 드레인 전극(150b) 상에 형성된 상기 제1 층간절연막(160) 및 제2 층간절연막(180)에 상기 드레인 전극(150b)이 일부 노출되게 하는 제2 컨택홀(H2)을 형성한다.
상기 제2 컨택홀(H2)은 드라이 에칭(dry etching) 공정에 의해 형성될 수 있다. 이때 본 발명에 따른 엑스레이 검출기의 어레이 기판은 상기 제2 컨택홀(H2)이 형성되는 영역과 중첩되는 드레인 전극(150b) 아래에 제2 에치 스토퍼(140b)를 포함함으로써 드라이 에칭 공정 시간이 지나쳐도 상기 드레인 전극(150b)을 통하여 그 아래 형성된 게이트 절연막(120)까지 식각되는 것을 방지할 수 있다.
즉, 비정질 실리콘으로 형성된 제2 에치 스토퍼(140b)는 드라이 에칭 시에도 식각되지 않기 때문에, 드라이 에칭 공정 시간이 지나쳐도 상기 드레인 전극(150b)을 통하여 그 아래 형성된 게이트 절연막(120)까지 식각되지 않고, 이에 따라 상기 제2 컨택홀(H2)을 통하여 후술하는 리드 아웃 라인(190)과 드레인 전극(150b)간의 컨택 불량을 방지할 수 있다.
또한, 상기 제2 컨택홀(H2)과 동시에 제2 층간절연막(180)에 상기 상부 전극(170c)이 일부 노출되게 하는 제3 컨택홀(H3)을 형성한다.
다음, 도 5d에서 알 수 있듯이, 기판 상에 리드 아웃 라인(190) 및 바이어스 전극(200)을 형성한다.
상기 리드 아웃 라인(190)은 상기 제2 컨택홀(H2)이 형성된 제2 층간절연막(180) 상에 패턴 형성한다.
상기 리드 아웃 라인(190)은 상기 제2 컨택홀(H2)을 통해서 상기 드레인 전극(150b)과 전기적으로 컨택된다.
상기 바이어스 전극(200)은 상기 리드 아웃 라인(190)과 동시에 패턴 형성한다.
상기 바이어스 전극(200)은 제2 층간절연막(180) 상에 형성되어 상기 제3 컨택홀(H3)을 통해 상기 상부 전극(170c)와 전기적으로 컨택된다. 또한, 상기 바이어스 전극(200)은 상기 박막 트랜지스터(250) 상부의 상기 제2 층간절연막(180) 상에도 형성되어 있다.
그 뒤, 상기 리드 아웃 라인(190) 및 바이어스 전극(200)을 포함하여 상기 제2 층간절연막(180) 상 전면에 보호막(210)을 형성한다.
상기 게이트 전극(110), 게이트 라인(115), 소스 전극(150a), 드레인 전극(150b), 하부 전극(170a), 리드 아웃 라인(190), 및 바이어스 전극(200) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 게이트 절연막(120), 제1 층간절연막(160), 제2 층간절연막(180), 보호막(210)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으며, 상기 산화막 또는 질화막의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 액티브층(130), 제1 에치 스토퍼(140a), 제2 에치 스토퍼(140b), 및 PIN층(170b)는 비정질 실리콘을 포함하여 이루어질 수 있다.
상기 상부 전극(170c)는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물로 이루어질 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 110: 게이트 전극
115: 게이트 라인 130: 액티브층
140a: 제1 에치 스토퍼 140b: 제2 에치 스토퍼
150a: 소스 전극 150b: 드레인 전극
190: 리드 아웃 라인 200: 바이어스 전극
250: 박막 트랜지스터 300: PIN 다이오드
H1: 제1 컨택홀 H2: 제2 컨택홀
H3: 제3 컨택홀
115: 게이트 라인 130: 액티브층
140a: 제1 에치 스토퍼 140b: 제2 에치 스토퍼
150a: 소스 전극 150b: 드레인 전극
190: 리드 아웃 라인 200: 바이어스 전극
250: 박막 트랜지스터 300: PIN 다이오드
H1: 제1 컨택홀 H2: 제2 컨택홀
H3: 제3 컨택홀
Claims (10)
- 기판;
상기 기판 상에 서로 교차하도록 형성된 게이트 라인 및 리드 아웃 라인;
상기 게이트 라인 및 리드 아웃 라인이 교차하는 영역에 형성되며, 게이트 전극, 제1 에치 스토퍼, 제2 에치 스토퍼, 액티브층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터;
상기 박막 트랜지스터와 연결되는 하부 전극, 상기 하부 전극 상에 형성된 PIN층, 및 상기 PIN층 상에 형성되는 상부 전극을 포함하여 이루어진 PIN 다이오드; 및
상기 PIN 다이오드의 상부 전극과 연결되는 바이어스 전극을 포함하여 이루어지며,
상기 제1 에치 스토퍼는 상기 하부 전극 아래에서 상기 하부 전극 전체와 중첩되도록 패턴 형성되고, 상기 제2 에치 스토퍼는 상기 리드 아웃 라인 아래에 패턴 형성되고,
상기 PIN 다이오드의 하부 전극은 제1 컨택홀을 통해 상기 박막 트랜지스터의 소스 전극과 연결되어 있고,
상기 리드 아웃 라인은 제2 컨택홀을 통해 상기 박막 트랜지스터의 드레인 전극과 연결되어 있으며,
상기 제1 컨택홀은 상기 제1 에치 스토퍼와 중첩하고, 상기 제2 컨택홀은 상기 제2 에치 스토퍼와 중첩하는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판. - 제1항에 있어서,
상기 액티브층은 비정질 실리콘으로 이루어진 것을 특징으로 하는 엑스레이 검출기의 어레이 기판. - 제1항에 있어서,
상기 에치 스토퍼는 상기 액티브층과 동일한 물질로 형성된 것을 특징으로 하는 엑스레이 검출기의 어레이 기판. - 제1항에 있어서,
상기 PIN층은 상기 하부 전극 상에서 N형 반도체층, I형 반도체층 및 P형 반도체층이 순서대로 적층되어 형성된 것을 특징으로 하는 엑스레이 검출기의 어레이 기판. - 제1항에 있어서,
상기 제1 컨택홀은 제1 층간절연막에 구비되어 있고,
상기 제2 컨택홀은 제1 층간절연막 및 제2 층간절연막에 구비되어 있는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판. - 제1항에 있어서,
상기 제1 에치 스토퍼 및 제2 에치 스토퍼는 상기 액티브층과 동일한 층에서 형성된 것을 특징으로 하는 엑스레이 검출기의 어레이 기판. - 기판 상에 게이트 전극, 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 액티브층, 제1 에치 스토퍼, 및 제2 에치 스토퍼를 동시에 패턴 형성하는 공정;
상기 에치 스토퍼를 포함하면서 상기 액티브층 상에서 이격되어 마주보는 소스 및 드레인 전극을 형성하는 공정;
상기 소스 및 드레인 전극이 형성된 기판 상에 제1 층간절연막을 형성한 다음, 상기 소스 전극을 노출하고, 상기 제1 에치 스토퍼와 중첩하는 제1 컨택홀을 형성하는 공정;
상기 소스 전극 상부의 기판 상에 하부 전극, PIN층, 및 상부 전극을 포함하는 PIN 다이오드를 형성하여, 상기 하부 전극을 상기 제1 컨택홀을 통해 상기 소스 전극과 연결하는 공정;
상기 PIN 다이오드 상부의 기판 상에 제2 층간절연막을 형성한 다음, 상기 드레인 전극 상에 형성된 상기 제1 층간절연막 및 제2 층간절연막에 상기 제2 에치 스토퍼와 중첩하는 제2 컨택홀을 형성하는 공정; 및
상기 제2 컨택홀이 형성된 기판 상에 리드 아웃 라인을 형성하여, 상기 리드 아웃 라인을 상기 제2 컨택홀을 통해 상기 드레인 전극과 연결하는 공정을 포함하고,
상기 제1 에치 스토퍼는 상기 하부 전극 아래에서 상기 하부 전극 전체와 중첩되도록 형성되고, 상기 제2 에치 스토퍼는 상기 리드 아웃 라인 아래에 패턴 형성되는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판 제조 방법. - 제7항에 있어서,
상기 액티브층은 비정질 실리콘으로 이루어진 것을 특징으로 하는 엑스레이 검출기의 어레이 기판 제조 방법. - 제7항에 있어서,
상기 에치 스토퍼는 상기 액티브층과 동일한 물질로 형성된 것을 특징으로 하는 엑스레이 검출기의 어레이 기판 제조 방법. - 제7항에 있어서,
상기 제1 에치 스토퍼 및 제2 에치 스토퍼는 상기 액티브층과 동일한 층에서 형성된 것을 특징으로 하는 엑스레이 검출기의 어레이 기판 제조 방법.
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Applications Claiming Priority (1)
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-
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