KR20220087891A - 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 - Google Patents

디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 Download PDF

Info

Publication number
KR20220087891A
KR20220087891A KR1020200178359A KR20200178359A KR20220087891A KR 20220087891 A KR20220087891 A KR 20220087891A KR 1020200178359 A KR1020200178359 A KR 1020200178359A KR 20200178359 A KR20200178359 A KR 20200178359A KR 20220087891 A KR20220087891 A KR 20220087891A
Authority
KR
South Korea
Prior art keywords
electrode
layer
pad
digital
ray detector
Prior art date
Application number
KR1020200178359A
Other languages
English (en)
Inventor
윤재호
장동현
박시형
강문수
이동환
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020200178359A priority Critical patent/KR20220087891A/ko
Priority to CN202111375590.2A priority patent/CN114649353A/zh
Priority to US17/535,334 priority patent/US11817519B2/en
Publication of KR20220087891A publication Critical patent/KR20220087891A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
    • G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
    • G01T1/16—Measuring radiation intensity
    • G01T1/24—Measuring radiation intensity with semiconductor detectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
    • H01L27/14663—Indirect radiation imagers, e.g. using luminescent members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/115—Devices sensitive to very short wavelength, e.g. X-rays, gamma-rays or corpuscular radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/115—Devices sensitive to very short wavelength, e.g. X-rays, gamma-rays or corpuscular radiation
    • H01L31/117—Devices sensitive to very short wavelength, e.g. X-rays, gamma-rays or corpuscular radiation of the bulk effect radiation detector type, e.g. Ge-Li compensated PIN gamma-ray detectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/36—Devices specially adapted for detecting X-ray radiation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Molecular Biology (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Measurement Of Radiation (AREA)

Abstract

본 발명은 PIN 다이오드의 하부 전극과 PIN 다이오드를 덮는 제2 보호층을 별도의 마스크 공정으로 형성하는 것이 아니라, 동일한 마스크를 이용한 동일한 마스크 공정으로 형성함에 따라 마스크 공정의 수를 감소시켜 공정 효율을 높일 수 있다.
또한, 본 발명은 한 번의 마스크 공정으로 PIN 다이오드를 덮는 제2 보호막을 패터닝한 이후에 PIN 다이오드의 하부 전극을 패터닝함에 따라, 별도의 마스크 공정으로 진행되는 경우 공정 정체에 의해서 발생될 수 있는, 이물질 증가나 얼룩 발생에 따른 불량률의 증가를 감소시킬 수 있다.

Description

디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 {ARRAY SUBSTRATE FOR DIGITAL X-RAY DETECTOR AND THE DIGITAL X-RAY DETECTOR AND MANUFACTURING METHOD OF THE SAME}
본 명세서는 마스크 공정 수를 감소시켜 공정 효율을 높이고, 박막 트랜지스터의 열화를 줄일수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법에 관한 것이다.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름인화방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름인화방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.
디지털 엑스레이 검출기는 박막 트랜지스터, PIN 다이오드와 같은 각종 소자들뿐만 아니라, 유기물 또는 무기물로 이루어지는 다양한 보호층들이 소정의 패턴을 갖도록 적층되어 형성된다.
구체적으로, 각각의 층들은 금속, 유기물 및 무기물 등과 같은 물질을 증착하고, 소정의 패턴을 갖는 마스크(Mask)를 이용한 포토리소그래피(Photoliyhography) 공정으로 패터닝을 하는 마스크 공정을 진행하여 형성될 수 있다.
디지털 엑스레이 검출기는 다양한 패턴을 갖는 층들이 적층되어 형성되기 때문에, 서로 다른 패턴을 갖는 다수의 마스크를 이용한 다수의 마스크 공정이 수반되어야 한다.
이 경우, 마스크 공정은 각각의 마스크의 개수에 대응되는 만큼 진행되어야 하는 바, 사용되는 마스크의 수가 많아지면 그 만큼 진행되어야 하는 마스크 공정의 수도 증가하게 된다.
이렇게 마스크 공정의 수가 증가하게 되면 공정 시간과 비용이 증가하게 되어 공정 효율이 감소하게 된다.
특히, 하나의 공정이 진행된 이후에 다음 후속 공정이 바로 진행되지 못하고 정체되는 경우 방치 시간의 증가로 인하여 공정 대상물에 이물질이나 얼룩 발생이 증가하여, 결국 불량률이 증가하게 되는 문제점이 발생할 수 있다.
한편, 금속, 유기물 및 무기물 등과 같은 물질을 증착하는 증착 공정을 진행하는 과정에서 다량의 수소(H)가 발생할 수 있다.
이렇게 발생된 수소가 박막 트랜지스터, 특히 산화물 반도체 물질로 이루어지는 액티브층에 남아 있는 경우 박막 트랜지스터의 네가티브 쉬프트(Negative Shift) 현상을 유발하여 전기적 특성을 열화시키는 문제점이 발생할 수 있다.
특히, 디지털 엑스레이 검출기의 경우 PIN 다이오드, 특히 PIN 층을 형성하는 공정에서 다량의 수소가 발생하게 된다.
따라서, PIN 다이오드의 PIN층을 형성한 이후에 박막 트랜지스터에 있는 과잉 수소를 효과적으로 외부로 배출시키는 것이 필요하다.
이에 본 명세서의 발명자들은 마스크 공정 수를 감소시켜 공정 효율을 높이고, 박막 트랜지스터의 열화를 줄일수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법을 발명하였다.
본 명세서의 일 실시예에 따른 해결 과제는 마스크 공정 수를 감소시켜 공정 효율을 높일 수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법을 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제는 공정 정체를 감소시켜 이물질 증가나 얼룩 발생에 따른 불량률의 증가를 감소시킬 수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법을 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제는 다수의 마스크 공정을 진행하면서도 최대한 균일하고 동등한 패널 특성을 갖는 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법을 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제는 박막 트랜지스터의 수소에 의한 열화를 줄여 소자 성능을 향상시킬 수 있는 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법을 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기의 제조 방법은 베이스 기판 상의 액티브 영역에 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터를 덮도록 베이스 기판 상에 제1 보호층을 형성하는 단계, 제1 보호층 상에 하부 전극막을 형성하는 단계, 하부 전극막 상의 액티브 영역에 PIN 층 및 상부 전극을 형성하는 단계, PIN 층과 상부 전극을 덮도록 하부 전극막 상에 제2 보호막을 형성하는 단계 및 제2 보호막을 패터닝하여 제2 보호층을 형성하고, 하부 전극막을 패터닝하여 액티브 영역에 하부 전극을 형성하는 단계를 포함한다.
이 경우, 제2 보호막과 하부 전극막은 동일한 마스크 공정을 이용하여 패터닝한다.
또한, 제2 보호막을 패터닝한 이후에, 하부 전극막을 패터닝하고, 제2 보호막은 건식 식각을 이용하여 패터닝하고, 하부 전극막은 습식 식각을 이용하여 패터닝한다.
본 명세서의 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기는 액티브 영역과 패드 영역을 포함하는 베이스 기판, 액티브 영역에 배치된 박막 트랜지스터, 박막 트랜지스터를 덮고, 액티브 영역과 패드 영역에 배치된 제1 보호층, 박막 트랜지스터와 전기적으로 연결되어, 제1 보호층의 액티브 영역에 배치된 PIN 다이오드, PIN 다이오드를 덮고, 액티브 영역과 패드 영역에 배치된 제2 보호층 및 PIN 다이오드와 전기적으로 연결되어, 제2 보호층의 액티브 영역에 있는 바이어스 전극을 포함한다.
이 경우, 제2 보호층은 제1 보호층과 접촉하지 않는다.
또한, PIN 다이오드는 하부 전극, PIN 층 및 상부 전극을 포함하고, 제2 보호층은 하부 전극의 측면을 덮지 않는다.
이와 같이 제2 보호막과 하부 전극막을 동일한 마스크 공정을 이용하여 패터닝하고, PIN 층을 형성한 이후에 제2 보호막을 패터닝하여 탈 수소 경로를 형성함으로써, 공정 효율성을 높이고 박막 트랜지스터의 수소를 효과적으로 배출할 수 있다.
본 명세서의 실시예에 따르면, PIN 다이오드의 하부 전극과 PIN 다이오드를 덮는 제2 보호층을 별도의 마스크 공정으로 형성하는 것이 아니라, 동일한 마스크를 이용한 동일한 마스크 공정으로 형성함에 따라 마스크 공정의 수를 감소시켜 공정 효율을 높일 수 있다.
또한, 본 명세서의 실시예에 따르면, 한 번의 마스크 공정으로 PIN 다이오드를 덮는 제2 보호막을 패터닝한 이후에 PIN 다이오드의 하부 전극을 패터닝함에 따라, 별도의 마스크 공정으로 진행되는 경우 공정 정체에 의해서 발생될 수 있는, 이물질 증가나 얼룩 발생에 따른 불량률의 증가를 감소시킬 수 있다.
또한, 본 명세서의 실시예에 따르면, PIN 다이오드의 하부 전극과 PIN 다이오드를 덮는 제2 보호층을 동일한 마스크로 패터닝함에 따라, 다수의 마스크 공정을 진행하면서도 최대한 균일하고 동등한 패널 특성을 확보할 수 있다.
또한, 본 명세서의 실시예에 따르면, PIN 다이오드의 PIN 층을 형성한 이후에 PIN 다이오드를 덮는 제2 보호층을 패터닝하되, 박막 트랜지스터를 덮지 않고 PIN 다이오드와 패드 영역을 보호하는 최소한의 패턴으로 패터닝함으로써 광범위한 박막 트랜지스터의 탈 수소 경로를 확보할 수 있어, 수소에 의한 박막 트랜지스터의 열화를 줄일수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기에 대한 평면도이다.
도 3은 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기에 대한 단면도이다.
도 4a 내지 도 4e는 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기의 제조 방법에 대한 공정 평면도이다.
도 5a 내지 도 5e는 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기의 제조 방법에 대한 공정 단면도이다.
도 6은 본 명세서의 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기에 대한 평면도이다.
도 7은 본 명세서의 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기에 대한 단면도이다.
도 8은 도 7의 일부 영역에 대한 확대 단면도이다.
도 9a 내지 도 9e는 본 명세서의 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기의 제조 방법에 대한 공정 평면도이다.
도 10a 내지 도 10e는 본 명세서의 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기의 제조 방법에 대한 공정 단면도이다.
도 11은 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기에 얼룩이 발생된 경우의 다크(Dark) 상태에서의 영상 이미지이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는, 본 발명의 몇몇 실시예에 따른 마스크 공정 수를 감소시켜 공정 효율을 높이고, 박막 트랜지스터의 열화를 줄일수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법을 설명하도록 한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다. 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 공급부(130), 리드아웃 회로부(140) 및 타이밍 제어부(150)를 포함할 수 있다.
박막 트랜지스터 어레이(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과, 상기 게이트 라인들(GL)과 직교하도록 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다.
셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역은 광 감지 화소들(Pixel, P)이 형성된 화소 영역을 포함할 수 있다. 박막 트랜지스터 어레이(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PIN Diode)와, PIN 다이오드로부터 출력된 검출 신호를 리드아웃 회로부(140)에 전달하는 구동 박막 트랜지스터(Thin Film Transistor, TFT)를 각각 포함할 수 있다. PIN 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 각각 PIN 다이오드와 PIN 다이오드로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.
리드아웃 회로부(140)는 게이트 구동부(120)의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 전달되는 검출 신호를 리드아웃할 수 있다. 즉 PIN 다이오드로부터 출력된 검출 신호는 박막 트랜지스터와 데이터 라인(DL)을 통해 리드아웃 회로부(140)로 입력될 수 있다.
리드아웃 회로부(140)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 화소들로부터 출력되는 검출신호를 리드아웃할 수 있다.
리드아웃 회로부(140)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.
타이밍 제어부(150)는 개시신호 및 클럭신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(150)는 리드아웃 제어신호 및 리드아웃 클럭신호 등을 생성하여 리드아웃 회로부(140)에 공급함으로써, 리드아웃 회로부(140)의 동작을 제어할 수 있다.
도 2와 도 3은 각각 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기에 대한 평면도와 단면도이다.
그리고, 도 4a 내지 도 4e와 도 5a 내지 도 5e는 각각 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기의 제조 방법에 대한 공정 평면도와 공정 단면도이다.
이하에서는, 상기의 도면들을 참조하여 본 명세서의 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법에 대해서 자세히 설명하도록 한다.
이하에서 설명하는 각 층에 대한 패턴 형성 방법은 당업계에서 통상의 기술자가 실시하는 기술인, 증착(Deposition), 포토레지스트 도포(PR Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(PR Strip)를 포함하는 포토리소그래피(Photoliyhography) 공정을 이용한 마스크 공정을 사용할 수 있는 바, 각 공정들에 대한 자세한 설명은 생략한다.
예를 들어 증착의 경우 금속 재료일 경우에는 스퍼터링(Sputtering), 반도체나 절연막인 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)와 같은 방법을 사용할 수 있으다.
또한, 식각의 경우에도 재료에 따라 건식 식각 및 습식 식각을 선택하여 사용할 수 있는 것으로 당업계에서 통상의 기술자가 실시하는 기술을 적용할 수 있다.
도 4a와 도 5a에 도시된 바와 같이, 디지털 엑스레이 검출기(1)와 디지털 엑스레이 검출기용 어레이 기판(10)은 베이스 기판(210) 상의 액티브 영역(AA)에 박막 트랜지스터(220)를 형성한다.
디지털 엑스레이 검출기용 어레이 기판(10)은 베이스 기판(210)을 포함한다.
베이스 기판(210)은 유리 재질의 기판을 사용할 수 있지만 이에 한정되는 것은 아니며, 플렉서블(Flexible) 디지털 엑스레이 검출기에 적용되는 경우 유연성 성질을 갖는 폴리이미드(Polyimide) 재질의 기판을 사용할 수도 있다.
베이스 기판(210)은 액티브 영역(Active Area: AA)과 패드 영역(Pad Area: PDA)을 포함한다.
액티브 영역(AA)은 PIN 다이오드(240)가 배치되는 PIN 다이오드 영역(PINA)과 박막 트랜지스터(220)가 배치되는 박막 트랜지스터 영역(TFTA)을 포함한다.
패드 영역은 리드아웃 회로부(140)로 신호를 리드아웃 하도록 연결되는 리드아웃 패드부를 포함하는 리드아웃 패드 영역과, 게이트 구동부(120)로부터 스캔 신호를 인가받는 게이트 패드부를 포함하는 게이트 패드 영역을 포함한다.
이하에서는 먼저, 액티브 영역(AA)에 포함되는 구성들을 중심으로 먼저 설명하도록 한다.
베이스 기판(210)에는 서로 직교하도록 교차하여 배열된 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)이 형성된다.
이와 같이 배열된 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)에 의해서 복수의 셀 영역이 정의된다. 각각의 셀 영역은 화소(P)가 대응됨으로써 복수의 화소 영역이 정의된다. 게이트 라인(GL)과 데이터 라인(DL)에 대응되는 영역은 화소 영역들 간의 경계 영역으로 정의될 수 있다.
하나의 화소 당 각각의 박막 트랜지스터(220)와 PIN 다이오드(240)가 대응되도록 배치되어, 복수의 화소 영역을 갖는 어레이 기판에는 복수의 박막 트랜지스터(220)와 복수의 PIN 다이오드(240)가 형성될 수 있다.
이하에서는 하나의 화소에 대응되는 박막 트랜지스터(220)와 PIN 다이오드(240)를 기준으로 설명을 하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용된다.
베이스 기판(210) 상에는 제1 전극(223a), 제2 전극(223b), 게이트 전극(225) 및 액티브층(221)을 포함하는 박막 트랜지스터(220)가 형성된다.
베이스 기판(210)과 박막 트랜지스터(220) 사이에는 버퍼층(211)이 형성될 수 있다. 이 경우 버퍼층(211)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 무기물로 이루어질 수 있으며, 다층의 멀티 버퍼층으로 형성될 수도 있다.
버퍼층(211) 상에는 액티브층(221)이 형성된다. 액티브층(221)은 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물(Oxide) 반도체 물질로 형성될 수 있지만 이에 한정되는 것은 아니며, 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)으로 형성될 수도 있다.
액티브층(221) 상에는 게이트 전극(225)이 형성되고, 액티브층(221)과 게이트 전극(225) 사이에는 게이트 절연층(222)이 형성되어, 액티브층(221)과 게이트 전극(225)을 서로 절연시켜 줄 수 있다.
게이트 절연층(222)상에는 액티브층(221)의 채널 영역에 대응되도록 게이트 전극(225)이 형성될 수 있다.
게이트 전극(225)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(225)은 게이트 라인(GL)으로부터 연장되어 형성될 수 있다.
또한, 게이트 라인(GL)과 게이트 전극(225)이 일치되도록 게이트 전극(225)은 게이트 라인(GL) 내에 형성될 수도 있다. 이에 따라 게이트 라인(GL)과 게이트 전극(225)은 동일층에 형성될 수 있다.
무기물로 이루어진 게이트 절연층(222)은 게이트 전극(225)에 대응되도록 형성되며, 효과적인 절연을 위하여 게이트 전극(225)과 동일하거나 더 넓은 면적을 갖도록 형성될 수 있다.
게이트 전극(225)과 게이트 절연층(222)은 액티브층(221)의 중심부에 대응되도록 형성될 수 있다. 이에 따라 게이트 전극(225)에 의해서 덮이지 않고 노출되는 액티브층(221)의 영역, 즉 채널 영역 이외의 액티브층(221)의 양 끝단은 소스(Source) 영역과 드레인(Drain) 영역이 될 수 있다.
액티브층(221)의 소스 영역은 드레인 영역보다 PIN 다이오드(240)와 가까운 곳에 배치될 수 있지만, 이에 한정되는 것은 아니며 소스 영역과 드레인 영역의 위치는 서로 바뀔 수도 있다.
게이트 전극(225) 상에는 베이스 기판(210)을 덮도록 무기물로 이루어진 층간 절연층(226)이 형성될 수 있다. 층간 절연층(226)은 액티브 영역(AA)과 패드 영역(PDA)을 포함한 베이스 기판(210) 전면에 형성될 수 있다.
층간 절연층(226) 상에는 제1 전극(223a)과 제2 전극(223b)이 형성될 수 있다.
제1 전극(223a)과 제2 전극(223b)은 게이트 전극(225)을 사이에 둔 액티브층(221)의 양쪽에 각각 대응되도록 형성될 수 있다.
액티브층(221)과 소스 영역 및 드레인 영역에 대응하여, 층간 절연층(226)에는 층간 절연층 컨택홀(226h)들이 형성될 수 있다.
이에 따라 제1 전극(223a)과 제2 전극(223b)은 층간 절연층 컨택홀(226h)들을 통해 각각 액티브층(221)의 소스 영역 및 드레인 영역과 연결될 수 있다.
이에 따라 소스 영역에 연결되는 제1 전극(223a)은 소스 전극이 되고, 드레인 영역과 연결되는 제2 전극(223b)는 드레인 전극이 될 수 있다.
제1 전극(223a) 및 제2 전극(223b)은 데이터 라인(DL)과 동일한 물질로 동일한 패터닝 공정으로 형성될 수 있으며, 데이터 라인(DL)과 동일한 층에 배치될 수 있다.
이 경우 제1 전극(223a)은 데이터 라인(DL)과 이격되어 배치될 수 있으며, 제2 전극(223b)은 데이터 라인(DL)으로부터 연장되거나, 데이터 라인(DL) 내에 형성될 수도 있다.
데이터 라인(DL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
박막 트랜지스터(220) 상에는 제1 보호층(230)이 액티브 영역(AA)과 패드 영역(PDA)을 포함한 베이스 기판(210)의 전면을 덮도록 형성될 수 있다.
제1 보호층(230)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제1 보호층(230)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제1 보호층(230) 상에는 PIN 다이오드(240)의 하부 전극(241)을 형성하기 위한 하부 전극막(241a)이 액티브 영역(AA)과 패드 영역(PDA)을 포함한 베이스 기판(210)의 전면을 덮도록 증착되어 형성될 수 있다.
이 경우 제1 전극(223a)과 하부 전극막(241a)의 전기적인 연결을 위하여, 제1 전극(223a)에 대응되는 제1 보호층(230)에는 제1 보호층 컨택홀(230h)이 형성될 수 있다.
이에 따라, 하부 전극막(241a)은 제1 보호층(230)의 제1 보호층 컨택홀(230h)을 통해서 제1 전극(223a)과 전기적으로 연결될 수 있다.
다음으로 도 4b와 도 5b에 도시된 바와 같이, 하부 전극막(241a)은 소정의 패턴을 갖는 마스크를 사용한 마스크 공정에 의해서 패터닝되며, 이에 따라 하부 전극(241)이 형성될 수 있다.
이 경우 하부 전극막(241a)은 습식 식각을 이용하여 패터닝될 수 있다.
하부 전극(241)은 PIN 다이오드(240)에 있어서 화소 전극의 역할을 할 수 있다. 하부 전극(241)은 PIN 다이오드(240)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
이 경우, 하부 전극(241)은 각각의 화소 영역에 대응되는 패턴으로 형성되어, 화소 영역 내에 배치될 수 있다.
다음으로 도 4c와 도 5c에 도시된 바와 같이, 각각의 화소 영역에 있는 하부 전극(241) 상에는 PIN 다이오드(240)의 PIN 층(243)과 상부 전극(245)이 형성될 수 있다.
구체적으로, 하부 전극(241)을 덮도록 베이스 기판(210) 전면에 PIN 막과 상부 전극막을 형성하고, PIN 막과 상부 전극막을 마스크 공정으로 패터닝하여 각각 PIN 층(243)과 상부 전극(245)을 형성할 수 있다.
이 경우 PIN 막은 건식 식각을 이용하여 패터닝되고, 상부 전극막은 습식 식각을 이용하여 패터닝될 수 있다.
PIN 막과 상부 전극막의 패터닝 순서는 특별히 한정되지 않는다.
이에 따라, PIN 다이오드(240)는 박막 트랜지스터(220)와 연결되는 하부 전극(241), 하부 전극(241) 상에 있는 PIN 층(243), 및 PIN 층(243) 상에 있는 상부 전극(245)을 포함할 수 있다.
PIN 층(243)은 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 역할을 한다.
PIN 층(243)은 n형 불순물이 포함된 n형 반도체층, 진성(Intrinsic) 반도체층, 및 p형 불순물이 포함된 p형 반도체층이 하부 전극(241)에서부터 차례대로 적층되어 형성될 수 있다.
진성 반도체층은 n형 반도체층 및 p형 반도체층보다 상대적으로 두껍게 형성될 수 있다. PIN 층(243)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어질 수 있다. 예를 들어, PIN 층(243)은 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
상부 전극(245)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(240)의 필 팩터(Fill Factor)를 향상시킬 수 있다.
다음으로, 도 4d와 도 5d에 도시된 바와 같이 PIN 다이오드(240)를 덮도록 제2 보호막(250a)이 액티브 영역(AA)과 패드 영역(PDA)을 포함한 베이스 기판(210)의 전면에 증착되어 형성될 수 있다.
제2 보호막(250a)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 4e와 도 5e에 도시된 바와 같이 제2 보호층(250)은 상부 전극(245)에 대응되는 제2 보호층 컨택홀(250h)을 포함할 수 있다. 예를 들어, 상부 전극(245)에 대응하는 영역에 위치하는 제2 보호막(250a)을 제거하여 제2 보호층 컨택홀(250h)을 형성할 수 있다. 도 5e에 도시된 바와 같이, 제2 보호막(250a)을 패터닝함으로써, 제2 보호층(250)을 형성할 수 있다.
이 경우, 제2 보호막(250a)은 건식 식각을 이용하여 패터닝될 수 있다.
제2 보호층(250)은 제2 보호층 컨택홀(250h)을 제외하고 베이스 기판(210) 전면에 형성됨으로써, 하부의 PIN 다이오드(240) 및 박막 트랜지스터(220)와 같은 소자들을 외부 수분이나 기타 이물질로부터 보호할 수 있다.
도 3을 참조하면, 제2 보호층(250) 상에는 평탄화층(260)이 형성될 수 있다. 평탄화층(260)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
평탄화층(260)에는 제2 보호층 컨택홀(250h)에 대응되도록 평탄화층 컨택홀(260h)이 형성될 수 있다.
평탄화층(260) 상에는 바이어스 전극(270)이 형성될 수 있다. 바이어스 전극(270)은 평탄화층 컨택홀(260h) 및 제2 보호층 컨택홀(250h)을 통해서 PIN 다이오드(240)의 상부 전극(245)과 연결되어, PIN 다이오드(240)에 바이어스 전압을 인가해줄 수 있다.
바이어스 전극(270)은 데이터 라인(DL)과 평행하게 배열된 바이어스 라인(BL)으로부터 분기되어 형성될 수 있다.
바이어스 라인(BL) 상에는 제3 보호층(280)이 형성되고, 제3 보호층(280)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
제3 보호층(280) 상에는 PIN 다이오드(240)를 덮도록 신틸레이터층(Scintillator layer, 290)이 형성될 수 있다.
구체적으로 신틸레이터층(290)은 박막 트랜지스터(220)와 PIN 다이오드(240) 상에 박막 트랜지스터(220)와 PIN 다이오드(240)를 덮도록 액티브 영역(AA)에 위치할 수 있다.
신틸레이터층(290)은 디지털 엑스레이 검출기용 어레이 기판(10) 상에 직접 증착되어 형성될 수 있기 때문에, 신틸레이터층(290) 하부면의 평탄화가 필요할 수 있다.
따라서 제3 보호층(280) 상에는 PAC(Photo Acryl)과 같은 유기물로 이루어진 추가적인 평탄화층이 형성될 수 있다.
추가적인 평탄화층에 의해서 신틸레이터층(290)의 하부면을 평탄화시킴으로써, 신틸레이터의 증착에 의한 신틸레이터층(290)의 형성이 용이하게 될 수 있도록 해줄 수 있다.
신틸레이터층(290)은 복수의 주상 결정상들을 갖도록 수직 방향으로 성장되어, 복수의 신틸레이터 주상 결정들이 나란히 배열되는 형태로 형성될 수 있지만 이에 한정되는 것은 아니다. 신틸레이터는 요오드화 세슘(CsI)과 같은 물질로 이루어질 수 있지만 이에 한정되는 것은 아니다.
한편, 패드 영역(PDA)은 리드아웃 패드부를 포함하는 리드아웃 영역과 게이트 패드부를 포함하는 게이트 패드 영역을 포함한다.
이하에서는, 패드 영역(PDA)의 패드부를 설명하되 리드아웃 패드부를 기준으로 자세히 설명하도록 한다. 게이트 패드부의 경우에도 리드아웃 패드부에 대한 설명이 동일하게 적용될 수 있지만, 일부 차이점에 대해서는 별도로 설명하도록 한다.
패드 영역(PDA)의 패드부는 패드 전극(323), 패드 연결 전극(341), 패드 접촉 전극(370) 및 패드 보호 전극(380)을 포함한다.
먼저, 도 4a와 도 5a에 도시된 바와 같이, 패드 영역(PDA)에는 층간 절연층(226) 상에 패드 전극(323)이 형성될 수 있다.
패드 전극(323)은 제1 전극(223a) 및 제2 전극(223b)이 형성되는 동일한 패터닝 공정으로 형성될 수 있다. 이에 따라 패드 전극(323)은 제1 전극(223a) 및 제2 전극(223b)과 동일한 재질을 가질 수 있다. 그리고, 패드 전극(323)은 제1 전극(223a) 및 제2 전극(223b)과 동일한 층 상에 형성될 수 있다.
다만, 게이트 패드부에서는 제1 전극(223a) 및 제2 전극(223b)과 동일한 패터닝 공정으로 형성되는 패드 전극(323)의 형성 이전에, 게이트 전극(225)과 동일한 패터닝 공정으로 형성되어 게이트 전극(225)과 동일한 재질을 갖고 동일한 층에 형성되는 별도의 추가적인 패드 하부 전극이 형성될 수 있다.
이 경우, 게이트 패드부에서의 패드 하부 전극은 층간 절연층(226)의 하부에 형성될 수 있다.
패드 전극(323) 상에는 제1 보호층(230)이 형성된 이후에, 제1 보호층(230) 상에는 하부 전극막(241a)이 액티브 영역(AA) 및 패드 영역(PDA) 전면을 덮도록 형성된다.
이 경우, 패드 영역(PDA)에 있는 제1 보호층(230)에는 패드 전극(323)에 대응되도록 제1 보호층 컨택홀(230h)을 형성할 수 있으며, 이에 따라 하부 전극막(241a)은 제1 보호층 컨택홀(230h)을 통해서 패드 전극(323)과 전기적으로 연결될 수 있다.
다음으로, 도 4b 내지 도 4c 및 도 5b 내지 도 5c에 도시된 바와 같이, 하부 전극막(241a)을 패터닝하여 패드 영역(PDA)에는 패드 연결 전극(341)을 형성한다.
이에 따라, 패드 연결 전극(341)은 액티브 영역(AA)에 있는 PIN 다이오드(240)의 하부 전극(241)과 동일한 재질을 갖고 동일한 층에 형성될 수 있다.
이 경우, 패드 연결 전극(341)에서 제1 보호층 컨택홀(230h)에 대응되는 일부 영역은 패터닝되어 제거될 수 있으며, 이 영역은 패드 연결 전극 컨택홀(341h)이 될 수 있다.
다음으로, 도 4d 및 도 5d에 도시된 바와 같이 패드 연결 전극(341) 상에는 제2 보호막(250a)이 형성될 수 있다.
제2 보호막(250a)은 액티브 영역(AA) 및 패드 영역(PDA)을 포함한 베이스 기판(210) 전면에 증착되어 형성될 수 있다.
다음으로, 도 4e 및 도 5e에 도시된 바와 같이 제2 보호막(250a)은 패드 영역(PDA)에 있는 제1 보호층 컨택홀(230h) 및 패드 연결 전극 컨택홀(341h)에 대응되는 제2 보호층 컨택홀(250h)이 형성되도록 패터닝되어, 패드 연결 전극(341) 상에는 제2 보호층(250)이 형성될 수 있다.
패드 영역(PDA)의 제2 보호층(250)상에는 패드 접촉 전극(370)이 형성될 수 있다.
패드 접촉 전극(370)은 바이어스 전극(270)이 형성되는 동일한 패터닝 공정으로 형성될 수 있다. 이에 따라 패드 접촉 전극(370)은 바이어스 전극(270)과 동일한 재질을 갖고 동일한 층에 형성될 수 있다.
패드 접촉 전극(370)은 제1 보호층 컨택홀(230h), 패드 연결 전극 컨택홀(341h) 및 제2 보호층 컨택홀(250h)을 통해서 하부의 패드 전극(323)과 전기적으로 연결될 수 있다.
패드 접촉 전극(370)상에는 패드 보호 전극(380)이 추가로 배치될 수 있다.
패드 보호 전극(380)은 패드 접촉 전극(370)의 부식을 줄일 수 있도록 보호하는 역할을 할 수 있으며, ITO로 이루어질 수 있다.
본 발명에 따른 디지털 엑스레이 검출기(1)는 다음과 같이 작동한다.
디지털 엑스레이 검출기(1)에 조사된 엑스레이는 신틸레이터층(290)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 PIN 다이오드(240)의 PIN 층(243)에서 전자 신호로 변환이 된다.
구체적으로는 PIN 층(243)에 가시광선 영역의 광이 조사되면 진성 반도체층이 n형 반도체층과 p형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 된다. 그리고 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 p형 반도체층과 n형 반도체층에서 수집된다.
PIN 다이오드(240)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(DL)을 거쳐서 영상 신호로 표시되게 된다.
한편, 도 6과 도 7은 각각 본 명세서의 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판(10) 및 디지털 엑스레이 검출기(1)에 대한 평면도와 단면도이다.
그리고, 도 9a 내지 도 9e와 도 10a 내지 도 10e는 각각 본 명세서의 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판(10) 및 디지털 엑스레이 검출기(1)의 제조 방법에 대한 공정 평면도와 공정 단면도이다.
이하에서는, 상기의 도면들을 참조하여 본 명세서의 다른 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판(10)과 디지털 엑스레이 검출기(1) 및 그 제조 방법에 대해서 자세히 설명하도록 한다.
다만, 앞서 설명한 본 명세서의 일 실시예와 동일하게 적용되는 내용에 대해서는 자세한 설명을 생략하도록 하며, 차이점을 중심으로 설명하도록 한다.
앞서 설명한 본 명세서의 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판(10)과 디지털 엑스레이 검출기(1) 및 그 제조 방법은 제1 실시예로 정의하고, 이후에 설명하는 본 명세서의 다른 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판(10)과 디지털 엑스레이 검출기(1) 및 그 제조 방법은 제2 실시예로 정의한다.
앞서 설명한 본 명세서의 제1 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판(10)과 디지털 엑스레이 검출기(1) 및 그 제조 방법은 PIN 다이오드(240)의 하부 전극(241)과, PIN 다이오드(240)를 덮는 제2 보호층(250)을 별도의 마스크 공정으로 형성한다.
이 경우, 마스크 공정은 증착 공정과 포토리소그래피 공정에 의한 패터닝 공정을 포함한다.
즉, PIN 다이오드(240)의 하부 전극(241)을 하부 전극 패턴을 갖는 마스크 공정으로 형성한 이후에, PIN 다이오드(240)의 PIN 층(243)과 상부 전극(245)을 별도의 마스크 공정으로 형성하고, 다음으로 PIN 다이오드(240)를 덮는 제2 보호층(250)을 별도의 마스크 공정으로 형성한다.
이렇게 제1 실시예의 경우, PIN 다이오드(240)와 제2 보호층(250)을 형성하는 공정에서 각각의 층들을 형성하는데 각각 별도의 마스크 공정이 진행되어야 하는 바 공정 효율이 떨어질 수 있다.
한편, 복수의 마스크 공정들이 순차적으로 진행되는 경우 공정 기기의 확보 문제나 기타 공정 상의 문제로 인하여, 1회의 마스크 공정이 종료된 이후에 다음 차례의 마스크 공정이 바로 진행되지 못하고 일정 시간 동안 공정이 정체될 수 있다.
이 경우, 하부 전극(241)은 이미 마스크 공정이 진행되어 패터닝된 상태이기 때문에 하부의 박막 트랜지스터(220)는 외부에 노출된 상태에서 다음 공정을 대기해야 하고, 이 과정에서 어레이 기판에 이물질이나 얼룩 발생이 증가할 수 있다.
또한, 하부 전극(241)의 경우 베이스 기판(210) 전면에 하부 전극막(241a)을 증착한 이후에 포토리소그래피 공정으로 패터닝을 하게 되는데, 하부 전극막(241a)을 증착한 이후에 패터닝 공정이 정체되는 경우 하부 전극막(241a)에 얼룩이 발생될 수 있다.
도 11의 경우 PIN 다이오드(240)의 하부 전극(241)을 형성하기 위하여, 하부 전극막(241a)을 증착한 이후에 일정 시간이 지체된 이후에 포토리소그래피 공정으로 패터닝한 경우에 있어서, 디지털 엑스레이 검출기용 어레이 기판(10) 및 디지털 엑스레이 검출기(1)의 다크(Dark) 상태에서의 영상 이미지이다.
도 11과 같이 PIN 다이오드(240)의 하부 전극(241)에 대한 포토리소그래피 공정이 지연된 디지털 엑스레이 검출기용 어레이 기판(10) 및 디지털 엑스레이 검출기(1)의 경우 중심부에 밝음 현상이 인지되고 사선 얼룩이 인지되는 것을 알 수 있다.
또한, 제1 실시예의 경우 PIN 다이오드(240)의 PIN 층(243)의 마스크 공정 이후에 제2 보호층(250)의 마스크 공정을 진행하되, 제2 보호층(250)의 경우 일부 컨택홀을 제외하고 베이스 기판(210) 전면에 형성되는 바, PIN 층(243)의 형성 공정 중에 발생되는 다량의 수소를 외부로 배출할 수 있는 탈 수소 경로를 확보하기가 어렵다.
이에 따라, 본 명세서의 제2 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판(10)과 디지털 엑스레이 검출기(1) 및 그 제조 방법은 앞서 설명한 본 명세서의 제1 실시예 대비하여 이상과 같은 문제점들을 개선하고 보완할 수 있다.
본 명세서의 제2 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판(10)과 디지털 엑스레이 검출기(1) 및 그 제조 방법은 베이스 기판(210) 상의 액티브 영역(AA)에 박막 트랜지스터(220)를 형성하는 단계, 박막 트랜지스터(220)를 덮도록 베이스 기판(210) 상에 제1 보호층(230)을 형성하는 단계, 제1 보호층(230) 상에 하부 전극막(241a)을 형성하는 단계, 하부 전극막(241a) 상의 액티브 영역(AA)에 PIN 층(243) 및 상부 전극(245)을 형성하는 단계, PIN 층(243)과 상부 전극(245)을 덮도록 하부 전극막(241a) 상에 제2 보호막(250a)을 형성하는 단계 및 제2 보호막(250a)을 패터닝하여 제2 보호층(250)을 형성하고, 하부 전극막(241a)을 패터닝하여 액티브 영역(AA)에 하부 전극(241)을 형성하는 단계를 포함한다.
이 경우 제2 보호막(250a)과 하부 전극막(241a)은 동일한 마스크 공정을 이용하여 패터닝한다.
도 9a와 도 10a에 도시된 바와 같이, 베이스 기판(210) 상의 액티브 영역(AA)에 박막 트랜지스터(220)를 형성한다.
베이스 기판(210) 상에 형성되는 박막 트랜지스터(220)는 액티브층(221), 제1 전극(223a), 제2 전극(223b) 및 게이트 전극(225)을 포함하도록 형성된다.
액티브층(221)은 베이스 기판(210) 상에 형성된 버퍼층(211) 상에 형성될 수 있다.
액티브층(221) 상에는 게이트 전극(225)에 대응되는 패턴을 갖는 게이트 절연층(222)을 형성하고, 게이트 절연층(222) 상에는 게이트 전극(225)이 형성될 수 있다.
게이트 전극(225) 상에는 게이트 전극(225)을 덮도록, 액티브 영역(AA)과 패드 영역(PDA)을 포함하는 베이스 기판(210) 전면에 층간 절연층(226)을 형성한다.
층간 절연층(226) 상에는 제1 전극(223a)과 제2 전극(223b)을 형성할 수 있다 그리고, 제1 전극(223a)과 제2 전극(223b)은 층간 절연층 컨택홀(226h)을 통해서 각각 액티브층(221)과 전기적으로 연결된다.
박막 트랜지스터(220) 상에는 박막 트랜지스터(220)를 덮도록 베이스 기판(210) 상에 제1 보호층(230)을 형성한다.
제1 보호층(230)은 액티브 영역(AA)과 패드 영역(PDA)을 포함하는 베이스 기판(210) 전면에 형성된다.
제1 보호층(230) 상에는 하부 전극막(241a)을 증착하여 형성한다.
하부 전극막(241a)은 액티브 영역(AA)과 패드 영역(PDA)을 포함하는 베이스 기판(210) 전면에 형성된다.
한편 패드 영역(PDA)의 경우 베이스 기판(210) 상에 패드 전극(323)을 형성한다.
구체적으로, 패드 전극(323)은 제1 보호층(230)을 형성하는 단계 이전에 형성되어, 층간 절연층(226)과 제1 보호층(230) 사이에 형성될 수 있다.
패드 영역(PDA)의 패드 전극(323)은 액티브 영역(AA)의 박막 트랜지스터(220)의 제1 전극(223a) 및 제2 전극(223b)과 동일한 마스크 공정으로 형성될 수 있다.
이에 따라, 패드 영역(PDA)의 패드 전극(323)은 액티브 영역(AA)의 박막 트랜지스터(220)의 제1 전극(223a) 및 제2 전극(223b)과 동일한 재질로 형성될 수 있다. 그리고, 패드 영역(PDA)의 패드 전극(323)은 액티브 영역(AA)에 배치된 박막 트랜지스터(220)의 제1 전극(223a) 및 제2 전극(223b)과 동일한 층 상에 형성될 수 있다.
다음으로, 도 9b와 도 10b에 도시된 바와 같이, 하부 전극막(241a) 상의 액티브 영역(AA)에 PIN 층(243) 및 상부 전극(245)을 형성한다.
하부 전극막(241a)을 증착한 이후에 포토리소그래피 공정을 이용한 별도의 패터닝 공정을 진행하지 않고, 액티브 영역(AA)에 PIN 층(243) 및 상부 전극(245)을 형성한다.
PIN 층(243)과 상부 전극(245)은 증착 및 패터닝 공정을 포함한 마스크 공정을 진행하여 형성할 수 있다.
예를 들어, 하부 전극막(241a) 상에 PIN 막과 상부 전극막을 베이스 기판(210) 전면을 덮도록 증착하여 형성하고, 각각 PIN 층(243)과 상부 전극(245)에 대응되는 패턴을 갖는 마스크를 이용한 패터닝 공정을 진행하여 PIN 층(243)과 상부 전극(245)을 형성할 수 있다.
상부 전극막은 PIN 막 상에 형성되기 때문에, 패터닝 공정의 경우 PIN 막보다 상부 전극막을 먼저 진행할 수 있다.
상부 전극막에 대한 패터닝 공정은 건식 식각 공정으로 진행할 수 있고, PIN 막에 대한 패터닝 공정은 습식 식각 공정으로 진행할 수 있다.
다음으로, 도 9c와 도 10c에 도시된 바와 같이, PIN 층(243)과 상부 전극(245)을 덮도록 하부 전극막(241a) 상에 제2 보호막(250a)을 형성한다.
제2 보호막(250a)은 액티브 영역(AA)과 패드 영역(PDA)을 포함하는 베이스 기판(210) 전면을 덮도록 증착하여 형성한다.
다음으로, 도 9d와 도 10d에 도시된 바와 같이, 제2 보호막(250a)을 패터닝하여 제2 보호층(250)을 형성한다.
그리고, 도 9e와 도 10e에 도시된 바와 같이, 액티브 영역(AA)에 배치된 하부 전극막(241a)을 패터닝하여 하부 전극(241)을 형성할 수 있다. 그리고, 패드 영역(PDA)에 배치된 하부 전극막(241a)을 패터닝하여 패드 연결 전극(341)을 형성할 수 있다.
이 경우, 제2 보호막(250a)과 하부 전극막(241a)은 동일한 마스크 공정을 이용하여 패터닝할 수 있다.
제2 보호막(250a)과 하부 전극막(241a)은 별도의 마스크를 이용하여 패터닝을 하는 것이 아니라, 하나의 동일한 마스크를 이용하여 패터닝을 할 수 있다. 따라서, 하나의 동일한 마스크 공정을 이용하여 패터닝을 할 수 있다.
구체적으로, 하부 전극막(241a) 상에 제2 보호막(250a)이 형성되고, , 먼저 증착된 제2 보호막(250a)을 소정의 패턴을 갖는 마스크로 패터닝을 한 이후에, 마스크의 변경 없이 하부 전극막(241a)을 동일한 마스크로 패터닝한다.
제2 보호막(250a)은 건식 식각을 이용하여 패터닝하고, 하부 전극막(241a)은 습식 식각을 이용하여 패터닝할 수 있다.
이렇게 패터닝된 제2 보호막(250a)은 액티브 영역(AA)과 패드 영역(PDA)에서 제2 보호층(250)으로 형성될 수 있다. 그리고, 패터닝된 하부 전극막(241a)은 액티브 영역(AA)에서 하부 전극(241)으로 형성되고, 패드 영역(PDA)에서는 패드 연결 전극(341)으로 형성될 수 있다.
따라서, 액티브 영역(AA)의 하부 전극(241)과 패드 영역(PDA)의 패드 연결 전극(341)은 동일한 마스크 공정으로 형성된다.
이와 같이, 제2 실시예에 따르면 PIN 다이오드(240)의 하부 전극(241)과 PIN 다이오드(240)를 덮는 제2 보호층(250)을 별도의 마스크 공정으로 형성하는 것이 아니라, 동일한 마스크를 이용한 동일한 마스크 공정으로 형성함에 따라 마스크 공정의 수를 감소시켜 공정 효율을 높일 수 있다.
또한, 제2 실시예에 따르면 한 번의 마스크 공정으로 PIN 다이오드(240)를 덮는 제2 보호막(250a)을 패터닝하여 제2 보호층(250)을 형성한 이후에 하부 전극막(241a)을 패터닝하여 하부전극(241)을 형성할 수 있다. 따라서, 공정 상의 문제로 인하여 발생되는 문제를 해소할 수 있다.
특히, 하부 전극막(241a)을 보호하는 제2 보호막(250a)이 패터닝된 이후에 별도의 마스크 공정의 변경이 필요하지 않기 때문에, 공정의 정체 없이 일괄 공정으로 바로 하부 전극막(241a)을 동일한 마스크 공정으로 패터닝할 수 있다. 따라서, 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기를 제조하기 위한 공정 과정에서 어레이 기판에 발생될 수 있는 이물질이나 얼룩 발생의 증가를 줄일수 있다.
또한, 제2 실시예에 따르면, PIN 다이오드(240)의 PIN 층(243)을 형성한 이후에 PIN 다이오드(240)를 덮는 제2 보호층(250)을 패터닝하되, 박막 트랜지스터(220)를 덮지 않고 PIN 다이오드(240)를 보호하는 최소한의 패턴으로 패터닝할 수 있다.
즉, 박막 트랜지스터(220) 상에 형성되는 제2 보호층(250)의 패턴을 최대한 감소시키는 경우 제2 보호층(250)으로 덮이지 않는 영역이 증가하여 더 넓은 영역을 통해서 수소가 배출될 수 있는 바, 박막 트랜지스터(220)의 탈 수소 경로를 최대한 넓게 확보할 수 있다. 이와 같이, 박막 트랜지스터(220)의 탈 수소 경로가 확보가 됨으로써, 수소에 의한 박막 트랜지스터(220)의 열화를 줄일 수 있다.
PIN 다이오드(240)의 PIN 층(243)을 형성하는 공정에서 다량의 수소가 형성되며, 특히 하부의 박막 트랜지스터(220)에 수소가 유입됨에 따라 소자의 특성을 열화시킬 수 있다.
특히 액티브층(221)을 산화물 반도체로 형성하는 산화물 반도체 박막 트랜지스터(220)의 경우 수소에 의한 열화에 더욱 취약하기 때문에, PIN 층(243)을 형성하는 공정에서 유입된 수소를 외부로 배출시킬 수 있는 탈 수소 경로의 확보가 필요하다.
제2 실시예의 경우 PIN 층(243)을 형성한 이후에 PIN 층(243)을 덮도록 형성되는 제2 보호층(250)이 베이스 기판(210) 전면을 덮도록 형성하는 것이 아니라, 액티브 영역(AA)에서는 하부 전극(241)에 대응되는 패턴으로 패터닝하고 패드 영역(PDA)에서는 패드 연결 전극(341)에 대응되는 패턴으로 패터닝함으로써, 제2 보호층(250)을 최소한의 패턴으로 형성한다.
제2 보호층(250)이 베이스 기판(210) 전면을 덮는 경우 박막 트랜지스터(220)에 유입된 수소는 제2 보호층(250)에 의해서 탈 수소 경로를 확보할 수 없지만, 제2 실시예와 같이 제2 보호층(250)이 최소한의 패턴으로 형성되는 경우 제2 보호층(250)이 형성되지 않은 영역은 탈 수소 경로가 될 수 있어, 이후의 열 처리 공정 등을 통해서 박막 트랜지스터(220)에 있는 다량의 수소들은 외부로 배출될 수 있다.
또한, 제2 실시예의 경우 제2 보호층(250)을 하부 전극(241)과 동일한 패턴을 가지도록 패터닝할 수 있다. 따라서, 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기는 제1 실시예와 같은 구조 대비하여 일정하고 동등한 패널의 특성을 확보할 수 있다.
도 8은 도 7에 있어서, 제2 보호층(250)과 하부 전극(241)이 형성된 영역의 일부를 확대한 확대 단면도이다.
도 8에 도시된 바와 같이, 제2 보호층(250)은 제1 보호층(230)과 접촉하지 않는다.
앞서 설명한 바와 같이, 제2 실시예의 경우 하부 전극막(241a)과 하부 전극막(241a) 상에 있는 제2 보호막(250a)을 동일한 마스크를 이용한 하나의 마스크 공정으로 패터닝을 할 수 있다. 따라서, 액티브 영역(AA)에서, 제2 보호막(250a)을 패터닝하여 형성되는 제2 보호층(250)은 하부 전극막(241a)을 패터닝하여 형성되는 하부 전극(241)에 대응되는 패턴으로 형성될 수 있다.
이와 마찬가지로, 패드 영역(PDA)에서, 제2 보호막(250a)을 패터닝하여 형성되는 제2 보호층(250)은 하부 전극막(241a)을 패터닝하여 형성되는 패드 연결 전극(341)에 대응되는 패턴으로 형성될 수 있다.
따라서, 제2 보호층(250)은 제1 보호층(230)과 접촉하지 않을 수 있다. 제2 보호층(250)은 하부 전극(241)의 측면을 덮지 않도록 형성될 수 있다.
이 경우, 제2 보호층(250)과 하부 전극(241), 그리고 제2 보호층(250)과 패드 연결 전극(341)은 동일한 마스크에 의한 동일한 마스크 공정으로 패터닝이 되지만 완전히 동일한 패턴을 갖지 않을 수 있다.
예를 들어, 도 8에 도시된 바와 같이 하부 전극(241)의 측면은 정테이퍼 형상을 가질 수 있다. 그리고, 하부 전극(241)의 상면 끝단(241e)은 제2 보호층(250)의 하면 끝단(250e)보다 내측에 위치하는 패턴을 가질 수 있다.
제2 보호층(250)은 제2 보호막(250a)을 건식 식각함으로써 패터닝할 수 있다. 이러한 제2 보호막(250a)의 패터닝 공정은 제2 보호막(250a)의 하부에 배치된 하부 전극막(241a)에도 영향을 줄 수 있다. 따라서, 제2 보호막(250a)의 하부에 배치된 하부 전극막(241a)의 일부 영역은 제2 보호막(250a)을 패터닝하기 위한 건식 식각 공정시 식각될 수도 있다.
이후에 하부 전극막(241a)을 습식 식각하는 경우, 하부 전극(241)의 상면 끝단(241e)의 경우 제2 보호막(250a)의 건식 식각에 의한 영향과 하부 전극막(241a)의 습식 식각에 의한 영향을 모두 받는 바, 하부 전극(241)의 측면은 일부 과식각이 이루어질 수 있다.
이에 따라, 하부 전극(241)의 측면은 정테이퍼 형상을 갖는 경사면을 가질 수 있고, 과식각이 발생된 하부 전극(241)의 상면 끝단(241e)은 제2 보호층(250)의 하면 끝단(250e)보다 내측에 위치하도록 형성될 수 있다.
액티브 영역(AA)에서, 제2 보호층(250)이 형성된 이후에는 평탄화층(260)이 형성될 수 있다. 그리고 도 7에 도시된 바와 같이, 평탄화층(260) 상에 바이어스 전극(270)이 형성될 수 있다.
바이어스 전극(270)은 평탄화층(260)의 컨택(260h)홀과 제2 보호층(250)의 컨택홀(250h)을 통해서 PIN 다이오드(240)의 상부 전극(245)과 전기적으로 연결될 수 있다.
도 7을 참조하면, PIN 다이오드(240), 평탄화층(260) 및 바이어스 전극(270) 상에는 제3 보호층(280)이 형성될 수 있다. 그리고, 제3 보호층(280) 상에는 액티브 영역(AA)을 덮는 신틸레이터층(290)이 배치될 수 있다.
한편, 패드 영역(PDA)의 경우 제2 보호층(250) 상에 패드 접촉 전극(370)을 형성할 수 있다.
패드 영역(PDA)의 패드 접촉 전극(370)은 액티브 영역(AA)의 바이어스 전극(270)과 동일한 마스크 공정으로 형성될 수 있다. 따라서, 패드 접촉 전극(370)은 바이어스 전극(270)과 동일한 물질로 형성되어 동일한 층상에 배치될 수 있다.
패드 접촉 전극(370)은 제1 보호층 컨택홀(230h), 패드 연결 전극(341) 컨택홀 및 제2 보호층 컨택홀(250h)을 통해서 하부의 패드 전극(323)과 전기적으로 연결될 수 있다.
패드 영역(PDA)의 패드 접촉 전극(370) 상에는 패드 접촉 전극(370)을 덮는 패드 보호 전극(380)을 형성할 수 있다.
패드 보호 전극(380)은 패드 접촉 전극(370)이 외부로 노출되는 경우 발생될 수 있는 부식을 줄일 수 있는 것으로, ITO와 같은 물질을 포함하여 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 부식에 강한 금속 물질로 이루어질 수 있다.
패드 영역(PDA)의 경우 리드아웃 패드 영역과 게이트 패드 영역에 동일하게 적용될 수 있지만 이에 한정되는 것은 아니다.
예를 들어, 게이트 패드 영역에서는 제1 전극(223a) 및 제2 전극(223b)과 동일한 패터닝 공정으로 형성되는 패드 전극(323)의 형성 이전에, 게이트 전극(225)과 동일한 패터닝 공정으로 형성되어 게이트 전극(225)과 동일한 재질을 갖고 동일한 층에 형성되는 별도의 추가적인 패드 하부 전극이 형성될 수 있다.
이 경우, 게이트 패드 영역(PDA)에서의 패드 하부 전극은 층간 절연층(226)의 하부에 형성될 수 있다.
이상과 같이 설명한 본 명세서에 따른 디지털 엑스레이 검출기용 어레이 기판의 제조 방법은 베이스 기판 상의 액티브 영역에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터를 덮도록 상기 베이스 기판 상에 제1 보호층을 형성하는 단계, 상기 제1 보호층 상에 하부 전극막을 형성하는 단계, 상기 하부 전극막 상의 상기 액티브 영역에 PIN 층 및 상부 전극을 형성하는 단계, 상기 PIN 층과 상기 상부 전극을 덮도록 상기 하부 전극막 상에 제2 보호막을 형성하는 단계 및 상기 제2 보호막을 패터닝하여 제2 보호층을 형성하고, 상기 하부 전극막을 패터닝하여 상기 액티브 영역에 하부 전극을 형성하는 단계를 포함한다.
이 경우, 상기 제2 보호막과 상기 하부 전극막은 동일한 마스크 공정을 이용하여 패터닝한다.
상기 하부 전극막과 상기 제2 보호막은 상기 베이스 기판 전면을 덮도록 형성한다.
상기 제2 보호막을 패터닝한 이후에, 상기 하부 전극막을 패터닝한다.
상기 제2 보호막은 건식 식각을 이용하여 패터닝하고, 상기 하부 전극막은 습식 식각을 이용하여 패터닝한다.
또한, 상기 제1 보호층을 형성하는 단계 이전에, 상기 베이스 기판 상의 패드 영역에 패드 전극을 형성하는 단계를 포함한다.
이 경우, 상기 박막 트랜지스터는 액티브층, 제1 전극, 제2 전극 및 게이트 전극을 포함하고, 상기 패드 전극은 상기 제1 전극 및 상기 제2 전극과 동일한 마스크 공정으로 형성된다.
또한, 상기 하부 전극을 형성하는 단계는, 상기 하부 전극막을 패터닝하여, 상기 패드 영역에 패드 연결 전극을 형성하는 것을 포함한다.
상기 하부 전극과 상기 패드 연결 전극은 동일한 마스크 공정으로 형성되고, 상기 패드 영역은 리드아웃 패드 영역이다.
상기 제2 보호층과 상기 하부 전극을 형성하는 단계 이후에, 상기 액티브 영역 및 상기 패드 영역에 각각 바이어스 전극과 패드 접촉 전극을 형성하는 단계를 포함하고, 상기 바이어스 전극과 상기 패드 접촉 전극은 동일한 마스크 공정으로 형성된다.
이 경우, 상기 패드 영역에 상기 패드 접촉 전극을 덮는 패드 보호 전극을 형성하는 단계를 포함한다.
본 명세서에 따른 디지털 엑스레이 검출기의 제조 방법은 앞서 설명한 본 명세서에 따른 디지털 엑스레이 검출기용 어레이 기판의 제조 방법에 따라 디지털 엑스레이 검출기용 어레이 기판을 형성하는 단계 및 상기 어레이 기판 상의 상기 액티브 영역을 덮도록 신틸레이터층을 형성하는 단계를 포함한다.
본 명세서에 따른 디지털 엑스레이 검출기용 어레이 기판은 액티브 영역과 패드 영역을 포함하는 베이스 기판, 상기 액티브 영역에 배치된 박막 트랜지스터, 상기 박막 트랜지스터를 덮고, 상기 액티브 영역과 상기 패드 영역에 배치된 제1 보호층, 상기 박막 트랜지스터와 전기적으로 연결되어, 상기 제1 보호층의 상기 액티브 영역에 배치된 PIN 다이오드, 상기 PIN 다이오드를 덮고, 상기 액티브 영역과 상기 패드 영역에 배치된 제2 보호층 및 상기 PIN 다이오드와 전기적으로 연결되어, 상기 제2 보호층의 상기 액티브 영역에 있는 바이어스 전극을 포함한다.
이 경우, 상기 제2 보호층은 상기 제1 보호층과 접촉하지 않는다.
상기 PIN 다이오드는 하부 전극, PIN 층 및 상부 전극을 포함하고, 상기 제2 보호층은 상기 하부 전극의 측면을 덮지 않는다.
상기 하부 전극의 측면은 정테이퍼 형상을 갖고, 상기 하부 전극의 상면 끝단은 상기 제2 보호층의 하면 끝단보다 내측에 위치한다.
상기 상부 전극은 상기 제2 보호층의 컨택홀을 통해 상기 바이어스 전극과 전기적으로 연결된다.
상기 박막 트랜지스터는 액티브층, 제1 전극, 제2 전극 및 게이트 전극을 포함하고, 상기 패드 영역에 배치되되, 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치되는 패드 전극, 상기 패드 영역에 배치되되, 상기 하부 전극과 동일한 층에 배치되는 패드 연결 전극 및 상기 패드 영역에 배치되되, 상기 바이어스 전극과 동일한 층에 배치되는 패드 접촉 전극을 포함한다.
상기 패드 영역에는, 상기 패드 접촉 전극을 덮도록 배치된 패드 보호 전극이 있다.
본 명세서에 따른 디지털 엑스레이 검출기는 앞서 설명한 본 명세서에 따른 디지털 엑스레이 검출기용 어레이 기판 및 상기 어레이 기판 상의 상기 액티브 영역을 덮도록 배치된 신틸레이터층을 포함한다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110 : 박막 트랜지스터 어레이 120 : 게이트 구동부
130 : 바이어스 공급부 140 : 리드아웃 회로부
150 : 타이밍 제어부 210 : 베이스 기판
211: 버퍼층 220 : 박막 트랜지스터
221 : 액티브층 222 : 게이트 절연층
GL : 게이트 라인 225 : 게이트 전극
226: 층간 절연층 226h: 층간 절연층 컨택홀
DL : 데이터 라인 223a : 제1 전극
223b : 제2 전극 230: 제1 보호층
230h: 제1 보호층 컨택홀 250: 제2 보호층
251a: 제2 보호막 250h: 제2 보호층 컨택홀
240 : PIN 다이오드 241 : 하부 전극
241h: 하부 전극 컨택홀 241a : 하부 전극막
243 : PIN 층 245: 상부 전극
260: 평탄화층 270: 바이어스 전극
280: 제3 보호층 290: 신틸레이터층
323: 패드 전극 341: 패드 연결 전극
370: 패드 접촉 전극 380: 패드 보호 전극

Claims (19)

  1. 베이스 기판 상의 액티브 영역에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터를 덮도록 상기 베이스 기판 상에 제1 보호층을 형성하는 단계;
    상기 제1 보호층 상에 하부 전극막을 형성하는 단계;
    상기 하부 전극막 상의 상기 액티브 영역에 PIN 층 및 상부 전극을 형성하는 단계;
    상기 PIN 층과 상기 상부 전극을 덮도록 상기 하부 전극막 상에 제2 보호막을 형성하는 단계; 및
    상기 제2 보호막을 패터닝하여 제2 보호층을 형성하고, 상기 하부 전극막을 패터닝하여 상기 액티브 영역에 하부 전극을 형성하는 단계; 를 포함하고
    상기 제2 보호막과 상기 하부 전극막은 동일한 마스크 공정을 이용하여 패터닝하는 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 하부 전극막과 상기 제2 보호막은 상기 베이스 기판 전면을 덮도록 형성하는 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 보호막을 패터닝한 이후에, 상기 하부 전극막을 패터닝하는 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  4. 제3항에 있어서,
    상기 제2 보호막은 건식 식각을 이용하여 패터닝하고,
    상기 하부 전극막은 습식 식각을 이용하여 패터닝하는 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 보호층을 형성하는 단계 이전에,
    상기 베이스 기판 상의 패드 영역에 패드 전극을 형성하는 단계; 를 포함하는 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 박막 트랜지스터는 액티브층, 제1 전극, 제2 전극 및 게이트 전극을 포함하고,
    상기 패드 전극은 상기 제1 전극 및 상기 제2 전극과 동일한 마스크 공정으로 형성되는 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  7. 제5항에 있어서,
    상기 하부 전극을 형성하는 단계는,
    상기 하부 전극막을 패터닝하여, 상기 패드 영역에 패드 연결 전극을 형성하는 것을 포함하는 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 하부 전극과 상기 패드 연결 전극은 동일한 마스크 공정으로 형성되는 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 패드 영역은 리드아웃 패드 영역인 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  10. 제7항에 있어서,
    상기 제2 보호층과 상기 하부 전극을 형성하는 단계 이후에,
    상기 액티브 영역 및 상기 패드 영역에 각각 바이어스 전극과 패드 접촉 전극을 형성하는 단계를 포함하고,
    상기 바이어스 전극과 상기 패드 접촉 전극은 동일한 마스크 공정으로 형성되는 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 패드 영역에 상기 패드 접촉 전극을 덮는 패드 보호 전극을 형성하는 단계를 포함하는 디지털 엑스레이 검출기용 어레이 기판의 제조 방법.
  12. 제1항 내지 제11항 중 어느 한 항의 제조 방법에 따라 디지털 엑스레이 검출기용 어레이 기판을 형성하는 단계; 및
    상기 어레이 기판 상의 상기 액티브 영역을 덮도록 신틸레이터층을 형성하는 단계; 를 포함하는 디지털 엑스레이 검출기의 제조 방법.
  13. 액티브 영역과 패드 영역을 포함하는 베이스 기판;
    상기 액티브 영역에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터를 덮고, 상기 액티브 영역과 상기 패드 영역에 배치된 제1 보호층;
    상기 박막 트랜지스터와 전기적으로 연결되어, 상기 제1 보호층의 상기 액티브 영역에 배치된 PIN 다이오드;
    상기 PIN 다이오드를 덮고, 상기 액티브 영역과 상기 패드 영역에 배치된 제2 보호층; 및
    상기 PIN 다이오드와 전기적으로 연결되어, 상기 제2 보호층의 상기 액티브 영역에 있는 바이어스 전극; 을 포함하고,
    상기 제2 보호층은 상기 제1 보호층과 접촉하지 않는 디지털 엑스레이 검출기용 어레이 기판.
  14. 제13항에 있어서,
    상기 PIN 다이오드는 하부 전극, PIN 층 및 상부 전극을 포함하고,
    상기 제2 보호층은 상기 하부 전극의 측면을 덮지 않는 디지털 엑스레이 검출기용 어레이 기판.
  15. 제14항에 있어서,
    상기 하부 전극의 측면은 정테이퍼 형상을 갖고,
    상기 하부 전극의 상면 끝단은 상기 제2 보호층의 하면 끝단보다 내측에 위치하는 디지털 엑스레이 검출기용 어레이 기판.
  16. 제14항에 있어서,
    상기 상부 전극은 상기 제2 보호층의 컨택홀을 통해 상기 바이어스 전극과 전기적으로 연결되는 디지털 엑스레이 검출기용 어레이 기판.
  17. 제14항에 있어서,
    상기 박막 트랜지스터는 액티브층, 제1 전극, 제2 전극 및 게이트 전극을 포함하고,
    상기 패드 영역에 배치되되, 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치되는 패드 전극;
    상기 패드 영역에 배치되되, 상기 하부 전극과 동일한 층에 배치되는 패드 연결 전극; 및
    상기 패드 영역에 배치되되, 상기 바이어스 전극과 동일한 층에 배치되는 패드 접촉 전극; 을 포함하는 디지털 엑스레이 검출기용 어레이 기판.
  18. 제17항에 있어서,
    상기 패드 영역에는, 상기 패드 접촉 전극을 덮도록 배치된 패드 보호 전극이 있는 디지털 엑스레이 검출기용 어레이 기판.
  19. 제13항 내지 제18항 중 어느 한 항에 따른 디지털 엑스레이 검출기용 어레이 기판; 및
    상기 어레이 기판 상의 상기 액티브 영역을 덮도록 배치된 신틸레이터층; 을 포함하는 디지털 엑스레이 검출기.
KR1020200178359A 2020-12-18 2020-12-18 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 KR20220087891A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200178359A KR20220087891A (ko) 2020-12-18 2020-12-18 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법
CN202111375590.2A CN114649353A (zh) 2020-12-18 2021-11-19 阵列基板、包含其的数字x射线探测器及其制造方法
US17/535,334 US11817519B2 (en) 2020-12-18 2021-11-24 Array substrate, digital x-ray detector including the same, and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200178359A KR20220087891A (ko) 2020-12-18 2020-12-18 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20220087891A true KR20220087891A (ko) 2022-06-27

Family

ID=81992600

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200178359A KR20220087891A (ko) 2020-12-18 2020-12-18 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법

Country Status (3)

Country Link
US (1) US11817519B2 (ko)
KR (1) KR20220087891A (ko)
CN (1) CN114649353A (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5448877B2 (ja) * 2010-01-25 2014-03-19 富士フイルム株式会社 放射線検出器
US9048160B2 (en) * 2012-07-12 2015-06-02 Carestream Health, Inc. Radiographic imaging array fabrication process for metal oxide thin-film transistors with reduced mask count
JP6463136B2 (ja) * 2014-02-14 2019-01-30 キヤノン株式会社 放射線検出装置及び放射線検出システム
KR102569741B1 (ko) 2018-10-31 2023-08-22 엘지디스플레이 주식회사 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기

Also Published As

Publication number Publication date
CN114649353A (zh) 2022-06-21
US20220199848A1 (en) 2022-06-23
US11817519B2 (en) 2023-11-14

Similar Documents

Publication Publication Date Title
KR102569741B1 (ko) 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기
US11011665B2 (en) Thin film transistor array substrate for high-resolution digital X-ray detector and high-resolution digital X-ray detector including the same
KR102424552B1 (ko) 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법
KR101218089B1 (ko) 디지털 엑스레이 디텍터 및 그 제조방법
KR102558896B1 (ko) 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기
KR102517726B1 (ko) 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법
US11515354B2 (en) Thin film transistor array substrate for digital X-ray detector device and digital X-ray detector device including the same
US11757046B2 (en) Thin film transistor array substrate for digital x-ray detector device, digital x-ray detector device, and manufacturing method thereof
CN112018136B (zh) 数字x射线检测仪、数字x射线检测装置及其制造方法
KR20190028194A (ko) 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법
KR20190062772A (ko) 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기
US11769783B2 (en) Thin film transistor array substrate for digital X-ray detector device and digital X-ray detector device and manufacturing method thereof
KR20190028195A (ko) 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법
KR20220087891A (ko) 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법
KR20150067831A (ko) 엑스레이 검출기의 어레이 기판 및 그의 제조 방법
KR20150067830A (ko) 엑스레이 검출기의 어레이 기판 및 그의 제조 방법
US11335706B2 (en) Thin film transistor array substrate for high-resolution digital X-ray detector and high-resolution digital X-ray detector including the same
KR102651991B1 (ko) 디지털 엑스레이 검출기 및 이의 제조 방법
KR20230010451A (ko) 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법
KR20200078028A (ko) 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법
KR20210079974A (ko) Pin 다이오드와 그 제조 방법 및 이를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기
KR20220047051A (ko) 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기
KR20220047052A (ko) 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기
KR102670831B1 (ko) 광차단층을 구비한 디지털 엑스레이 검출장치 및 그 제조방법
KR20210080903A (ko) 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는엑스레이 검출기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal