JP5792485B2 - 薄膜トランジスタ、その製造方法および薄膜トランジスタを利用した表示基板 - Google Patents

薄膜トランジスタ、その製造方法および薄膜トランジスタを利用した表示基板 Download PDF

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Description

本発明は、薄膜トランジスタ基板およびその製造方法に関するものである。より詳細に酸化物半導体を利用した薄膜トランジスタおよびその製造方法に関するものである。
薄膜トランジスタ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴという）は、液晶表示装置または有機発光表示装置などのような平板表示装置でスイッチング素子として使用される。現在商用化されている液晶表示装置において、ＴＦＴのチャネル層は大部分非晶質シリコーン層であり、この場合、ＴＦＴの移動度は約０．５ｃｍ２／Ｖｓである。しかし、ディスプレイの大型化につれ高解像度および高周波数の駆動特性が要求され、より高い移動度を有する高性能ＴＦＴ技術が必要である。したがって、前記非晶質シリコーン層より移動度が高い酸化物半導体層に対する研究が進んでいる。例えば、Ｇａ−Ｉｎ−Ｚｎ−Ｏ層の移動度は非晶質シリコーン層の移動度の数十倍以上に優れた半導体特性を見せている。
周知の通り、ＴＦＴのＯＮ電流はチャネル層の移動度およびチャネルのＷ／Ｌなどに比例するため、移動度が高い酸化物半導体をＴＦＴに使用する場合、ＯＮ電流を増加させることができる。前記Ｗはチャネルの幅を示し、Ｌはチャネルの長さを意味する。
大韓民国特開2008-0048936 公開(図１b)
本発明は、酸化物半導体をチャネル層に適用して前述したような利益を追求すると共に、ＴＦＴの設計改善を通してＯＮ電流がさらに増加したＴＦＴ基板を提供することを目的とする。
本発明のまた他の目的は、各画素に存在する寄生容量を減らし、表示装置の表示品質を向上させることである。
本発明のまた他の目的は、ＴＦＴを成す各層間の整列に要る努力を減らし、工程を容易にすることである。
前記のような目的を解決するため、基板、基板上に配置されるゲートライン、基板上にゲートラインから絶縁され、ゲートラインを交差するデータライン、ゲートラインとデータラインに電気的に接続され、酸化物層を含む酸化物薄膜トランジスタ、および酸化物薄膜トランジスタに電気的に接続される画素電極を含み、酸化物薄膜トランジスタの酸化物層は、チャネルを含み半導体特性を有する第１部分と、第１部分を囲み、導電性を有する第２部分を含み、第１部分は前記画素電極と電気的に接続され、前記第２部分は前記データラインと電気的に接続される酸化物薄膜トランジスタ基板が提供される。
前記酸化物層上に配置され前記第１部分を露出させる第１ホールを有する第１保護膜、および前記第１保護膜の上に配置され前記第１ホールを露出させる第２ホールを有する第２保護膜をさらに含み、前記画素電極は前記第２保護膜の上に形成され、前記第１ホールおよび第２ホールを通じて前記第１部分とコンタクトすることができる。
このように、導電性を有する酸化物層の第１領域が半導体特性を有する酸化物層の第２領域を囲むと共に前記第２領域に画素電極を直接コンタクトさせる構造によって、前記第１領域はソース電極であって、前記第２領域のうち前記画素電極にコンタクトされた部分はドレーン電極として機能することができる。したがって、本発明によるＴＦＴ構造によれば、ドレーン電極が別途配置される必要はなく、ゲートパターンとドレーン電極間に発生する寄生容量を減らすことができる。周知の通り、前記寄生容量は、フリッカー現象など画質不良を起こす原因の一つであるため、その寄生容量を減らすことにより表示装置の表示品質を向上させることができる。また、前記酸化物層と前記第１ホールおよび第２ホールの間の整列のみを考慮すればよく、ソース電極とドレーン電極との間の整列が必要ないため、整列に要る努力を減らすことができ、全体的な工程が容易になる。さらに、本発明によるＴＦＴ構造によればチャネルの長さを減少させると共にチャネル幅を増加させることができるためＴＦＴ ＯＮ電流を増加させることができる。
前記第１領域は、前記酸化物層上に配置された前記第１保護膜の境界と隣接した領域に形成される。これについては詳細に後述する。
前記第１保護膜と前記第２保護膜は互いに異なる物質で形成されるが、例えば前記第１保護膜はシリコーン酸化物（ＳｉＯｘ）を含み、前記第２保護膜はシリコーン窒化物（ＳｉＮｘ）を含んでもよい。前記第２保護膜をＳｉＮｘで形成することによって前記酸化物層の第１領域に導電性を付与することができる。周知の通りＳｉＮｘを蒸着する工程には水素を含むガスが反応ガスとして添加されるが、この過程で前記酸化物層のうち前記ＳｉＮｘ層に近い部分の特性が変わり、導電性を有するようになる。前記酸化物層のうち前記第２保護膜に近い部分が酸化物層の縁である場合、前記酸化物層の縁に前記第１領域が形成され、前記第１領域は前記第２領域を囲む構造となる。
一方、前記第１保護膜と前記第２保護膜は互いに同じ物質で形成されてもよく、例えば、前記第１保護膜および前記第２保護膜は共にＳｉＯｘを含んでもよい。このように第２保護膜をＳｉＯｘで構成する場合、第２保護膜の蒸着により前記酸化物層に導電性を付与することができない。したがって、この場合には別途の工程により酸化物層に導電性を付与することができる。前記別途の工程は、例えば水素プラズマ処理であってもよい。
前記第１ホールおよび前記第２ホールは一個または複数個であってもよい。複数個を形成する場合、酸化物層と画素電極のコンタクト領域を広げることができる。
前記酸化物層は、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）またはハフニウム（Ｈｆ）のうち少なくとも一つを含む非晶質酸化物でなされてもよい。具体的には、インジウム（Ｉｎ）、亜鉛（Ｚｎ）およびガリウム（Ｇａ）を含む非晶質酸化物またはインジウム（Ｉｎ）、亜鉛（Ｚｎ）およびハフニウム（Ｈｆ）を含む非晶質酸化物でなされてもよい。
前述した酸化物ＴＦＴ基板以外にも、前記した目的を達成するため、基板上に酸化物層形成する段階と、前記酸化物層の一部領域に導電性を付与する段階、および前記酸化物層の他の領域にコンタクトされた画素電極を形成する段階を含み、前記他の領域は前記一部領域によって囲まれる酸化物ＴＦＴ基板製造方法が提供される。
より具体的に、前記導電性を付与する段階は、前記酸化物層を形成する段階の後に、前記酸化物層と一部重複する第１保護層を形成する段階、および前記第１保護層をマスクとして、前記酸化物層を水素プラズマ処理する段階を含んでもよい。前記第１保護層をマスクとして水素プラズマ処理をするため、前記第１保護層で覆われる領域の酸化物層は半導体特性が残ることに対し、前記第１保護層で覆われない他の領域は導電性を有するようになる。すなわち、前記第１保護層の境界付近を中心に半導体特性を有する酸化物層と導電性を有する酸化物層が区分される。
この場合、前記導電性を付与する段階の後に、前記導電性が付与された一部領域とコンタクトするデータパターンを形成する段階をさらに含んでもよい。
また、前記画素電極を形成する段階の前に、前記第１保護層上に第２保護層を形成する段階、および前記第１保護層および前記第２保護層の一部をエッチングして前記酸化物層の他の領域を露出させる段階をさらに含んでもよい。この場合、前記画素電極は前記露出された酸化物層の他の領域とコンタクトする。
前記酸化物層に導電性を付与するまた他の方法は、前記酸化物層を形成する段階の後に、前記酸化物層と一部重複する第１保護層を形成する段階、および前記第１保護層を形成する段階の後に、前記酸化物層および前記第１保護層を覆う第２保護層を形成する段階を含んでもよく、前記第２保護層を形成する段階で水素を含む反応ガスが使用されてもよい。したがって、前記第２保護層に近い酸化物層の特性が変わり、導電性を有するようになる。前記第１保護層で覆われる領域の酸化物層は半導体特性が残ることに対し、前記第１保護層で覆われない他の領域は導電性を有するようになる。すなわち、前記第１保護層の境界付近を中心に半導体特性を有する酸化物層と導電性を有する酸化物層が区分される。
この場合、前記導電性を付与する段階の前に、前記酸化物層とコンタクトするデータパターンを形成する段階をさらに含んでもよい。
また、前記画素電極を形成する段階の前に、前記第１保護層および前記第２保護層の一部をエッチングし、前記酸化物層の他の領域を露出させる段階をさらに含んでもよい。この場合、前記画素電極は前記露出された酸化物層の他の領域とコンタクトする。
その他実施形態の具体的な内容は詳細な説明および図面に含まれている。
薄膜トランジスタ（ＴＦＴ）基板を概ね示す図である。 本発明の一実施形態によるＴＦＴ基板の一画素を概ね示す図である。 図２に示すＩＩＩ−ＩＩＩ’に沿って切断した断面図である。 本発明の一実施形態によるＴＦＴ基板でＴＦＴ形状を変えた変形例を概ね示す図である。 本発明の一実施形態によるＴＦＴ基板でＴＦＴ形状を変えた変形例を概ね示す図である。 本発明の他の実施形態によるＴＦＴ基板の一画素を概ね示す図である。 図６に示すＶＩＩ−ＶＩＩ’に沿って切断した断面図である。 本発明の一実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。 本発明の一実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。 本発明の一実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。 本発明の一実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。 本発明の一実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。 本発明の他の実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。 本発明の他の実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。 本発明の他の実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。 本発明の他の実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。 本発明の他の実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。 本発明の他の実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。
以下、添付した図面を参照して本発明の好ましい実施形態をより詳細に説明する。しかし、本発明は下記の実施形態に限定されず、他の形態で具現されることもできる。ここで紹介する実施形態は開示された内容がより完全になるようにするため、また当業者に本発明の技術的思想と特徴が充分に伝えられるようにするために提供される。図面において、各装置または膜（層）および領域の厚さは本発明の明確にするために誇張して示すものであり、また各装置は本明細書で説明されていない多様な付加の装置を備えてもよく、膜（層）が他の膜（層）または基板上に位置するものと言及される場合、他の膜（層）または基板上に直接形成されるかそれらの間に追加的な膜（層）が介在されてもよい。
以下図１〜図３を参照して本発明の一実施形態による薄膜トランジスタ（ＴＦＴ）基板について説明する。
図１は、薄膜トランジスタ（ＴＦＴ）基板を概ね示す図である。図２は、本発明の一実施形態によるＴＦＴ基板の一画素を概ね示す図である。図３は、図２に示すＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
図示するようにＴＦＴ基板は絶縁基板１０上に配置されたゲートライン２０および前記ゲートラインと絶縁されて交差するデータライン３０を含む。前記ゲートライン２０と前記データライン３０が交差する領域には画素（Ｐ）が形成され、ＴＦＴ基板は複数の画素を含む。前記ゲートライン２０の一端にはゲートパッド２３が接続され、前記データライン３０の一端にはデータパッド３３が接続される。前記各画素（Ｐ）には前記ゲートライン２０と前記データライン３０に各々接続されたＴＦＴおよび前記ＴＦＴに接続された画素電極８０が配置される。
図２および図３を参照すると、前記ＴＦＴは前記ゲートライン２０に接続され、前記ゲートライン２０と共にゲートパターンを成すゲート電極２５、前記ゲートパターンを覆うゲート絶縁膜４０、前記ゲート絶縁膜４０の上に配置され、前記ゲート電極２５と重畳される酸化物層５０、前記酸化物層５０の上に配置された第１保護膜６０、前記酸化物層５０および前記第１保護膜６０の一部と重複し、前記データライン３０に接続されたソース電極３５を含む。ソース電極３５は別途のパターンで形成されることもできるが、後述するように前記データライン３０の一部がソース電極として機能することもできる。
前記ＴＦＴの上には第２保護膜７０が配置される。前記第２保護膜７０の上には前記第１保護膜６０に形成された第１ホール６５および前記第２保護膜７０に形成された第２ホール７５を通じて前記酸化物層５０とコンタクトする画素電極８０が配置される。
前記ゲート絶縁膜４０は、例えばシリコーン酸化物（ＳｉＯｘ）の単一膜またはシリコーン窒化物（ＳｉＮｘ）／シリコーン酸化物（ＳｉＯｘ）の二重膜で形成されてもよい。前記ゲート絶縁膜４０が二重膜で形成される場合、シリコーン酸化物（ＳｉＯｘ）層が前記酸化物層５０に近い位置に配置されることが好ましい。
前記第１保護膜６０は、エッチストッパ（ｅｔｃｈ ｓｔｏｐｐｅｒ）層として機能し、前記ソース電極３５パターン時に前記酸化物層５０のチャネル領域を保護する。前記第１保護膜６０は、例えばシリコーン酸化物（ＳｉＯｘ）層で形成されてもよい。
本実施形態で、前記第２保護膜７０は、例えばシリコーン窒化物（ＳｉＮｘ）を含む絶縁膜で形成されてもよい。
以下では、本実施形態による酸化物層５０について詳細に説明する。
前記酸化物層５０はインジウム（Ｉｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）またはハフニウム（Ｈｆ）のうち少なくとも一つを含む非晶質酸化物でなされてもよい。前記酸化物層５０は、例えばＺｎ酸化物またはＩｎ−Ｚｎ複合酸化物にガリウム（Ｇａ）またはハフニウム（Ｈｆ）が添加されたものであってもよい。より詳細には、前記非晶質酸化物層はＩｎ２Ｏ３−Ｇａ２Ｏ３−ＺｎＯの形態で存在するＧａ−Ｉｎ−Ｚｎ−Ｏ層、またはＨｆＯ２−Ｉｎ２Ｏ３−ＺｎＯの形態で存在するＨｆ−Ｉｎ−Ｚｎ−Ｏ層であってもよい。
前記酸化物層５０は、半導体特性を有する第１領域５１および前記第１領域を囲み、導電性を有する第２領域５３を含む。前記第２領域は前記ソース電極３５に接続する。本実施形態において、前記第２領域は５３前記酸化物層５０のうち前記第２保護膜７０に隣接した領域に形成される。また他の観点からは、前記第２領域５３は、前記酸化物層５０のうち前記第１保護膜６０の境界と近い領域に形成される。
前記第２保護膜７０は、例えば化学気相蒸着法（ＣＶＤ：Chemical Vapor Deposition）によって前記基板１０上に蒸着することができる。一般的に、ＣＶＤ法によってシリコーン窒化物（ＳｉＮｘ）を蒸着する工程には水素を含むガスが反応ガスとして添加されるが、水素の影響によって前記酸化物層５０のうちシリコーン窒化物（ＳｉＮｘ）に隣接した領域の特性が変わり、導電性を有するようになる。これに対し、前記酸化物層５０のうち前記第２保護膜７０と隣接しない領域は、半導体の特性を維持することができる。
本実施形態のように、前記酸化物層５０のうち前記第２保護膜７０に隣接する部分が前記酸化物層５０の縁である場合、前記酸化物層５０の縁に前記第２領域５３が形成され、前記第２領域５３は前記第１領域５１を囲む構造となる。すなわち、前記酸化物層５０は、半導体特性を有する第１領域５１と前記第１領域を囲み、導電性を有する第２領域５３に分けられる。
前述したように、前記第２領域５３は、前記ソース電極３５と接続するため前記データライン３０に沿って流入された信号は前記ソース電極３５を経て前記第２領域５３にまで及ぼすことができる。すなわち、前記第２領域５３は前記ソース電極３５と共にまた他のソース電極として機能することができる。または、別途のソース電極を形成しない場合、前記第２領域５３は前記データライン３０のうち前記酸化物層５０にコンタクトされた部分と共にソース電極として機能することができる。
一方、図２および図３に図示するように、前記第１ホール６５および第２ホール７５は前記第１領域５１の一部に対応する位置に形成される。すなわち、前記第１ホールおよび第２ホール（６５，７５）によって前記第１領域５１の一部が露出される。
前述したように、前記画素電極８０は前記第１ホールおよび第２ホール（６５，７５）を通じて前記第１領域５１とコンタクトするため、本発明によれば、ドレーン電極のための別途のパターンを形成する必要がなくなる。
結果的に、前記第２領域５３はソース電極であって、前記第１領域５１のうち前記画素電極８０とコンタクトされた部分はドレーン電極であって、前記第１領域５１のうち前記画素電極８０とコンタクトされない部分はチャネルとして機能する。
したがって、本発明によるＴＦＴ構造によれば、ゲートパターンとドレーン電極との間に発生する寄生容量を減らすことができる。周知の通り、前記寄生容量はフリッカー現象など画質不良を起こす原因のうち一つであるため、その寄生容量を減らすことにより表示装置の表示品質を向上させることができる。
また、本発明によるＴＦＴ構造によればチャネルの長さを減少させると共にチャネル幅を増加させることができるためＴＦＴ ＯＮ電流を増加させることができる。
本発明の一実施形態によるＴＦＴの形状は、前述したような特徴を有する限り、図２および図３に示すものに制限されない。例えば、図４には酸化物層（図示せず）および第１保護膜３６０が円形である場合が図示されている。また、図５には第１ホール（図示せず）および第２ホール４７５が酸化物層の第１領域内に複数個形成された場合が図示されている。
以下では本発明によるＴＦＴ基板の他の実施形態について図６および図７を参照して詳細に説明する。前述した一実施形態と同一の構成および機能に対する詳細な説明は省略する。
図６は、本発明の他の実施形態によるＴＦＴ基板の一画素を概ね示す図である。図７は、図６に示すＶＩＩ−ＶＩＩ’に沿って切断した断面図である。
図示するようにＴＦＴ基板は絶縁基板１１０上に配置されたゲートライン１２０、前記ゲートラインと絶縁されて交差するデータライン１３０、ゲートライン１２０と前記データライン１３０に各々接続されたＴＦＴおよび前記ＴＦＴに接続された画素電極１８０を含む。
前記ＴＦＴは前記ゲートライン１２０に接続され前記ゲートライン１２０と共にゲートパターンを成すゲート電極１２５、前記ゲートパターンを覆うゲート絶縁膜１４０、前記ゲート絶縁膜１４０の上に配置され、前記ゲート電極１２５と重畳される酸化物層１５０、前記酸化物層１５０の上に配置された第１保護膜１６０、前記酸化物層１５０および前記第１保護膜１６０の一部と重複し、前記データライン１３０に接続されたソース電極１３５を含む。ソース電極３５は別途のパターンで形成されることもできるが、前述した一実施形態のように前記データライン３０の一部がソース電極として機能することもできる。前記ＴＦＴの上には第２保護膜１７０が配置される。前記第２保護膜１７０の上には前記第１保護膜１６０に形成された第１ホール１６５および前記第２保護膜１７０に形成された第２ホール１７５を通じて前記酸化物層５０とコンタクトする画素電極１８０が配置される。
前記第１保護膜１６０は、エッチストッパ（ｅｔｃｈ ｓｔｏｐｐｅｒ）層として機能し、前記ソース電極１３５パターン時に前記酸化物層１５０のチャネル領域を保護する。前記第１保護膜６０は、例えばシリコーン酸化物（ＳｉＯｘ）で形成されてもよい。
本実施形態で、前記第２保護膜７０は前記第１保護膜１６０のような物質で形成されてもよく、例えばシリコーン酸化物（ＳｉＯｘ）で形成されてもよい。
以下では前記酸化物層１５０についてより詳細に説明する。
前記酸化物層１５０は前述した一実施形態と同一の物質で形成され、半導体特性を有する第１領域１５１および前記第１領域を囲み、導電性を有する第２領域１５３を含む。前記第２領域１５３は前記ソース電極３５または前記データライン３０の一部に接続する。
前記のように第２保護膜１７０がシリコーン酸化物で形成される場合、前述した一実施形態と異なり前記酸化物層１５０の特性は前記第２保護膜１７０の蒸着することによって大きな影響は受けない。すなわち、第２保護膜１７０を蒸着するだけで前記酸化物層１５０の一部に導電性を付与することができず、別途の手段により前記第２領域１５３を形成する。
前記別途の手段は、例えば、前記第１保護膜１６０をマスクとして前記酸化物層１５０を水素プラズマ処理することであってもよい。この場合、前記酸化物層１５０のうち、前記第１保護膜１６０と重畳された領域は実質的に水素プラズマ処理されないため、半導体特性を維持することに対し、前記第１保護膜１６０と重畳しない部分は水素プラズマ処理によって導電性を有する。
したがって、本実施形態による酸化物層１５０の第２領域１５３は、図６に示すように前記第１保護膜１６０の境界付近、特に第１保護膜１６０の外部に形成される。すなわち、前記第２領域１５３は前記第１保護膜１６０の外部に突出した部分に形成される。
前記画素電極１８０が前記第１ホールおよび第２ホール（１６５，１７５）を通じて前記第１領域１５１とコンタクトすることは前述した一実施形態と同一であるため、詳細な説明は省略する。
また、本実施形態で前記ＴＦＴの形状および前記第１ホール、第２ホール（１６５、１７５）の個数などを多様に変更できることは前述した一実施形態と同様である。
以下では、本発明の一実施形態によるＴＦＴ基板の製造方法について説明する。
図８Ａ〜８Ｅは、本発明の一実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。
図８Ａを参照すると、基板１０の上にゲート電極２５を含むゲートパターンを形成した後に前記基板１０の上に前記パターンを覆うゲート絶縁膜４０を形成する。前記ゲート絶縁膜は、例えば前記基板１０上にシリコーン酸化物（ＳｉＯｘ）からなる単一層を形成するか、またはシリコーン窒化物（ＳｉＮｘ）およびシリコーン酸化物（ＳｉＯｘ）を連続して蒸着し、形成することができる。
図８Ｂを参照すると、前記ゲート絶縁膜４０の上に酸化物５５をＰＶＤ（Physical Vapor Deposition）、ＣＶＤ、ＡＬＤ（Atomic Layer Deposition）またはソリューションプロセスなどの工程により蒸着する。前記酸化物５５はインジウム（Ｉｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）またはハフニウム（Ｈｆ）のうち少なくとも一つを含む非晶質酸化物でなされてもよい。例えばスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工程によりＧａ−Ｉｎ−Ｚｎ−Ｏ酸化物層を形成する場合、Ｉｎ２Ｏ３、Ｇａ２Ｏ３およびＺｎＯで形成された各々のターゲットを利用するか、またはＧａ−Ｉｎ−Ｚｎ酸化物の単一ターゲットを利用することができる。また、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工程によりｈｆ−Ｉｎ−Ｚｎ−Ｏ酸化物層を形成する場合、ＨｆＯ２、Ｉｎ２Ｏ３およびＺｎＯで形成された各々のターゲットを利用するか、またはＨｆ−Ｉｎ−Ｚｎ酸化物の単一ターゲットを利用することができる。
次に、前記酸化物５５の上に、シリコーン酸化物（ＳｉＯｘ）層を連続して蒸着した後パターニングし、図８Ｂに示すように第１保護層６０形成する。前記パターニングは、例えば乾式エッチング（ｄｒｙ ｅｔｃｈ）工程により行われることができる。
図８Ｃを参照すると、前記基板１０上に金属層（図示せず）を蒸着した後、前記金属層と前記酸化物を共にパターニングしてデータライン３０、ソース電極３５および酸化物層５０を形成する。前記パターニングは例えば湿式エッチング（ｗｅｔ ｅｔｃｈ）により行われることができる。この場合、前記酸化物層５０は前記データライン３０、ソース電極３５および前記第１保護膜６０の下部に形成される。すなわち、前記ソース電極３５は前記酸化物層５０および前記第１保護膜６０の一部と重複する。前記金属層は、例えば、Ａｌ、Ｍｏ、ＴｉおよびＣｕのうち少なくとも一つを含む単一層または多重層で形成されてもよい。
本実施形態では前記酸化物と前記金属層を一つのマスクを使用してパターニングする場合について説明したが、前記酸化物と金属層は別個のマスクによりパターニングされてもよい。この場合、酸化物層は、データラインの下部において、酸化物層の端部が第２保護膜に対して一部が露出されるように形成されれば良く、データラインの下部の全てにおいて酸化物層が配置されていなくてもよい。
図８Ｄを参照すると、前記基板１０全面にシリコーン窒化物（ＳｉＮｘ）層を例えばＣＶＤ法によって蒸着して第２保護膜７０を形成する。ＣＶＤによるシリコーン窒化物層蒸着時ＳｉＨ４，ＮＨ３，Ｈ２などが反応ガスとして添加される。このようにシリコーン窒化物の蒸着過程に水素を含む反応ガスが添加されるため、前記酸化物層５０のうち前記第２保護膜７０に隣接した領域は水素の影響によってその特性が変わり導電性を有するようになる。反面、前記第２保護膜７０に隣接しない酸化物層５０領域は半導体特性を維持する。
図８Ｄに示す場合は前記酸化物層５０の縁領域が前記第２保護膜７０に隣接するため前記酸化物層５０の縁領域が導電性を有する。
また他の観点からは、前記酸化物層５０のうち前記第１保護膜６０の境界と近い領域が導電性を有する。その結果、前記酸化物層５０のうち導電性を有する第２領域５３は、半導体特性を有する第１領域５１を囲む構造となる。
前記第２保護膜７０および前記第１保護膜６０をパターニングして第２ホール７５および第１ホール６５を形成する。前記第１ホールおよび第２ホール（６５，７５）は同一の位置に形成され、前記酸化物層５０の第１領域５１一部を露出させる。前記第１ホールおよび第２ホール（６５，７５）は一度のエッチング過程により形成されることができる。
図８Ｅを参照すると、前記第２保護膜７０の上に透明導電層を形成した後パターニングして画素電極８０を形成する。前記画素電極８０は前記第１ホールおよび第２ホール（６５，７５）を通じて前記酸化物層の第１領域５１とコンタクトする。すなわち、前記酸化物層５０の第１領域５１のうち前記画素電極８０とコンタクトされた部分がドレーン電極として機能する。
したがって、本発明によれば、ドレーン電極のための別途のパターンを形成する必要がない。その結果、前記酸化物層５０と前記第１ホールおよび第２ホール（６５，７５）の間の整列のみを考慮すればよく、ソース電極とドレーン電極との間の整列は必要ないため、整列に要る努力を減らすことができ、全体の工程が容易になる。
以下では本発明の第２実施形態によるＴＦＴの製造方法を説明する。前述した第１実施形態によるＴＦＴの製造方法と同一の構成に対する詳細な説明は省略する。
図９Ａ〜９Ｆは、本発明の他の実施形態によるＴＦＴ基板の製造方法を順に追って示す図である。
図９Ａおよび９Ｂを参照すると、酸化物の上に第１保護膜１６０を形成するまでの工程は前述した第１実施形態と同一である。
図９Ｂおよび９Ｃを参照すると、前記第１保護膜１６０をマスクとして前記酸化物１５５を水素プラズマ処理する。前記水素プラズマ処理によって前記酸化物１５５のうち前記第１保護膜１６０によって覆われた領域を除いた部分が導電性を有するようになる。前記第１保護膜１６０によって覆われた領域は半導体特性を維持する。
このように、本実施形態では別途の工程により酸化物層に導電性を付与するため、前述した実施形態の場合より導電性がさらに強化されることができる。
図９Ｄを参照すると、前記基板１１０上に金属層（図示せず）を蒸着した後、前記金属層と前記酸化物１５５を一個のマスクを使用して共にパターニングすることによってデータライン１３０、ソース電極１３５および酸化物層１５０を形成する。前記酸化物層１５０は前記データライン１３０、ソース電極１３５および前記第１保護膜１６０の下部に形成される。すなわち、前記ソース電極１３５は前記酸化物層１５０および前記第１保護膜１６０の一部と重複する。
前記酸化物層１５０は、半導体特性を有し、前記第１保護膜１６０の下部に配置された第１領域１５１と、導電性を有し、前記第１領域１５１を囲む第２領域１５３と、に区分される。図９Ｄに示すように、本実施形態により形成された第２領域１５３は、前記ソース電極１３５または前記データライン１３０と、より広い領域においてコンタクトすることができる。また、本実施形態により形成された第２領域１５３は、前述した実施形態により形成された第２領域とは異なり、前記第１保護膜１６０の外部に突出する構造を有する。例えば図９Ｄ等に示すように、右側の第２領域１５３は第１保護膜１６０よりも突出して形成されている。
一方、前述した実施形態と同様に、本実施形態においても前記酸化物と金属層は別個のマスクを通じてパターニングされてもよい。
続いて、図９Ｅおよび図９Ｆを参照すると、前述した実施形態と同一の工程によって第２保護膜１７０、第１ホールおよび第２ホール（１６５，１７５）、前記第１ホールおよび第２ホール（１６５，１７５）を通じて前記第１領域１５１とコンタクトされる画素電極１８０が各々形成される。
前述した本発明によれば、酸化物半導体をチャネル層に適用することによって移動度を向上させることができるだけではなく、ＴＦＴのチャネル長さを減らし、チャネル幅を伸ばすことによってＯＮ電流がより一層増加したＴＦＴ基板を提供することができる。
また、別途のドレーン電極を除去することによって表示品質を低下させる寄生容量を減らし、表示装置の表示品質を向上させることができる。
さらに、ＴＦＴを成す各層間の整列に要る努力を減らし、工程を容易にすることができる。

Claims (12)

  1. 基板と、
    前記基板上に配置されるゲートラインと、
    前記基板上に前記ゲートラインから絶縁され、前記ゲートラインを交差するデータラインと、
    前記ゲートラインと前記データラインに電気的に接続され、酸化物層を含む酸化物薄膜トランジスタ、および
    前記酸化物薄膜トランジスタに電気的に接続される画素電極を含み、
    前記酸化物薄膜トランジスタの酸化物層は、
    チャネルを含み半導体特性を有する第１部分と、
    前記第１部分を囲み、導電性を有する第２部分を含み、
    前記第１部分は前記画素電極と電気的に接続して前記第２部分は前記データラインと電気的に接続される酸化物薄膜トランジスタ基板。
  2. 前記酸化物層上に配置され前記第１部分を露出させる第１ホールを有する第１保護膜、および
    前記第１保護膜の上に配置され前記第１ホールを露出させる第２ホールを有する第２保護膜をさらに含み、
    前記画素電極は前記第２保護膜の上に形成され、前記第１ホールおよび第２ホールを通じて前記第１部分とコンタクトする請求項１に記載の酸化物薄膜トランジスタ基板。
  3. 前記第１保護膜と前記第２保護膜は互いに異なる物質で形成される請求項２に記載の酸化物薄膜トランジスタ基板。
  4. 前記第１保護膜はＳｉＯｘを含み、前記第２保護膜はＳｉＮｘを含む請求項２又は３に記載の酸化物薄膜トランジスタ基板。
  5. 前記第１保護膜と前記第２保護膜は互いに同じ物質で形成される請求項２に記載の酸化物薄膜トランジスタ基板。
  6. 前記第１保護膜および前記第２保護膜はＳｉＯｘを含む請求項２又は５に記載の酸化物薄膜トランジスタ基板
  7. 前記第１ホールおよび前記第２ホールは複数個形成される請求項２に記載の酸化物薄膜トランジスタ基板
  8. 前記酸化物層は、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）またはハフニウム（Ｈｆ）のうち少なくとも一つを含む非晶質酸化物で形成される請求項２に記載の酸化物薄膜トランジスタ基板。
  9. 前記非晶質酸化物は、インジウム（Ｉｎ）、亜鉛（Ｚｎ）およびガリウム（Ｇａ）を含む非晶質酸化物からなる請求項８に記載の酸化物薄膜トランジスタ基板。
  10. 前記非晶質酸化物は、インジウム（Ｉｎ）、亜鉛（Ｚｎ）およびハフニウム（Ｈｆ）を含む非晶質酸化物からなる請求項８に記載の酸化物薄膜トランジスタ基板。
  11. 前記第１部分は前記画素電極と直接接続することを特徴とする請求項１に記載の酸化物薄膜トランジスタ基板。
  12. 前記第２部分は前記第１部分を完全に囲むことを特徴とする請求項１に記載の酸化物薄膜トランジスタ基板。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101345047B1 (ko) * 2011-03-30 2013-12-26 샤프 가부시키가이샤 액티브 매트릭스 기판, 표시 장치 및 액티브 매트릭스 기판의 제조 방법
US9368523B2 (en) 2012-03-27 2016-06-14 Sharp Kabushiki Kaisha Semiconductor device, method for manufacturing semiconductor device, and display device
KR102006273B1 (ko) 2012-11-19 2019-08-02 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
CN103050543A (zh) * 2012-12-28 2013-04-17 青岛润鑫伟业科贸有限公司 一种薄膜晶体管
KR102109166B1 (ko) 2013-01-15 2020-05-12 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 기판
CN103187423B (zh) * 2013-02-04 2016-03-23 合肥京东方光电科技有限公司 一种氧化物薄膜晶体管阵列基板及其制作方法、显示面板
CN103715267A (zh) * 2013-12-30 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管、tft阵列基板及其制造方法和显示装置
KR101563084B1 (ko) * 2014-04-17 2015-10-26 하이디스 테크놀로지 주식회사 다기능 전극을 갖는 반사형 표시장치 및 그 제조방법
CN104716166A (zh) * 2015-03-18 2015-06-17 上海天马微电子有限公司 一种有机发光显示装置及其制作方法
CN104716196B (zh) * 2015-03-18 2017-08-08 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
CN105097557A (zh) * 2015-09-25 2015-11-25 深圳市华星光电技术有限公司 一种tft基板、tft开关管及其制造方法
TWI593090B (zh) * 2015-12-24 2017-07-21 友達光電股份有限公司 畫素結構、其製作方法與薄膜電晶體
CN105845694A (zh) * 2016-03-28 2016-08-10 深圳市华星光电技术有限公司 薄膜晶体管、薄膜晶体管的制备方法及液晶显示面板
TWI636510B (zh) * 2017-12-05 2018-09-21 友達光電股份有限公司 薄膜電晶體基板及其製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11112002A (ja) * 1997-10-07 1999-04-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその製造方法
JP2004079735A (ja) * 2002-08-15 2004-03-11 Nec Corp 薄膜トランジスタの製造方法
KR100543011B1 (ko) * 2003-11-17 2006-01-20 삼성에스디아이 주식회사 박막트랜지스터 및 그를 이용한 유기전계발광표시장치
US20050258488A1 (en) * 2004-04-27 2005-11-24 Toppoly Optoelectronics Corp. Serially connected thin film transistors and fabrication methods thereof
JP5116251B2 (ja) * 2005-05-20 2013-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP3614442A3 (en) * 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5063936B2 (ja) * 2006-06-08 2012-10-31 三菱電機株式会社 Ｔｆｔアレイ基板の製造方法
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
ATE490560T1 (de) * 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
KR101533391B1 (ko) * 2008-08-06 2015-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판과 그 제조 방법
WO2010071034A1 (en) * 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor

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