WO2012029644A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

　半導体装置（１０００）は、ゲート配線（３ａ）、ソースおよびドレイン配線（１３ａｓ、１３ａｄ）、および島状の酸化物半導体層（７）を有する薄膜トランジスタ（１０３）と、ゲート配線（３ａ）と同一の導電膜から形成された第１電極（３ｂ）と、ソース配線（１３ａｓ）と同一の導電膜から形成された第２電極（１３ｂ）と、第１および第２電極との間に位置する誘電体層とを有する容量素子（１０５）とを備え、ゲート絶縁層（５）は、酸化物半導体層（７）と接し、酸化物を含む第１絶縁膜（５Ａ）と、第１絶縁膜よりもゲート電極側に配置され、第１絶縁膜よりも高い誘電率を有する第２絶縁膜（５Ｂ）とを含む積層構造を有し、誘電体層は、第２絶縁膜（５Ｂ）を含み、第１絶縁膜（５Ａ）を含まない。これにより、容量素子の容量値を低下させることなく、酸化物半導体層の酸素欠損による劣化を抑制できる。

Description

半導体装置およびその製造方法
　本発明は、薄膜トランジスタを備える半導体装置およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている（特許文献１および２、非特許文献１～３等）。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
特開２０１０－６２５４９号公報 特開２００３－８６８０８号公報
ＳＩＤ　ＤＩＧＥＳＴ　２０１０　Ｐ１１３２－１１３５ ＳＩＤ　ＤＩＧＥＳＴ　２０１０　Ｐ１２９８－１３００ ＳＩＤ　ＤＩＧＥＳＴ　２０１０　Ｐ１０３７－１０４０
　本発明者が検討したところ、従来のシリコンＴＦＴと同様の構造を有する酸化物半導体ＴＦＴを製造すると、次のような問題がある。
　シリコンＴＦＴでは、通常、ゲート絶縁膜として、誘電率の高い窒化シリコン（ＳｉＮｘ）膜が用いられる。ＳｉＮｘ膜は、例えばプラズマ化学的気相成長（ＰＥＣＶＤ）法によって形成される。
　酸化物半導体ＴＦＴにおいて、シリコンＴＦＴと同様に、ＰＥＣＶＤ法によって、ＳｉＮｘ膜からなるゲート絶縁膜を酸化物半導体層上に形成すると（ボトムゲート構造）、酸化物半導体層が水素プラズマに晒されるために、酸化物半導体の還元反応が生じやすくなる。この結果、酸化物半導体層に、酸素欠損によってキャリア電子が生じて、酸化物半導体層の抵抗が低くなるおそれがある。
　また、ＳｉＮｘ膜は、その成膜プロセスに起因して水素を含みやすい。このため、酸化物半導体ＴＦＴがボトムゲート構造を有する場合のみでなく、トップゲート構造を有する場合でも、ＳｉＮｘ膜と接するように酸化物半導体層が配置されていると、酸化物半導体層に酸素欠損による劣化（低抵抗化）が生じるおそれがある。
　上記の問題を避けるために、ゲート絶縁膜として酸化シリコン（ＳｉＯ2）膜を用いることが考えられる。ＳｉＯ2膜は、例えばＣＶＤ法によって形成され、形成時に酸化物半導体層が水素プラズマに晒されることはない。また、ＳｉＯ2膜中には、ＳｉＮｘ膜ほど多くの水素を含んでいないため、上述したような問題が生じない。その上、ＳｉＯ2膜に含まれる酸素によって、酸化物半導体層の酸素欠損の一部を回復させることも可能である。しかし、ＳｉＯ2膜の誘電率ε（約４）はＳｉＮｘ膜の誘電率（約７～８）よりも低いので、ＳｉＯ2膜を用いる場合には、ゲート容量（＝εＳ／ｄ）を確保するために、ゲート絶縁膜の厚さｄを従来よりも小さくするか、素子サイズ（ゲート電極面積）Ｓを大きくする必要がある。ゲート絶縁膜の厚さｄを小さくすると、トンネル電流によるゲートリーク電流の増加や絶縁破壊を引き起こす要因となる。また、ゲート絶縁膜の厚さのばらつき（膜厚の差）が従来と同程度であっても、その影響は相対的に大きくなるので、基板内で素子性能の均一性を確保することが難しくなる。一方、ゲート電極面積Ｓを大きくすると、素子の集積度の低下や液晶表示装置の開口率の低下を引き起こすおそれがある。
　これに対し、特許文献１および２では、ゲート絶縁膜として、ＳｉＯ2膜およびＳｉＮ膜からなる積層膜を用いている。これにより、酸化物半導体層とＳｉＮｘ膜とが接触することを防止できるので、酸化物半導体層の劣化を抑制できる。また、ＳｉＯ2膜のみをゲート絶縁膜として用いる場合よりも、ゲート容量の低下を抑制できる。
　しかしながら、例えば液晶表示装置のアクティブマトリクス基板を形成する場合、上記積層膜をゲート絶縁膜として用いると、次のような問題が生じる。
　一般に、液晶表示装置のアクティブマトリクス基板では、画素毎に液晶容量と並列に補助容量（ＣＳ容量）が設けられる。ＣＳ容量の誘電体層としては、通常、ゲート絶縁膜と同一の膜から形成された絶縁層が用いられる。製造工程数を増大させることなく、同一基板上にＴＦＴとＣＳ容量とを形成するためである。このようなアクティブマトリクス基板において、特許文献１、２に開示されたような２層構造のゲート絶縁膜を用いると、ＣＳ容量の誘電体層も同様の２層構造となり、十分な容量値を確保できないおそれがある。
　本発明は、上記課題を解決するためになされたものであり、その主な目的は、酸化物半導体薄膜トランジスタを備えた半導体装置において、ＣＳ容量などの容量素子の容量値を低下させることなく、酸化物半導体層の酸素欠損による劣化を抑制することにある。
　本発明の半導体装置は、基板と、前記基板上に設けられた薄膜トランジスタおよび容量素子とを備えた半導体装置であって、前記薄膜トランジスタは、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを有する島状の酸化物半導体層と、前記酸化物半導体層の少なくともチャネル領域と重なるように配置されたゲート配線と、前記ゲート配線と前記酸化物半導体層との間に形成されたゲート絶縁層と、前記第１コンタクト領域と電気的に接続されたソース配線と、前記第２コンタクト領域と電気的に接続されたドレイン配線とを含み、前記容量素子は、前記ゲート配線と同一の導電膜から形成された第１電極と、前記ソース配線と同一の導電膜から形成された第２電極と、前記第１および第２電極との間に位置する誘電体層とを含み、前記ゲート絶縁層は、前記酸化物半導体層と接し、酸化物を含む第１絶縁膜と、前記第１絶縁膜よりも前記ゲート電極側に配置され、前記第１絶縁膜よりも高い誘電率を有する第２絶縁膜とを含む積層構造を有し、前記誘電体層は、前記第２絶縁膜を含み、かつ、前記第１絶縁膜を含まない。
　ある好ましい実施形態において、前記第１絶縁膜は前記酸化物半導体層の下方に位置し、前記基板の上方から見て、前記酸化物半導体層と略同じ島状のパターンを有している。
　ある好ましい実施形態において、前記ゲート配線は、前記酸化物半導体層の前記基板側に配置されており、前記酸化物半導体層の少なくとも前記チャネル領域を覆うエッチストップをさらに備える。
　ある好ましい実施形態において、前記エッチストップおよび前記第１絶縁膜には、前記第２絶縁膜に達する開口部が形成されており、前記第２電極は、前記開口部内で前記第２絶縁膜と接する。
　ある好ましい実施形態において、前記薄膜トランジスタおよび前記容量素子の上に設けられた第１層間絶縁層と、前記第１層間絶縁層上に設けられた第２層間絶縁層とをさらに備え、前記第１層間絶縁層は、酸化物を含む下層膜と、前記下層膜の上に配置された上層膜とを含む積層構造を有している。
　前記第２層間絶縁層上に設けられた導電層をさらに備え、前記導電層は、前記容量素子の前記第１または前記第２電極と電気的に接続されていてもよい。
　ある好ましい実施形態において、前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さの１倍より大きく、かつ、５倍以下である。
　前記第１絶縁膜は酸化シリコン膜であり、前記第２絶縁膜は窒化シリコン膜であってもよい。
　本発明の半導体装置の製造方法は、上記の半導体装置の製造方法であって、（Ａ）基板上にゲート配線および容量素子の第１電極を形成する工程と、（Ｂ）前記ゲート配線および前記第１電極が形成された基板の上に、第２絶縁膜、第１絶縁膜および酸化物半導体膜をこの順で堆積する工程と、（Ｃ）前記酸化物半導体膜をパターニングして、島状の酸化物半導体層を得る工程と、（Ｄ）前記第１絶縁膜のうち前記第１電極上に位置する部分を除去して、前記第２絶縁膜の表面を露出する工程と、（Ｅ）前記酸化物半導体層上および前記第２絶縁膜の露出した表面上に金属膜を形成し、これをパターニングして、ソースおよびドレイン配線と容量素子の第２電極とを得る工程とを包含する。
　ある好ましい実施形態において、前記工程（Ｄ）において、前記酸化物半導体層をマスクとして、前記第１絶縁膜をエッチングする。
　ある好ましい実施形態において、前記工程（Ｃ）の後に、前記酸化物半導体層および前記第１絶縁膜上にエッチストップを形成する工程（Ｆ１）と、前記エッチストップのパターニングを行う工程（Ｆ２）とをさらに包含し、前記工程（Ｄ）は、前記工程（Ｆ２）と同時に行われ、前記工程（Ｄ）および（Ｆ２）において、前記エッチストップのうち前記酸化物半導体層の第１および第２コンタクト領域となる領域上に位置する部分を除去するとともに、前記エッチストップおよび前記第１絶縁膜のうち前記第１電極の上に位置する部分を除去して、前記第２絶縁膜を露出する。
　前記第１絶縁膜はシリコン酸化膜であり、前記第２絶縁膜は窒化シリコン膜であってもよい。
　本発明によると、酸化物半導体ＴＦＴを備える半導体装置において、容量素子の容量値の低下を抑えつつ、酸化物半導体層に酸素欠損が生じることによる酸化物半導体層の劣化（低抵抗化）を抑制できる。
　また、上記半導体装置を、製造工程を複雑にすることなく製造できる。
本発明による第１の実施形態の半導体装置１０００の平面図である。 （ａ）は、半導体装置１０００の酸化物半導体ＴＦＴ１０３およびＣＳ容量１０５の断面図であり、図１におけるＩ－Ｉ’線に沿った断面を示し、（ｂ）は、ソース・ゲート接続部１０７の断面図であり、図１におけるＩＩ－ＩＩ’線に沿った断面を示す。 （ａ）～（ｃ）は、それぞれ、第１の実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ａ）～（ｃ）は、それぞれ、第１の実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ａ）は、本発明による第２の実施形態の半導体装置２０００における酸化物半導体ＴＦＴ２０３およびＣＳ容量２０５の断面図であり、（ｂ）は、ソース・ゲート接続部２０７の断面図である。 （ａ）～（ｃ）は、それぞれ、第２の実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ａ）～（ｃ）は、それぞれ、第２の実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 第２の実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ａ）は、本発明による第３の実施形態の半導体装置３０００における酸化物半導体ＴＦＴ３０３およびＣＳ容量３０５の断面図であり、（ｂ）は、ソース・ゲート接続部３０７の断面図である。 （ａ）～（ｃ）は、それぞれ、第３の実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 酸化物半導体ＴＦＴの他の例を示す断面図である。 酸化物半導体ＴＦＴの他の例を示す断面図である。 酸化物半導体ＴＦＴの他の例を示す断面図である。 本発明によるトップゲート構造を有する酸化物半導体ＴＦＴを含む半導体装置の一例を示す断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による半導体装置の他の例を示す断面図である。
　（第１の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）と、酸化物半導体ＴＦＴと同一基板上に形成された容量素子（ここではＣＳ容量）とを備える。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴおよび容量素子を少なくとも１つずつ備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　ここでは、酸化物半導体ＴＦＴをスイッチング素子として備えるＴＦＴ基板を例に説明する。本実施形態のＴＦＴ基板は、液晶表示装置に好適に用いられ得る。
　図１は、本実施形態の半導体装置１０００の平面図である。
　本実施形態の半導体装置（ＴＦＴ基板）１０００は、複数の画素部１０１を含む表示領域１００と、表示領域以外の領域に形成された端子配置領域２００とを有している。
　各画素部１０１には、画素の列方向に沿って延びるソース配線１３ａｓと、画素の行方向に沿って延びるゲート配線３ａおよびＣＳ容量配線３ｂと、酸化物半導体ＴＦＴ１０３と、ＣＳ容量１０５とが設けられている。ゲート配線３ａおよびＣＳ容量配線３ｂは、同一の導電膜から形成されている。酸化物半導体ＴＦＴ１０３は、ソース配線１３ａｓとゲート配線３ａとが交差する点の近傍に配置されている。また、ＣＳ容量１０５は、ＣＳ容量配線３ｂ上に形成されている。
　端子配置領域２００には、ゲート配線３ａまたはソース配線１３ａｓを外部配線と接続するための複数の端子部２０１が設けられている。ソース配線１３ａｓは、表示領域１００の端部まで延び（「ソース接続配線１３ｃ」と呼ぶ。）、ソース・ゲート接続部１０７において、ゲート配線３ａと同一膜から形成された配線（「ゲート接続配線」と呼ぶ。）３ｃと電気的に接続される。本実施形態では、ソース接続配線１３ｃとゲート接続配線３ｃとは、画素電極１９と同一の膜から形成された導電層１９ｃを介して接続される。ゲート接続配線３ｃはさらに端子配置領域２００まで延びて、端子部（ソース端子）２０１において外部配線と接続される。一方、図示しないが、ゲート配線３ａは、端子配置領域２００まで延びて、端子部（ゲート端子）において外部配線と接続される。
　酸化物半導体ＴＦＴ１０３の酸化物半導体層７は、ソース配線１３ａｓおよびドレイン配線１３ａｄとそれぞれ接続されている。また、ドレイン配線１３ａｄは、ＣＳ容量配線３ｂ上まで延設されて、ＣＳ容量１０５の上部電極１３ｂとして機能する。上部電極１３ｂは、ＣＳ容量１０５上で、画素電極１９と接続されている。
　次いで、酸化物半導体ＴＦＴ１０３、ＣＳ容量１０５およびソース・ゲート接続部１０７の断面構造を説明する。
　図２（ａ）は、半導体装置１０００の酸化物半導体ＴＦＴ１０３およびＣＳ容量１０５の断面図であり、図１におけるＩ－Ｉ’線に沿った断面を示している。図２（ｂ）は、ソース・ゲート接続部１０７の断面図であり、図１におけるＩＩ－ＩＩ’線に沿った断面を示している。ＣＳ容量１０５およびソース・ゲート接続部１０７は、何れも、同一の基板１の上に形成されている。
　図２（ａ）に示すように、酸化物半導体ＴＦＴ１０３は、基板１の上に設けられたゲート配線３ａと、ゲート配線３ａを覆うゲート絶縁層５と、ゲート絶縁層５上に形成された島状の酸化物半導体層７とを備えている。酸化物半導体層７は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）層である。ゲート絶縁層５は、酸化物半導体層７と接する酸化シリコン膜（ＳｉＯ2膜）５Ａと、ＳｉＯ2膜５Ａのゲート配線３ａ側に配置された窒化シリコン膜（ＳｉＮｘ膜）５Ｂとを含む積層構造を有している。本実施形態では、ＳｉＯ2膜５Ａは酸化物半導体層７と同時にエッチングして形成されており、酸化物半導体層７と略同じパターンを有している。
　酸化物半導体層７の上面は、ソース配線１３ａｓおよびドレイン配線１３ａｄと電気的に接続されている。本明細書では、酸化物半導体層７のうちソース配線１３ａｓと接する領域７ｓを「第１コンタクト領域」、ドレイン配線１３ａｄと接する領域７ｄを「第２コンタクト領域」という。また、酸化物半導体層７のうちゲート配線３ａとオーバーラップし、かつ、第１コンタクト領域７ｓと第２コンタクト領域７ｄとの間に位置する領域７ｃが「チャネル領域」となる。
　酸化物半導体ＴＦＴ１０３は、ソース配線１３ａｓおよびドレイン配線１３ａｄの上に形成された層間絶縁層２０で覆われている。層間絶縁層２０の構造および材料は特に限定しない。本実施形態における層間絶縁層２０は、第１層間絶縁層（パッシベーション膜）２０Ａと、第１層間絶縁層２０Ａの上に形成された第２層間絶縁層２０Ｂとを含んでいる。第１層間絶縁層２０Ａは、例えばＳｉＯ2膜からなる下層膜２０Ａ（１）と、ＳｉＮｘ膜からなる上層膜２０Ａ（２）との積層構造を有している。なお、第１層間絶縁層２０Ａは例えばＳｉＮｘ膜またはＳｉＯ2膜の単層であってもよい。第２層間絶縁層２０Ｂは、例えば樹脂層であってもよい。第２層間絶縁層２０Ｂの上面は略平坦であることが好ましい。
　ＣＳ容量１０５は、基板１の上に設けられたＣＳ容量配線３ｂと、ＳｉＮｘ膜５Ｂを介してＣＳ容量配線３ｂと重なるように配置された上部電極１３ｂと、これらの電極３ｂ、１３ｂの間に位置する誘電体層とを備えている。誘電体層は、ゲート絶縁層５のうちＳｉＮｘ膜５Ｂから構成され、ＳｉＯ2膜５Ａは含まない。ＣＳ容量配線３ｂはゲート配線３ａと同一の導電膜から形成され、上部電極１３ｂはソースおよびドレイン配線１３ａｓ、１３ａｄと同一の導電膜から形成されている。ここでは、ドレイン配線１３ａｄがＣＳ容量配線３ｂ上まで延設されて、上部電極１３ｂとして機能する。上部電極１３ｂの上面は、層間絶縁層２０に形成されたコンタクトホール２５内で、画素電極１９と接している。
　また、図２（ｂ）に示すように、ソース・ゲート接続部１０７では、ゲート接続配線３ｃと、ゲート接続配線３ｃの上にＳｉＮｘ膜５Ｂを介して配置されたソース接続配線１３ｃとが、画素電極１９と同一の導電膜から形成された導電層１９ｃによって電気的に接続されている。具体的には、ゲート接続配線３ｃは、ゲート絶縁層５のＳｉＮｘ膜５Ｂと層間絶縁層２０とに設けられたコンタクトホール２６内で導電層１９ｃと接している。また、ソース接続配線１３ｃは、層間絶縁層２０に形成されたコンタクトホール２７内で導電層１９ｃと接している。本実施形態では、コンタクトホール２６および２７は、エッチングにより同時に形成され、コンタクトホール同士が接続して１つの開口部を形成している。なお、これらのコンタクトホール２６、２７は別個の開口部を形成していてもよいが、図示するようにコンタクトホール２６、２７を接続して１つの開口部を形成すると、ソース・ゲート接続部１０７の面積を低減できるので好ましい。
　本実施形態の半導体装置１０００によると、以下のような利点が得られる。
　本実施形態では、ＳｉＯ2膜５Ａと、ＳｉＯ2膜５Ａよりも誘電率の高いＳｉＮｘ膜５Ｂとを含む積層構造を有するゲート絶縁層５を用いる。ゲート絶縁層５を構成する絶縁膜のうちＳｉＯ2膜５Ａのみが酸化物半導体層７と接し、ＳｉＮｘ膜５Ｂは酸化物半導体層７と接触しない。従って、ＳｉＮｘ膜５Ｂの形成時に酸化物半導体層７にダメージを与えることを防止できる。また、ＳｉＮｘ膜５Ｂと酸化物半導体層７とが接することによって酸化物半導体層７に酸素欠損が生じることを抑制できる。さらに、ＳｉＯ2膜５Ａは、酸化物半導体層７にダメージを与えることなく形成でき、その上、ＳｉＯ2膜５Ａに含まれる酸素によって、酸化物半導体層７の酸素欠損を回復させることができるので、酸素欠損をより効果的に低減できる。
　また、本実施形態におけるゲート絶縁層５は、ＳｉＯ2膜５Ａよりも誘電率の高いＳｉＮｘ膜５Ｂを含んでいる。このため、ゲート絶縁層５全体として十分な誘電率を有することが可能になり、十分なゲート容量を確保できる。従って、ゲート容量を確保する目的でゲート絶縁層５を薄くしたり、素子サイズを増大させる必要がなくなり、ゲートリーク電流の増加や絶縁破壊、集積度の低下などを抑制できる。
　さらに、従来の半導体装置では、通常、ゲート絶縁層をＣＳ容量の誘電体層として用いるが、本実施形態では、ゲート絶縁層５のうち誘電率の高いＳｉＮｘ膜５Ｂのみを、ＣＳ容量１０５の誘電体層として用いる。このため、ゲート絶縁層５の全体を誘電体層として用いる場合よりも、ＳｉＯ2膜５Ａの厚さの分だけ誘電体層を薄くできるので、ＣＳ容量の容量値を増加させることができる。
　なお、本明細書では、ゲート絶縁層５のうち酸化物半導体層７と接する層（本実施形態ではＳｉＯ2膜５Ａ）を「第１絶縁膜」と呼ぶこともある。第１絶縁膜は、好ましくはＳｉＯ2膜であるが、他の酸化物膜（例えばＡｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、ＣｅＯ2）であっても、上記と同様の効果が得られる。また、ゲート絶縁層５のうち第１絶縁膜よりもゲート側に位置する層（本実施形態ではＳｉＮｘ膜５Ｂ）を「第２絶縁膜」と呼ぶこともある。第２絶縁膜は、好ましくは第１絶縁膜よりも高い誘電率を有する絶縁膜であり、ＳｉＮｘ膜の他、ＨｆＳｉＯｘ、ＨｆＡｌＯｘであっても、上記と同様の効果が得られる。
　このように、本実施形態によると、酸化物半導体ＴＦＴ１０３において、ゲート絶縁層５全体としての誘電率の低下を抑えつつ、酸化物半導体層７に酸素欠損が生じることを抑制できるとともに、ＣＳ容量１０５において十分な容量値を確保できる。
　さらに、ＳｉＯ2膜はＳｉＮｘ膜よりもエッチングレートが低いので、ＳｉＯ2膜のみからなるゲート絶縁層を形成すると、生産効率が大幅に低下するという問題がある。これに対し、本実施形態によると、ゲート絶縁層５のうち酸化物半導体層７側に位置する層のみにＳｉＯ2膜を用いるので、ＳｉＯ2膜のエッチングレートに起因する生産効率の低下を最小限に抑えることが可能となる。
　ＳｉＯ2膜５ＡはＳｉＮｘ膜５Ｂよりも薄いことが好ましい。これにより、酸化物半導体層７の劣化を抑制しつつ、十分なゲート容量をより確実に確保できる。また、生産効率の低下をより効果的に抑制できる。
　ＳｉＯ2膜５Ａの厚さは例えば１０ｎｍ以上であることが好ましく、より好ましくは２０ｎｍ以上、例えば５０ｎｍである。これにより、ＳｉＮｘ膜５Ｂの形成工程における水素プラズマや形成後のＳｉＮｘ膜５Ｂに含まれる水素によって酸化物半導体層７が還元されることを、より効果的に抑制できる。一方、ＳｉＯ2膜５Ａが厚すぎると、ゲート絶縁層５のゲート容量が低下し、チャネル層を形成できないおそれがある。さらに、ＳｉＯ2膜５Ａのエッチングレートが低いことから、生産効率を大幅に低下させるおそれもある。このため、ＳｉＯ2膜５Ａの厚さは４００ｎｍ以下であることが好ましい。
　ＳｉＮｘ膜５Ｂの厚さは、より確実に絶縁破壊を防止するためには、例えば１００ｎｍ以上であることが好ましく、例えば３２５ｎｍである。また、ゲート絶縁層５の電気的容量の低下を抑えるためには、１０００ｎｍ以下であることが好ましい。
　ＳｉＮｘ膜５Ｂの厚さは、ＳｉＯ2膜５Ａの厚さより大きく、かつ、ＳｉＯ2膜５Ａの厚さの５倍以下であることが好ましい。例えばＳｉＮｘ膜５Ｂの厚さとＳｉＯ2膜５Ａの厚さとの比は２：１である。これにより、ゲート容量を確保しつつ、酸素欠損に起因する酸化物半導体層７の劣化を抑制できる。従って、ゲート絶縁層５の信頼性をより高めることが可能になる。
　本実施形態における第１層間絶縁層２０Ａは、酸化物半導体層７の上面と接する下層膜２０Ａ（１）としてＳｉＯ2膜、上層膜２０Ａ（２）としてＳｉＮｘ膜を含んでいる。これにより、酸化物半導体層７の上面がＳｉＮｘ膜と接触しないので、ＳｉＮｘ膜によって酸化物半導体層７に酸素欠損が生じることを抑制できる。また、層間絶縁層２０としてＳｉＯ2膜の単層を用いる場合よりも、ＳｉＯ2膜のエッチングレートが低いことによる生産効率の低下を最小限に抑えることができる。
　層間絶縁層２０の構造は上記の構造に限定されない。ただし、酸化物半導体層７の劣化をより効果的に抑制するためには、少なくとも層間絶縁層２０のうち酸化物半導体層７側に位置する部分（図示する例では、酸化物半導体層７と接する部分）はＳｉＯ2膜であることが好ましい。層間絶縁層２０では、ＳｉＯ2膜を用いることによる誘電率の低下は問題とはならないので、第１層間絶縁層２０ＡはＳｉＯ2膜の単層であってもよい。
　本実施形態の半導体装置１０００は、ＣＳ容量１０５の代わりに、例えば画素電極の容量結合用の容量などの他の容量素子を備えていてもよい。この場合でも、容量素子は、ゲート配線３ａと同一の導電膜から形成された電極と、ソース配線１３ａｓと同一の導電膜から形成された電極と、それらの電極の間に設けられた誘電体層とを備える。誘電体層は、ゲート絶縁層５のうち第１絶縁膜（ここではＳｉＯ2膜５Ａ）を含まず、第２絶縁膜（ここではＳｉＮｘ膜５Ｂ）から構成されていればよい。これにより、酸化物半導体ＴＦＴ１０３と共通のプロセスを利用して、十分な容量値を有する容量素子を形成できる。
　また、本実施形態の半導体装置１０００は、少なくとも、酸化物半導体ＴＦＴ１０３と、ＣＳ容量１０５のような容量素子とを同一基板１上に備えていればよい。本実施形態におけるソース・ゲート接続部１０７の構成は上述した構成に限定されない。また、本実施形態は、ソース・ゲート接続部１０７を備えていなくてもよい。
　次に、本実施形態の半導体装置１０００の製造方法の一例を説明する。
　図３（ａ）～（ｃ）、図４（ａ）～（ｃ）および図５は、それぞれ、基板１上に、酸化物半導体ＴＦＴ１０３、ＣＳ容量１０５およびソース・ゲート接続部１０７を形成する方法を説明するための工程断面図である。
　まず、図３（ａ）に示すように、ガラス基板などの基板１において、酸化物半導体ＴＦＴを形成しようとする領域（以下、「ＴＦＴ形成領域」）５１、ＣＳ容量を形成しようとする領域（以下、「ＣＳ容量形成領域」５２）およびソース・ゲート接続部を形成しようとする領域（以下、「接続部形成領域」５３）に、それぞれ、ゲート配線３ａ、ＣＳ容量配線３ｂおよびゲート接続配線３ｃを形成する。
　ゲート配線３ａ、ＣＳ容量配線３ｂおよびゲート接続配線３ｃは、スパッタ法などにより基板１上に導電膜を形成した後、フォトリソグラフィにより導電膜をパターニングすることによって形成できる。導電膜として、例えばＴｉ／Ａｌ／ＴｉＮ膜（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）を用いることができる。
　続いて、図３（ｂ）に示すように、ゲート配線３ａ、ＣＳ容量配線３ｂおよびゲート接続配線３ｃを覆うように、第１絶縁膜として、ＳｉＮｘ膜５Ｂを形成する。次いで、ＴＦＴ形成領域５１において、ＳｉＮｘ膜５Ｂ上に、第２絶縁膜としてＳｉＯ2膜５Ａを形成した後、ＳｉＯ2膜５Ａ上に島状の酸化物半導体層７を形成する。
　ＳｉＮｘ膜５Ｂは、例えばプラズマＣＶＤによって形成される。ＳｉＮｘ膜５Ｂの厚さは例えば３２５ｎｍである。ＳｉＯ2膜５Ａは、例えばＣＶＤ法によって形成され、その厚さは例えば５０ｎｍである。
　酸化物半導体層７は以下のようにして形成できる。まず、スパッタ法を用いて、例えば厚さが１０ｎｍ以上３００ｎｍ以下のＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）膜をＳｉＯ2膜５Ａの上に形成する。この後、フォトリソグラフィにより、ＩＧＺＯ膜の所定の領域を覆うレジストマスク（図示せず）を形成する。次いで、ＩＧＺＯ膜のうちレジストマスクで覆われていない部分をウェットエッチングにより除去する。この後、レジストマスクを剥離する。このようにして、島状の酸化物半導体層７を得る。
　なお、ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層７を形成してもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）膜、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）膜、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）膜、Ｃｄ－Ｇｅ－Ｏ系半導体膜、Ｃｄ－Ｐｂ－Ｏ系半導体膜などを用いてもよい。酸化物半導体膜として、アモルファス酸化物半導体膜を用いることが好ましい。低温で製造でき、かつ、高い移動度を実現できるからである。
　次いで、図３（ｃ）に示すように、酸化物半導体層７をマスクとして、ウェットエッチングによりＳｉＯ2膜５Ａのパターニングを行う。
　続いて、図４（ａ）に示すように、ＴＦＴ形成領域５１にソースおよびドレイン配線１３ａｓ、１３ａｄ、ＣＳ容量形成領域５２に上部電極１３ｂ、接続部形成領域５３にソース接続配線１３ｃを形成する。ソースおよびドレイン配線１３ａｓ、１３ａｄは、酸化物半導体層７の上面と接するように配置される。また、上部電極１３ｂは、ＣＳ容量配線３ｂとＳｉＮｘ膜５Ｂを介して重なるように配置される。ソース接続配線１３ｃは、ＳｉＮｘ膜５Ｂを介して、ゲート接続配線３ｃと部分的に重なるように配置される。
　ソースおよびドレイン配線１３ａｓ、１３ａｄ、上部電極１３ｂおよびソース接続配線１３ｃは、例えばスパッタ法により金属膜を堆積し、この金属膜をパターニングすることによって形成できる。金属膜のパターニングは、例えば公知のフォトリソグラフィにより行ってもよい。具体的には、金属膜上にレジストマスクを形成し、これを用いて金属膜をエッチング（ここではドライエッチング）する。図示するように、金属膜のエッチングの際に、酸化物半導体層７の一部もエッチングされる場合がある。この後、レジストマスクを剥離する。
　次いで、図４（ｂ）に示すように、ソースおよびドレイン配線１３ａｓ、１３ａｄ、上部電極１３ｂおよびソース接続配線１３ｃの上に、層間絶縁層２０を設ける。ここでは、第１層間絶縁層２０Ａとして、ＣＶＤ法によりＳｉＯ2膜（厚さ：例えば２００ｎｍ）を形成する。次いで、第１層間絶縁層２０Ａの上に、例えばポジ型の感光性樹脂膜を用いて第２層間絶縁層２０Ｂ（厚さ：例えば３μｍ）を形成する。
　なお、図示していないが、例えばＳｉＯ2膜（厚さ：例えば５０ｎｍ）およびＳｉＮｘ膜（厚さ：例えば１５０ｎｍ）をこの順で堆積させることにより、積層構造を有する第１層間絶縁層２０Ａ（図２）を形成してもよい。
　この後、第２層間絶縁層２０Ｂのパターニングを行う。具体的には、フォトマスクを介して第２層間絶縁層２０Ｂに光を照射して、第２層間絶縁層２０Ｂのうち露光された部分、ここでは上部電極１３ｂ上およびゲート接続配線３ｃ上に位置する部分に開口を形成する。次いで、パターニングした第２層間絶縁層２０Ｂをマスクとして用いて、第１層間絶縁層２０ＡおよびＳｉＮｘ膜５Ｂのエッチングを行う。このようにして、図４（ｃ）に示すように、ＣＳ容量形成領域５２では、層間絶縁層２０に、上部電極１３ｂの上面に達するコンタクトホール２５が形成される。接続部形成領域５３では、第１層間絶縁層２０Ａと、ＳｉＮｘ膜５Ｂのうちソース接続配線１３ｃで覆われていない部分とがエッチングされる。ＳｉＮｘ膜５Ｂのうちソース接続配線１３ｃの下に位置する部分は、ソース接続配線１３ｃがマスクとなるので、エッチングされない。このようにして、１回のエッチング工程で、ソース接続配線１３ｃを露出するコンタクトホール２７と、ゲート接続配線３ｃを露出するコンタクトホール２６とが形成される。
　続いて、図５に示すように、画素電極１９および導電層１９ｃを形成する。ここでは、層間絶縁層２０の上およびコンタクトホール２５、２６、２７内に、例えばスパッタ法により導電膜を堆積する。導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０～２００ｎｍ）などの透明導電膜を用いてもよい。次いで、フォトリソグラフィにより導電膜をパターニングすることにより、画素電極１９および導電層１９ｃが得られる。
　画素電極１９は、ドレイン配線１３ａｄと電気的に接続され、かつ、コンタクトホール２５内で上部電極１３ｂと接するように配置される。導電層１９ｃは、コンタクトホール２６内でゲート接続配線３ｃと接し、かつ、コンタクトホール２７内でソース接続配線１３ｃと接するように配置される。
　このようにして、ＴＦＴ形成領域５１に酸化物半導体ＴＦＴ１０３、ＣＳ容量形成領域５２にＣＳ容量１０５、接続部形成領域５３にソース・ゲート接続部１０７が形成される。
　（第２の実施形態）
　以下、本発明による半導体装置の第２の実施形態を説明する。本実施形態は、酸化物半導体層７上に、チャネル領域を保護するためのエッチストップ９を有している。
　図６（ａ）は、本実施形態の半導体装置２０００における酸化物半導体ＴＦＴ２０３およびＣＳ容量２０５の断面図である。図６（ｂ）は、ソース・ゲート接続部２０７の断面図である。簡単のため、図１および図２と同様の構成要素には同じ参照符号を付し、説明を省略する。なお、半導体装置２０００の平面図は、図１に示す平面図と同様であるため、省略する。
　本実施形態における酸化物半導体ＴＦＴ２０３では、図６（ａ）に示すように、酸化物半導体層７の上面のうちチャネル領域７ｃとなる部分と接するようにエッチストップ９が形成されている。ソースおよびドレイン配線１３ａｓ、１３ａｄは、それぞれ、エッチストップ９に形成された開口部内で酸化物半導体層７の第１、第２コンタクト領域７ｓ、７ｄと接している。
　なお、エッチストップ９は、酸化物半導体層７の上面のうち少なくともチャネル領域７ｃと接するように形成されていればよい。ただし、酸化物半導体層７の酸素欠損による劣化をより効果的に抑制するためには、図示するように、酸化物半導体層７の上面（第１、第２コンタクト領域７ｓ、７ｄ以外）および側面全体がエッチストップ９で覆われていることが好ましい。
　ＣＳ容量２０５は、図２（ａ）に示すＣＳ容量１０５と同様に、ＣＳ容量配線３ｂと、ＣＳ容量配線３ｂ上にＳｉＮｘ膜５Ｂを介して配置された上部電極１３ｂとを有している。ただし、本実施形態では、上部電極１３ｂは、ＳｉＯ2膜５Ａおよびエッチストップ９に形成された開口部内でＳｉＮｘ膜５Ｂと接している。
　図６（ｂ）に示すように、ソース・ゲート接続部２０７では、ゲート接続配線３ｃとソース接続配線１３ｃとが導電層１９ｃによって電気的に接続されている。具体的には、ソース接続配線１３ｃは、ＳｉＯ2膜５Ａおよびエッチストップ９に形成されたコンタクトホール３７内に設けられており、層間絶縁層２０に形成されたコンタクトホール３７内で導電層１９ｃと接している。また、ゲート接続配線３ｃは、ＳｉＮｘ膜５Ｂ、ＳｉＯ2膜５Ａ、エッチストップ９および層間絶縁層２０に形成されたコンタクトホール３６内で、導電層１９ｃと接している。
　図６（ａ）および（ｂ）には図示していないが、第１層間絶縁層２０Ａは、図２を参照しながら前述したように、ＳｉＯ2膜を下層膜とし、ＳｉＮｘ膜を上層膜とする積層構造を有していてもよい。あるいは、ＳｉＯ2膜やＳｉＮｘ膜の単層であってもよい。図６に示す例のように、第１層間絶縁層２０Ａと酸化物半導体層７とが直接接触しないように構成されている場合には、第１層間絶縁層２０ＡはＳｉＯ2膜などの酸化物膜を含んでいなくてもよい。
　本実施形態によると、前述の実施形態と同様に、酸化物半導体ＴＦＴ２０３では、ゲート絶縁層５をＳｉＯ2膜５ＡとＳｉＮｘ膜５Ｂとの２層構造とし、かつ、酸化物半導体層７とＳｉＮｘ膜５Ｂとが接しないので、ゲート絶縁層５全体として厚さおよび誘電率を確保しつつ、酸化物半導体層７の劣化を抑制できる。一方、ＣＳ容量２０５では、ゲート絶縁層５のうちＳｉＮｘ膜５Ｂのみを誘電体層として利用するので、十分な容量値を確保できる。
　また、酸化物半導体層７の少なくともチャネル領域７ｃをエッチストップ９で保護するので、特にソースおよびドレイン配線のエッチング工程において、酸化物半導体層７に対するプロセスダメージを抑えることができる。従って、酸化物半導体層７の劣化（低抵抗化）をより効果的に抑制できる。
　エッチストップ９は、絶縁膜であればよいが、ＳｉＯ2膜などの酸化物膜を用いることが好ましい。酸化物膜を用いると、酸化物半導体層７に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層７の酸素欠損をより効果的に低減できる。
　さらに、後述するように、エッチストップ９をエッチングする際に、ＳｉＯ2膜５Ａのエッチングも同時に行うことができる。従って、製造工程で使用するマスク枚数を増加させることなく、酸化物半導体ＴＦＴ２０３のゲート絶縁層を２層構造とし、かつ、ＣＳ容量２０５の誘電体層を単層構造とすることが可能である。
　次に、本実施形態の半導体装置２０００の製造方法の一例を説明する。
　まず、図７（ａ）～（ｃ）、図８（ａ）～（ｃ）および図９は、それぞれ、基板１上に、酸化物半導体ＴＦＴ２０３、ＣＳ容量２０５およびソース・ゲート接続部２０７を形成する方法を説明するための工程断面図である。簡単のため、図３～図５と同様の構成要素には同じ参照符号を付し、説明を省略する。
　まず、図７（ａ）に示すように、ガラス基板などの基板１において、ＴＦＴ形成領域５１、ＣＳ容量形成領域５２および接続部形成領域５３に、それぞれ、ゲート配線３ａ、ＣＳ容量配線３ｂおよびゲート接続配線３ｃを形成する。ゲート配線３ａ、ＣＳ容量配線３ｂおよびゲート接続配線３ｃの形成方法は、図３（ａ）を参照しながら前述した方法と同様であってもよい。
　続いて、図７（ｂ）に示すように、ゲート配線３ａ、ＣＳ容量配線３ｂおよびゲート接続配線３ｃを覆うように、ＳｉＮｘ膜５ＢおよびＳｉＯ2膜５Ａをこの順で形成する。次いで、ＴＦＴ形成領域５１において、ＳｉＯ2膜５Ａ上に、島状の酸化物半導体層７を形成する。ＳｉＮｘ膜５Ｂ、ＳｉＯ2膜５Ａおよび酸化物半導体層７の形成方法は、図３（ｂ）を参照しながら前述した方法と同様であってもよい。
　次いで、図７（ｃ）に示すように、酸化物半導体層７およびＳｉＯ2膜５Ａ上にエッチストップ９を堆積する。この後、エッチストップ９およびＳｉＯ2膜５Ａのパターニングを行う。これにより、ＴＦＴ形成領域５１において、エッチストップ９に、酸化物半導体層７のうちコンタクト領域となる領域（ソース配線やドレイン配線と接続される領域）を露出するコンタクトホール４１、４２を形成する。また、ＣＳ容量および接続部形成領域５２、５３において、エッチストップ９およびＳｉＯ2膜５Ａに、ＳｉＮｘ膜５Ｂを露出する開口部４４、４５を形成する。エッチストップ９およびＳｉＯ2膜５Ａは同時にエッチングされるので、基板１の上方から見て、開口部４４、４５におけるエッチストップ９およびＳｉＯ2膜５Ａの端面は略一致している。エッチストップ９として、ここではＳｉＯ2膜（厚さ：１００ｎｍ）を用いる。
　このように、ＳｉＯ2膜５Ａのパターニングを、エッチストップ９のパターニング工程を利用して行うと、製造工程数（マスク枚数）を増加させることなく、ＳｉＯ2膜５ＡのうちＣＳ容量形成領域５２に位置する部分をエッチングできるので好ましい。
　続いて、エッチストップ９上、コンタクトホール４１、４２内、および開口部４４、４５内に例えばスパッタ法により金属膜（例えばＡｌ／Ｔｉ膜）を堆積する。この後、金属膜をパターニングすることによって、図８（ａ）に示すように、ＴＦＴ形成領域５１にソースおよびドレイン配線１３ａｓ、１３ａｄ、ＣＳ容量形成領域５２に上部電極１３ｂ、接続部形成領域５３にソース接続配線１３ｃを形成する。金属膜のパターニングは、例えばドライエッチングで行う。
　ソースおよびドレイン配線１３ａｓ、１３ａｄは、それぞれ、コンタクトホール４１、４２内で酸化物半導体層７の上面と接するように配置される。また、上部電極１３ｂは、開口部４４内に、ＣＳ容量配線３ｂとＳｉＮｘ膜５Ｂを介して重なるように配置される。ソース接続配線１３ｃは、開口部４５内に、ＳｉＮｘ膜５Ｂを介して、ゲート接続配線３ｃと部分的に重なるように配置される。
　次いで、図８（ｂ）に示すように、ソースおよびドレイン配線１３ａｓ、１３ａｄ、上部電極１３ｂおよびソース接続配線１３ｃの上に、層間絶縁層２０を設ける。ここでは、層間絶縁層２０として、前述の実施形態と同様の方法で、第１層間絶縁層２０Ａ（例えばＳｉＯ2膜）および第２層間絶縁層２０Ｂ（例えばポジ型の感光性樹脂膜）をこの順で形成する。
　この後、フォトマスクを介して第２層間絶縁層２０Ｂに光を照射する。これにより、第２層間絶縁層２０Ｂのうち露光された部分、ここでは上部電極１３ｂ上およびゲート接続配線３ｃ上に位置する部分に開口が形成される。次いで、パターニングした第２層間絶縁層２０Ｂをマスクとして用いて、第１層間絶縁層２０ＡおよびＳｉＮｘ膜５Ｂのエッチングを行う。このようにして、図８（ｃ）に示すように、ＣＳ容量形成領域５２では、第１層間絶縁層２０Ａがエッチングされて、上部電極１３ｂを露出するコンタクトホール３５が形成される。接続部形成領域５３では、第１層間絶縁層２０Ａと、ＳｉＮｘ膜５Ｂのうちソース接続配線１３ｃで覆われていない部分とがエッチングされる。ＳｉＮｘ膜５Ｂのうちソース接続配線１３ｃの下に位置する部分は、ソース接続配線１３ｃがマスクとなるので、エッチングされない。このようにして、１回のエッチング工程で、ソース接続配線１３ｃを露出するコンタクトホール３７と、ゲート接続配線３ｃを露出するコンタクトホール３６とが形成される。
　続いて、図９に示すように、画素電極１９および導電層１９ｃを形成する。ここでは、層間絶縁層２０の上およびコンタクトホール３５、３６、３７内に、例えばスパッタ法により導電膜を堆積し、これをパターニングする。導電膜として、例えばＩＴＯ膜（厚さ：５０～２００ｎｍ）を用いることができる。本実施形態でも、画素電極１９は、ドレイン配線１３ａｄと電気的に接続され、かつ、コンタクトホール３５内で上部電極１３ｂと接する。導電層１９ｃは、コンタクトホール３６内でゲート接続配線３ｃと接し、かつ、コンタクトホール３７内でソース接続配線１３ｃと接する。
　このようにして、ＴＦＴ形成領域５１に酸化物半導体ＴＦＴ２０３、ＣＳ容量形成領域５２にＣＳ容量２０５、接続部形成領域５３にソース・ゲート接続部２０７を形成する。
　上記方法によると、エッチストップ９のパターニング工程において、ＳｉＯ2膜５Ａのパターニングを同時に行い、ＳｉＯ2膜５Ａの所定領域を除去する。従って、製造工程数を増加させることなく、ＳｉＯ2膜５ＡおよびＳｉＮｘ膜５Ｂを含むゲート絶縁層５を形成するにもかかわらず、ゲート絶縁層５のうちＳｉＮｘ膜５ＢのみをＣＳ容量２０５の誘電体層として利用することが可能となる。
　なお、本実施形態でも、図３～図５を参照しながら前述した方法と同様に、酸化物半導体層７のパターニング工程でＳｉＯ2膜５Ａのパターニングを同時に行ってもよい。その他のプロセスは、上記方法と同様である。この場合、図１７（ａ）および（ｂ）に示すように、エッチングストップ９を有し、かつ、ＳｉＯ2膜５Ａが酸化物半導体層７の下方にのみ配置された半導体装置が得られる。
　　（第３の実施形態）
　以下、本発明による半導体装置の第３の実施形態を説明する。本実施形態では、ソース・ゲート接続部において、ゲート接続配線３ｃとソース接続配線１３ｃとが直接接する点で、図１および図２を参照しながら前述した半導体装置１０００と異なっている。
　図１０（ａ）は、本実施形態の半導体装置３０００における酸化物半導体ＴＦＴ３０３およびＣＳ容量３０５の断面図である。図１０（ｂ）は、ソース・ゲート接続部３０７の断面図である。簡単のため、図１および図２と同様の構成要素には同じ参照符号を付し、説明を省略する。
　本実施形態における酸化物半導体ＴＦＴ３０３およびＣＳ容量３０５は、図１および図２に示す半導体装置１０００の酸化物半導体ＴＦＴ１０３およびＣＳ容量１０５と同様の構成を有している。
　一方、ソース・ゲート接続部３０７は、図１０（ｂ）に示すように、ゲート接続配線３ｃとソース接続配線１３ｃとが、ＳｉＮｘ膜５Ｂに形成されたコンタクトホール６１内で接続される。ソース接続配線１３ｃの上面は層間絶縁層２０で覆われている。
　本実施形態でも、前述の実施形態と同様に、酸化物半導体ＴＦＴ３０３では、ゲート絶縁層５の電気的容量を確保しつつ、酸化物半導体層７の劣化を抑制でき、ＣＳ容量３０５では、誘電体層としてＳｉＮｘ膜５Ｂのみを用いるので、十分な容量値を確保できる。また、ソース・ゲート接続部３０７では、ソース接続配線１３ｃとゲート接続配線３ｃとを直接接触させるので、透明導電膜などを介して接続させる場合よりも、コンタクト抵抗をより低減できる。
　次に、本実施形態の半導体装置３０００の製造方法の一例を説明する。
　まず、図１１（ａ）～（ｃ）および図１２（ａ）、（ｂ）は、それぞれ、基板１上に、酸化物半導体ＴＦＴ３０３、ＣＳ容量３０５およびソース・ゲート接続部３０７を形成する方法を説明するための工程断面図である。簡単のため、図３～図５と同様の構成要素には同じ参照符号を付し、説明を省略する。
　まず、図１１（ａ）に示すように、ガラス基板などの基板１おいて、ＴＦＴ形成領域５１、ＣＳ容量形成領域５２および接続部形成領域５３に、それぞれ、ゲート配線３ａ、ＣＳ容量配線３ｂおよびゲート接続配線３ｃを形成する。続いて、ゲート配線３ａ、ＣＳ容量配線３ｂおよびゲート接続配線３ｃを覆うように、ＳｉＮｘ膜５ＢおよびＳｉＯ2膜５Ａをこの順で形成する。次いで、ＳｉＯ2膜５Ａ上に酸化物半導体膜を形成し、エッチングにより島状の酸化物半導体層７を得る。酸化物半導体膜のエッチングの際に、ＳｉＯ2膜５Ａも同時にエッチングする。これらの配線、絶縁膜および酸化物半導体層の形成方法は、図３（ａ）～（ｃ）を参照しながら前述した方法と同様である。
　次いで、図１１（ｂ）に示すように、接続部形成領域５３において、ＳｉＮｘ膜５Ｂに、ゲート接続配線３ｃを露出するコンタクトホール６１を形成する。コンタクトホール６１は、公知のフォトリソグラフィにより形成され得る。
　この後、酸化物半導体層７およびＳｉＮｘ膜５Ｂ上と、コンタクトホール６１内とに、例えばスパッタ法により金属膜を堆積する。この後、金属膜をパターニングすることによって、図１１（ｃ）に示すように、ＴＦＴ形成領域５１にソースおよびドレイン配線１３ａｓ、１３ａｄ、ＣＳ容量形成領域５２に上部電極１３ｂ、接続部形成領域５３にソース接続配線１３ｃを形成する。ソース接続配線１３ｃは、コンタクトホール６１内でゲート接続配線３ｃと接する。
　次いで、図１２（ａ）に示すように、ソースおよびドレイン配線１３ａｓ、１３ａｄ、上部電極１３ｂおよびソース接続配線１３ｃの上に、層間絶縁層２０を設ける。ここでは、層間絶縁層２０として、前述の実施形態と同様の方法で、第１層間絶縁層２０Ａ（例えばＳｉＯ2膜）および第２層間絶縁層２０Ｂ（例えばポジ型の感光性樹脂膜）をこの順で形成する。なお、第１層間絶縁層２０Ａとして、ＳｉＯ2膜を下層膜、ＳｉＮｘ膜を上層膜とする積層膜（図２参照）を形成してもよい。
　この後、図１２（ｂ）に示すように、層間絶縁層２０にコンタクトホール６５を形成し、層間絶縁層２０の上およびコンタクトホール６５内に画素電極１９を設ける。
　具体的には、感光性樹脂膜である第２層間絶縁層２０Ｂをパターニングし、これをマスクとして、第１層間絶縁層２０ＡおよびＳｉＮｘ膜５Ｂのエッチングを行う。これにより、ＣＳ容量形成領域５２では、第１層間絶縁層２０Ａがエッチングされて、上部電極１３ｂを露出するコンタクトホール６５が形成される。続いて、層間絶縁層２０上およびコンタクトホール６５内に、例えばスパッタ法により導電膜を堆積し、これをパターニングすることにより、画素電極１９を得る。本実施形態でも、画素電極１９は、ドレイン配線１３ａｄと電気的に接続され、かつ、コンタクトホール６５内で上部電極１３ｂと接する。
　このようにして、ＴＦＴ形成領域５１に酸化物半導体ＴＦＴ３０３、ＣＳ容量形成領域５２にＣＳ容量３０５、接続部形成領域５３にソース・ゲート接続部３０７が形成される。
　なお、本実施形態ではエッチストップを形成していないが、図６を参照しながら前述したように、酸化物半導体層７上にエッチストップ９を設けてもよい。この場合、図７～図９を参照しながら前述した方法において、エッチストップ９およびＳｉＯ2膜５Ａのパターニング（図７（ｃ））を行った後、接続部形成領域５３において、ＳｉＮｘ膜５Ｂにゲート接続配線３ｃを露出するコンタクトホール６１を形成すれば、その後の工程で、ゲート接続配線３ｃと直接接するようにソース接続配線１３ｃを形成できる。
　本実施形態の半導体装置３０００は、基板１上に、ソース配線１３ａｓと外部配線とを接続するソース端子部や、ゲート配線３ａと外部配線とを接続するゲート端子部を備えていてもよい。
　第１～第３の実施形態で説明した製造方法のフローを表１に示す。表１では、フォト工程の回数がわかるように、フォト工程に番号を付している。例えば、実施形態１の方法によると、５回のフォト工程（５枚のフォトマスクを使用）、および６回のエッチングを行う。従って、従来の例えば５枚マスクのプロセスと比べて、マスク枚数（フォト工程数）を増加させることなく、酸化物半導体層の劣化を抑制するとともにＣＳ容量の容量値を確保できる。
Figure JPOXMLDOC01-appb-T000001
　本発明は、酸化物半導体ＴＦＴおよびＣＳ容量を備える種々の半導体装置に適用され得る。酸化物半導体ＴＦＴの構成は、上述の第１～第３の実施形態で説明した構成に限定されない。
　図１３～図１５は、酸化物半導体ＴＦＴの他の例を示す断面図である。
　図１３に示す酸化物半導体ＴＦＴ４０３では、酸化物半導体層７は、ソース・ドレイン配線１３ａｓ、１３ａｄの上に形成されている。
　また、図１４に示す酸化物半導体ＴＦＴ５０３のように、エッチストップとしてＴｉ膜を用いることもできる。酸化物半導体ＴＦＴ５０３では、酸化物半導体層７をＴｉ膜７１で覆った後、Ｔｉ膜７１上にソース・ドレイン配線１３ａｓ、１３ａｄを形成している。続いて、Ｔｉ膜７１のうちチャネル領域上に位置する部分のみを酸化して絶縁体（ＴｉＯｘ）７２とし、ソースとドレインとを分離している。
　さらに、図１５に示す酸化物半導体ＴＦＴ６０３のように、エッチストップ９を酸化物半導体層７のチャネル領域を含む領域上のみに配置してもよい。
　図１３～図１５に示す何れの例でも、ゲート絶縁層５は、上述の実施形態と同様に、ＳｉＮｘ膜５Ｂと、その上に形成されたＳｉＯ2膜５Ａとを有しており、このうちＳｉＯ2膜５Ａのみが酸化物半導体層７と接している。また、図示していないが、層間絶縁層２０は、前述の実施形態と同様に、酸化シリコン膜を含む第１層間絶縁層と、その上に形成された第２層間絶縁層とを含んでいてもよい。第１層間絶縁層２０Ａが酸化物半導体層７と接する場合には、少なくとも酸化物半導体層７と接する部分は酸化シリコン膜から構成されていることが好ましい。これにより、酸化物半導体層７に酸素欠損による劣化が生じることを抑制できる。
　図１４および図１５に示す例では、酸化物半導体層７をエッチングする際にＳｉＯ2膜５Ａもエッチングされており、基板１の上方から見て、酸化物半導体層７とＳｉＯ2膜５Ａとは略同じパターンを有するが、本実施形態の構成はこの例に限定されない。ＳｉＯ2膜５Ａのエッチングは、ソース・ドレイン配線およびＣＳ容量の上部電極となる金属膜を堆積する前に行われればよく、酸化物半導体層７のエッチングの際に行われなくてもよい。その場合には、基板１の上方から見た酸化物半導体層７とＳｉＯ2膜５Ａとのパターンは互いに異なる。
　図示しないが、酸化物半導体ＴＦＴ４０３、５０３、６０３と同一基板上には、ＣＳ容量およびソース・ゲート接続部が形成されている。ＣＳ容量ではゲート絶縁層５のうちＳｉＮｘ膜５Ｂのみを誘電体層として利用する。ＣＳ容量およびソース・ゲート接続部の構成は、図２を参照しながら前述した構成と同様であってもよい。
　本発明における酸化物半導体ＴＦＴは、トップゲート構造を有していてもよい。
　図１６は、トップゲート構造を有する酸化物半導体ＴＦＴを含む半導体装置４０００の断面図である。簡単のため、図１～図１５と同様の構成要素には同じ参照符号を付し、説明を省略する。
　半導体装置４０００は、酸化物半導体ＴＦＴ７０３およびＣＳ容量７０５を有している。
　酸化物半導体ＴＦＴ７０３は、基板１上に形成されたソースおよびドレイン配線１３ａｓ、１３ａｄと、これらの配線１３ａｓ、１３ａｄと接するように配置された酸化物半導体層７と、ゲート配線３ａと、ゲート配線３ａと酸化物半導体層７との間に形成されたゲート絶縁層５と、ゲート配線３ａを覆う層間絶縁層２０とを備えている。ゲート絶縁層５は、酸化物半導体層７と接するＳｉＯ2膜５Ａと、ＳｉＯ2膜５Ａ上に形成されたＳｉＮｘ膜５Ｂとを含む積層構造（２層構造）を有している。この例では、ＳｉＯ2膜５Ａは、酸化物半導体層７と同時にパターニングされている。層間絶縁層２０は、酸化物半導体層７と接しないので、必ずしもＳｉＯ2膜を含んでいなくてもよい。例えば、ＳｉＮｘ膜からなる第１層間絶縁層と、その上に形成された、樹脂膜からなる第２層間絶縁層とを有していてもよい。
　ＣＳ容量７０５は、ソース・ドレイン配線１３ａｓ、１３ａｄと同一の膜から形成されたＣＳ容量配線１３ｂ’と、ゲート配線３ａと同一の膜から形成された上部電極３ｂ’と、その間に位置する誘電体層とを備えている。前述の実施形態と同様に、ゲート絶縁層５のうちＳｉＮｘ膜５Ｂのみが誘電体層を構成している。
　このように、トップゲート構造を有する酸化物半導体ＴＦＴ７０３では、積層構造を有するゲート絶縁層５を形成し、ゲート絶縁層５の最も酸化物半導体層７側（最下層）にＳｉＯ2膜５Ａを配置するとともに、ＳｉＯ2膜５Ａ上にＳｉＮｘ膜などの誘電率の高い膜を形成する。また、ＣＳ容量７０５の誘電体層としては、ゲート絶縁層５の上層にあるＳｉＮｘ膜を利用する。これにより、前述の実施形態と同様に、ゲート絶縁層５の電気容量およびＣＳ容量の容量値を十分確保しつつ、酸化物半導体層７の劣化を抑制できる。
　本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、大型の液晶表示装置等に好適に適用され得る。
　１　　　基板
　３ａ　　ゲート配線
　３ｂ　　ＣＳ容量配線
　３ｃ　　ゲート接続配線
　５　　　ゲート絶縁層
　５Ａ　　ＳｉＯ2膜（第１絶縁膜）
　５Ｂ　　ＳｉＮｘ膜（第２絶縁膜）
　７　　　酸化物半導体層（活性層）
　７ｓ　　第１コンタクト領域
　７ｄ　　第２コンタクト領域
　７ｃ　　チャネル領域
　９　　　エッチストップ
　１３ａｓ　　ソース配線
　１３ａｄ　　ドレイン配線
　１３ｂ　　　上部電極
　１３ｃ　　　ソース接続配線
　１９　　　　画素電極
　１９ｃ　　　導電層
　２０　　　　層間絶縁層
　２０Ａ　　　第１層間絶縁層（パッシベーション膜）
　２０Ａ（１）　ＳｉＯ2膜（下層膜）
　２０Ａ（２）　ＳｉＮｘ膜（上層膜）
　２０Ｂ　　　第２層間絶縁層
　１０３、２０３、３０３、４０３、５０３、６０３、７０３　　酸化物半導体ＴＦＴ
　１０５、２０５、３０５、７０５　　　ＣＳ容量（容量素子）
　１０７、２０７、３０７　　　ソース・ゲート接続部
　１０００、２０００、３０００、４０００　　　半導体装置

Claims (12)

  1. 　基板と、前記基板上に設けられた薄膜トランジスタおよび容量素子とを備えた半導体装置であって、
    　前記薄膜トランジスタは、
    　　チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを有する島状の酸化物半導体層と、
    　　前記酸化物半導体層の少なくともチャネル領域と重なるように配置されたゲート配線と、
    　　前記ゲート配線と前記酸化物半導体層との間に形成されたゲート絶縁層と、
    　　前記第１コンタクト領域と電気的に接続されたソース配線と、
    　　前記第２コンタクト領域と電気的に接続されたドレイン配線と
    を含み、
    　前記容量素子は、
    　　前記ゲート配線と同一の導電膜から形成された第１電極と、
    　　前記ソース配線と同一の導電膜から形成された第２電極と、
    　　前記第１および第２電極との間に位置する誘電体層と
    を含み、
    　前記ゲート絶縁層は、前記酸化物半導体層と接し、酸化物を含む第１絶縁膜と、前記第１絶縁膜よりも前記ゲート電極側に配置され、前記第１絶縁膜よりも高い誘電率を有する第２絶縁膜とを含む積層構造を有し、
    　前記誘電体層は、前記第２絶縁膜を含み、かつ、前記第１絶縁膜を含まない半導体装置。
  2. 　前記第１絶縁膜は前記酸化物半導体層の下方に位置し、前記基板の上方から見て、前記酸化物半導体層と略同じ島状のパターンを有している請求項１に記載の半導体装置。
  3. 　前記ゲート配線は、前記酸化物半導体層の前記基板側に配置されており、
    　前記酸化物半導体層の少なくとも前記チャネル領域を覆うエッチストップをさらに備える請求項１または２に記載の半導体装置。
  4. 　前記エッチストップおよび前記第１絶縁膜には、前記第２絶縁膜に達する開口部が形成されており、前記第２電極は、前記開口部内で前記第２絶縁膜と接する請求項３に記載の半導体装置。
  5. 　前記薄膜トランジスタおよび前記容量素子の上に設けられた第１層間絶縁層と、前記第１層間絶縁層上に設けられた第２層間絶縁層とをさらに備え、
    　前記第１層間絶縁層は、酸化物を含む下層膜と、前記下層膜の上に配置された上層膜とを含む積層構造を有している請求項１から４のいずれかに記載の半導体装置。
  6. 　前記第２層間絶縁層上に設けられた導電層をさらに備え、前記導電層は、前記容量素子の前記第１または前記第２電極と電気的に接続されている請求項５に記載の半導体装置。
  7. 　前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さの１倍より大きく、かつ、５倍以下である請求項１から６のいずれかに記載の半導体装置。
  8. 　前記第１絶縁膜は酸化シリコン膜であり、前記第２絶縁膜は窒化シリコン膜である請求項１から７のいずれかに記載の半導体装置。
  9. 　請求項１から８のいずれかに記載の半導体装置の製造方法であって、
    　（Ａ）基板上にゲート配線および容量素子の第１電極を形成する工程と、
    　（Ｂ）前記ゲート配線および前記第１電極が形成された基板の上に、第２絶縁膜、第１絶縁膜および酸化物半導体膜をこの順で堆積する工程と、
    　（Ｃ）前記酸化物半導体膜をパターニングして、島状の酸化物半導体層を得る工程と、
    　（Ｄ）前記第１絶縁膜のうち前記第１電極上に位置する部分を除去して、前記第２絶縁膜の表面を露出する工程と
    　（Ｅ）前記酸化物半導体層上および前記第２絶縁膜の露出した表面上に金属膜を形成し、これをパターニングして、ソースおよびドレイン配線と容量素子の第２電極とを得る工程と
    を包含する半導体装置の製造方法。
  10. 　前記工程（Ｄ）において、前記酸化物半導体層をマスクとして、前記第１絶縁膜をエッチングする請求項９に記載の半導体装置の製造方法。
  11. 　前記工程（Ｃ）の後に、前記酸化物半導体層および前記第１絶縁膜上にエッチストップを形成する工程（Ｆ１）と、
    　前記エッチストップのパターニングを行う工程（Ｆ２）と
    をさらに包含し、
    　前記工程（Ｄ）は、前記工程（Ｆ２）と同時に行われ、
    　前記工程（Ｄ）および（Ｆ２）において、前記エッチストップのうち前記酸化物半導体層の第１および第２コンタクト領域となる領域上に位置する部分を除去するとともに、前記エッチストップおよび前記第１絶縁膜のうち前記第１電極の上に位置する部分を除去して、前記第２絶縁膜を露出する請求項９に記載の半導体装置の製造方法。
  12. 　前記第１絶縁膜はシリコン酸化膜であり、前記第２絶縁膜は窒化シリコン膜である請求項９から１１のいずれかに記載の半導体装置の製造方法。
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