JP2022103223A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2022103223A
JP2022103223A JP2022074106A JP2022074106A JP2022103223A JP 2022103223 A JP2022103223 A JP 2022103223A JP 2022074106 A JP2022074106 A JP 2022074106A JP 2022074106 A JP2022074106 A JP 2022074106A JP 2022103223 A JP2022103223 A JP 2022103223A
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
oxide
semiconductor film
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022074106A
Other languages
English (en)
Other versions
JP7378532B2 (ja
JP2022103223A5 (ja
Inventor
欣聡 及川
Yoshiaki Oikawa
健一 岡崎
Kenichi Okazaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022103223A publication Critical patent/JP2022103223A/ja
Publication of JP2022103223A5 publication Critical patent/JP2022103223A5/ja
Priority to JP2023186603A priority Critical patent/JP2024020261A/ja
Application granted granted Critical
Publication of JP7378532B2 publication Critical patent/JP7378532B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

Figure 2022103223000001
【課題】開口率が高く、且つ電荷容量を増大させることが可能な容量素子を有する表示装
置を提供する。また、画素部の透過率が高く、且つ電荷容量を増大させることが可能な容
量素子を有する表示装置を提供する。また、消費電力の低い表示装置を提供する。
【解決手段】チャネル形成領域に第1の酸化物半導体膜を有するトランジスタと、第1の
酸化物半導体膜と同一表面上に形成される第2の酸化物半導体膜と、トランジスタと電気
的に接続される画素電極と、一対の電極間に誘電体膜が挟持された透光性を有する容量素
子と、を有し、一対の電極の一方が第2の酸化物半導体膜であり、一対の電極の他方が画
素電極であり、第2の酸化物半導体膜の膜厚が、第1の酸化物半導体膜の膜厚よりも薄い

【選択図】図3

Description

本明細書などで開示する発明は表示装置、及び該表示装置を用いた電子機器に関する。
近年、液晶ディスプレイ(LCD)などのフラットパネルディスプレイが広く普及して
いる。液晶ディスプレイなどの表示装置において、行方向及び列方向に配設された画素内
には、スイッチング素子であるトランジスタと、該トランジスタと電気的に接続された液
晶素子と、該液晶素子と並列に接続された容量素子とが設けられている。
上記トランジスタの半導体膜を構成する半導体材料としては、アモルファス(非晶質)
シリコン又はポリ(多結晶)シリコンなどのシリコン半導体が汎用されている。
また、半導体特性を示す金属酸化物(以下、酸化物半導体と記す。)は、トランジスタ
の半導体膜に適用できる半導体材料である。例えば、酸化亜鉛又はIn-Ga-Zn系酸
化物半導体を用いて、トランジスタを作製する技術が開示されている(特許文献1及び特
許文献2参照。)。
また、開口率を高めるために、トランジスタの酸化物半導体膜と同じ表面上に設けられ
た酸化物半導体膜と、トランジスタに接続する画素電極とが所定の距離を離れて設けられ
た容量素子を有する表示装置が開示されている(特許文献3参照)。
特開2007-123861号公報 特開2007-96055号公報 米国特許第8102476号明細書
容量素子は一対の電極の間に誘電体膜が設けられており、一対の電極のうち、少なくと
も一方の電極は、トランジスタを構成するゲート電極、ソース又はドレインなど遮光性を
有する導電膜で形成されていること多い。
また、容量素子の容量値を大きくするほど、電界を加えた状況において、液晶素子の液
晶分子の配向を一定に保つことができる期間を長くすることができる。静止画を表示させ
る表示装置において、当該期間を長くできることは、画像データを書き換える回数を低減
することができ、消費電力の低減が望める。
また、容量素子の電荷容量を大きくするためには、容量素子の占有面積を大きくする、
具体的には一対の電極が重畳している面積を大きくするという手段がある。しかしながら
、上記表示装置において、一対の電極が重畳している面積を大きくするために遮光性を有
する導電膜の面積を大きくすると、画素の開口率が低減し、画像の表示品位が低下する。
例えば、上記一対の電極を、透光性を有する材料で形成することによって、容量素子の
電荷容量を大きくし、且つ画素の開口率が高めることができる。しかしながら、上記透光
性を有する材料の透過率が低い場合においては、バックライト等の光源からの光量を増加
させる事になり消費電力が増加してしまうといった問題や、容量素子が着色してしまい特
定の波長の光が減衰し、画像の表示品位が低下するといった問題がある。
そこで、上記課題に鑑みて、本発明の一態様は、開口率が高く、且つ電荷容量を増大さ
せることが可能な容量素子を有する表示装置を提供することを課題の一つとする。また、
本発明の一態様は、画素部の透過率が高く、且つ電荷容量を増大させることが可能な容量
素子を有する表示装置を提供することを課題の一つとする。また、消費電力の低い表示装
置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、チャネル形成領域に第1の酸化物半導体膜を有するトランジスタと
、第1の酸化物半導体膜と同一表面上に形成される第2の酸化物半導体膜と、トランジス
タと電気的に接続される画素電極と、一対の電極間に誘電体膜が挟持された透光性を有す
る容量素子と、を有し、一対の電極の一方が第2の酸化物半導体膜であり、一対の電極の
他方が画素電極であり、第2の酸化物半導体膜の膜厚が、第1の酸化物半導体膜の膜厚よ
りも薄いことを特徴とする表示装置である。
透光性を有する容量素子の一対の電極の一方である第2の酸化物半導体膜の膜厚を、ト
ランジスタのチャネル形成領域に用いる第1の酸化物半導体膜の膜厚よりも薄く形成する
ことで、容量素子の透過率を向上させることができる。したがって、画素部の透過率が高
く、且つ電荷容量を増大させることが可能な容量素子を有する表示装置を提供できる。ま
た、トランジスタは、チャネル形成領域に用いる第1の酸化物半導体膜の膜厚を最適化す
ることができるので、信頼性の高い表示装置とすることができる。
また、本発明の他の一態様は、チャネル形成領域に第1の酸化物半導体膜を有するトラ
ンジスタと、第1の酸化物半導体膜上に形成される第1の酸化物膜と、第1の酸化物半導
体膜と同一表面上に形成される第2の酸化物半導体膜と、第2の酸化物半導体膜上に形成
される第2の酸化物膜と、トランジスタと電気的に接続される画素電極と、一対の電極間
に誘電体膜が挟持された透光性を有する容量素子と、を有し、一対の電極の一方が第2の
酸化物半導体膜及び第2の酸化物膜であり、一対の電極の他方が画素電極であり、第2の
酸化物膜の膜厚が、第1の酸化物膜の膜厚よりも薄いことを特徴とする表示装置である。
透光性を有する容量素子の一対の電極の一方の一部である第2の酸化物膜の膜厚を、ト
ランジスタのチャネル形成領域の一部に用いる第1の酸化物膜の膜厚よりも薄く形成する
ことで、容量素子の透過率を向上させることができる。したがって、画素部の透過率が高
く、且つ電荷容量を増大させることが可能な容量素子を有する表示装置を提供できる。
また、本発明の他の一態様は、チャネル形成領域に第1の酸化物半導体膜を有するトラ
ンジスタと、第1の酸化物半導体膜上に形成される第1の酸化物膜と、第1の酸化物半導
体膜と同一表面上に形成される第2の酸化物半導体膜と、トランジスタと電気的に接続さ
れる画素電極と、一対の電極間に誘電体膜が挟持された透光性を有する容量素子と、を有
し、一対の電極の一方が第2の酸化物半導体膜であり、一対の電極の他方が画素電極であ
ることを特徴とする表示装置である。
透光性を有する容量素子の一対の電極の一方は、第2の酸化物半導体膜であり、トラン
ジスタのチャネル形成領域に用いる第1の酸化物半導体膜と、第1の酸化物半導体膜上に
形成された第1の酸化物膜の積層膜と比較し単層構造で形成されている。したがって、画
素部の透過率が高く、且つ電荷容量を増大させることが可能な容量素子を有する表示装置
を提供できる。また、トランジスタは、第1の酸化物半導体膜上に第1の酸化物膜が形成
されているため、信頼性の高い表示装置とすることができる。
本発明の一態様により、開口率が高く、且つ電荷容量を増大させることが可能な容量素
子を有する表示装置を提供することができる。また、画素部の透過率が高く、且つ電荷容
量を増大させることが可能な容量素子を有する表示装置を提供することができる。また、
消費電力の低い表示装置を提供することができる。
表示装置の一形態を説明するブロック図及び回路図である。 表示装置の一形態を説明する上面図である。 表示装置の一形態を説明する断面図である。 表示装置の作製方法を説明する断面図である。 表示装置の作製方法を説明する断面図である。 表示装置の作製方法を説明する断面図である。 表示装置の作製方法を説明する断面図である。 表示装置の一形態を説明する断面図及びバンド図である。 表示装置の一形態を説明する断面図である。 表示装置の一形態を説明する上面図である。 表示モジュールを説明する図である。 電子機器を説明する図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であ
れば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈
されるものではない。
以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には同一
の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機
能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合が
ある。
本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化の
ために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
本明細書などにおいて、第1、第2等として付される序数詞は便宜上用いるものであり
、工程順又は積層順を示すものではない。そのため、例えば、「第1の」を「第2の」又
は「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載され
ている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合が
ある。
また、本発明の一態様における「ソース」及び「ドレイン」の機能は、回路動作におい
て電流の方向が変化する場合などには入れ替わることがある。このため、本明細書におい
ては、「ソース」及び「ドレイン」の用語は、入れ替えて用いることができるものとする
(実施の形態1)
本実施の形態では、本発明の一態様である表示装置について、図面を用いて説明する。
なお、本実施の形態では、液晶表示装置を例にして本発明の一態様である表示装置を説明
する。
<表示装置の構成>
図1(A)に、表示装置の一例を示す。図1(A)に示す表示装置は、画素部100と
、走査線駆動回路104と、信号線駆動回路106と、各々が平行又は略平行に配設され
、且つ走査線駆動回路104によって電位が制御されるm本の走査線107と、各々が平
行又は略平行に配設され、且つ信号線駆動回路106によって電位が制御されるn本の信
号線109と、を有する。さらに、画素部100はマトリクス状に配設された複数の画素
301を有する。また、走査線107に沿って、各々が平行又は略平行に配設された容量
線115を有する。なお、容量線115は、信号線109に沿って、各々が平行又は略平
行に配設されていてもよい。また、走査線駆動回路104及び信号線駆動回路106をま
とめて駆動回路部という場合がある。なお、図1(A)において、容量線115は、走査
線駆動回路104に接続される構成について例示したが、これに限定されない。例えば、
容量線115は、走査線駆動回路104に接続されない構成としても良い。
各走査線107は、画素部100においてm行n列に配設された画素301のうち、い
ずれかの行に配設されたn個の画素301と電気的に接続される。また、各信号線109
は、m行n列に配設された画素301のうち、いずれかの列に配設されたm個の画素30
1に電気的と接続される。m、nは、ともに1以上の整数である。また、各容量線115
は、m行n列に配設された画素301のうち、いずれかの行に配設されたn個の画素30
1と電気的に接続される。なお、容量線115が、信号線109に沿って、各々が平行又
は略平行に配設されている場合は、m行n列に配設された画素301のうち、いずれかの
列に配設されたm個の画素301に電気的と接続される。
図1(B)は、図1(A)に示す表示装置が有する画素301の回路図の一例である。
図1(B)に示す画素301は、走査線107及び信号線109と電気的に接続されたト
ランジスタ103と、一方の電極がトランジスタ103のドレインと電気的に接続され、
他方の電極が一定の電位を供給する容量線115と電気的に接続された容量素子105と
、画素電極がトランジスタ103のドレイン及び容量素子105の一方の電極に電気的に
接続され、画素電極と対向して設けられる電極(対向電極)が対向電位を供給する配線に
電気的に接続された液晶素子108と、を有する。
液晶素子108は、トランジスタ103及び画素電極が形成される基板と、対向電極が
形成される基板とで挟持される液晶の光学的変調作用によって、光の透過又は非透過を制
御する素子である。または、液晶素子108は、トランジスタ103、画素電極、及び対
向電極が形成される基板と、封止用の基板とで挟持される液晶の光学的変調作用によって
、光の透過又は非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にか
かる電界(縦方向の電界又は斜め方向の電界を含む。)によって制御される。なお、画素
電極が形成される基板において対向電極(共通電極ともいう。)が形成される場合、液晶
にかかる電界は横方向の電界となる。
なお、液晶素子108には、液晶素子だけでなく、様々な表示素子や発光素子などに適
用することも可能である。例えば、表示素子、発光素子などの一例としては、EL(エレ
クトロルミネッセンス)素子(有機物及び無機物を含むEL素子、有機EL素子、無機E
L素子)、LED(白色LED、赤色LED、緑色LED、青色LEDなど)、トランジ
スタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電
気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイ(PDP)
、MEMS(マイクロ・エレクトロ・メカニカル・システム)、デジタルマイクロミラー
デバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、MIRASOL(登
録商標)、IMOD(インターフェアレンス・モジュレーション)素子、圧電セラミック
ディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝
度、反射率、透過率などが変化する表示媒体を有するものがある。EL素子を用いた表示
装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一
例としては、フィールドエミッションディスプレイ(FED)又はSED方式平面型ディ
スプレイ(SED:Surface-conduction Electron-emi
tter Display)などがある。液晶素子を用いた表示装置の一例としては、透
過型液晶表示装置、半透過型液晶表示装置、反射型液晶表示装置、直視型液晶表示装置、
投射型液晶表示装置などがある。電子インク又は電気泳動素子を用いた表示装置の一例と
しては、電子ペーパなどがある。
次いで、液晶表示装置の画素301の具体的な例について説明する。ここでは、走査線
駆動回路104の一部の上面図を図2(A)に示し、画素301の一部の上面図を図2(
B)に示す。なお、図2(A)、(B)において、対向電極及び液晶素子は省略して図示
している。
図2(A)において、ゲートとして機能する導電膜304a、ゲート絶縁膜(図2(A
)に図示せず。)、チャネル形成領域が形成される酸化物半導体膜308a、ソース及び
ドレインとして機能する導電膜310a、310bによりトランジスタ102を構成する
。酸化物半導体膜308aは、ゲート絶縁膜上に設けられる。また、導電膜304aと同
時に形成された導電膜304bと、導電膜310a、310bと同時に形成された導電膜
310cと、導電膜304b及び導電膜310cを接続する透光性を有する導電膜316
aが設けられる。透光性を有する導電膜316aは、開口部374aにおいて導電膜30
4bと接続し、開口部374bにおいて導電膜310cと接続する。
図2(B)において、走査線107として機能する導電膜304cは、信号線109に
略直交する方向(図中左右方向)に延伸して設けられている。信号線109として機能す
る導電膜310dは、走査線107に略直交する方向(図中上下方向)に延伸して設けら
れている。容量線115として機能する導電膜310fは、信号線109と平行方向に延
伸して設けられている。なお、走査線107として機能する導電膜304cは、走査線駆
動回路104(図1(A)を参照。)と電気的に接続されており、信号線109として機
能する導電膜310d及び容量線115として機能する導電膜310fは、信号線駆動回
路106に電気的に接続されている。なお、図1(A)においては、容量線115は、走
査線駆動回路104に接続される構成について、例示したが、図2(B)に示すように、
容量線115は、信号線駆動回路106に接続されてもよい。
トランジスタ103は、走査線107及び信号線109が交差する領域に設けられてい
る。トランジスタ103は、ゲートとして機能する導電膜304c、ゲート絶縁膜(図2
(B)に図示せず。)、ゲート絶縁膜上に形成され、且つチャネル形成領域が形成される
酸化物半導体膜308b、ソース及びドレインとして機能する導電膜310d、310e
により構成される。なお、導電膜304cは、走査線としても機能し、酸化物半導体膜3
08bと重畳する領域がトランジスタ103のゲートとして機能する。また、導電膜31
0dは、信号線としても機能し、酸化物半導体膜308bと重畳する領域がトランジスタ
103のソースまたはドレインとして機能する。また、図2(B)において、走査線は、
上面形状において端部が酸化物半導体膜308bの端部より外側に位置する。このため、
走査線はバックライトなどの光源からの光を遮る遮光膜として機能する。この結果、トラ
ンジスタ103に含まれる酸化物半導体膜308bに光が照射されず、トランジスタ10
3の電気特性の変動を抑制することができる。
また、導電膜310eは、開口部374cにおいて、画素電極として機能する透光性を
有する導電膜316bと電気的に接続されている。
容量素子105は、開口部372において容量線115として機能する導電膜310f
と接続されている。また、容量素子105は、ゲート絶縁膜上に形成される透光性を有す
る導電膜308cと、画素電極として機能する透光性を有する導電膜316bと、トラン
ジスタ103上に設けられる窒化絶縁膜で形成される誘電体膜とで構成されている。すな
わち、容量素子105は透光性を有する。
このように容量素子105は透光性を有するため、画素301内に容量素子105を大
きく(大面積に)形成することができる。従って、開口率を高くすることが可能であり、
代表的には55%以上、好ましくは60%以上とすることが可能である。また、電荷容量
を増大させた表示装置を得ることができる。例えば、解像度の高い液晶表示装置において
は、画素の面積が小さくなり、容量素子の面積も小さくなる。このため、解像度の高い表
示装置において、容量素子に蓄積される電荷容量が小さくなる。しかしながら、本実施の
形態に示す容量素子105は透光性を有するため、当該容量素子を画素に設けることで、
各画素において十分な電荷容量を得つつ、開口率を高めることができる。代表的には、画
素密度が200ppi以上、さらには300ppi以上である高解像度の表示装置に好適
に用いることができる。
また、容量素子105の一方の電極である透光性を有する導電膜308cの膜厚は、ト
ランジスタ102、103が有する酸化物半導体膜308a、308bよりも薄い。した
がって、容量素子105の透過率を向上させることができる。
また、図2(B)に示す画素301は、信号線として機能する導電膜310dと平行な
辺と比較して走査線として機能する導電膜304cと平行な辺の方が長い形状であり、且
つ容量線として機能する導電膜310fが、信号線として機能する導電膜310dと平行
な方向に延伸して設けられている。この結果、画素301に占める導電膜310fの面積
を低減することが可能であるため、開口率を高めることができる。また、容量線として機
能する導電膜310fが接続電極を用いず、直接透光性を有する導電膜308cと接する
ため、さらに開口率を高めることができる。
また、本発明の一態様は、高解像度の表示装置においても、開口率を高めることができ
、且つ画素の透過率が高いため、バックライトなどの光源の光を効率よく利用することが
でき、表示装置の消費電力を低減することができる。
次いで、図2(A)、(B)に示す一点鎖線A-B間及び一点鎖線C-D間における断
面図を図3(A)に示す。
図3(A)に示す本実施の形態に示す表示装置は、一対の基板(基板302と基板34
2)間に液晶素子108が挟持されている。
液晶素子108は、基板302の上方の透光性を有する導電膜316bと、配向性を制
御する膜(以下、配向膜318、352という)と、液晶層320と、導電膜350と、
を有する。なお、透光性を有する導電膜316bは、液晶素子108の一方の電極として
機能し、導電膜350は、液晶素子108の他方の電極として機能する。
液晶素子を有する表示装置の駆動方法としては、TNモード、STNモード、VAモー
ド、ASM(Axially Symmetric Aligned Micro-ce
ll)モード、OCB(Optically Compensated Birefri
ngence)モード、FLC(Ferroelectric Liquid Crys
tal)モード、AFLC(AntiFerroelectric Liquid Cr
ystal)モード、MVA(Multi-domain Vertical Alig
nment)モード、PVA(Patterned Vertical Alignme
nt)モード、IPSモード、FFSモード、又はTBA(Transverse Be
nd Alignment)モードなどを用いてもよい。また、液晶素子を有する表示装
置の駆動方法としては、上述した駆動方法の他、ECB(Electrically C
ontrolled Birefringence)モード、PDLC(Polymer
Dispersed Liquid Crystal)モード、PNLC(Polym
er Network Liquid Crystal)モード、ゲストホストモードな
どがある。ただし、これに限定されず、液晶素子を有する表示装置の駆動方式として様々
なものを用いることができる。
また、ブルー相(Blue Phase)を示す液晶とカイラル剤とを含む液晶組成物
により液晶素子を構成してもよい。ブルー相を示す液晶は、応答速度が1msec以下と
短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。
本実施の形態においては、縦電界方式の液晶表示装置について説明する。
このように、液晶表示装置とは、液晶素子を有する装置のことをいう。なお、液晶表示
装置は、複数の画素を駆動させる駆動回路等を含む。また、液晶表示装置は、別の基板上
に配置された制御回路、電源回路、信号生成回路及びバックライトモジュール等を含み、
液晶モジュールとよぶこともある。
駆動回路部において、ゲートとして機能する導電膜304a、ゲート絶縁膜として機能
する絶縁膜305、306、チャネル形成領域が形成される酸化物半導体膜308a、ソ
ース及びドレインとして機能する導電膜310a、310bによりトランジスタ102を
構成する。酸化物半導体膜308aは、ゲート絶縁膜上に設けられる。また、酸化物半導
体膜308a、及び導電膜310a、310b上には、絶縁膜312、絶縁膜314が保
護膜として設けられている。
画素部において、ゲートとして機能する導電膜304c、ゲート絶縁膜として機能する
絶縁膜305、306、ゲート絶縁膜上に形成されたチャネル形成領域が形成される酸化
物半導体膜308b、ソース及びドレインとして機能する導電膜310d、310eによ
りトランジスタ103を構成する。酸化物半導体膜308bは、ゲート絶縁膜上に設けら
れる。また、酸化物半導体膜308b、及び導電膜310d、310e上には、絶縁膜3
12、絶縁膜314が保護膜として設けられている。
また、画素部において、画素電極として機能する透光性を有する導電膜316bが、絶
縁膜312及び絶縁膜314に設けられた開口部において、導電膜310eと接続する。
また、容量素子105の一方の電極として機能する透光性を有する導電膜308cと、
容量素子105の誘電体膜として機能する絶縁膜314と、容量素子105の他方の電極
として機能する透光性を有する導電膜316bと、により容量素子105を構成する。透
光性を有する導電膜308cは、ゲート絶縁膜上に設けられる。このように、透光性を有
する導電膜316bは、画素電極の機能と容量素子105の他方の電極としての機能を有
する。
また、駆動回路部において、導電膜304a、304cと同時に形成された導電膜30
4bと、導電膜310a、310b、310d、310eと同時に形成された導電膜31
0cとは、透光性を有する導電膜316bと同時に形成された透光性を有する導電膜31
6aで接続される。
本実施の形態に示す表示装置は、トランジスタの酸化物半導体膜と同時に、容量素子の
一方となる電極を形成する。また、画素電極として機能する透光性を有する導電膜を容量
素子の他方の電極として用いる。これらのため、容量素子を形成するために、新たに導電
膜を形成する工程が不要であり、表示装置の作製工程を削減できる。また、容量素子は、
一対の電極が透光性を有する導電膜で形成されているため、透光性を有する。この結果、
容量素子の占有面積を大きくしつつ、画素の開口率を高めることができる。
また、透光性を有する導電膜308cは、酸化物半導体膜308a、308bと同時に
形成された酸化物半導体膜である。酸化物半導体膜308a、308b(酸化物半導体膜
の第1部分)は、絶縁膜306及び絶縁膜312等の、酸化物半導体膜との界面特性を向
上させることが可能な材料で形成される膜と接しているため、酸化物半導体膜308a、
308bは、半導体として機能し、酸化物半導体膜308a、308bを有するトランジ
スタは、優れた電気特性を有する。
一方、透光性を有する導電膜308c(酸化物半導体膜の第2部分)は、開口部372
において絶縁膜314と接する。絶縁膜314は、外部からの不純物、例えば、水、アル
カリ金属、アルカリ土類金属等が、酸化物半導体膜へ拡散するのを防ぐ材料で形成される
膜であり、更には水素を含む。このため、絶縁膜314に含まれる水素が酸化物半導体膜
308a、308bと同時に形成された透光性を有する導電膜308cに拡散すると、透
光性を有する導電膜308cにおいて水素は酸素と結合し、キャリアである電子が生成さ
れる。この結果、透光性を有する導電膜308cは、導電性が高くなり導体として機能す
る。すなわち、透光性を有する導電膜308cは、導電性の高い酸化物半導体膜ともいえ
る。
また、透光性を有する導電膜308cは、トランジスタ102、103が有する酸化物
半導体膜308a、308bよりも膜厚が薄い。したがって、容量素子105の透過率を
向上させることができる。透光性を有する導電膜308cは、開口部372の形成時にお
いて、同時に加工することで、酸化物半導体膜308a、308bよりも膜厚を薄くする
ことが可能である。
ここで、図3(A)に示す表示装置の断面図の拡大図を図3(B)に示す。図3(B)
は、図3(A)に示すトランジスタ103及び容量素子105の一部分を拡大した断面図
である。
図3(B)に示すように、トランジスタ103が有する酸化物半導体膜308bの膜厚
よりも容量素子105が有する透光性を有する導電膜308cの膜厚が薄い。透光性を有
する導電膜308cの膜厚は、容量素子105の電極として機能できる導電性を有する膜
厚であり、且つ容量素子の透過率が向上できる膜厚とすると好ましい。透光性を有する導
電膜308cの膜厚としては、例えば、酸化物半導体膜308bの膜厚の2/3以下、さ
らに好ましくは1/2以下である。
次に、酸化物半導体を用いたトランジスタの特徴について記載する。酸化物半導体を用
いたトランジスタはnチャネル型トランジスタである。また、酸化物半導体に含まれる酸
素欠損はキャリアを生成する場合があり、トランジスタの電気特性及び信頼性を低下させ
る恐れがある。例えば、nチャネル型のトランジスタの場合、トランジスタのしきい値電
圧がマイナス方向に変動し、ゲート電圧が0Vの場合にドレイン電流が流れてしまうこと
がある。このように、ゲート電圧が0Vの場合にドレイン電流が流れてしまうことをノー
マリーオン特性といい、このような特性を有するトランジスタをデプレッション型トラン
ジスタという。なお、ゲート電圧が0Vの場合にドレイン電流が流れていないとみなすこ
とができるトランジスタをノーマリーオフ特性といい、このような特性を有するトランジ
スタをエンハンスメント型トランジスタという。
トランジスタ102、103のチャネル形成領域が形成される酸化物半導体膜308a
、308bにおいて、欠陥、代表的には酸素欠損はできる限り低減されていることが好ま
しい。酸化物半導体膜に含まれる欠陥、代表的には酸素欠損をできる限り低減することで
、トランジスタ102、103がノーマリーオン特性となることを抑制することができ、
表示装置の電気特性及び信頼性を向上させることができる。また、表示装置の消費電力を
低減することができる。
トランジスタのしきい値電圧のマイナス方向への変動は酸素欠損だけではなく、酸化物
半導体に含まれる水素(水などの水素化合物を含む。)によっても引き起こされることが
ある。酸化物半導体に含まれる水素は金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子(又は酸素が脱離した部分)に欠損(酸素欠損ともいえる。)を形
成する。また、水素の一部が酸素と反応することで、キャリアである電子を生成してしま
う。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特
性となりやすい。
そこで、トランジスタ102、103のチャネル形成領域が形成される酸化物半導体膜
308a、308bにおいて、水素ができる限り低減されていることが好ましい。具体的
には、酸化物半導体膜308a、308bにおいて、二次イオン質量分析法により得られ
る水素濃度を、5×1019atoms/cm未満、好ましくは5×1018atom
s/cm未満、好ましくは1×1018atoms/cm以下、より好ましくは5×
1017atoms/cm以下、さらに好ましくは1×1016atoms/cm
下とする。
また、トランジスタ102、103のチャネル形成領域が形成される酸化物半導体膜3
08a、308bは、二次イオン質量分析法により得られるアルカリ金属又はアルカリ土
類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016ato
ms/cm以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合す
るとキャリアを生成する場合があり、トランジスタ102、103のオフ電流を増大させ
ることがある。
このように、酸化物半導体膜308a、308b中の不純物(水素、窒素、アルカリ金
属又はアルカリ土類金属など)をできる限り低減させ、高純度化させた酸化物半導体膜と
することで、トランジスタ102、103がエンハンスメント型となり、トランジスタ1
02、103がノーマリーオン特性となることを抑制でき、トランジスタ102、103
のオフ電流を極めて低減することができる。したがって、良好な電気特性に有する表示装
置を作製できる。また、信頼性を向上させた表示装置を作製することができる。
なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、
いろいろな実験により証明できる。例えば、チャネル幅Wが1×10μmでチャネル長
Lが10μmの素子であっても、ソースとドレイン間の電圧(ドレイン電圧)が1Vから
10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すな
わち1×10-13A以下という特性を得ることができる。この場合、オフ電流をトラン
ジスタのチャネル幅で除した値は、100zA/μm以下であることが分かる。また、容
量素子とトランジスタとを接続して、容量素子に流入又は容量素子から流出する電荷を当
該トランジスタで制御する回路を用いて、オフ電流の測定を行う。当該測定では、上記ト
ランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位
時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定する。その結果、トラ
ンジスタのソースとドレイン間の電圧が3Vの場合に、数十yA/μmという、さらに低
いオフ電流が得られる。従って、高純度化された酸化物半導体膜を用いたトランジスタは
、オフ電流が著しく小さい。
一方で、トランジスタ102、103が有する酸化物半導体膜308a、308bと同
一工程で形成された透光性を有する導電膜308cは、酸化物半導体膜308a、308
bと比較し、酸素欠損及び/又は水素濃度が多い。したがって、透光性を有する導電膜3
08cの導電性を高めることができる。
ここで、図3(A)に示す表示装置のその他の構成要素について、以下に説明する。
基板302上には、導電膜304a、304b、304cが形成されている。導電膜3
04aは、走査線駆動回路104に形成され、駆動回路部のトランジスタのゲートとして
の機能を有する。また、導電膜304cは、画素部100に形成され、画素部のトランジ
スタのゲートとして機能する。また、導電膜304bは、走査線駆動回路104に形成さ
れ、透光性を有する導電膜316aを介して導電膜310cと接続する。
基板302としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウ
ムホウケイ酸ガラスなどのガラス材料を用いる。量産する上では、基板302は、第8世
代(2160mm×2460mm)、第9世代(2400mm×2800mm、または2
450mm×3050mm)、第10世代(2950mm×3400mm)等のマザーガ
ラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅
に収縮するため、マザーガラスを使用して量産を行う場合、作製工程の加熱処理は、好ま
しくは600℃以下、さらに好ましくは450℃以下、さらに好ましくは350℃以下と
することが望ましい。
導電膜304a、304b、304cとしては、アルミニウム、クロム、銅、タンタル
、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を
成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができ
る。また、導電膜304a、304b、304cは、単層構造でも、二層以上の積層構造
としてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜
上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造
、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チ
タン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成す
る三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブ
デン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた
合金膜、もしくは窒化膜を用いてもよい。
基板302、及び導電膜304a、304b、304c上には、絶縁膜305、306
が形成されている。絶縁膜305、306は、走査線駆動回路104のトランジスタ10
2のゲート絶縁膜、及び画素部100のトランジスタ103のゲート絶縁膜としての機能
を有する。
絶縁膜305は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等
が、酸化物半導体膜へ拡散するのを防ぐ材料を用いることが好ましく、更には水素を含む
ことが好ましい。絶縁膜305は、代表的には窒化絶縁膜である。該窒化絶縁膜としては
、例えば、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミ
ニウム膜などを用いればよく、積層または単層で設ける。また、絶縁膜305を積層構造
とした場合、第1の窒化シリコン膜として、欠陥が少ない窒化シリコン膜とし、第1の窒
化シリコン膜上に、第2の窒化シリコン膜として、水素放出量の少ない窒化シリコン膜を
設けると好適である。この結果、絶縁膜305に含まれる水素及び窒素が、酸化物半導体
膜308a、308bへ移動または拡散することを抑制できる。
なお、酸化窒化シリコンとは、酸素の含有量が窒素の含有量より大きな絶縁材料のこと
をいう。また、窒化酸化シリコンとは、窒素の含有量が酸素の含有量より大きい絶縁材料
のことをいう。
絶縁膜306は、酸化物半導体膜308a、308bとの界面特性を向上させることが
可能な材料を用いることが好ましく、代表的には、酸素を含む無機絶縁材料を用いること
が好ましい。絶縁膜306は、代表的には酸化絶縁膜である。該酸化絶縁膜としては、例
えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウ
ム膜などを用いればよく、積層または単層で設ける。
また、絶縁膜306として、ハフニウムシリケート(HfSiO)、窒素を有するハ
フニウムシリケート(HfSi)、窒素を有するハフニウムアルミネート(H
fAl)、酸化ハフニウム、酸化イットリウムなどのhigh-k材料を用い
ることでトランジスタ102、103のゲートリークを低減できる。
窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等
の静電容量を得るのに必要な膜厚が大きいため、ゲート絶縁膜を物理的に厚膜化すること
ができる。よって、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させ
て、トランジスタの静電破壊を抑制することができる。
また、絶縁膜306上には、酸化物半導体膜308a、308b、透光性を有する導電
膜308cが形成されている。酸化物半導体膜308aは、導電膜304aと重畳する位
置に形成され、駆動回路部のトランジスタ102のチャネル形成領域として機能する。ま
た、酸化物半導体膜308bは、導電膜304cと重畳する位置に形成され、画素部10
0のトランジスタ103のチャネル形成領域として機能する。透光性を有する導電膜30
8cは、容量素子105の一方の電極として機能する。
酸化物半導体膜308a、308bは、In若しくはGaを含む酸化物半導体膜であり
、代表的には、In-Ga酸化物、In-Zn酸化物、In-M-Zn酸化物(MはAl
、Ti、Ga、Y、Zr、La、Ce、Nd、またはHf)がある。
なお、酸化物半導体膜308a、308bがIn-M-Zn酸化物であるとき、Inと
Mの原子の比率は、好ましくは、Inが50atomic%未満、Mが50atomic
%以上、さらに好ましくは、Inが25atomic%未満、Mが75atomic%以
上とする。
酸化物半導体膜308a、308bに含まれる材料の含有量(例えば、InやGaなど
)は、飛行時間型二次イオン質量分析法(TOF-SIMS)や、X線電子分光法(XP
S)で比較できる。
酸化物半導体膜308a、308bは、エネルギーギャップが2eV以上、好ましくは
2.5eV以上、より好ましくは3eV以上であるため、後に形成されるトランジスタの
オフ電流を低減することができる。
透光性を有する導電膜308cは、酸化物半導体膜308a、308bと同様に、In
若しくはGaを含む酸化物半導体膜であり、且つ不純物が含まれていることを特徴とする
。不純物としては、水素がある。なお、水素の代わりに不純物として、ホウ素、リン、ス
ズ、アンチモン、希ガス元素、アルカリ金属、アルカリ土類金属等が含まれていてもよい
酸化物半導体膜308a、308b、及び透光性を有する導電膜308cは共に、ゲー
ト絶縁膜上に形成され、In若しくはGaを含む酸化物半導体膜であるが、不純物濃度が
異なる。具体的には、酸化物半導体膜308a、308bと比較して、透光性を有する導
電膜308cの不純物濃度が高い。例えば、酸化物半導体膜308a、308bに含まれ
る水素濃度は、5×1019atoms/cm未満、好ましくは5×1018atom
s/cm未満、好ましくは1×1018atoms/cm以下、より好ましくは5×
1017atoms/cm以下、さらに好ましくは1×1016atoms/cm
下であり、透光性を有する導電膜308cに含まれる水素濃度は、8×1019atom
s/cm以上、好ましくは1×1020atoms/cm以上、より好ましくは5×
1020atoms/cm以上である。また、酸化物半導体膜308a、308bと比
較して、透光性を有する導電膜308cに含まれる水素濃度は2倍、好ましくは10倍以
上である。
また、透光性を有する導電膜308cは、酸化物半導体膜308a、308bより抵抗
率が低い。透光性を有する導電膜308cの抵抗率が、酸化物半導体膜308a、308
bの抵抗率の1×10-8倍以上1×10-1倍以下で有ることが好ましく、代表的には
1×10-3Ωcm以上1×10Ωcm未満、さらに好ましくは、抵抗率が1×10
Ωcm以上1×10-1Ωcm未満であるとよい。
酸化物半導体膜308a、308b、及び透光性を有する導電膜308cは、例えば非
単結晶構造でもよい。非単結晶構造は、例えば、後述するCAAC-OS(C Axis
Aligned Crystalline Oxide Semiconductor
)、多結晶構造、後述する微結晶構造、または非晶質構造を含む。
なお、酸化物半導体膜308a、308b、及び透光性を有する導電膜308cが、C
AAC-OS、微結晶構造、及び非晶質構造の二以上の構造の領域を有する混合膜であっ
てもよい。混合膜は、例えば、非晶質構造の領域と、微結晶構造の領域と、CAAC-O
Sの領域と、を有する。また、混合膜は、例えば、非晶質構造の領域と、微結晶構造の領
域と、CAAC-OSの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
絶縁膜306、酸化物半導体膜308a、308b、及び透光性を有する導電膜308
c上には、導電膜(以下、導電膜310a、310b、310c、310d、310eと
いう)が形成されている。また、導電膜310aは、酸化物半導体膜308aと電気的に
接続され、駆動回路部のトランジスタ102が有するソース及びドレインの一方としての
機能を有する。また、導電膜310bは、酸化物半導体膜308aと電気的に接続され、
駆動回路部のトランジスタ102が有するソース及びドレインの他方としての機能を有す
る。また、導電膜310cは、絶縁膜312、絶縁膜314に設けられた開口部を介して
、透光性を有する導電膜316aと電気的に接続されている。また、導電膜310dは、
酸化物半導体膜308bと電気的に接続され、画素部のトランジスタ103が有するソー
ス及びドレインの一方としての機能を有する。また、導電膜310eは、酸化物半導体膜
308b及び透光性を有する導電膜316bと電気的に接続され、画素部のトランジスタ
103が有するソース及びドレインの他方としての機能を有する。
導電膜310a、310b、310c、310d、310eとしては、導電材料として
、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブ
デン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする
合金を単層構造または積層構造として用いる。例えば、アルミニウム膜上にチタン膜を積
層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅-マグネシウム-
アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その
チタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその
上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデ
ン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜
を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等が
ある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい
絶縁膜306、酸化物半導体膜308a、308b、透光性を有する導電膜308c、
及び導電膜310a、310b、310c、310d、310e上には、絶縁膜312、
絶縁膜314が形成されている。絶縁膜312は、絶縁膜306と同様に、酸化物半導体
膜との界面特性を向上させることが可能な材料を用いることが好ましい。絶縁膜314は
、絶縁膜305と同様に、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類
金属等が、酸化物半導体膜308a、308bへ拡散するのを防ぐ材料を用いることが好
ましい。
また、絶縁膜312は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁
膜で形成してもよい。このようにすることで、酸化物半導体膜308a、308bからの
酸素の脱離を防止するとともに、絶縁膜312に含まれる酸素を酸化物半導体膜に移動さ
せ、酸素欠損を補填することが可能となる。例えば、昇温脱離ガス分析(以下、TDS分
析とする。)によって測定される、100℃以上700℃以下、好ましくは100℃以上
500℃以下の加熱処理における酸素分子の放出量が、1.0×1018分子/cm
上ある酸化絶縁膜を用いることで、酸化物半導体膜308a、308bに含まれる酸素欠
損を補填することができる。
また、絶縁膜312を積層構造とし、酸化物半導体膜308a、308bに接する側に
第1の酸化絶縁膜として、酸化物半導体膜308a、308bとの界面準位が低くなる酸
化絶縁膜を設け、その上に第2の酸化絶縁膜として上記化学量論的組成を満たす酸素より
も多くの酸素を含む酸化絶縁膜を設けてもよい。
例えば、第1の酸化絶縁膜として、電子スピン共鳴測定によるg値=2.001(E´
-center)のスピン密度が3.0×1017spins/cm以下、好ましくは
5.0×1016spins/cm以下の酸化絶縁膜を用いることで、酸化物半導体膜
308a、308bとの界面準位を低減することが可能である。なお、電子スピン共鳴測
定によるg値=2.001のスピン密度は、第1の酸化絶縁膜に含まれるダングリングボ
ンドの存在量に対応する。
また、絶縁膜314上には透光性を有する導電膜316a、316bが形成されている
。透光性を有する導電膜316aは、開口部374aにおいて導電膜304bと電気的に
接続され、開口部374bにおいて導電膜310cと電気的に接続される。すなわち、透
光性を有する導電膜316aは、導電膜304b及び導電膜310cを接続する接続電極
として機能する。また、透光性を有する導電膜316bは、開口部374cにおいて導電
膜310eと電気的に接続され、画素の画素電極としての機能を有する。また、透光性を
有する導電膜316bは、容量素子105の一対の電極の他方として機能することができ
る。
透光性を有する導電膜316a、316bは、酸化インジウム、酸化スズ、及び酸化亜
鉛の群から選択された少なくとも一つの酸化物を含む。透光性を有する導電膜316a、
316bとしては、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステ
ンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含む
インジウム錫酸化物、ITO、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム
錫酸化物などの透光性を有する導電性材料を用いることができる。
また、基板342の下方には、有色性を有する膜(以下、有色膜346という。)が形
成されている。有色膜346は、カラーフィルタとしての機能を有する。また、有色膜3
46に隣接する遮光膜344が基板342の下方に形成される。遮光膜344は、ブラッ
クマトリクスとして機能する。また、有色膜346は、必ずしも設ける必要はなく、例え
ば、表示装置が白黒の場合等によって、有色膜346を設けない構成としてもよい。
有色膜346としては、特定の波長帯域の光を透過する有色膜であればよく、例えば、
赤色の波長帯域の光を透過する赤色(R)のカラーフィルタ、緑色の波長帯域の光を透過
する緑色(G)のカラーフィルタ、青色の波長帯域の光を透過する青色(B)のカラーフ
ィルタなどを用いることができる。
遮光膜344としては、特定の波長帯域の光を遮光する機能を有していればよく、金属
膜または黒色顔料等を含んだ有機絶縁膜などを用いることができる。
また、有色膜346の下方には、絶縁膜348が形成されている。絶縁膜348は、平
坦化層としての機能、または有色膜346が含有しうる不純物を液晶素子側へ拡散するの
を抑制する機能を有する。
また、絶縁膜348上には、導電膜350が形成されている。導電膜350は、画素部
の液晶素子108が有する一対の電極の1つとしての機能を有する。なお、透光性を有す
る導電膜316a、316b、及び導電膜350に接して、配向膜318、352が形成
されている。
また、透光性を有する導電膜316bと導電膜350との間、より具体的には配向膜3
18と配向膜352の間には、液晶層320が形成されている。また液晶層320は、シ
ール材(図示しない)を用いて、基板302と基板342の間に封止されている。なお、
シール材は、外部からの水分等の入り込みを抑制するために、無機材料と接触する構成が
好ましい。
また、透光性を有する導電膜316a、316bと導電膜350との間に液晶層320
の厚さ(セルギャップともいう)を維持するスペーサを設けてもよい。
<表示装置の作製方法>
次に、図3(A)に示す表示装置の基板302上に設けられた素子部の作製方法につい
て、図4乃至図7を用いて説明する。
まず、基板302を準備する。ここでは、基板302としてガラス基板を用いる。
次に、基板302上に導電膜を形成し、該導電膜を所望の形状に加工することで、導電
膜304a、304b、304cを形成する。なお、導電膜304a、304b、304
cの形成は、所望の領域に第1のパターニングによるマスクの形成を行い、該マスクに覆
われていない領域をエッチングすることで形成することができる。(図4(A)参照)。
また、導電膜304a、304b、304cは、代表的には、蒸着法、CVD法、スパ
ッタリング法、スピンコート法等を用いて形成することができる。ここでは、導電膜30
4a、304b、304cとして、厚さ100nmのタングステン膜をスパッタリング法
により形成する。
次に、基板302、及び導電膜304a、304b、304c上に、絶縁膜305を形
成し、絶縁膜305上に絶縁膜306を形成する(図4(A)参照)。
絶縁膜305及び絶縁膜306は、スパッタリング法、CVD法等により形成すること
ができる。なお、絶縁膜305及び絶縁膜306は、真空中で連続して形成すると絶縁膜
305と絶縁膜306との界面に不純物の混入が抑制され好ましい。ここでは、絶縁膜3
05として、厚さ400nmの窒化シリコン膜をPE-CVD法により形成する。また、
絶縁膜306として、厚さ50nmの酸化窒化シリコン膜をPE-CVD法により形成す
る。
次に、絶縁膜306上に酸化物半導体膜307を形成する(図4(B)参照)。
酸化物半導体膜307は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザ
ーアブレーション法などを用いて形成することができる。
スパッタリング法で酸化物半導体膜307を形成する場合、プラズマを発生させるため
の電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる
スパッタリングガスは、希ガス(代表的にはアルゴン)、酸素、希ガス及び酸素の混合
ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス
比を高めることが好ましい。
なお、酸化物半導体膜307を形成する際に、例えば、スパッタリング法を用いる場合
、基板温度を室温(例えば20℃)以上500℃未満、好ましくは基板温度を100℃以
上450℃以下、さらに好ましくは150℃以上350℃以下として、加熱しながら酸化
物半導体膜307を形成してもよい。
なお、スパッタリング法により酸化物半導体膜307を形成する場合、酸化物半導体膜
307の水素濃度を低減するために、スパッタリング装置における各チャンバーを、酸化
物半導体膜にとって不純物となる水素等を可能な限り除去することが可能なクライオポン
プのような吸着式の真空排気ポンプを用いて高真空排気(5×10-7Pa~1×10
Pa程度まで)することが好ましい。または、ターボ分子ポンプとコールドトラップを
組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しな
いようにしておくことが好ましい。
また、酸化物半導体膜307の水素濃度を低減するために、チャンバー内を高真空排気
するのみならずスパッタリングガスの高純度化も必要である。スパッタリングガスとして
用いる酸素ガスやアルゴンガスは、露点が-40℃以下、好ましくは-80℃以下、より
好ましくは-100℃以下、より好ましくは-120℃以下にまで高純度化したガスを用
いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
ここでは、酸化物半導体膜307として厚さ35~100nmのIn-Ga-Zn酸化
物膜(In:Ga:Zn=1:1:1)をスパッタリング法により形成する。
次に、酸化物半導体膜307を所望の形状に加工することで、島状の酸化物半導体膜3
08a、308b、308dを形成する(図4(C)参照)。
なお、酸化物半導体膜308a、308b、308dの形成は、所望の領域に第2のパ
ターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングする
ことで形成することができる。エッチングとしては、ドライエッチング、ウエットエッチ
ング、または双方を組み合わせたエッチングを用いることができる。
次に、第1の加熱処理を行うこがと好ましい。第1の加熱処理は、250℃以上650
℃以下、好ましくは300℃以上500℃以下の温度で、不活性ガス雰囲気、酸化性ガス
を10ppm以上含む雰囲気、または減圧状態で行えばよい。また、第1の加熱処理の雰
囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを
10ppm以上含む雰囲気で行ってもよい。第1の加熱処理によって、酸化物半導体膜3
08a、308b、308dに用いる酸化物半導体の結晶性を高め、さらに絶縁膜306
、及び酸化物半導体膜308a、308b、308dから水素や水などの不純物を除去す
ることができる。なお、酸化物半導体をエッチングする前に第1の加熱工程を行ってもよ
い。
ここでは、350℃の窒素雰囲気で1時間加熱処理した後、350℃の酸素雰囲気で1
時間加熱処理する。
次に、絶縁膜306、及び酸化物半導体膜308a、308b、308d上に導電膜3
09を形成する(図5(A)参照)。
導電膜309としては、例えば、スパッタリング法を用いて形成することができる。
ここでは、厚さ50nmのチタン膜、厚さ400nmのアルミニウム膜、及び厚さ10
0nmのチタン膜を順にスパッタリング法により積層する。
次に、導電膜309を所望の領域に加工することで、導電膜310a、310b、31
0c、310d、310eを形成する。なお、導電膜310a、310b、310c、3
10d、310eの形成は、所望の領域に第3のパターニングによるマスクの形成を行い
、該マスクに覆われていない領域をエッチングすることで形成することができる(図5(
B)参照)。
次に、絶縁膜306、酸化物半導体膜308a、308b、308d、及び導電膜31
0a、310b、310c、310d、310e上を覆うように、絶縁膜311を形成す
る(図5(C)参照)。
絶縁膜311としては、酸化物半導体膜308a、308b、308dとの界面特性を
向上させることが可能な材料を用いることが好ましく、代表的には、酸素を含む無機絶縁
材料を用いることが好ましく、例えば酸化絶縁膜を用いることができる。また、絶縁膜3
11としては、例えば、PE-CVD法、スパッタリング法等を用いて形成することがで
きる。
なお、絶縁膜311として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化
絶縁膜で形成する場合、絶縁膜311は以下の形成条件を用いて形成できる。なお、ここ
では絶縁膜311として、酸化シリコン膜又は酸化窒化シリコン膜を形成する場合につい
て記載する。当該形成条件は、PE-CVD装置の真空排気された処理室内に載置された
基板を180℃以上260℃以下、さらに好ましくは180℃以上230℃以下に保持し
、処理室に原料ガスを導入して処理室内における圧力を100Pa以上250Pa以下、
さらに好ましくは100Pa以上200Pa以下とし、処理室内に設けられた電極に0.
17W/cm以上0.5W/cm以下、さらに好ましくは0.25W/cm以上0
.35W/cm以下の高周波電力を供給する、ことである。
絶縁膜311の原料ガスは、シリコンを含む堆積性気体の代表例としては、シラン、ジ
シラン、トリシラン、フッ化シランなどがある。酸化性気体としては、酸素、オゾン、一
酸化二窒素、二酸化窒素などがある。
絶縁膜311の形成条件として、上記圧力の処理室において上記パワー密度の高周波電
力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、原料ガスの酸化が進むため、絶縁膜311中における酸素含有量が化学量論的組成より
も多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が
弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よ
りも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することがで
きる。
また、絶縁膜311を積層構造とし、第1の酸化絶縁膜として、少なくとも酸化物半導
体膜308a、308bとの界面準位が低くなる酸化絶縁膜を設け、その上に第2の酸化
絶縁膜として上記化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を設け
てもよい。
少なくとも酸化物半導体膜308a、308bとの界面準位が低くなる酸化絶縁膜は、
以下の形成条件を用いて形成できる。なお、ここでは当該酸化絶縁膜として、酸化シリコ
ン膜又は酸化窒化シリコン膜を形成する場合について記載する。当該形成条件は、PE-
CVD装置の真空排気された処理室内に載置された基板を180℃以上400℃以下、さ
らに好ましくは200℃以上370℃以下に保持し、処理室に原料ガスのシリコンを含む
堆積性気体及び酸化性気体を導入して処理室内における圧力を20Pa以上250Pa以
下、さらに好ましくは40Pa以上200Pa以下とし、処理室内に設けられた電極に高
周波電力を供給する条件である。
第1の酸化絶縁膜の原料ガスは、化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化絶縁膜に適用できる原料ガスとすることができる。なお、第1の酸化絶縁膜は、第2
の酸化絶縁膜の形成工程において、少なくとも酸化物半導体膜308a、308bの保護
膜となる。この結果、パワー密度の高い高周波電力を用いて第2の酸化絶縁膜を形成して
も、酸化物半導体膜308a、308bへのダメージを抑制できる。
ここでは、絶縁膜311を第1の酸化絶縁膜及び第2の酸化絶縁膜の積層構造とし、第
1の酸化絶縁膜として、流量30sccmのシラン及び流量4000sccmの一酸化二
窒素を原料ガスとし、処理室の圧力を200Pa、基板温度を220℃とし、27.12
MHzの高周波電源を用いて150Wの高周波電力を平行平板電極に供給したPE-CV
D装置により、厚さ50nmの酸化窒化シリコン膜を形成する。第2の酸化絶縁膜として
、流量200sccmのシラン及び流量4000sccmの一酸化二窒素を原料ガスとし
、処理室の圧力を200Pa、基板温度を220℃とし、27.12MHzの高周波電源
を用いて1500Wの高周波電力を平行平板電極に供給したPE-CVD装置により、厚
さ400nmの酸化窒化シリコン膜を形成する。なお、PE-CVD装置は電極面積が6
000cmである平行平板型のPE-CVD装置であり、供給した電力を単位面積あた
りの電力(電力密度)に換算すると0.26W/cmである。
次に、絶縁膜311を所望の形状に加工することで、絶縁膜312、及び開口部372
を形成する。なお、開口部372の形成は、所望の領域に第4のパターニングによるマス
クの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することが
できる。(図6(A)参照)。
なお、開口部372は、酸化物半導体膜308dが露出するように形成する。また、開
口部372の形成によって、酸化物半導体膜308d(酸化物半導体膜307の第2部分

は、酸化物半導体膜308a、308b(酸化物半導体膜307の第1部分)よりも膜厚
が薄くなる。具体的には、酸化物半導体膜308dの膜厚は、酸化物半導体膜308a、
308bの膜厚の2/3以下、さらに好ましくは1/2以下である。なお、酸化物半導体
膜308dの膜厚の下限は、のちに形成される透光性を有する導電膜308cが容量素子
の一方の電極として機能できる範囲であればよく、例えば5nm以上50nm以下とする
ことができる。酸化物半導体膜308dの膜厚を上記範囲とすることで、酸化物半導体膜
308dの透過率を酸化物半導体膜308a及び308bと比べ向上させることができる
。本実施の形態においては、酸化物半導体膜307として厚さ35~100nmを形成す
るため、酸化物半導体膜308dの膜厚としては、例えば、15nm以上50nm以下と
することができる。
開口部372の形成方法としては、例えば、ドライエッチング法を用いることができる
。ただし、開口部372の形成方法としては、これに限定されず、ウエットエッチング法
、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよ
い。
また、本実施の形態においては、酸化物半導体膜308dの外周が絶縁膜312によっ
て覆われるように開口部372を形成したが、これに限定されない。例えば、開口部37
2の形成時において、酸化物半導体膜308dの全面を露出させ、酸化物半導体膜308
dの全面の膜厚を薄膜化してもよい。
次に、絶縁膜312、及び酸化物半導体膜308d上に絶縁膜313を形成する。絶縁
膜313を形成することによって、酸化物半導体膜308dは、透光性を有する導電膜3
08cとなる(図6(B)参照)。
絶縁膜313は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等
が、酸化物半導体膜へ拡散するのを防ぐ材料で形成される膜であり、更には水素を含む。
このため、絶縁膜313の水素が酸化物半導体膜308dに拡散すると、該酸化物半導体
膜308dにおいて水素は酸素と結合し、キャリアである電子が生成される。この結果、
酸化物半導体膜308dは、導電性が高くなり、透光性を有する導電膜308cとなる。
一方、酸化物半導体膜308a、308bは、絶縁膜313との間に絶縁膜312を有す
るため、絶縁膜313に含まれる水素の拡散がない、または極めて少ない。絶縁膜313
には、例えば窒化シリコン膜を用いることができる。絶縁膜313は、例えば、PE-C
VD法を用いて形成することができる。
上記窒化シリコン膜は、ブロック性を高めるために、高温で成膜されることが好ましく
、例えば基板温度100℃以上基板の歪み点以下、より好ましくは300℃以上400℃
以下の温度で加熱して成膜することが好ましい。また高温で成膜する場合は、酸化物半導
体膜308a、308bとして用いる酸化物半導体から酸素が脱離し、キャリア濃度が上
昇する現象が発生することがあるため、このような現象が発生しない温度とする。
ここでは、絶縁膜313として、流量50sccmのシランと、流量5000sccm
の窒素と、流量100sccmのアンモニアとを原料ガスとし、処理室の圧力を200P
a、基板温度を220℃とし、27.12MHzの高周波電源を用いて1000W(電力
密度としては1.6×10-1W/cm)の高周波電力を平行平板電極に供給したPE
-CVD法により、厚さ50nmの窒化シリコン膜を形成する。
次に、絶縁膜313を所望の形状に加工することで、絶縁膜314、及び開口部374
a、374b、374cを形成する。なお、絶縁膜314、及び開口部374a、374
b、374cは、所望の領域に第5のパターニングによるマスクの形成を行い、該マスク
に覆われていない領域をエッチングすることで形成することができる(図6(C)参照)
また、開口部374aは、導電膜304aが露出するように形成する。また、開口部3
74bは、導電膜310cが露出するように形成する。また、開口部374cは、導電膜
310eが露出するように形成する。
なお、開口部374a、374b、374cの形成方法としては、例えば、ドライエッ
チング法を用いることができる。ただし、開口部374a、374b、374cの形成方
法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウ
エットエッチング法を組み合わせた形成方法としてもよい。
次に、開口部374a、374b、374cを覆うように絶縁膜314上に導電膜31
5を形成する(図7(A)参照)。
導電膜315としては、例えば、スパッタリング法を用いて形成することができる。
ここでは、導電膜315として、スパッタリング法により、厚さ100nmの酸化シリ
コンを添加したインジウム錫酸化物膜を形成する。
次に、導電膜315を所望の形状に加工することで、透光性を有する導電膜316a、
316bを形成する。なお、透光性を有する導電膜316a、316bの形成は、所望の
領域に第6のパターニングによるマスクの形成を行い、該マスクに覆われていない領域を
エッチングすることで形成することができる(図7(B)参照)。
以上の工程で基板302上に、トランジスタを有する画素部及び駆動回路部を形成する
ことができる。なお、本実施の形態に示す作製工程においては、第1乃至第6のパターニ
ング、すなわち6枚のマスクでトランジスタ102、103、及び容量素子105を同時
に形成することができる。
なお、本実施の形態では、絶縁膜314に含まれる水素を酸化物半導体膜308dに拡
散させて、酸化物半導体膜308dの導電性を高めたが、酸化物半導体膜に酸化物半導体
膜308a、308bをマスクで覆い、酸化物半導体膜308dに不純物、代表的には、
水素、ホウ素、リン、スズ、アンチモン、希ガス元素、アルカリ金属、アルカリ土類金属
等を添加して、酸化物半導体膜308dの導電性を高めてもよい。酸化物半導体膜308
dに水素、ホウ素、リン、スズ、アンチモン、希ガス元素等を添加する方法としては、イ
オンドーピング法、イオン注入法、プラズマ処理等がある。一方、酸化物半導体膜308
dにアルカリ金属、アルカリ土類金属等を添加する方法としては、該不純物を含む溶液を
酸化物半導体膜308dに曝す方法がある。
次に、基板302に対向して設けられる基板342上に形成される構造について、以下
説明を行う。
まず、基板342を準備する。基板342としては、基板302に示す材料を援用する
ことができる。次に、基板342上に遮光膜344、有色膜346を形成する。遮光膜3
44及び有色膜346は、様々な材料を用いて、印刷法、インクジェット法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ所望の位置に形成する。
次に、遮光膜344、及び有色膜346上に絶縁膜348を形成する。絶縁膜348と
しては、例えば、アクリル系樹脂等の有機絶縁膜を用いることができる。絶縁膜348を
形成することによって、例えば、有色膜346中に含まれる不純物等を液晶層320側に
拡散することを抑制することができる。ただし、絶縁膜348は、必ずしも設ける必要は
なく、絶縁膜348を形成しない構造としてもよい。
次に、絶縁膜348上に導電膜350を形成する。導電膜350としては、導電膜31
5に示す材料を援用することができる。
以上の工程で基板342上に形成される構造を形成することができる。
次に、基板302と基板342上、より詳しくは基板302上に形成された絶縁膜31
4、透光性を有する導電膜316a、316bと、基板342上に形成された導電膜35
0上に、それぞれ配向膜318と配向膜352を形成する。配向膜318、配向膜352
は、ラビング法、光配向法等を用いて形成することができる。その後、基板302と、基
板342との間に液晶層320を形成する。液晶層320の形成方法としては、ディスペ
ンサ法(滴下法)や、基板302と基板342とを貼り合わせてから毛細管現象を用いて
液晶を注入する注入法を用いることができる。
以上の工程で、図3(A)に示す表示装置を作製することができる。
<変形例1>
図8(A)に示す表示装置は、先に説明した表示装置に含まれるトランジスタ102、
103の酸化物半導体膜308a、308bを、酸化物半導体膜388a及び酸化物膜3
90a、並びに酸化物半導体膜388b及び酸化物膜390bの積層構造とした例である
。したがって、その他の構成は、トランジスタ102、103と同じであり、先の説明を
参酌することができる。
ここで、酸化物半導体膜388a及び酸化物膜390a、並びに酸化物半導体膜388
b及び酸化物膜390bの詳細について以下説明する。
酸化物半導体膜388a、388b(以下、明細書において酸化物半導体膜388とも
表記する)と、酸化物膜390a、390b(以下、明細書において酸化物膜390とも
表記する)と、は、少なくとも一の同じ構成元素を有する金属酸化物を用いることが好ま
しい。または、酸化物半導体膜388と酸化物膜390の構成元素を同一とし、両者の組
成を異ならせてもよい。
酸化物半導体膜388がIn-M-Zn酸化物(MはAl、Ga、Ge、Y、Zr、S
n、La、CeまたはHf)の場合、In-M-Zn酸化物を成膜するために用いるスパ
ッタリングターゲットの金属元素の原子数比は、In≧M、Zn≧Mを満たすことが好ま
しい。このようなスパッタリングターゲットの金属元素の原子数比として、In:M:Z
n=1:1:1、In:M:Zn=5:5:6(1:1:1.2)、In:M:Zn=3
:1:2等が好ましい。なお、成膜される酸化物半導体膜388の原子数比はそれぞれ、
誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイ
ナス20%の変動を含む。
なお、酸化物半導体膜388がIn-M-Zn酸化物であるとき、Zn及びOを除いて
のInとMの原子数比率は、好ましくはInが25atomic%以上、Mが75ato
mic%未満、さらに好ましくはInが34atomic%以上、Mが66atomic
%未満とする。
酸化物半導体膜388は、エネルギーギャップが2eV以上、好ましくは2.5eV以
上、より好ましくは3eV以上である。このように、エネルギーギャップの広い酸化物半
導体を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体膜388の厚さは、3nm以上200nm以下、好ましくは3nm以上1
00nm以下、さらに好ましくは3nm以上50nm以下とする。
酸化物膜390は、代表的には、In-Ga酸化物、In-Zn酸化物、In-M-Z
n酸化物(MはAl、Ga、Ge、Y、Zr、Sn、La、CeまたはHf)であり、且
つ酸化物半導体膜388よりも伝導帯の下端のエネルギーが真空準位に近く、代表的には
、酸化物膜390の伝導帯の下端のエネルギーと、酸化物半導体膜388の伝導帯の下端
のエネルギーとの差が、0.05eV以上、0.07eV以上、0.1eV以上、または
0.15eV以上、且つ2eV以下、1eV以下、0.5eV以下、または0.4eV以
下である。即ち、酸化物膜390の電子親和力と、酸化物半導体膜388の電子親和力と
の差が、0.05eV以上、0.07eV以上、0.1eV以上、または0.15eV以
上、且つ2eV以下、1eV以下、0.5eV以下、または0.4eV以下である。
酸化物膜390が、前述の元素MをInより高い原子数比で有することで、以下の効果
を有する場合がある。(1)酸化物膜390のエネルギーギャップを大きくする。(2)
酸化物膜390の電子親和力を小さくする。(3)外部からの不純物を遮蔽する。(4)
酸化物半導体膜388と比較して、絶縁性が高くなる。また、元素Mは酸素との結合力が
強い金属元素であるため、MをInより高い原子数比で有することで、酸素欠損が生じに
くくなる。
酸化物膜390がIn-M-Zn酸化物であるとき、Zn及びOを除いてのInとMの
原子数比率は、好ましくは、Inが50atomic%未満、Mが50atomic%以
上、さらに好ましくは、Inが25atomic%未満、Mが75atomic%以上と
する。
また、酸化物半導体膜388、及び酸化物膜390がIn-M-Zn酸化物(MはAl
、Ga、Ge、Y、Zr、Sn、La、CeまたはHf)の場合、酸化物半導体膜388
と比較して、酸化物膜390に含まれるMの原子数比が大きく、代表的には、酸化物半導
体膜388に含まれる上記原子と比較して、1.5倍以上、好ましくは2倍以上、さらに
好ましくは3倍以上高い原子数比である。
また、酸化物膜390をIn:M:Zn=x:y:z[原子数比]、酸化物半導
体膜388をIn:M:Zn=x:y:z[原子数比]とすると、y/xがy
/xよりも大きく、好ましくは、y/xがy/xよりも1.5倍以上である
。さらに好ましくは、y/xがy/xよりも2倍以上大きく、より好ましくは、
/xがy/xよりも3倍以上大きい。このとき、酸化物半導体膜388におい
て、yがx以上であると、酸化物半導体を用いたトランジスタに安定した電気特性を
付与できるため好ましい。ただし、yがxの3倍以上になると、酸化物半導体を用い
たトランジスタの電界効果移動度が低下してしまうため、yはxの3倍未満であると
好ましい。
酸化物半導体膜388及び酸化物膜390がIn-M-Zn酸化物の場合、In-M-
Zn酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、
M>In、Zn≧Mを満たすことが好ましい。このようなスパッタリングターゲットの金
属元素の原子数比として、In:Ga:Zn=1:3:2、In:Ga:Zn=1:3:
3、In:Ga:Zn=1:3:4、In:Ga:Zn=1:3:5、In:Ga:Zn
=1:3:6、In:Ga:Zn=1:3:7、In:Ga:Zn=1:3:8、In:
Ga:Zn=1:3:9、In:Ga:Zn=1:3:10、In:Ga:Zn=1:6
:4、In:Ga:Zn=1:6:5、In:Ga:Zn=1:6:6、In:Ga:Z
n=1:6:7、In:Ga:Zn=1:6:8、In:Ga:Zn=1:6:9、In
:Ga:Zn=1:6:10が好ましい。なお、上記スパッタリングターゲットを用いて
成膜された酸化物半導体膜388及び酸化物膜390に含まれる金属元素の原子数比はそ
れぞれ、誤差として上記スパッタリングターゲットに含まれる金属元素の原子数比のプラ
スマイナス20%の変動を含む。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性(電界効
果移動度、しきい値電圧等)に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、酸化物半導体膜388のキャリア密度や不純
物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとする
ことが好ましい。
酸化物膜390は、後に形成する絶縁膜312または絶縁膜314を形成する際の、酸
化物半導体膜388へのダメージ緩和膜としても機能する。酸化物膜390の厚さは、3
nm以上100nm以下、好ましくは3nm以上50nmとする。
酸化物半導体膜388において、第14族元素の一つであるシリコンや炭素が含まれる
と、酸化物半導体膜388において酸素欠損が増加し、n型化してしまう。このため、酸
化物半導体膜388におけるシリコンや炭素の濃度、または酸化物膜390と、酸化物半
導体膜388との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法により得られ
る濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms
/cm以下とする。
また、酸化物半導体膜388において、二次イオン質量分析法により得られるアルカリ
金属またはアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましく
は2×1016atoms/cm以下にする。アルカリ金属及びアルカリ土類金属は、
酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増
大してしまうことがある。このため、酸化物半導体膜388のアルカリ金属またはアルカ
リ土類金属の濃度を低減することが好ましい。
また、酸化物半導体膜388に窒素が含まれていると、キャリアである電子が生じ、キ
ャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を用
いたトランジスタはノーマリーオン特性となりやすい。従って、酸化物半導体膜388に
おいて、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析
法により得られる窒素濃度は、5×1018atoms/cm以下にすることが好まし
い。
なお、酸化物半導体膜388及び酸化物膜390は、各層を単に積層するのではなく連
続接合(ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造)が
形成されるように作製する。すなわち、各膜の界面において、酸化物半導体にとってトラ
ップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないような積層
構造とする。仮に、積層された酸化物半導体膜388及び酸化物膜390の間に不純物が
混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップされ、
あるいは再結合して、消滅してしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体膜にとって
不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポン
プを用いて高真空排気(5×10-7Pa~1×10-4Pa程度まで)することが好ま
しい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバ
ー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい
ここで、トランジスタ102、103に含まれる積層構造のバンド構造について、図8
(B)を用いて説明する。
図8(B)は、トランジスタ102、103に含まれるバンド構造の一部を模式的に示
している。ここでは、絶縁膜306及び絶縁膜312として酸化シリコン層を設けた場合
について説明する。なお、図8(B)に表すEcI1は絶縁膜306として用いる酸化シ
リコン層の伝導帯下端のエネルギーを示し、EcS1は酸化物半導体膜388の伝導帯下
端のエネルギーを示し、EcS2は酸化物膜390の伝導帯下端のエネルギーを示し、E
cI2は絶縁膜312として用いる酸化シリコン層の伝導帯下端のエネルギーを示す。
図8(B)に示すように、酸化物半導体膜388及び酸化物膜390において、伝導帯
下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化するとも
いうことができる。これは、酸化物半導体膜388と酸化物膜390が共通の元素を含み
、酸化物半導体膜388及び酸化物膜390の間で、酸素が相互に移動することで混合層
が形成されるためであるということができる。
図8(B)より、酸化物半導体膜388がウェル(井戸)となり、チャネル形成領域が
酸化物半導体膜388に形成されることがわかる。なお、酸化物半導体膜388及び酸化
物膜390は、伝導帯下端のエネルギーが連続的に変化しているため、酸化物半導体膜3
88と酸化物膜390が連続接合している、ともいえる。
なお、図8(B)に示すように、酸化物膜390と、絶縁膜312との界面近傍には、
絶縁膜312の構成元素であるシリコンまたは炭素等の不純物や欠陥に起因したトラップ
準位が形成され得るものの、酸化物膜390が設けられることにより、酸化物半導体膜3
88と該トラップ準位とを遠ざけることができる。ただし、EcS1とEcS2とのエネ
ルギー差が小さい場合、酸化物半導体膜388の電子が酸化物膜390を超えてトラップ
準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷
となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、E
cS1とEcS2とのエネルギー差を、0.1eV以上、好ましくは0.15eV以上と
すると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため好
適である。
次に、図8(A)に示すトランジスタ103及び容量素子105の拡大した断面構造を
図9(A)に示す。
図9(A)に示す断面図において、トランジスタ103は、チャネル形成領域に酸化物
半導体膜388bと、酸化物半導体膜388b上に酸化物膜390bを有する。なお、酸
化物半導体膜388bは、ゲート絶縁膜(ここでは、絶縁膜306)上に設けられる。容
量素子105は、一対の電極の一方として透光性を有する導電膜388cと、一対の電極
の他方として透光性を有する導電膜316bと、を有する。なお、透光性を有する導電膜
388cは、酸化物半導体膜388bと同一表面(絶縁膜306)上に形成される。すな
わち、透光性を有する導電膜388cは、酸化物半導体膜388bと同一の組成を有する
また、図9(A)に示す断面図において、透光性を有する導電膜388cの膜厚が、酸
化物半導体膜388bの膜厚よりも薄い。このように、透光性を有する導電膜388cの
膜厚を薄く形成することによって、容量素子105の透過率を向上させることができる。
また、図9(A)に示す構造においては、透光性を有する容量素子105の一対の電極
の一方は、透光性を有する導電膜388cであり、トランジスタ103のチャネル形成領
域に用いる酸化物半導体膜388bと、酸化物半導体膜388b上の酸化物膜390bの
積層膜と比較し単層構造で形成されている。したがって、画素部の透過率が高く、且つ電
荷容量を増大させることが可能な容量素子を有する表示装置を提供できる。また、トラン
ジスタ103は、酸化物半導体膜388b上に酸化物膜390bが形成されているため、
信頼性の高い表示装置とすることができる。
次に、図9(B)に図9(A)に示す表示装置の断面構造の変形例を示す。
図9(B)に示す断面図において、トランジスタ103は、チャネル形成領域に酸化物
半導体膜388bと、酸化物半導体膜388b上に酸化物膜390bを有する。なお、酸
化物半導体膜388bは、ゲート絶縁膜(ここでは、絶縁膜306)上に設けられる。容
量素子105は、一対の電極の一方として透光性を有する導電膜388cと、一対の電極
の他方として透光性を有する導電膜316bと、を有する。なお、透光性を有する導電膜
388cは、酸化物半導体膜388bと同一表面(絶縁膜306)上に形成される。すな
わち、透光性を有する導電膜388cは、酸化物半導体膜388bと同一の組成を有する
図9(B)に示す断面構造は、図9(A)に示す断面構造と比較して、透光性を有する
導電膜388cの膜厚が異なる。具体的には、図9(B)に示す断面構造においては、透
光性を有する導電膜388cと酸化物半導体膜388bの膜厚が概略同じである。このよ
うに、透光性を有する導電膜388c上の酸化物膜390cのみを除去する構成としても
よい。トランジスタ103が有する酸化物半導体膜388b及び酸化物膜390bと比較
し、酸化物膜390cが形成されていない分、容量素子105の透過率を向上させること
ができる。
次に、図9(C)に図9(A)に示す表示装置の断面構造の変形例を示す。
図9(C)に示す断面図において、トランジスタ103は、チャネル形成領域に酸化物
半導体膜388bと、酸化物半導体膜388b上に酸化物膜390bを有する。なお、酸
化物半導体膜388bは、ゲート絶縁膜(ここでは、絶縁膜306)上に設けられる。容
量素子105は、一対の電極の一方として透光性を有する導電膜388c及び酸化物膜3
90cと、一対の電極の他方として透光性を有する導電膜316bと、を有する。なお、
透光性を有する導電膜388cは、酸化物半導体膜388bと同一表面(絶縁膜306)
上に形成される。
また、図9(C)に示す断面図において、酸化物膜390cの膜厚が、酸化物膜390
bの膜厚よりも薄い。このように、酸化物膜390cの膜厚を薄く形成することによって
、容量素子105の透過率を向上させることができる。
なお、図9(A)乃至図9(C)に示す容量素子105が有する一方の電極の形成方法
としては、以下の方法で形成することができる。
トランジスタ103が有する酸化物半導体膜388b及び酸化物膜390bと同一工程
で、透光性を有する導電膜388c及び酸化物膜390cを形成する。その後、開口部3
72の形成時において、透光性を有する導電膜388c上の酸化物膜390cを除去する
ことで図9(A)及び図9(B)に示す構造が得られる。なお、図9(C)は、例えば、
図9(A)よりもエッチング時間を短く設定することで形成することができる。
また、図9(C)に示す構成においては、容量素子105の一方の電極は、透光性を有
する導電膜388c及び酸化物膜390cである。酸化物膜390cに接する絶縁膜31
4からの水素の拡散によって、透光性を有する導電膜388c及び酸化物膜390cの積
層物の導電性が向上し、透光性を有する導電膜となる。
<変形例2>
ここでは、図2(B)に示す表示装置の画素301の変形例について、図10を用いて
説明する。なお、図10に示す表示装置の画素301bは、図2(B)に示す表示装置の
画素301の変形例の上面図である。このように、表示装置の画素形状については、実施
者が適宜最適な形状を選択することができる。
図10において、走査線として機能する導電膜304cは、信号線に略直交する方向(
図中左右方向)に延伸して設けられている。信号線として機能する導電膜310dは、走
査線に略直交する方向(図中上下方向)に延伸して設けられている。容量線として機能す
る導電膜304dは、走査線と平行方向に延伸して設けられている。図2(B)に示す画
素301と比較して、図10に示す画素301bは、信号線として機能する導電膜310
dと平行な辺と比較して走査線として機能する導電膜304cと平行な辺の方が短い形状
であること、容量線として機能する導電膜304dが、走査線として機能する導電膜30
4cと平行な方向に延伸して設けられていること、容量線として機能する導電膜304d
が、走査線として機能する導電膜304cと同時に形成されていることが異なる。
また、透光性を有する導電膜308cは、導電膜310f(なお図10においては導電
膜310fは容量線として機能しない)と接続されている。導電膜310fは、導電膜3
10d、310eと同時に形成される。
また、導電膜304d上には、開口部374cと同様に形成された開口部374dが形
成される。また、導電膜310f上には、開口部374cと同様に形成された開口部37
4eが形成される。
開口部374dにおいて、導電膜304d及び透光性を有する導電膜316cが接続さ
れる。また、開口部374eにおいて、導電膜310f及び透光性を有する導電膜316
cが接続される。すなわち、導電膜304d及び導電膜310fは、透光性を有する導電
膜316cで接続される。したがって、導電膜310f及び透光性を有する導電膜316
cを介して、透光性を有する導電膜308cは容量線として機能する導電膜304dと接
続される。
図10に示す画素301bは、信号線として機能する導電膜310dと平行な辺と比較
して走査線として機能する導電膜304cと平行な辺の方が短い形状とし、且つ容量線と
して機能する導電膜304dが、走査線として機能する導電膜304cと平行方向に延伸
して設けられている。この結果、画素に占める導電膜304dの面積を低減することが可
能であり、開口率を高めることができる。
以上、本実施の形態で示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
(実施の形態2)
本実施の形態では、実施の形態1に示す表示装置のトランジスタ及び容量素子に適用可
能な酸化物半導体膜の一例について説明する。
<酸化物半導体膜の結晶性>
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、CAAC-OS(C Axis Aligned Cry
stalline Oxide Semiconductor)膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、CAAC-OS膜について説明する。
CAAC-OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC-
OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体
内に収まる大きさの場合も含まれる。
CAAC-OS膜を透過型電子顕微鏡(TEM:Transmission Elec
tron Microscope)によって観察すると、結晶部同士の明確な境界、即ち
結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、C
AAC-OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC-OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観
察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、CAAC-OS膜の膜を形成する面(被形成面ともいう。)または上面の凹
凸を反映した形状であり、CAAC-OS膜の被形成面または上面と平行に配列する。
なお、本明細書において、「平行」とは、二つの直線が-10°以上10°以下の角度
で配置されている状態をいう。従って、-5°以上5°以下の場合も含まれる。また、「
垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。
従って、85°以上95°以下の場合も含まれる。
一方、CAAC-OS膜を、試料面と概略垂直な方向からTEMによって観察(平面T
EM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
断面TEM観察および平面TEM観察より、CAAC-OS膜の結晶部は配向性を有し
ていることがわかる。
CAAC-OS膜に対し、X線回折(XRD:X-Ray Diffraction)
装置を用いて構造解析を行うと、例えばInGaZnOの結晶を有するCAAC-OS
膜のout-of-plane法による解析では、回折角(2θ)が31°近傍にピーク
が現れる場合がある。このピークは、InGaZnOの結晶の(009)面に帰属され
ることから、CAAC-OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
一方、CAAC-OS膜に対し、c軸に概略垂直な方向からX線を入射させるin-p
lane法による解析では、2θが56°近傍にピークが現れる場合がある。このピーク
は、InGaZnOの結晶の(110)面に帰属される。InGaZnOの単結晶酸
化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)
として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面
に帰属されるピークが6本観察される。これに対し、CAAC-OS膜の場合は、2θを
56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、CAAC-OS膜では、異なる結晶部間ではa軸およびb軸の配向は
不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に
配列した金属原子の各層は、結晶のab面に平行な面である。
なお、結晶部は、CAAC-OS膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のc軸は、CAAC-OS膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC-OS膜の
形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC-OS膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
また、CAAC-OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC-OS
膜の結晶部が、CAAC-OS膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CA
AC-OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
なお、InGaZnOの結晶を有するCAAC-OS膜のout-of-plane
法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現
れる場合がある。2θが36°近傍のピークは、CAAC-OS膜中の一部に、c軸配向
性を有さない結晶が含まれることを示している。CAAC-OS膜は、2θが31°近傍
にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC-OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
また、CAAC-OS膜は、欠陥準位密度の低い酸化物半導体膜である。
また、CAAC-OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、TEMによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以
下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10n
m以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrys
tal)を有する酸化物半導体膜を、nc-OS(nanocrystalline O
xide Semiconductor)膜と呼ぶ。また、nc-OS膜は、例えば、T
EMによる観察像では、結晶粒界を明確に確認できない場合がある。
nc-OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以
上3nm以下の領域)において原子配列に周期性を有する。また、nc-OS膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、nc-OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、nc-OS膜に対し、結晶部よりも大きい径のX線を用いるXRD
装置を用いて構造解析を行うと、out-of-plane法による解析では、結晶面を
示すピークが検出されない。また、nc-OS膜に対し、結晶部よりも大きい径(例えば
50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう。)を行うと
、ハローパターンのような回折像が観測される。一方、nc-OS膜に対し、結晶部の大
きさと近いか結晶部より小さい径(例えば1nm以上30nm以下)の電子線を用いる電
子線回折(ナノビーム電子線回折ともいう。)を行うと、スポットが観測される。また、
nc-OS膜に対しナノビーム電子線回折を行うと、円を描くように(リング状に)輝度
の高い領域が観測される場合がある。また、nc-OS膜に対しナノビーム電子線回折を
行うと、リング状の領域内に複数のスポットが観測される場合がある。
nc-OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、nc-OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、nc-OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc-
OS膜は、CAAC-OS膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、C
AAC-OS膜のうち、二種以上を有する積層膜であってもよい。
<CAAC-OS膜の成膜方法>
CAAC-OS膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲット
を用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオン
が衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa-b面から劈開し、
a-b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離す
ることがある。この場合、当該平板状又はペレット状のスパッタリング粒子が、結晶状態
を維持したまま基板に到達することで、CAAC-OS膜を成膜することができる。
平板状又はペレット状のスパッタリング粒子は、例えば、a-b面に平行な面の円相当
径が3nm以上10nm以下、厚さ(a-b面に垂直な方向の長さ)が0.7nm以上1
nm未満である。なお、平板状又はペレット状のスパッタリング粒子は、a-b面に平行
な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と
等しい正円の直径をいう。
また、CAAC-OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーショ
ンが起こる。具体的には、基板温度を100℃以上740℃以下、好ましくは200℃以
上500℃以下として成膜する。成膜時の基板温度を高めることで、平板状又はペレット
状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、ス
パッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯
電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリ
ング粒子が偏って不均一に重なることがなく、厚さの均一なCAAC-OS膜を成膜する
ことができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素及び窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
-80℃以下、好ましくは-100℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100
体積%とする。
または、CAAC-OS膜は、以下の方法により形成する。
まず、第1の酸化物半導体膜を1nm以上10nm未満の厚さで成膜する。第1の酸化
物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を100℃以上
500℃以下、好ましくは150℃以上450℃以下とし、成膜ガス中の酸素割合を30
体積%以上、好ましくは100体積%として成膜する。
次に、加熱処理を行い、第1の酸化物半導体膜を結晶性の高い第1のCAAC-OS膜
とする。加熱処理の温度は、350℃以上740℃以下、好ましくは450℃以上650
℃以下とする。また、加熱処理の時間は1分以上24時間以下、好ましくは6分以上4時
間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ま
しくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰
囲気での加熱処理により、第1の酸化物半導体膜の不純物濃度を短時間で低減することが
できる。一方、不活性雰囲気での加熱処理により第1の酸化物半導体膜に酸素欠損が生成
されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減する
ことができる。なお、加熱処理は1000Pa以下、100Pa以下、10Pa以下また
は1Pa以下の減圧下で行ってもよい。減圧下では、第1の酸化物半導体膜の不純物濃度
をさらに短時間で低減することができる。
第1の酸化物半導体膜は、厚さが1nm以上10nm未満であることにより、厚さが1
0nm以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第1の酸化物半導体膜と同じ組成である第2の酸化物半導体膜を10nm以上5
0nm以下の厚さで成膜する。第2の酸化物半導体膜はスパッタリング法を用いて成膜す
る。具体的には、基板温度を100℃以上500℃以下、好ましくは150℃以上450
℃以下とし、成膜ガス中の酸素割合を30体積%以上、好ましくは100体積%として成
膜する。
次に、加熱処理を行い、第2の酸化物半導体膜を第1のCAAC-OS膜から固相成長
させることで、結晶性の高い第2のCAAC-OS膜とする。加熱処理の温度は、350
℃以上740℃以下、好ましくは450℃以上650℃以下とする。また、加熱処理の時
間は1分以上24時間以下、好ましくは6分以上4時間以下とする。また、加熱処理は、
不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を
行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第2の酸
化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加
熱処理により第2の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化
性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は1
000Pa以下、100Pa以下、10Pa以下または1Pa以下の減圧下で行ってもよ
い。減圧下では、第2の酸化物半導体膜の不純物濃度をさらに短時間で低減することがで
きる。
以上のようにして、合計の厚さが10nm以上であるCAAC-OS膜を形成すること
ができる。当該CAAC-OS膜を、酸化物積層における酸化物半導体膜として好適に用
いることができる。
次に、例えば、基板加熱しないことなどにより被形成面が低温(例えば、130℃未満
、100℃未満、70℃未満または室温(20℃~25℃)程度)である場合の酸化物膜
の形成方法について説明する。
被形成面が低温の場合、スパッタ粒子は被成膜面に不規則に降り注ぐ。スパッタ粒子は
、例えば、マイグレーションをしないため、既に他のスパッタ粒子が堆積している領域も
含め、無秩序に堆積していく。即ち、堆積して得られる酸化物膜は、例えば、厚さが均一
でなく、結晶の配向も無秩序になる場合がある。このようにして得られた酸化物膜は、ス
パッタ粒子の結晶性を、ある程度維持するため、結晶部(ナノ結晶)を有する。
また、例えば、成膜時の圧力が高い場合、飛翔中のスパッタ粒子は、アルゴンなどの他
の粒子(原子、分子、イオン、ラジカルなど)と衝突する頻度が高まる。スパッタ粒子は
、飛翔中に他の粒子と衝突する(再スパッタされる)ことで、結晶構造が崩れる場合があ
る。例えば、スパッタ粒子は、他の粒子と衝突することで、平板状の形状を維持すること
ができず、細分化(例えば各原子に分かれた状態)される場合がある。このとき、スパッ
タ粒子から分かれた各原子が被形成面に堆積していくことで、非晶質酸化物膜が形成され
る場合がある。
また、出発点に多結晶酸化物を有するターゲットを用いたスパッタリング法ではなく、
液体を用いて成膜する方法の場合、またはターゲットなどの固体を気体化することで成膜
する方法の場合、各原子に分かれた状態で飛翔して被形成面に堆積するため、非晶質酸化
物膜が形成される場合がある。また、例えば、レーザーアブレーション法では、ターゲッ
トから放出された原子、分子、イオン、ラジカル、クラスターなどが飛翔して被形成面に
堆積するため、非晶質酸化物膜が形成される場合がある。
本発明の一態様の表示装置のトランジスタ及び容量素子に含まれる酸化物半導体膜は、
上述のいずれの結晶状態の酸化物半導体膜を適用してもよい。また、積層構造の酸化物半
導体膜を含む場合、各酸化物半導体膜の結晶状態が異なっていてもよい。但し、トランジ
スタのチャネル形成領域として機能する酸化物半導体膜には、CAAC-OS膜を適用す
ることが好ましい。また、容量素子に含まれる酸化物半導体膜(透光性を有する導電膜)
は、トランジスタに含まれる酸化物半導体膜よりも不純物濃度が高いため、結晶性が低減
する場合がある。
以上、本実施の形態で示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
(実施の形態3)
本実施の形態では、本発明の一態様の表示装置を用いることのできる表示モジュール及
び電子機器について、図11及び図12を用いて説明を行う。
図11に示す表示モジュール8000は、上部カバー8001と下部カバー8002と
の間に、FPC8003に接続されたタッチパネル8004、FPC8005に接続され
た表示パネル8006、バックライトユニット8007、フレーム8009、プリント基
板8010、バッテリー8011を有する。
本発明の一態様の表示装置は、例えば、表示パネル8006に用いることができる。
上部カバー8001及び下部カバー8002は、タッチパネル8004及び表示パネル
8006のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル8004は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
8006に重畳して用いることができる。また、表示パネル8006の対向基板(封止基
板)に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル8
006の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライトユニット8007は、光源8008を有する。光源8008をバックライ
トユニット8007の端部に設け、光拡散板を用いる構成としてもよい。
フレーム8009は、表示パネル8006の保護機能の他、プリント基板8010の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム8009は、放熱板としての機能を有していてもよい。
プリント基板8010は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー8011による電源であってもよい。バッテリー801
1は、商用電源を用いる場合には、省略可能である。
また、表示モジュール8000には、偏光板、位相差板、プリズムシートなどの部材を
追加して設けてもよい。
図12(A)乃至図12(H)は、電子機器を示す図である。これらの電子機器は、筐
体5000、表示部5001、スピーカ5003、LEDランプ5004、操作キー50
05(電源スイッチ、又は操作スイッチを含む)、接続端子5006、センサ5007(
力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質
、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、にお
い又は赤外線を測定する機能を含むもの)、マイクロフォン5008、等を有することが
できる。
図12(A)はモバイルコンピュータであり、上述したものの他に、スイッチ5009
、赤外線ポート5010、等を有することができる。図12(B)は記録媒体を備えた携
帯型の画像再生装置(たとえば、DVD再生装置)であり、上述したものの他に、第2表
示部5002、記録媒体読込部5011、等を有することができる。図12(C)はゴー
グル型ディスプレイであり、上述したものの他に、第2表示部5002、支持部5012
、イヤホン5013、等を有することができる。図12(D)は携帯型遊技機であり、上
述したものの他に、記録媒体読込部5011、等を有することができる。図12(E)は
テレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ5014、シ
ャッターボタン5015、受像部5016、等を有することができる。図12(F)は携
帯型遊技機であり、上述したものの他に、第2表示部5002、記録媒体読込部5011
、等を有することができる。図12(G)はテレビ受像器であり、上述したものの他に、
チューナ、画像処理部、等を有することができる。図12(H)は持ち運び型テレビ受像
器であり、上述したものの他に、信号の送受信が可能な充電器5017、等を有すること
ができる。
図12(A)乃至図12(H)に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア(プ
ログラム)によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコ
ンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は
受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に
表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器におい
ては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報
を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な
画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器におい
ては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補
正する機能、撮影した画像を記録媒体(外部又はカメラに内蔵)に保存する機能、撮影し
た画像を表示部に表示する機能、等を有することができる。なお、図12(A)乃至図1
2(H)に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を
有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
100 画素部
102 トランジスタ
103 トランジスタ
104 走査線駆動回路
105 容量素子
106 信号線駆動回路
107 走査線
108 液晶素子
109 信号線
115 容量線
301 画素
301b 画素
302 基板
304a 導電膜
304b 導電膜
304c 導電膜
304d 導電膜
305 絶縁膜
306 絶縁膜
307 酸化物半導体膜
308a 酸化物半導体膜
308b 酸化物半導体膜
308c 導電膜
308d 酸化物半導体膜
309 導電膜
310a 導電膜
310b 導電膜
310c 導電膜
310d 導電膜
310e 導電膜
310f 導電膜
311 絶縁膜
312 絶縁膜
313 絶縁膜
314 絶縁膜
315 導電膜
316a 導電膜
316b 導電膜
316c 導電膜
318 配向膜
320 液晶層
342 基板
344 遮光膜
346 有色膜
348 絶縁膜
350 導電膜
352 配向膜
372 開口部
374a 開口部
374b 開口部
374c 開口部
374d 開口部
374e 開口部
388 酸化物半導体膜
388a 酸化物半導体膜
388b 酸化物半導体膜
388c 導電膜
390 酸化物膜
390a 酸化物膜
390b 酸化物膜
390c 酸化物膜
5000 筐体
5001 表示部
5002 表示部
5003 スピーカ
5004 LEDランプ
5005 操作キー
5006 接続端子
5007 センサ
5008 マイクロフォン
5009 スイッチ
5010 赤外線ポート
5011 記録媒体読込部
5012 支持部
5013 イヤホン
5014 アンテナ
5015 シャッターボタン
5016 受像部
5017 充電器
8000 表示モジュール
8001 上部カバー
8002 下部カバー
8003 FPC
8004 タッチパネル
8005 FPC
8006 表示パネル
8007 バックライトユニット
8008 光源
8009 フレーム
8010 プリント基板
8011 バッテリー

Claims (3)

  1. チャネル形成領域に第1の酸化物半導体膜を有するトランジスタと、
    前記第1の酸化物半導体膜と同一表面上に形成される第2の酸化物半導体膜と、
    前記トランジスタと電気的に接続される画素電極と、
    一対の電極間に誘電体膜が挟持された透光性を有する容量素子と、を有し、
    前記一対の電極の一方が前記第2の酸化物半導体膜であり、前記一対の電極の他方が前記画素電極であり、
    前記第2の酸化物半導体膜の膜厚が、前記第1の酸化物半導体膜の膜厚よりも薄い、表示装置。
  2. 請求項1において、
    前記第1の酸化物半導体膜、及び前記第2の酸化物半導体膜は、
    In-M-Zn酸化物(MはAl、Ti、Ga、Y、Zr、La、Ce、NdまたはHf)である、表示装置。
  3. チャネル形成領域に第1の酸化物半導体膜を有するトランジスタと、
    前記第1の酸化物半導体膜上に形成される第1の酸化物膜と、
    前記第1の酸化物半導体膜と同一表面上に形成される第2の酸化物半導体膜と、
    前記第2の酸化物半導体膜上に形成される第2の酸化物膜と、
    前記トランジスタと電気的に接続される画素電極と、
    一対の電極間に誘電体膜が挟持された透光性を有する容量素子と、を有し、
    前記一対の電極の一方が前記第2の酸化物半導体膜及び前記第2の酸化物膜であり、前記一対の電極の他方が前記画素電極であり、
    前記第2の酸化物膜の膜厚が、前記第1の酸化物膜の膜厚よりも薄い、表示装置。
JP2022074106A 2013-05-03 2022-04-28 半導体装置 Active JP7378532B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023186603A JP2024020261A (ja) 2013-05-03 2023-10-31 表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013097195 2013-05-03
JP2013097195 2013-05-03
JP2019217839A JP7068257B2 (ja) 2013-05-03 2019-12-02 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019217839A Division JP7068257B2 (ja) 2013-05-03 2019-12-02 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023186603A Division JP2024020261A (ja) 2013-05-03 2023-10-31 表示装置

Publications (3)

Publication Number Publication Date
JP2022103223A true JP2022103223A (ja) 2022-07-07
JP2022103223A5 JP2022103223A5 (ja) 2022-08-09
JP7378532B2 JP7378532B2 (ja) 2023-11-13

Family

ID=51840996

Family Applications (5)

Application Number Title Priority Date Filing Date
JP2014094578A Active JP6382566B2 (ja) 2013-05-03 2014-05-01 半導体装置、表示装置及び電子機器
JP2018145640A Withdrawn JP2018185541A (ja) 2013-05-03 2018-08-02 半導体装置
JP2019217839A Active JP7068257B2 (ja) 2013-05-03 2019-12-02 半導体装置
JP2022074106A Active JP7378532B2 (ja) 2013-05-03 2022-04-28 半導体装置
JP2023186603A Pending JP2024020261A (ja) 2013-05-03 2023-10-31 表示装置

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2014094578A Active JP6382566B2 (ja) 2013-05-03 2014-05-01 半導体装置、表示装置及び電子機器
JP2018145640A Withdrawn JP2018185541A (ja) 2013-05-03 2018-08-02 半導体装置
JP2019217839A Active JP7068257B2 (ja) 2013-05-03 2019-12-02 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023186603A Pending JP2024020261A (ja) 2013-05-03 2023-10-31 表示装置

Country Status (2)

Country Link
US (1) US9231002B2 (ja)
JP (5) JP6382566B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853053B2 (en) 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
US10008513B2 (en) 2013-09-05 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
US9766517B2 (en) 2014-09-05 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Display device and display module
WO2016099580A2 (en) 2014-12-23 2016-06-23 Lupino James John Three dimensional integrated circuits employing thin film transistors
WO2016199680A1 (ja) * 2015-06-08 2016-12-15 シャープ株式会社 半導体装置およびその製造方法
US9911762B2 (en) 2015-12-03 2018-03-06 Innolux Corporation Display device
US11659759B2 (en) * 2021-01-06 2023-05-23 Applied Materials, Inc. Method of making high resolution OLED fabricated with overlapped masks

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06347826A (ja) * 1993-06-07 1994-12-22 Sanyo Electric Co Ltd 液晶表示装置
JPH0843854A (ja) * 1994-07-27 1996-02-16 Sony Corp 液晶表示装置
US20090141203A1 (en) * 2007-12-03 2009-06-04 Samsung Electronics Co., Ltd. Display devices including an oxide semiconductor thin film transistor
WO2012029644A1 (ja) * 2010-08-30 2012-03-08 シャープ株式会社 半導体装置およびその製造方法
JP2012083738A (ja) * 2010-09-15 2012-04-26 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2012216791A (ja) * 2011-03-25 2012-11-08 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置

Family Cites Families (188)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4470060A (en) 1981-01-09 1984-09-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display with vertical non-single crystal semiconductor field effect transistors
US5365079A (en) 1982-04-30 1994-11-15 Seiko Epson Corporation Thin film transistor and display device including same
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2616160B2 (ja) 1990-06-25 1997-06-04 日本電気株式会社 薄膜電界効果型トランジスタ素子アレイ
US5245450A (en) 1990-07-23 1993-09-14 Hosiden Corporation Liquid crystal display device with control capacitors for gray-scale
FR2679057B1 (fr) 1991-07-11 1995-10-20 Morin Francois Structure d'ecran a cristal liquide, a matrice active et a haute definition.
JP3150365B2 (ja) 1991-07-22 2001-03-26 株式会社東芝 液晶表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3245959B2 (ja) 1992-06-05 2002-01-15 松下電器産業株式会社 液晶画像表示装置の製造方法
FR2702286B1 (fr) 1993-03-04 1998-01-30 Samsung Electronics Co Ltd Affichage à cristaux liquides et procédé pour le fabriquer.
JPH07104312A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd 液晶表示装置の製造方法
US5483366A (en) 1994-07-20 1996-01-09 David Sarnoff Research Center Inc LCD with hige capacitance pixel having an ITO active region/poly SI pixel region electrical connection and having poly SI selection line extensions along pixel edges
TW289097B (ja) 1994-08-24 1996-10-21 Hitachi Ltd
TW347477B (en) 1994-09-30 1998-12-11 Sanyo Electric Co Liquid crystal display with storage capacitors for holding electric charges
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH08306926A (ja) 1995-05-07 1996-11-22 Semiconductor Energy Lab Co Ltd 液晶電気光学装置
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JPH09146108A (ja) 1995-11-17 1997-06-06 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその駆動方法
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09292504A (ja) 1996-02-27 1997-11-11 Sharp Corp 反射板及びその作製方法及びその反射板を用いた反射型液晶表示装置
JP3634089B2 (ja) 1996-09-04 2005-03-30 株式会社半導体エネルギー研究所 表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
KR100299381B1 (ko) 1998-08-24 2002-06-20 박종섭 고개구율 및 고투과율을 갖는 액정표시장치 및 그 제조방법
US7106400B1 (en) 1998-09-28 2006-09-12 Sharp Kabushiki Kaisha Method of making LCD with asperities in insulation layer under reflective electrode
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3683463B2 (ja) 1999-03-11 2005-08-17 シャープ株式会社 アクティブマトリクス基板、その製造方法、及び、該基板を用いたイメージセンサ
US6630977B1 (en) 1999-05-20 2003-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor formed around contact hole
KR100494682B1 (ko) 1999-06-30 2005-06-13 비오이 하이디스 테크놀로지 주식회사 액정표시소자 및 그 제조방법
JP2001051300A (ja) 1999-08-10 2001-02-23 Toshiba Corp 液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW457384B (en) 1999-09-13 2001-10-01 Ind Tech Res Inst Electrode structure for a wide viewing angle liquid crystal display
JP4393662B2 (ja) 2000-03-17 2010-01-06 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP2001324725A (ja) 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
TWI247182B (en) 2000-09-29 2006-01-11 Toshiba Corp Flat panel display device and method for manufacturing the same
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3750055B2 (ja) 2001-02-28 2006-03-01 株式会社日立製作所 液晶表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US6933528B2 (en) 2002-04-04 2005-08-23 Nec Lcd Technologies, Ltd. In-plane switching mode active matrix type liquid crystal display device and method of fabricating the same
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100930916B1 (ko) 2003-03-20 2009-12-10 엘지디스플레이 주식회사 횡전계형 액정표시장치 및 그 제조방법
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4241238B2 (ja) 2003-08-29 2009-03-18 株式会社 日立ディスプレイズ 液晶表示装置
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
JP2005107489A (ja) 2003-09-12 2005-04-21 Seiko Epson Corp 電気光学装置及びその製造方法
TWI226712B (en) 2003-12-05 2005-01-11 Au Optronics Corp Pixel structure and fabricating method thereof
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
KR101074395B1 (ko) 2004-09-13 2011-10-17 엘지디스플레이 주식회사 횡전계형 액정 표시 장치
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
KR100689316B1 (ko) 2004-10-29 2007-03-08 엘지.필립스 엘시디 주식회사 유기전계발광다이오드소자 및 그 제조방법
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4623464B2 (ja) 2005-09-26 2011-02-02 株式会社 日立ディスプレイズ 液晶表示装置
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
US9165505B2 (en) 2006-01-13 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Display device and electoric device having the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
EP1843194A1 (en) 2006-04-06 2007-10-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7847904B2 (en) 2006-06-02 2010-12-07 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic appliance
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
TWI357530B (en) 2007-09-11 2012-02-01 Au Optronics Corp Pixel structure and liquid crystal display panel
KR101518091B1 (ko) 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP5182993B2 (ja) 2008-03-31 2013-04-17 株式会社半導体エネルギー研究所 表示装置及びその作製方法
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8039842B2 (en) 2008-05-22 2011-10-18 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device including thin film transistor
TWI491048B (zh) 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
TWI518800B (zh) 2008-08-08 2016-01-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5602390B2 (ja) 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5345359B2 (ja) * 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
US8330156B2 (en) 2008-12-26 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with a plurality of oxide clusters over the gate insulating layer
JP2010243741A (ja) 2009-04-06 2010-10-28 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、及びその製造方法、並びに液晶表示装置
JP5663214B2 (ja) 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101857405B1 (ko) 2009-07-10 2018-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2458577B1 (en) 2009-07-24 2017-03-01 Sharp Kabushiki Kaisha Method for manufacturing thin film transistor substrate
KR102526493B1 (ko) 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101716918B1 (ko) 2009-07-31 2017-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI582951B (zh) 2009-08-07 2017-05-11 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
JP5458102B2 (ja) 2009-09-04 2014-04-02 株式会社東芝 薄膜トランジスタの製造方法
KR101779349B1 (ko) 2009-10-14 2017-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101812683B1 (ko) 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101093268B1 (ko) * 2009-12-18 2011-12-14 삼성모바일디스플레이주식회사 표시 장치의 제조 방법
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101229712B1 (ko) 2010-05-24 2013-02-04 샤프 가부시키가이샤 박막 트랜지스터 기판 및 그 제조방법
JP2012018970A (ja) 2010-07-06 2012-01-26 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置
WO2012008079A1 (ja) * 2010-07-16 2012-01-19 シャープ株式会社 薄膜トランジスタおよびシフトレジスタ
US9069219B2 (en) * 2010-08-07 2015-06-30 Sharp Kabushiki Kaisha Thin film transistor substrate and liquid crystal display device provided with same
JP5848912B2 (ja) 2010-08-16 2016-01-27 株式会社半導体エネルギー研究所 液晶表示装置の制御回路、液晶表示装置、及び当該液晶表示装置を具備する電子機器
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5052693B1 (ja) * 2011-08-12 2012-10-17 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、x線センサー並びにx線デジタル撮影装置
US20140014948A1 (en) 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR20150040873A (ko) 2012-08-03 2015-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014199899A (ja) 2012-08-10 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102013216824B4 (de) 2012-08-28 2024-10-17 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI575663B (zh) 2012-08-31 2017-03-21 半導體能源研究所股份有限公司 半導體裝置
KR102331652B1 (ko) 2012-09-13 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2014103900A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06347826A (ja) * 1993-06-07 1994-12-22 Sanyo Electric Co Ltd 液晶表示装置
JPH0843854A (ja) * 1994-07-27 1996-02-16 Sony Corp 液晶表示装置
US20090141203A1 (en) * 2007-12-03 2009-06-04 Samsung Electronics Co., Ltd. Display devices including an oxide semiconductor thin film transistor
WO2012029644A1 (ja) * 2010-08-30 2012-03-08 シャープ株式会社 半導体装置およびその製造方法
JP2012083738A (ja) * 2010-09-15 2012-04-26 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2012216791A (ja) * 2011-03-25 2012-11-08 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置

Also Published As

Publication number Publication date
JP2018185541A (ja) 2018-11-22
JP7378532B2 (ja) 2023-11-13
JP6382566B2 (ja) 2018-08-29
JP7068257B2 (ja) 2022-05-16
US9231002B2 (en) 2016-01-05
JP2014232317A (ja) 2014-12-11
JP2020060769A (ja) 2020-04-16
JP2024020261A (ja) 2024-02-14
US20140326993A1 (en) 2014-11-06

Similar Documents

Publication Publication Date Title
JP7068257B2 (ja) 半導体装置
JP6882403B2 (ja) 半導体装置
JP7564401B2 (ja) 液晶表示装置
JP6686087B2 (ja) 表示装置
JP6788080B2 (ja) 半導体装置
JP6775057B2 (ja) 表示装置
JP2021168388A (ja) 半導体装置
TWI635613B (zh) 半導體裝置
JP2019165251A (ja) 半導体装置
TW202026727A (zh) 顯示裝置、顯示裝置的製造方法及電子裝置
TW201502671A (zh) 顯示裝置及電子裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230307

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231003

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231031

R150 Certificate of patent or registration of utility model

Ref document number: 7378532

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150