JP6882403B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6882403B2
JP6882403B2 JP2019173907A JP2019173907A JP6882403B2 JP 6882403 B2 JP6882403 B2 JP 6882403B2 JP 2019173907 A JP2019173907 A JP 2019173907A JP 2019173907 A JP2019173907 A JP 2019173907A JP 6882403 B2 JP6882403 B2 JP 6882403B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
wiring
insulating film
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019173907A
Other languages
English (en)
Other versions
JP2020036016A (ja
Inventor
山崎　舜平
舜平 山崎
三宅　博之
博之 三宅
佐藤　貴洋
貴洋 佐藤
正美 神長
正美 神長
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020036016A publication Critical patent/JP2020036016A/ja
Priority to JP2021078512A priority Critical patent/JP2021119635A/ja
Application granted granted Critical
Publication of JP6882403B2 publication Critical patent/JP6882403B2/ja
Priority to JP2023001040A priority patent/JP7458517B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/13338—Input devices, e.g. touch panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134336—Matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Human Computer Interaction (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Liquid Crystal (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

酸化物半導体膜を用いたトランジスタを有する半導体装置に関する。また該半導体装置
を用いた表示装置に関する。
基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）と
もいう。）を構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画
像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適
用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料と
して酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜
鉛（Ｚｎ）を含む酸化物半導体を用いたトランジスタが開示されている（特許文献１及び
特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタまたは接続配線等を高密度に集積して駆動回路を形成し、該駆動回路と表示装置
を同一基板上に設ける駆動回路一体型の表示装置の要求が高まっている。
特開２００６−１６５５２８号公報 特開２００７−９６０５５号公報
酸化物半導体膜を有する半導体装置において、トランジスタ及び該トランジスタに電気
的に接続された電源線または信号線等の配線を高密度に集積した場合、該配線の接続部に
不良が生じる場合がある。
例えば、配線間の間隔が高密度の場合、または配線の段差の凹凸が大きい場合等は、配
線間を接続する導電膜の断線や、配線間を接続する導電膜の被覆不良により接続部で正常
な導通を確保できない。このような接続部を有する半導体装置を、例えば表示装置に適用
した場合、該接続部の異常により表示装置の歩留まりの低下が発生していた。
上記課題に鑑み、本発明の一態様では、トランジスタ及び接続部を有する半導体装置で
あって、トランジスタ及び接続部が有する配線形状を特定の構造とすることで、電気特性
の優れたトランジスタ及び電気特性の優れた接続部を有する半導体装置を提供することを
課題の一つとする。
また、本発明の一態様は、酸化物半導体を用いた半導体装置に良好な電気特性を付与す
ることを課題の一つとする。または、本発明の一態様は、酸化物半導体を用いた半導体装
置の電気特性の変動を抑制し、信頼性の高い半導体装置を提供することを課題の一つとす
る。または、本発明の一態様は、微細化に適した半導体装置を提供することを課題の一つ
とする。または、本発明の一態様は、生産性の優れた半導体装置を提供することを課題の
一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、トランジスタ及び接続部を有する半導体装置であって、トランジス
タは、ゲート電極と、ゲート電極上に形成される第１の絶縁膜と、第１の絶縁膜上に形成
され、ゲート電極と重畳する位置に形成される酸化物半導体膜と、酸化物半導体膜と電気
的に接続されるソース電極及びドレイン電極と、を有し、接続部は、ゲート電極と同一表
面上に形成される第１の配線と、ソース電極及びドレイン電極と同一表面上に形成される
第２の配線と、第１の配線と第２の配線を接続する第３の配線と、を有し、第２の配線の
端部は、ソース電極及びドレイン電極の端部よりも上端部と下端部の距離が長いことを特
徴とする半導体装置である。
第２の配線の端部をソース電極及びドレイン電極の端部よりも上端部と下端部の距離を
長くすることによって、第２の配線に起因する段差を低減することができる。第２の配線
に起因する段差を低減することによって、該第２の配線の上方に形成される絶縁膜または
導電膜の被覆性を向上させることができる。これによって、電気特性の優れた、別言する
と導通不良が低減された接続部とすることができる。
また、トランジスタが有するソース電極及びドレイン電極の端部は、第２の配線の端部
よりも上端部と下端部の距離が短い。このような構造とすることで、該トランジスタに良
好な電気特性を付与することができる。例えば、該トランジスタがチャネルエッチ型のト
ランジスタ構造の場合、ソース電極及びドレイン電極の形成時において、半導体層である
酸化物半導体膜にソース電極及びドレイン電極の形成時のダメージが入り得る。しかしな
がら、ソース電極及びドレイン電極の形状を上述した構造とすることで、酸化物半導体膜
に入り得るダメージを最小限にすることができる。また、ソース電極及びドレイン電極の
端部の形状を上述した構造とすることで、チャネル領域として機能する酸化物半導体膜に
好適に電界を印加することが可能となる。
また、本発明の他の一態様は、トランジスタ及び接続部を有する半導体装置であって、
トランジスタは、ゲート電極と、ゲート電極上に形成される第１の絶縁膜と、第１の絶縁
膜上に形成され、ゲート電極と重畳する位置に形成される酸化物半導体膜と、酸化物半導
体膜と電気的に接続されるソース電極及びドレイン電極と、を有し、接続部は、ゲート電
極と同一表面上に形成される第１の配線と、第１の配線上の第１の絶縁膜と、第１の絶縁
膜に設けられる第１の開口と、ソース電極及びドレイン電極と同一表面上に形成される第
２の配線と、第２の配線上の第２の絶縁膜と、第２の絶縁膜に設けられる第２の開口と、
第１の開口と第２の開口を覆うように形成され、且つ第１の配線と第２の配線を接続する
第３の配線と、を有し、第２の配線の端部は、ソース電極及びドレイン電極の端部よりも
上端部と下端部の距離が長いことを特徴とする半導体装置である。
本発明の一態様により、電気特性の優れたトランジスタ及び電気特性の優れた接続部を
有する半導体装置を提供することができる。
半導体装置の一態様を説明する上面図及び断面図である。 半導体装置の一態様を説明する断面図である。 半導体装置の一態様を説明する上面図である。 半導体装置の作製方法の一態様を説明する断面図である。 半導体装置の作製方法の一態様を説明する断面図である。 半導体装置の作製方法の一態様を説明する断面図である。 半導体装置の一態様を説明する断面図である。 半導体装置の作製方法の一態様を説明する断面図である。 半導体装置の作製方法の一態様を説明する断面図である。 半導体装置の一形態を説明する断面図及びバンド図である。 半導体装置の一態様を説明する上面図及び断面図である。 表示装置の一形態を説明するブロック図及び回路図である。 表示モジュールを説明する図である。 電子機器を説明する図である。 半導体装置の一態様を説明する上面図及び断面図である。 半導体装置の作製方法の一態様を説明する断面図である。 半導体装置の作製方法の一態様を説明する断面図である。 グレートーンマスクを説明する図である。 実施例の試料構造を説明する断面図である。 実施例のＳＴＥＭ結果を説明する図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。また
、以下に説明する実施の形態及び実施例において、同一部分または同様の機能を有する部
分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰
り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるた
めに付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を
「第２の」または「第３の」などと適宜置き換えて説明することができる。
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場
合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレ
イン」の用語は、入れ替えて用いることができるものとする。
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は
、フォトリソグラフィ工程で形成したマスクは除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について、図１乃至図３を用いて説明
する。
＜半導体装置の構成例＞
図１（Ａ）は、本発明の一態様の半導体装置の上面図であり、図１（Ｂ）は、図１（Ａ
）の一点鎖線Ａ−Ｂ間及び一点鎖線Ｃ−Ｄ間における切断面の断面図に相当する。なお、
図１（Ａ）において、煩雑になることを避けるため、半導体装置の構成要素の一部（ゲー
ト絶縁膜として機能する絶縁膜等）を省略して図示している。
図１（Ａ）、（Ｂ）に示す半導体装置は、トランジスタ１５０と、接続部１６０とを有
する。
トランジスタ１５０は、基板１０２上のゲート電極１０４ａと、ゲート電極１０４ａ上
に形成される第１の絶縁膜１０８と、第１の絶縁膜１０８上に形成され、ゲート電極１０
４ａと重畳する位置に形成される酸化物半導体膜１１０と、酸化物半導体膜１１０と電気
的に接続されるソース電極１１２ａ及びドレイン電極１１２ｂとを有している。
また、図１（Ｂ）においては、第１の絶縁膜１０８は、絶縁膜１０６と絶縁膜１０７の
２層の積層構造を例示している。なお、第１の絶縁膜１０８の構造はこれに限定されず、
例えば、単層構造または３層以上の積層構造としてもよい。
また、トランジスタ１５０上、より詳しくは酸化物半導体膜１１０、ソース電極１１２
ａ、及びドレイン電極１１２ｂ上に第２の絶縁膜１２０が形成されている。図１（Ｂ）に
おいては、第２の絶縁膜１２０として、絶縁膜１１４、１１６、１１８の３層の積層構造
を例示している。なお、第２の絶縁膜１２０の構造はこれに限定されず、例えば、単層構
造、２層の積層構造、または４層以上の積層構造としてもよい。
また、第２の絶縁膜１２０には、ドレイン電極１１２ｂに達する開口１４２ａが形成さ
れている。また、第２の絶縁膜１２０上に開口１４２ａを覆うように画素電極として機能
する導電膜１２２ａが形成されている。なお、導電膜１２２ａは、トランジスタ１５０の
ドレイン電極１１２ｂと接続される。
接続部１６０は、基板１０２上の第１の配線１０４ｂと、第１の配線１０４ｂ上の第１
の絶縁膜１０８と、第１の絶縁膜１０８に設けられる開口１４２ｂと、第１の絶縁膜１０
８上の第２の配線１１２ｃと、第２の配線１１２ｃ上の第２の絶縁膜１２０と、第２の絶
縁膜１２０に設けられる開口１４０と、開口１４２ｂ及び開口１４０を覆うように形成さ
れ、且つ第１の配線１０４ｂと第２の配線１１２ｃを接続する第３の配線として機能する
導電膜１２２ｂと、を有する。なお、図１（Ｂ）において、第１の配線１０４ｂ上の開口
は、開口１４０と開口１４２ｂの２段階の開口形状について例示したが、これに限定され
ない。例えば、開口１４２ｂの工程で一括して開口し第１の配線１０４ｂに達する開口を
形成してもよい。
なお、第１の配線１０４ｂは、トランジスタ１５０のゲート電極１０４ａと同一工程で
形成される。別言すると、第１の配線１０４ｂは、トランジスタ１５０のゲート電極１０
４ａと同一表面上に形成される。また、第２の配線１１２ｃは、トランジスタ１５０のソ
ース電極１１２ａ及びドレイン電極１１２ｂと同一工程で形成される。別言すると、第２
の配線１１２ｃは、トランジスタ１５０のソース電極１１２ａ及びドレイン電極１１２ｂ
と同一表面上に形成される。
ここで、図１（Ｂ）に示す半導体装置のトランジスタ１５０及び接続部１６０の一部を
拡大した図を図２（Ａ）、（Ｂ）に示す。図２（Ａ）は、トランジスタ１５０のソース電
極１１２ａ及びドレイン電極１１２ｂの一部の拡大図を示し、図２（Ｂ）は、接続部１６
０の第２の配線１１２ｃの一部の拡大図を示している。
図２（Ａ）に示すようにトランジスタ１５０のソース電極１１２ａ及びドレイン電極１
１２ｂの端部は、下端部α１と上端部α２を有している。なお、図２（Ａ）において、ソ
ース電極１１２ａにのみ下端部α１と上端部α２を図示しているが、ドレイン電極１１２
ｂも同様の構成である。
また、図２（Ｂ）に示すように接続部１６０の第２の配線１１２ｃの端部は、下端部β
１と上端部β２を有している。なお、図２（Ｂ）において、第２の配線１１２ｃの端部の
一方のみ下端部β１と上端部β２を図示しているが、第２の配線１１２ｃの他方の端部も
同様の構成である。ただし、第２の配線１１２ｃの端部の形状は、図２（Ｂ）に示す構造
に限定されず、例えば、第２の配線１１２ｃのいずれか一方の端部のみ図２（Ｂ）に示す
構成と同様であればよい。
図２（Ａ）、（Ｂ）に示すように、トランジスタ１５０が有するソース電極１１２ａ及
びドレイン電極１１２ｂの端部の距離（α１−α２間の距離）よりも、接続部１６０が有
する第２の配線１１２ｃが有する端部の距離（β１−β２間の距離）の方が長い。
第２の配線１１２ｃの端部をソース電極１１２ａ及びドレイン電極１１２ｂの端部より
も上端部と下端部の距離を長くすることによって、第２の配線１１２ｃに起因する段差を
低減することができる。第２の配線１１２ｃに起因する段差を低減することによって、第
２の配線１１２ｃの上方に形成される絶縁膜１１４、１１６、１１８及び／または第３の
配線として機能する導電膜１２２ｂの被覆性を向上させることができる。これによって、
第２の配線１１２ｃと第３の配線として機能する導電膜１２２ｂの接触不良を低減するこ
とができる。
また、トランジスタ１５０が有するソース電極１１２ａ及びドレイン電極１１２ｂの端
部は、第２の配線１１２ｃの端部よりも上端部と下端部の距離が短い。このような構造と
することで、該トランジスタに良好な電気特性を付与することができる。図１（Ｂ）及び
図２（Ａ）に示すようにトランジスタ１５０がチャネルエッチ型のトランジスタ構造の場
合、ソース電極１１２ａ及びドレイン電極１１２ｂの形成時において、酸化物半導体膜１
１０にダメージが入り得る。
例えば、ソース電極１１２ａ及びドレイン電極１１２ｂ、並びに第２の配線１１２ｃの
形成時において、エッチング条件を調整することによって、ソース電極１１２ａ及びドレ
イン電極１１２ｂ、並びに第２の配線１１２ｃの各端部の形状を調整することが可能とな
るが、ソース電極１１２ａ及びドレイン電極１１２ｂの端部の形状を第２の配線１１２ｃ
と同様の端部の形状とすることで、エッチング時間が長くなり酸化物半導体膜１１０にダ
メージが入り得る。したがって、ダメージが入った酸化物半導体膜１１０を有するトラン
ジスタ１５０は、安定した電気特性が得られない場合がある。また、ソース電極１１２ａ
及びドレイン電極１１２ｂの間の距離によって、トランジスタ１５０のチャネル長（Ｌ）
が決まるため、ソース電極１１２ａ及びドレイン電極１１２ｂの端部の形状を調整するこ
とで、基板面内でのチャネル長（Ｌ）がばらつく要因となる場合がある。
しかしながら、本発明の一態様の半導体装置においては、トランジスタが有するソース
電極及びドレイン電極の端部の形状と、接続部が有する配線の端部の形状を異ならせるこ
とで、トランジスタの安定した電気特性と、接続部の良好な接触抵抗とを両方満たすこと
が可能となる。これは、本発明の一態様の半導体装置で得られる優れた効果である。
また、本発明の一態様の半導体装置においては、トランジスタのソース電極及びドレイ
ン電極の形成と、接続部の配線の形成を同一のマスクを用いて、一括して形成することが
できる。したがって、生産性の優れた半導体装置を提供することができる。
ここで、図２（Ｂ）に示す接続部１６０の変形例について、図２（Ｃ）、（Ｄ）を用い
て説明を行う。
図２（Ｃ）は、図２（Ｂ）に示す接続部の変形例であり、第２の配線１１２ｃの端部の
形状が異なる。また、第２の配線１１２ｃの端部の形状の違いに伴い、上方に形成される
絶縁膜１１４、１１６、１１８の形状も異なる。
図２（Ｃ）に示す接続部１６０の端部は、下端部β３と上端部β５の間に、中端部β４
を有する。このように、第２の配線１１２ｃの端部の形状は、複数の角度を持った階段状
の形状としてもよい。このように複数の角度を持った階段状の形状とすることによって、
上方に形成される絶縁膜１１４、１１６、１１８の被覆性をさらに向上させることができ
る。
また、図２（Ｃ）に示す接続部１６０の端部においては、中端部β４と上端部β５は、
曲率を有する。このように、端部において曲率を有する構造とすることで、上方に形成さ
れる絶縁膜１１４、１１６、１１８の被覆性をさらに向上させることができる。
次に、図２（Ｄ）は、図２（Ｂ）に示す接続部の変形例であり、第２の配線１１２ｃの
端部の形状が異なる。また、第２の配線１１２ｃの端部の形状の違いに伴い、上方に形成
される絶縁膜１１４、１１６、１１８の形状も異なる。
図２（Ｄ）に示す接続部１６０の端部は、下端部β６と上端部β１１の間に、中端部β
７、β８、β９、β１０とを有する。例えば、第２の配線１１２ｃの積層構造が、図２（
Ｄ）に示すように、第２の配線１１２ｃ＿１、第２の配線１１２ｃ＿２、第２の配線１１
２ｃ＿３の３層の積層構造とすることで、下端部β６と上端部β１１の間に、中端部β７
、β８、β９、β１０とを有する構造とすることができる。このように、第２の配線１１
２ｃとしては、少なくとも２層以上の積層構造とすると好ましい。
図２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すように、本発明の一態様の半導体装置は、
少なくともトランジスタ１５０が有するソース電極１１２ａ及びドレイン電極１１２ｂの
上端部と下端部の距離（α１−α２の距離）よりも、接続部１６０が有する第２の配線１
１２ｃの上端部と下端部の距離（β１−β２の距離、β３−β５の距離、またはβ６−β
１１の距離）の方が、長ければよい。
ただし、図２（Ａ）乃至（Ｄ）に示すようにソース電極１１２ａ及びドレイン電極１１
２ｂ、並びに第２の配線１１２ｃにおいて、上端部は下端部よりも内側に設けられている
必要がある。
＜接続部の上面形状（変形例）＞
ここで、図１（Ａ）に示す接続部１６０の上面形状の変形例について、図３を用いて説
明を行う。
図３（Ａ）は、第１の配線１０４ｂと、第２の配線１１２ｃが第３の配線として機能す
る導電膜１２２ｂを介して接続している。
図３（Ａ）に示すように、第１の配線１０４ｂ及び第２の配線１１２ｃの先端の上面形
状を円形とすることもできる。また、図示しないが、円形以外にも楕円または多角形の形
状と直線とを組み合わせた上面形状としてもよい。
図３（Ａ）に示すように、第１の配線１０４ｂ及び第２の配線１１２ｃの先端の上面形
状を円形とすることで、半導体装置の作製工程中で生じうるゴミ（パーティクルともいう
）が端部に溜まることを抑制することが可能となる。したがって、第３の配線として機能
する第２の配線１１２ｃが開口１４０、１４２ｂ、１４２ｃを良好に被覆することが可能
となる。
また、図１（Ａ）、及び図３（Ａ）においては、第１の配線１０４ｂと第２の配線１１
２ｃを互いに平行に延伸するような構成を例示していたが、図３（Ｂ）に示すように、第
１の配線１０４ｂと第２の配線１１２ｃを互いに対向するように配置してもよい。また、
図３（Ｃ）に示すように、第１の配線１０４ｂと第２の配線１１２ｃを互いに直角に対峙
するように配置してもよい。図３（Ａ）、（Ｂ）、（Ｃ）に示すように第１の配線１０４
ｂと第２の配線１１２ｃの上面形状及び配置方法については、実施者が適宜最適な上面形
状及び配置とすればよい。
また、図３（Ｂ）、（Ｃ）において、第２の配線１１２ｃの上方に、それぞれ領域１４
４ａ、及び領域１４４ｂを配置する構成を例示している。
図３（Ｂ）、（Ｃ）に示す領域１４４ａ、１４４ｂは、第２の配線１１２ｃの端部の一
部の上端部と下端部の距離がトランジスタ１５０が有するソース電極１１２ａ及びドレイ
ン電極１１２ｂの端部の上端部と下端部の距離よりも長くなる領域である。例えば、第２
の配線１１２ｃ形成時において、フォトリソグラフィ工程により、グレートーンマスク等
の露光マスクを用いて、第２の配線１１２ｃを加工することによって、第２の配線１１２
ｃの端部の一部の形状を図１（Ｂ）、及び図２（Ｂ）、（Ｃ）、（Ｄ）に示す構造とする
ことができる。
なお、図１（Ａ）、（Ｂ）に示す本発明の一態様の半導体装置の詳細については、半導
体装置の作製方法にその詳細を記載する。
＜半導体装置の作製方法＞
図１（Ａ）、（Ｂ）に示す本発明の一態様の半導体装置の作製方法について、図４乃至
図６を用いて以下詳細に説明する。
まず、基板１０２を準備する。基板１０２としては、アルミノシリケートガラス、アル
ミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。量産する
上では、基板１０２は、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００
ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ
×３４００ｍｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度
が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して量産を行う場合
、作製工程の加熱処理は、好ましくは６００℃以下、さらに好ましくは４５０℃以下、さ
らに好ましくは３５０℃以下とすることが望ましい。
次に、基板１０２上に導電膜を形成し、該導電膜を所望の領域に加工することで、ゲー
ト電極１０４ａ、及び第１の配線１０４ｂを形成する。その後、基板１０２、ゲート電極
１０４ａ、及び第１の配線１０４ｂ上に絶縁膜１０６及び絶縁膜１０７を含む第１の絶縁
膜１０８を形成する（図４（Ａ）参照）。
なお、ゲート電極１０４ａ及び第１の配線１０４ｂを形成する工程は、第１のパターニ
ング工程となる。
ゲート電極１０４ａ及び第１の配線１０４ｂに用いる材料としては、アルミニウム、ク
ロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または
上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて
形成することができる。また、ゲート電極１０４ａ及び第１の配線１０４ｂに用いる材料
は、単層構造でも、二層以上の積層構造としてもよい。例えば、アルミニウム膜上にチタ
ン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜
上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上に
タングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積
層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チ
タン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ば
れた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、
ゲート電極１０４ａ及び第１の配線１０４ｂに用いる材料としては、例えば、スパッタリ
ング法を用いて形成することができる。
絶縁膜１０６としては、例えば、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニ
ウム膜などを用いればよく、ＰＥ−ＣＶＤ装置を用いて積層または単層で設ける。また、
絶縁膜１０６を積層構造とした場合、第１の窒化シリコン膜として、欠陥が少ない窒化シ
リコン膜とし、第１の窒化シリコン膜上に、第２の窒化シリコン膜として、水素放出量及
びアンモニア放出量の少ない窒化シリコン膜を設けると好適である。この結果、絶縁膜１
０６に含まれる水素及び窒素が、後に形成される酸化物半導体膜１１０へ移動または拡散
することを抑制できる。
絶縁膜１０７としては、酸化シリコン膜、酸化窒化シリコン膜などを用いればよく、Ｐ
Ｅ−ＣＶＤ装置を用いて積層または単層で設ける。
また、第１の絶縁膜１０８としては、絶縁膜１０６として、例えば、厚さ４００ｎｍの
窒化シリコン膜を形成し、その後、絶縁膜１０７として、厚さ５０ｎｍの酸化窒化シリコ
ン膜を形成する積層構造を用いることができる。該窒化シリコン膜と、該酸化窒化シリコ
ン膜は、真空中で連続して形成すると不純物の混入が抑制され好ましい。なお、ゲート電
極１０４ａと重畳する位置の第１の絶縁膜１０８は、トランジスタ１５０のゲート絶縁膜
として機能する。また、窒化酸化シリコンとは、窒素の含有量が酸素の含有量より大きい
絶縁材料であり、他方、酸化窒化シリコンとは、酸素の含有量が窒素の含有量より大きな
絶縁材料のことをいう。
ゲート絶縁膜として、上記のような構成とすることで、例えば以下のような効果を得る
ことができる。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静
電容量を得るのに必要な膜厚が大きいため、ゲート絶縁膜を物理的に厚膜化することがで
きる。よって、トランジスタ１５０の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上さ
せて、トランジスタ１５０の静電破壊を抑制することができる。
次に、第１の絶縁膜１０８上に酸化物半導体膜を形成し、該酸化物半導体膜を所望の領
域に加工することで、酸化物半導体膜１１０を形成する（図４（Ｂ）参照）。
なお、酸化物半導体膜１１０を形成する工程は、第２のパターニング工程となる。
酸化物半導体膜１１０としては、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ
（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ
−Ｚｎ酸化物で表記される膜を含むことが好ましい。または、ＩｎとＺｎの双方を含むこ
とが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減ら
すため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ア
ルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザー
としては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（
Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム
（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビ
ウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等があ
る。
酸化物半導体膜１１０を構成する酸化物半導体として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化
物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物
、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、
Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ
−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。
なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有す
る酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺ
ｎ以外の金属元素が入っていてもよい。
酸化物半導体膜１１０の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉ
ｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。とくに、酸化
物半導体膜１１０を成膜する際、スパッタリング法を用いると緻密な膜が形成されるため
、好適である。
酸化物半導体膜１１０として、酸化物半導体膜を成膜する際、できる限り膜中に含まれ
る水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタ
リング法を用いて成膜を行う場合には、成膜室内を高真空排気するのみならずスパッタガ
スの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点
が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好まし
くは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。
また、成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライ
オポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また
、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは
、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物、炭素原子を含む化合物等
の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した膜中に含まれ
る不純物の濃度を低減できる。
また、酸化物半導体膜１１０として、酸化物半導体膜をスパッタリング法で成膜する場
合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下
、好ましくは９５％以上１００％以下とする。相対密度の高い金属酸化物ターゲットを用
いることにより、成膜される膜を緻密な膜とすることができる。
なお、基板１０２を高温に保持した状態で酸化物半導体膜１１０として、酸化物半導体
膜を形成することも、酸化物半導体膜中に含まれうる不純物濃度を低減するのに有効であ
る。基板１０２を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ま
しくは基板温度が２００℃以上３５０℃以下とすればよい。
次に、第１の加熱処理を行うことが好ましい。第１の加熱処理は、２５０℃以上６５０
℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガス
を１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰
囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを
１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜１
１０に用いる酸化物半導体の結晶性を高め、さらに第１の絶縁膜１０８及び酸化物半導体
膜１１０から水素や水などの不純物を除去することができる。なお、酸化物半導体膜１１
０を島状に加工する前に第１の加熱工程を行ってもよい。
次に、第１の絶縁膜１０８及び酸化物半導体膜１１０上にソース電極１１２ａ、ドレイ
ン電極１１２ｂ、及び第２の配線１１２ｃとなる導電膜１１２を形成する（図４（Ｃ）参
照）。
ソース電極１１２ａ、ドレイン電極１１２ｂ、及び第２の配線１１２ｃに用いることの
できる導電膜１１２の材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イ
ットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単
体金属、またはこれを主成分とする合金を単層構造または積層構造として用いることがで
きる。とくに、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステ
ンの中から選択される一以上の元素を含むと好ましい。例えば、アルミニウム膜上にチタ
ン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネ
シウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜
と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さ
らにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化
モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜ま
たは銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層
構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用い
てもよい。また、導電膜は、例えば、スパッタリング法を用いて形成することができる。
次に、導電膜１１２上の所望の領域にレジストマスク１４８ａ、１４８ｂ、１４８ｃを
形成する（図４（Ｄ）参照）。
レジストマスク１４８ａ、１４８ｂ、１４８ｃについては、感光性の樹脂を導電膜１１
２上に形成した後、グレートーンマスクまたはハーフトーンマスクを用いて露光すること
で、第２の配線１１２ｃとなる領域のレジストマスク１４８ｃのみ階段状の形状とするこ
とができる。
グレートーンマスクまたはハーフトーンマスクとしては、例えば、図３（Ｂ）、（Ｃ）
に示すような領域１４４ａ、１４４ｂに位置する領域に適用することができる。
次に、レジストマスク１４８ａ、１４８ｂ、１４８ｃ上から導電膜１１２のエッチング
処理を行い、エッチング後にレジストマスク１４８ａ、１４８ｂ、１４８ｃを除去するこ
とで、ソース電極１１２ａ、ドレイン電極１１２ｂ、及び第２の配線１１２ｃを形成する
（図５（Ａ）参照）。
なお、ソース電極１１２ａ、ドレイン電極１１２ｂ、及び第２の配線１１２ｃを形成す
る工程は、第３のパターニング工程となる。
このように、ソース電極１１２ａ、ドレイン電極１１２ｂ、及び第２の配線１１２ｃを
同一の工程で形成し、且つソース電極１１２ａ及びドレイン電極１１２ｂと、第２の配線
１１２ｃの端部を異なる形状とすることができる。
また、本実施の形態においては、導電膜１１２のエッチングには、ドライエッチング法
を用いる。
なお、導電膜１１２のエッチングの際に、酸化物半導体膜１１０の一部が消失し、凹部
を有する酸化物半導体膜１１０となる場合がある。
また、酸化物半導体膜１１０上にソース電極１１２ａ及びドレイン電極１１２ｂが形成
された段階で、トランジスタ１５０が形成される。
次に、第１の絶縁膜１０８、酸化物半導体膜１１０、ソース電極１１２ａ、ドレイン電
極１１２ｂ、及び第２の配線１１２ｃ上に絶縁膜１１４、１１６を形成する（図５（Ｂ）
参照）。
絶縁膜１１４、１１６としては、酸化物半導体膜１１０として用いる酸化物半導体との
界面特性を向上させるため、酸素を含む無機絶縁材料を用いることができる。酸素を含む
無機絶縁材料としては、例えば酸化シリコン膜、または酸化窒化シリコン膜等が挙げられ
る。また、絶縁膜１１４、１１６としては、例えば、ＰＥ−ＣＶＤ法を用いて形成するこ
とができる。
絶縁膜１１４の厚さは、５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以
下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。絶縁膜１１６の厚さは、
３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下とすることがで
きる。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁
膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の
形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本
実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について、説明したが、
これに限定されず、例えば、絶縁膜１１４の単層構造、絶縁膜１１６の単層構造、または
３層以上の積層構造としてもよい。
次に、絶縁膜１１４、１１６の所望の領域を加工することで、開口１４０を形成する（
図５（Ｃ）参照）。
なお、開口１４０を形成する工程は、第４のパターニング工程となる。
なお、開口１４０としては、少なくとも絶縁膜１０７が露出するように形成する。本実
施の形態においては、開口１４０によって、絶縁膜１０７の表面の一部が露出している。
開口１４０の形成方法としては、例えば、ドライエッチング法を用いることができる。た
だし、開口１４０の形成方法としては、これに限定されず、ウェットエッチング法、また
はドライエッチング法とウェットエッチング法を組み合わせた形成方法としてもよい。
次に、絶縁膜１１６上、及び開口１４０を覆うように絶縁膜１１８を形成する。絶縁膜
１１８の形成によって、トランジスタ１５０上に絶縁膜１１４、１１６、１１８を含む第
２の絶縁膜１２０が形成される（図５（Ｄ）参照）。
絶縁膜１１８は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等
が、酸化物半導体膜１１０へ拡散するのを防ぐ材料で形成される膜であり、更には水素を
含む。
絶縁膜１１８の一例としては、厚さ１５０ｎｍ以上４００ｎｍ以下の窒化シリコン膜、
窒化酸化シリコン膜等を用いることができる。本実施の形態においては、絶縁膜１１８と
して、厚さ１５０ｎｍの窒化シリコン膜を用いる。
また、上記窒化シリコン膜は、不純物等からのブロック性を高めるために、高温で成膜
されることが好ましく、例えば基板温度１００℃以上基板の歪み点以下、より好ましくは
３００℃以上４００℃以下の温度で加熱して成膜することが好ましい。また高温で成膜す
る場合は、酸化物半導体膜１１０として用いる酸化物半導体から酸素が脱離し、キャリア
濃度が上昇する現象が発生することがあるため、このような現象が発生しない温度とする
。
なお、図５（Ｄ）において、図示しないが、絶縁膜１１８の上方にさらに、絶縁膜を形
成してもよい。該絶縁膜としては、例えば、有機シランガスを用いたＰＥ−ＣＶＤ法によ
り形成した酸化シリコン膜を用いることができる。当該酸化シリコン膜は３００ｎｍ以上
６００ｎｍ以下で設けることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ
：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）
４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラ
シロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン
（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）
３）などのシリコン含有化合物を用いることができる。また、上記酸化シリコン膜は、例
えば、有機シランガスと酸素を用い、基板温度を２００℃以上５５０℃以下、好ましくは
２２０℃以上５００℃以下、より好ましくは３００℃以上４５０℃以下としたＰＥ−ＣＶ
Ｄ法により形成することができる。
絶縁膜１１８上にさらに上述した絶縁膜を形成することによって、トランジスタ１５０
等に起因する凹凸を平坦化することが可能となる。また、上述した絶縁膜は無機材料によ
り形成されるため、有機材料を用いる平坦化樹脂膜等と比較し、酸化物半導体膜１１０に
影響を与える不純物が少ないので好適である。
次に、絶縁膜１１４、１１６、１１８の所望の領域を加工することで、開口１４２ａ、
１４２ｂ、１４２ｃを形成する（図６（Ａ）参照）。
なお、開口１４２ａ、１４２ｂ、１４２ｃを形成する工程は、第５のパターニング工程
となる。
開口１４２ａとしては、ドレイン電極１１２ｂの一部が露出するように形成する。また
、開口１４２ｂとしては、第１の配線１０４ｂの一部が露出するように形成する。また、
開口１４２ｃとしては、第２の配線１１２ｃの一部が露出するように形成する。なお、開
口１４２ａ、１４２ｂ、１４２ｃの形成方法としては、例えば、ドライエッチング法を用
いることができる。ただし、開口１４２ａ、１４２ｂ、１４２ｃの形成方法としては、こ
れに限定されず、ウェットエッチング法、またはドライエッチング法とウェットエッチン
グ法を組み合わせた形成方法としてもよい。
次に、開口１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１８上に導電膜を形成
し、該導電膜を所望の領域に加工することで画素電極として機能する導電膜１２２ａ、及
び第３の配線として機能する導電膜１２２ｂを形成する。なお、この段階で接続部１６０
が形成される（図６（Ｂ）参照）。
なお、導電膜１２２ａ、１２２ｂを形成する工程は、第６のパターニング工程となる。
また、接続部１６０において、第２の配線１１０ｃの端部の上端部と下端部との距離が
、トランジスタ１５０が有するソース電極１１２ａ及びドレイン電極１１２ｂの端部の上
端部と下端部との距離よりも長い。別言すると、第２の配線１１０ｃの端部の形状は、ソ
ース電極１１２ａ及びドレイン電極１１２ｂよりもテーパー角が小さい。ここで、テーパ
ー角とは、ソース電極１１２ａ、ドレイン電極１１２ｂ、及び第２の配線１１２ｃを、そ
の断面に垂直な方向から観察した際に、ソース電極１１２ａ、ドレイン電極１１２ｂ、及
び第２の配線１１２ｃの底面と側面がなす傾斜角を表す。また、例えば、側面が連続した
曲率を持った形状のテーパー角は、ソース電極、ドレイン電極、及び第２の配線の底面と
曲率を持った形状の任意の点がなす傾斜角を表す。
第２の配線１１２ｃの形状を上述の形状とすることによって、第３の配線として機能す
る導電膜１２２ｂの被覆性を向上させることができる。
また、接続部１６０において、第１の配線１０４ｂと第２の配線１１０ｃは、第３の配
線として機能する導電膜１２２ｂを介して接続される。
導電膜１２２ａ、１２２ｂに用いることのできる導電膜としては、インジウムを含む酸
化物を用いればよい。例えば、酸化タングステンを含むインジウム酸化物、酸化タングス
テンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含
むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用
いることができる。また、導電膜１２２ａ、１２２ｂに用いることのできる導電膜として
は、例えば、スパッタリング法を用いて形成することができる。
以上の工程で基板１０２上のトランジスタ１５０と接続部１６０が形成できる。
なお、本発明の一態様の半導体装置は、トランジスタ１５０と接続部１６０を同一基板
上に６枚のマスク枚数（６回のパターニング工程）で作製することができる。したがって
、生産性の優れた半導体装置を提供することができる。
次に、図１（Ａ）、（Ｂ）に示す本発明の一態様の半導体装置の変形例について、図１
５（Ａ）、（Ｂ）、（Ｃ）を用いて以下説明する。なお、図１（Ａ）、（Ｂ）に示す同様
の箇所、または同様の機能を有する箇所については、同様の符号を付し、その繰り返しの
説明は省略する。
＜半導体装置の構成例（変形例）＞
図１５（Ａ）は、本発明の一態様の半導体装置の上面図であり、図１５（Ｂ）は、図１
５（Ａ）の一点鎖線Ａ−Ｂ間及び一点鎖線Ｃ−Ｄ間における切断面の断面図に相当する。
また、図１５（Ｃ）は、図１５（Ａ）の一点鎖線Ｅ−Ｆ間における切断面の断面図に相当
する。なお、図１５（Ａ）において、煩雑になることを避けるため、半導体装置の構成要
素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。
図１５（Ａ）、（Ｂ）、（Ｃ）に示す半導体装置は、トランジスタ４５０と、接続部４
６０とを有する。
トランジスタ４５０は、基板１０２上のゲート電極１０４ａと、ゲート電極１０４ａ上
に形成される第１の絶縁膜１０８と、第１の絶縁膜１０８上に形成され、ゲート電極１０
４ａと重畳する位置に形成される酸化物半導体膜４１０ａと、酸化物半導体膜４１０ａと
電気的に接続されるソース電極４１２ａ及びドレイン電極４１２ｂとを有している。
また、図１５（Ｂ）、（Ｃ）においては、第１の絶縁膜１０８は、絶縁膜１０６と絶縁
膜１０７の２層の積層構造を例示している。
また、トランジスタ４５０上、より詳しくは酸化物半導体膜４１０ａ、ソース電極４１
２ａ、及びドレイン電極４１２ｂ上に第２の絶縁膜１２０が形成されている。図１５（Ｂ
）、（Ｃ）においては、第２の絶縁膜１２０として、絶縁膜１１４、１１６、１１８の３
層の積層構造を例示している。
また、第２の絶縁膜１２０には、ドレイン電極４１２ｂに達する開口１４２ａが形成さ
れている。また、第２の絶縁膜１２０上に開口１４２ａを覆うように画素電極として機能
する導電膜１２２ａが形成されている。なお、導電膜１２２ａは、トランジスタ４５０の
ドレイン電極４１２ｂと接続される。
接続部４６０は、基板１０２上の第１の配線１０４ｂと、第１の配線１０４ｂ上の第１
の絶縁膜１０８と、第１の絶縁膜１０８に設けられる開口１４２ｂと、第１の絶縁膜１０
８上の酸化物半導体膜４１０ｂと、酸化物半導体膜４１０ｂ上の第２の配線４１２ｃと、
第２の配線４１２ｃ上の第２の絶縁膜１２０と、第２の絶縁膜１２０に設けられる開口１
４０と、開口１４２ｂ及び開口１４０を覆うように形成され、且つ第１の配線１０４ｂと
第２の配線４１２ｃを接続する第３の配線として機能する導電膜１２２ｂと、を有する。
なお、第１の配線１０４ｂは、トランジスタ４５０のゲート電極１０４ａと同一工程で
形成される。別言すると、第１の配線１０４ｂは、トランジスタ４５０のゲート電極１０
４ａと同一表面上に形成される。また、第２の配線４１２ｃは、トランジスタ４５０のソ
ース電極４１２ａ及びドレイン電極４１２ｂと同一工程で形成される。別言すると、第２
の配線４１２ｃは、トランジスタ４５０のソース電極４１２ａ及びドレイン電極４１２ｂ
と同一表面上に形成される。
図１５（Ａ）、（Ｂ）、（Ｃ）に示す半導体装置の図１（Ａ）、（Ｂ）に示す半導体装
置と異なる構造としては、酸化物半導体膜４１０ａ、酸化物半導体膜４１０ｂ、ソース電
極４１２ａ、ドレイン電極４１２ｂ、及び第２の配線４１２ｃである。ただし、酸化物半
導体膜４１０ａ、４１０ｂに用いることのできる材料としては、図１（Ａ）、（Ｂ）に示
す半導体装置の酸化物半導体膜１１０と同様の材料を援用することができる。また、ソー
ス電極４１２ａ、ドレイン電極４１２ｂ、及び第２の配線４１２ｃに用いることのできる
材料としては、図１（Ａ）、（Ｂ）に示す半導体装置のソース電極１１２ａ、ドレイン電
極１１２ｂ、及び第２の配線１１２ｃに用いることのできる材料を援用することができる
。
図１５（Ａ）、（Ｂ）、（Ｃ）に示す半導体装置については、酸化物半導体膜４１０ａ
、４１０ｂとなる酸化物半導体膜と、ソース電極４１２ａ、ドレイン電極４１２ｂ、及び
第２の配線４１２ｃとなる導電膜を同一工程で形成することで、マスク枚数を減らし、製
造コストを低減させることができる。
＜半導体装置の作製方法（変形例）＞
図１５（Ａ）、（Ｂ）、（Ｃ）に示す本発明の一態様の半導体装置の作製方法について
、図１６及び図１７を用いて以下説明する。
まず、基板１０２上に導電膜を形成し、該導電膜を第１のパターニング工程及びエッチ
ング工程により加工し、ゲート電極１０４ａ及び第１の配線１０４ｂを形成する。その後
、ゲート電極１０４ａ及び第１の配線１０４ｂ上に絶縁膜１０６、１０７を含む第１の絶
縁膜１０８を形成する。なお、ここまでの工程は、図４（Ａ）に示す工程と同様である。
次に、絶縁膜１０７上に酸化物半導体膜４１０と導電膜４１２を形成する（図１６（Ａ
）参照）。
次に、導電膜４１２上の所望の領域にレジストマスク４４８ａ、４４８ｂを形成する（
図１６（Ｂ）参照）。
レジストマスク４４８ａ、４４８ｂについては、感光性の樹脂を導電膜４１２上に形成
した後、グレートーンマスクまたはハーフトーンマスクを用いて露光する。レジストマス
ク４４８ａ、４４８ｂを用いることで、チャネル形成領域となる酸化物半導体膜とソース
電極及びドレイン電極を同時に形成することができる。また、第２の配線４１２ｃとなる
領域のレジストマスク４４８ｂを階段状の形状とすることができる。なお、レジストマス
ク４４８ａ、４４８ｂについては、ネガ型またはポジ型の感光性の樹脂を用いることがで
きる。ただし、ポジ型の感光性の樹脂を用いる方が、微細な形状を得られるため好適であ
る。
ここで、図１８を用いてレジストマスク４４８ａ、４４８ｂを形成することのできるグ
レートーンマスクについて説明を行う。図１８は、グレートーンマスクの上面の模式図を
表している。例えば、グレートーンマスクは、トランジスタ部４７０と接続部４７２を有
する。トランジスタ部４７０においては、領域４７４と、領域４７５と、領域４７６と、
を有し、接続部４７２においては領域４７４と、領域４７５と、領域４７８と、を有する
。
例えば、領域４７４を遮光領域とし、領域４７５を透過領域とし、領域４７６を第１の
半透過領域とし、領域４７８を第２の半透過領域とする。また、光の透過率としては、領
域４７５＞領域４７６＞領域４７８＞領域４７４とすることで、図１６（Ｂ）に示すよう
なレジストマスク４４８ａ、４４８ｂを形成することができる。なお、レジストマスク４
４８ａ、４４８ｂに照射する光としてはｉ線（波長３６５ｎｍ）、及び／又はｇ線（波長
４３６ｎｍ）等が挙げられる。なお、ｉ線よりも短波長側の波長のＡｒＦエキシマレーザ
ー、ＫｒＦエキシマレーザー等を用いてもよい。
次に、レジストマスク４４８ａ、４４８ｂ上から導電膜４１２及び酸化物半導体膜４１
０のエッチング処理を行う。該エッチング処理中にレジストマスク４４８ａが後退または
縮小し、レジストマスク４４８ｃ、４４８ｄに分離される。また、レジストマスク４４８
ｂが後退または縮小し、レジストマスク４４８ｅとなる。なおこの段階で酸化物半導体膜
４１０が分離され酸化物半導体膜４１０ａ、４１０ｂが形成される（図１６（Ｃ）参照）
。その後、続けて導電膜４１２のエッチング処理を行い、エッチング後にレジストマスク
４４８ｃ、４４８ｄ、４４８ｅを除去することで、ソース電極４１２ａ、ドレイン電極４
１２ｂ、及び第２の配線４１２ｃを形成する（図１６（Ｄ）参照）。
なお、酸化物半導体膜４１０ａ、４１０ｂ、ソース電極４１２ａ、ドレイン電極４１２
ｂ、及び第２の配線４１２ｃを形成する工程は、第２のパターニング工程となる。
このように、酸化物半導体膜４１０ａ、４１０ｂ、ソース電極４１２ａ、ドレイン電極
４１２ｂ、及び第２の配線４１２ｃを形成する際に、グレートーンマスクまたはハーフト
ーンマスクを用いてレジストを形成することで、マスク枚数を１枚削減することが可能と
なる。
また、レジストマスク４４８ａとレジストマスク４４８ｂの形状を変えることで、ソー
ス電極４１２ａ及びドレイン電極４１２ｂと、第２の配線４１２ｃの端部の形状を異なる
形状とすることができる。
また、本実施の形態においては、酸化物半導体膜４１０及び導電膜４１２のエッチング
には、ドライエッチング法を用いる。
なお、酸化物半導体膜４１０及び導電膜４１２のエッチングの際に、レジストマスク４
４８ａの膜厚または形状によっては、酸化物半導体膜４１０ａの一部が消失し、凹部を有
する酸化物半導体膜４１０ａとなる場合がある。
この段階で、トランジスタ４５０が形成される。
次に、第１の絶縁膜１０８、酸化物半導体膜４１０ａ、ソース電極４１２ａ、ドレイン
電極４１２ｂ、及び第２の配線４１２ｃ上に絶縁膜１１４、１１６を形成する（図１６（
Ｅ）参照）。
次に、絶縁膜１１４、１１６の所望の領域を加工することで、開口１４０を形成する（
図１７（Ａ）参照）。
なお、開口１４０を形成する工程は、第３のパターニング工程となる。
次に、絶縁膜１１６上、及び開口１４０を覆うように絶縁膜１１８を形成する。絶縁膜
１１８の形成によって、トランジスタ４５０上に絶縁膜１１４、１１６、１１８を含む第
２の絶縁膜１２０が形成される（図１７（Ｂ）参照）。
次に、絶縁膜１１４、１１６、１１８の所望の領域を加工することで、開口１４２ａ、
１４２ｂ、１４２ｃを形成する（図１７（Ｃ）参照）。
なお、開口１４２ａ、１４２ｂ、１４２ｃを形成する工程は、第４のパターニング工程
となる。
次に、開口１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１８上に導電膜を形成
し、該導電膜を所望の領域に加工することで画素電極として機能する導電膜１２２ａ、及
び第３の配線として機能する導電膜１２２ｂを形成する。なお、この段階で接続部４６０
が形成される（図１７（Ｄ）参照）。
なお、導電膜１２２ａ、１２２ｂを形成する工程は、第５のパターニング工程となる。
また、接続部４６０において、第２の配線４１０ｃの端部の上端部と下端部との距離が
、トランジスタ４５０が有するソース電極４１２ａ及びドレイン電極４１２ｂの端部の上
端部と下端部との距離よりも長い。別言すると、第２の配線４１０ｃの端部の形状は、ソ
ース電極４１２ａ及びドレイン電極４１２ｂよりもテーパー角が小さい。
第２の配線４１２ｃの形状を上述の形状とすることによって、第３の配線として機能す
る導電膜１２２ｂの被覆性を向上させることができる。
また、接続部４６０において、第１の配線１０４ｂと第２の配線４１０ｃは、第３の配
線として機能する導電膜１２２ｂを介して接続される。
以上の工程で基板１０２上のトランジスタ４５０と接続部４６０が形成できる。
なお、本発明の一態様の半導体装置は、トランジスタ４５０と接続部４６０を同一基板
上に５枚のマスク枚数（５回のパターニング工程）で作製することができる。したがって
、生産性の優れた半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置について、図７乃至図９を用いて説明
する。なお、図１乃至図６で示した符号については、同様の符号を用い、その繰り返しの
説明は省略する。
図７に示す半導体装置は、実施の形態１に示すトランジスタ１５０に、容量素子１７０
を接続した構成の一例である。
トランジスタ１５０は、基板１０２上のゲート電極１０４ａと、ゲート電極１０４ａ上
に形成される第１の絶縁膜１０８と、第１の絶縁膜１０８上に形成され、ゲート電極１０
４ａと重畳する位置に形成される酸化物半導体膜１１０と、酸化物半導体膜１１０と電気
的に接続されるソース電極１１２ａ及びドレイン電極１１２ｂとを有している。
また、トランジスタ１５０上、より詳しくは酸化物半導体膜１１０、ソース電極１１２
ａ、及びドレイン電極１１２ｂ上に第２の絶縁膜１２０が形成されている。図７において
は、第２の絶縁膜１２０は、絶縁膜１１４、１１６、１１８の３層の積層構造を例示して
いる。
また、第２の絶縁膜１２０には、ドレイン電極１１２ｂに達する開口１４２ａが設けら
れている。また、第２の絶縁膜１２０上に形成され、開口１４２ａを覆うように画素電極
として機能する導電膜１２２ａが形成されている。導電膜１２２ａは、トランジスタ１５
０のドレイン電極１１２ｂと接続される。
容量素子１７０は、酸化物半導体膜１１０ａと、酸化物半導体膜１１０ａの端部の一部
に重畳して形成される絶縁膜１１４、１１６と、絶縁膜１１６及び酸化物半導体膜１１０
ａ上に形成される絶縁膜１１８と、絶縁膜１１８上に形成される導電膜１２２ａと、を有
している。
容量素子１７０は、一対の電極間に誘電体膜を有する構造である。具体的には、一対の
電極の一方として、酸化物半導体膜１１０ａが導電膜として機能し、一対の電極の他方と
して、導電膜１２２ａが機能する。酸化物半導体膜１１０ａは、トランジスタ１５０の酸
化物半導体膜１１０と同一の工程、別言すると酸化物半導体膜１１０と同一表面上に形成
される。また、導電膜１２２ａは、画素電極としての機能と容量素子の電極としての機能
を有する。また、容量素子１７０の誘電体膜としては、トランジスタ１５０の第２の絶縁
膜の一部として機能する絶縁膜１１８を用いる。
このように、トランジスタ１５０と容量素子１７０は、同時に作製することが可能であ
る。トランジスタ１５０に容量素子１７０を接続する構成とすることで、本発明の一態様
の半導体装置を、例えば液晶表示装置の画素部に用いることができる。
また、図７において図示していないが、図１で示す接続部１６０をトランジスタ１５０
と容量素子１７０と同時に形成してもよい。
また、容量素子１７０は、透光性を有する。具体的には、一対の電極の一方として機能
する酸化物半導体膜１１０ａ、一対の電極の他方として機能する導電膜１２２ａ、及び誘
電体膜として機能する絶縁膜１１８の構成が透光性を有する酸化物半導体膜、導電膜また
は絶縁膜で構成される。このように、容量素子１７０が透光性を有することによって、容
量素子１７０を大面積に形成することが可能となる。
ここで、図７に示す半導体装置の作製方法について、図８及び図９を用いて説明を行う
。
まず、基板１０２を準備する。次に、基板１０２上に導電膜を形成し、該導電膜を所望
の領域に加工することで、ゲート電極１０４ａを形成する。その後、基板１０２、及びゲ
ート電極１０４ａ上に絶縁膜１０６及び絶縁膜１０７を含む第１の絶縁膜１０８を形成す
る。その後、第１の絶縁膜１０８上に酸化物半導体膜１１０及び酸化物半導体膜１１０ａ
を形成する（図８（Ａ）参照）。
なお、ゲート電極１０４ａを形成する工程は、第１のパターニング工程となる。また、
酸化物半導体膜１１０及び酸化物半導体膜１１０ａを形成する工程は、第２のパターニン
グ工程となる。
次に、第１の絶縁膜１０８、酸化物半導体膜１１０、及び酸化物半導体膜１１０ａ上に
導電膜を形成し、該導電膜を所望の領域に加工することで、ソース電極１１２ａ、及びド
レイン電極１１２ｂを形成する（図８（Ｂ）参照）。
なお、ソース電極１１２ａ、及びドレイン電極１１２ｂを形成する工程は、第３のパタ
ーニング工程となる。
また、酸化物半導体膜１１０上にソース電極１１２ａ及びドレイン電極１１２ｂが形成
された段階で、トランジスタ１５０が形成される。
次に、第１の絶縁膜１０８、酸化物半導体膜１１０、酸化物半導体膜１１０ａ、ソース
電極１１２ａ、及びドレイン電極１１２ｂ上に絶縁膜１１４、１１６を形成する（図８（
Ｃ）参照）。
次に、絶縁膜１１４、１１６の所望の領域を加工することで、開口１４０ａを形成する
（図８（Ｄ）参照）。
なお、開口１４０ａを形成する工程は、第４のパターニング工程となる。また、開口１
４０ａを形成する工程は、図５（Ｃ）に示す開口１４０の形成時と同時に行うことができ
る。
なお、開口１４０ａは、少なくとも酸化物半導体膜１１０ａの一部が露出するように形
成する。本実施の形態においては、開口１４０ａによって、酸化物半導体膜１１０ａの表
面の一部が露出している。開口１４０ａの形成方法としては、例えば、ドライエッチング
法を用いることができる。ただし、開口１４０ａの形成方法としては、これに限定されず
、ウェットエッチング法、またはドライエッチング法とウェットエッチング法を組み合わ
せた形成方法としてもよい。
次に、開口１４０ａを覆うように、絶縁膜１１６及び酸化物半導体膜１１０ａ上に絶縁
膜１１８を形成する。絶縁膜１１８の形成によって、トランジスタ１５０上に第２の絶縁
膜１２０が形成される（図９（Ａ）参照）。
絶縁膜１１８は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等
が、酸化物半導体膜１１０へ拡散するのを防ぐ材料で形成される膜であり、更には水素を
含む。このため、絶縁膜１１８の水素が酸化物半導体膜１１０ａに拡散すると、酸化物半
導体膜１１０ａにおいて水素は酸素と結合する、または水素は酸素欠損と結合しキャリア
である電子が生成される。この結果、酸化物半導体膜１１０ａは、導電性が高くなり透光
性を有する導電膜となる。
なお、本実施の形態においては、酸化物半導体膜１１０ａに接して絶縁膜１１８から、
水素を導入する方法について、例示したがこれに限定されない。例えば、トランジスタ１
５０のチャネルとして機能する酸化物半導体膜１１０上にマスクを設け、該マスクに覆わ
れていない領域に、水素を導入してもよい。例えば、イオンドーピング装置等を用いて、
酸化物半導体膜１１０ａに水素を導入することができる。
次に、絶縁膜１１４、１１６、１１８の所望の領域を加工することで、開口１４２ａを
形成する（図９（Ｂ）参照）。
なお、開口１４２ａを形成する工程は、第５のパターニング工程となる。
開口１４２ａとしては、ドレイン電極１１２ｂの一部が露出するように形成する。なお
、開口１４２ａの形成方法としては、例えば、ドライエッチング法を用いることができる
。ただし、開口１４２ａの形成方法としては、これに限定されず、ウェットエッチング法
、またはドライエッチング法とウェットエッチング法を組み合わせた形成方法としてもよ
い。
次に、開口１４２ａを覆うように絶縁膜１１８上に導電膜を形成し、該導電膜を所望の
領域に加工することで画素電極及び容量素子の電極として機能する導電膜１２２ａを形成
する。なお、この段階で容量素子１７０が形成される（図９（Ｃ）参照）。
なお、導電膜１２２ａを形成する工程は、第６のパターニング工程となる。
以上の工程で基板１０２上のトランジスタ１５０と容量素子１７０が形成できる。
なお、本発明の一態様の半導体装置は、トランジスタ１５０と容量素子１７０を同一基
板上に６枚のマスク枚数（６回のパターニング工程）で作製することができる。したがっ
て、生産性の優れた半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置として、用いることのできるトラ
ンジスタの構造について、図１０を用いて説明する。
図１０（Ａ）に示す半導体装置は、先に説明した半導体装置に含まれるトランジスタ１
５０の酸化物半導体膜１１０を、酸化物半導体膜１１１ａ及び酸化物膜１１１ｂの積層構
造とした例である。したがって、その他の構成は、トランジスタ１５０と同じであり、先
の説明を参酌することができる。
ここで、酸化物半導体膜１１１ａ及び酸化物膜１１１ｂの詳細について以下説明する。
酸化物半導体膜１１１ａと酸化物膜１１１ｂは、少なくとも一の同じ構成元素を有する
金属酸化物を用いることが好ましい。または、酸化物半導体膜１１１ａと酸化物膜１１１
ｂの構成元素を同一とし、両者の組成を異ならせてもよい。
酸化物半導体膜１１１ａがＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、
Ｓｎ、Ｌａ、ＣｅまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるス
パッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好
ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：
Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝５：５：６（１：１：１．２）、Ｉｎ：Ｍ：Ｚｎ＝
３：１：２等が好ましい。なお、成膜される酸化物半導体膜１１１ａの原子数比はそれぞ
れ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラス
マイナス２０％の変動を含む。
なお、酸化物半導体膜１１１ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除
いてのＩｎとＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａ
ｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍ
ｉｃ％未満とする。
酸化物半導体膜１１１ａは、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ
以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物
半導体を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体膜１１１ａの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上
１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物膜１１１ｂは、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−
Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ）であり、
且つ酸化物半導体膜１１１ａよりも伝導帯の下端のエネルギーが真空準位に近く、代表的
には、酸化物膜１１１ｂの伝導帯の下端のエネルギーと、酸化物半導体膜１１１ａの伝導
帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上
、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．
４ｅＶ以下である。即ち、酸化物膜１１１ｂの電子親和力と、酸化物半導体膜１１１ａの
電子親和力との差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０
．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下
である。
酸化物膜１１１ｂが、前述のＭをＩｎより高い原子数比で有することで、以下の効果を
有する場合がある。（１）酸化物膜１１１ｂのエネルギーギャップを大きくする。（２）
酸化物膜１１１ｂの電子親和力を小さくする。（３）外部からの不純物を遮蔽する。（４
）酸化物半導体膜１１１ａと比較して、絶縁性が高くなる。また、元素Ｍは酸素との結合
力が強い金属元素であるため、ＭをＩｎより高い原子数比で有することで、酸素欠損が生
じにくくなる。
酸化物膜１１１ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎと
Ｍの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ
％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以
上とする。
また、酸化物半導体膜１１１ａ、及び酸化物膜１１１ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは
Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ）の場合、酸化物半導体膜１
１１ａと比較して、酸化物膜１１１ｂに含まれるＭの原子数比が大きく、代表的には、酸
化物半導体膜１１１ａに含まれる上記原子と比較して、１．５倍以上、好ましくは２倍以
上、さらに好ましくは３倍以上高い原子数比である。
また、酸化物膜１１１ｂをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半
導体膜１１１ａをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１
がｙ２／ｘ２よりも大きく、好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上で
ある。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きく、より好ましく
は、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きい。このとき、酸化物半導体膜１１１ａ
において、ｙ２がｘ２以上であると、酸化物半導体を用いたトランジスタに安定した電気
特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、酸化物半導体
を用いたトランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満で
あると好ましい。
酸化物半導体膜１１１ａ及び酸化物膜１１１ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−
Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比
は、Ｍ＞Ｉｎ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲット
の金属元素の原子数比として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：
３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：５、Ｉｎ：Ｇａ：
Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：７、Ｉｎ：Ｇａ：Ｚｎ＝１：３：８、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：９、Ｉｎ：Ｇａ：Ｚｎ＝１：３：１０、Ｉｎ：Ｇａ：Ｚｎ＝１
：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：５、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ
：Ｚｎ＝１：６：７、Ｉｎ：Ｇａ：Ｚｎ＝１：６：８、Ｉｎ：Ｇａ：Ｚｎ＝１：６：９、
Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０が好ましい。なお、上記スパッタリングターゲットを用
いて成膜された酸化物半導体膜１１１ａ及び酸化物膜１１１ｂに含まれる金属元素の原子
数比はそれぞれ、誤差として上記スパッタリングターゲットに含まれる金属元素の原子数
比のプラスマイナス２０％の変動を含む。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、酸化物半導体膜１１１ａのキャリア密度や不
純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとす
ることが好ましい。
酸化物膜１１１ｂは、後に形成する絶縁膜１１４または絶縁膜１１６を形成する際の、
酸化物半導体膜１１１ａへのダメージ緩和膜としても機能する。酸化物膜１１１ｂの厚さ
は、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜１１１ａにおいて、第１４族元素の一つであるシリコンや炭素が含まれ
ると、酸化物半導体膜１１１ａにおいて酸素欠損が増加し、ｎ型化してしまう。このため
、酸化物半導体膜１１１ａにおけるシリコンや炭素の濃度、または酸化物膜１１１ｂと、
酸化物半導体膜１１１ａとの界面近傍のシリコンや炭素の濃度（二次イオン質量分析法に
より得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７
ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１１１ａにおいて、二次イオン質量分析法により得られるアルカ
リ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好まし
くは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は
、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が
増大してしまうことがある。このため、酸化物半導体膜１１１ａのアルカリ金属またはア
ルカリ土類金属の濃度を低減することが好ましい。
また、酸化物半導体膜１１１ａに窒素が含まれていると、キャリアである電子が生じ、
キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を
用いたトランジスタはノーマリーオン特性となりやすい。従って、酸化物半導体膜１１１
ａにおいて、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量
分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好
ましい。
なお、酸化物半導体膜１１１ａ及び酸化物膜１１１ｂは、各層を単に積層するのではな
く連続接合（ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造
）が形成されるように作製する。すなわち、各膜の界面において、トラップ中心や再結合
中心のような欠陥準位を形成するような不純物が存在しないような積層構造とする。仮に
、積層された酸化物半導体膜１１１ａ及び酸化物膜１１１ｂの間に不純物が混在している
と、エネルギーバンドの連続性が失われ、界面でキャリアがトラップされ、あるいは再結
合して、消滅してしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体膜にとって
不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポン
プを用いて高真空排気（５×１０−７Ｐａ〜１×１０−４Ｐａ程度まで）することが好ま
しい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバ
ー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい
。
ここで、トランジスタ１５０に含まれる積層構造のバンド構造について、図１０（Ｂ）
を用いて説明する。
図１０（Ｂ）は、トランジスタ１５０に含まれるバンド構造の一部を模式的に示してい
る。ここでは、絶縁膜１０７及び絶縁膜１１４として酸化シリコン膜を設けた場合につい
て説明する。なお、図１０（Ｂ）に表すＥｃＩ１は絶縁膜１０７として用いる酸化シリコ
ン層の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１１１ａの伝導帯下端
のエネルギーを示し、ＥｃＳ２は酸化物膜１１１ｂの伝導帯下端のエネルギーを示し、Ｅ
ｃＩ２は絶縁膜１１４として用いる酸化シリコン膜の伝導帯下端のエネルギーを示す。
図１０（Ｂ）に示すように、酸化物半導体膜１１１ａ及び酸化物膜１１１ｂにおいて、
伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化す
るともいうことができる。これは、酸化物半導体膜１１１ａと酸化物膜１１１ｂが共通の
元素を含み、酸化物半導体膜１１１ａ及び酸化物膜１１１ｂの間で、酸素が相互に移動す
ることで混合層が形成されるためであるということができる。
図１０（Ｂ）より、酸化物半導体膜１１１ａがウェル（井戸）となり、チャネル領域が
酸化物半導体膜１１１ａに形成されることがわかる。なお、酸化物半導体膜１１１ａ及び
酸化物膜１１１ｂは、伝導帯下端のエネルギーが連続的に変化しているため、酸化物半導
体膜１１１ａと酸化物膜１１１ｂが連続接合している、ともいえる。
なお、図１０（Ｂ）に示すように、酸化物膜１１１ｂと、絶縁膜１１４との界面近傍に
は、絶縁膜１１４の構成元素であるシリコンまたは炭素等の不純物や欠陥に起因したトラ
ップ準位が形成され得るものの、酸化物膜１１１ｂが設けられることにより、酸化物半導
体膜１１１ａと該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１とＥｃＳ２
とのエネルギー差が小さい場合、酸化物半導体膜１１１ａの電子が該エネルギー差を超え
てトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界
面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトして
しまう。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー差を、０．１ｅＶ以上、好まし
くは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定し
た電気特性となるため好適である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態４）
本実施の形態では、本発明の一態様である半導体装置として、用いることのできるトラ
ンジスタの構造について、図１１を用いて説明する。
図１１（Ａ）乃至図１１（Ｃ）に、半導体装置が有するトランジスタ１５１の上面図及
び断面図を示す。図１１（Ａ）はトランジスタ１５１の上面図であり、図１１（Ｂ）は、
図１１（Ａ）の一点鎖線Ａ−Ｂ間の切断面の断面図に相当し、図１１（Ｃ）は、図１１（
Ａ）の一点鎖線Ｃ−Ｄ間の切断面の断面図に相当する。なお、図１１（Ａ）では、明瞭化
のため、構成要素の一部を省略して図示している。
図１１（Ｂ）及び図１１（Ｃ）に示すトランジスタ１５１は、チャネルエッチ型のトラ
ンジスタであり、基板１０２上に設けられるゲート電極１０４ａと、基板１０２及びゲー
ト電極１０４ａ上に形成される絶縁膜１０６及び絶縁膜１０７を含む第１の絶縁膜１０８
と、第１の絶縁膜１０８を介して、ゲート電極１０４ａと重なる酸化物半導体膜１１０と
、酸化物半導体膜１１０に接するソース電極１１２ａ及びドレイン電極１１２ｂとを有す
る。また、第１の絶縁膜１０８、酸化物半導体膜１１０、ソース電極１１２ａ及びドレイ
ン電極１１２ｂ上に、絶縁膜１１４、１１６、１１８を含む第２の絶縁膜１２０と、第２
の絶縁膜１２０上に形成されるゲート電極１２２ｃとを有する。ゲート電極１２２ｃは、
第１の絶縁膜１０８及び第２の絶縁膜１２０に設けられる開口１４２ｄ、１４２ｅにおい
て、ゲート電極１０４ａと接続する。
なお、第１の絶縁膜１０８は、トランジスタ１５１の第１のゲート絶縁膜として機能し
、第２の絶縁膜１２０は、トランジスタ１５１の第２のゲート絶縁膜として機能する。ま
た、導電膜１２２ａは、画素電極として機能する。
本実施の形態に示すトランジスタ１５１は、ゲート電極１０４ａ及びゲート電極１２２
ｃの間に、第１の絶縁膜１０８及び第２の絶縁膜１２０を介して酸化物半導体膜１１０が
設けられている。また、ゲート電極１０４ａは図１１（Ａ）に示すように、上面形状にお
いて、第１の絶縁膜１０８を介して酸化物半導体膜１１０の側面と重なる。
第１の絶縁膜１０８及び第２の絶縁膜１２０には複数の開口を有する。代表的には、図
１１（Ｂ）に示すように、ドレイン電極１１２ｂの一部が露出する開口１４２ａを有する
。また、図１１（Ｃ）に示すように、チャネル幅方向において、酸化物半導体膜１１０を
挟む開口１４２ｄ、１４２ｅを有する。すなわち、酸化物半導体膜１１０の側面の外側に
開口１４２ｄ、１４２ｅを有する。開口１４２ａにおいて、ドレイン電極１１２ｂと導電
膜１２２ａが接続する。また、開口１４２ｄ、１４２ｅにおいて、ゲート電極１０４ａ及
びゲート電極１２２ｃが接続する。すなわち、チャネル幅方向において、ゲート電極１０
４ａ及びゲート電極１２２ｃは、第１の絶縁膜１０８及び第２の絶縁膜１２０を介して酸
化物半導体膜１１０を囲む。また、開口１４２ｄ、１４２ｅの側面において、ゲート電極
１２２ｃは酸化物半導体膜１１０の側面と対向する。
ゲート電極１０４ａ及びゲート電極１２２ｃを有し、且つゲート電極１０４ａ及びゲー
ト電極１２２ｃを同電位とし、且つ酸化物半導体膜１１０の側面がゲート電極１２２ｃと
対向することで、さらには、チャネル幅方向において、ゲート電極１０４ａ及びゲート電
極１２２ｃが、第１の絶縁膜１０８及び第２の絶縁膜１２０を介して酸化物半導体膜１１
０を囲むことで、酸化物半導体膜１１０においてキャリアの流れる領域が、第１の絶縁膜
１０８と酸化物半導体膜１１０との界面、及び第２の絶縁膜１２０と酸化物半導体膜１１
０との界面のみでなく、酸化物半導体膜１１０の広い範囲においてキャリアが流れるため
、トランジスタ１５１におけるキャリアの移動量が増加する。
この結果、トランジスタ１５１のオン電流が大きくなる共に、電界効果移動度が高くな
り、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ
以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度
の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上
の電界効果移動度である。なお、トランジスタのチャネル長（Ｌ長ともいう。）を０．５
μｍ以上６．５μｍ以下、好ましくは１μｍより大きく６μｍ未満、より好ましくは１μ
ｍより大きく４μｍ以下、より好ましくは１μｍより大きく３．５μｍ以下、より好まし
くは１μｍより大きく２．５μｍ以下とすることで、電界効果移動度の増加が顕著である
。また、チャネル長が０．５μｍ以上６．５μｍ以下のように小さいことで、チャネル幅
も小さくすることが可能である。
このため、ゲート電極１０４ａ及びゲート電極１２２ｃの接続部となる領域を複数設け
ても、トランジスタ１５１の面積を縮小することが可能である。
また、エッチング等で加工された酸化物半導体膜１１０の端部においては、加工におけ
るダメージにより欠陥が形成されると共に、不純物付着などにより汚染される。このため
、トランジスタ１５１においてゲート電極１０４ａ及びゲート電極１２２ｃの一方のみ形
成される場合、酸化物半導体膜１１０が真性または実質的に真性であっても、電界などの
ストレスが与えられることによって酸化物半導体膜１１０の端部は活性化され、ｎ型（低
抵抗領域）となりやすい。
また、上記ｎ型の端部が、ソース電極１１２ａとドレイン電極１１２ｂの間に設けられ
ると、ｎ型の領域がキャリアのパスとなってしまい、寄生チャネルが形成される。この結
果、しきい値電圧におけるドレイン電流の上昇が段階的であり、且つしきい値電圧がマイ
ナスシフトしたトランジスタとなってしまう。しかしながら、図１１（Ｃ）に示すように
、同電位であるゲート電極１０４ａ及びゲート電極１２２ｃを有し、チャネル幅方向にお
いて、ゲート電極１２２ｃが、第２の絶縁膜１２０の側面において、酸化物半導体膜１１
０の側面と対向することで、ゲート電極１２２ｃの電界が酸化物半導体膜１１０の側面か
らも影響する。この結果、酸化物半導体膜１１０の側面、または側面及びその近傍を含む
端部における寄生チャネルの発生が抑制される。この結果、しきい値電圧におけるドレイ
ン電流の上昇が急峻である、電気特性の優れたトランジスタとなる。
また、ゲート電極１０４ａ及びゲート電極１２２ｃを有することで、それぞれが外部か
らの電界を遮蔽する機能を有するため、基板１０２及びゲート電極１０４ａの間、ゲート
電極１２２ｃ上に設けられる荷電粒子等の電荷が、酸化物半導体膜１１０に影響しない。
この結果、ストレス試験（例えば、ゲート電極にマイナスの電位を印加する−ＧＢＴ（Ｇ
ａｔｅ Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）の劣化が抑制されると共に
、異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動を抑制することができる
。
なお、ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトラン
ジスタの特性変化（即ち、経年変化）を、短時間で評価することができる。特に、ＢＴス
トレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための
重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど
、信頼性が高いトランジスタであるといえる。
なお、トランジスタ１５１の作製方法としては、以下の通りである。
図１１（Ｂ）、（Ｃ）に示す開口１４２ｄ、１４２ｅについては、開口１４２ａと同一
の工程、つまり開口１４２ａと同時に形成することができる。また、ゲート電極１２２ｃ
は、画素電極としての機能を有する導電膜１２２ａと同一の工程、つまり導電膜１２２ａ
と同時に形成することができる。
開口１４２ｄ、１４２ｅ、及びゲート電極１２２ｃ以外の作製工程については、実施の
形態１のトランジスタ１５０の作製方法と同様であるため、ここでの説明は省略する。
このように、酸化物半導体膜を有するトランジスタを有する半導体装置において、電気
特性の優れた半導体装置を得ることができる。また、酸化物半導体膜を有するトランジス
タを有する半導体装置において、信頼性の高い半導体装置を得ることができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法な
どと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態１のトランジスタ１５０に適用可能な酸化物半導体膜の
一例について説明する。
＜酸化物半導体膜の結晶性＞
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙ
ｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−
ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体
内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ
膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径
（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）
を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以
下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポッ
トが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くよ
うに（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対し
ナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合が
ある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
＜ＣＡＡＣ−ＯＳ膜の成膜方法＞
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲット
を用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオン
が衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、
ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離す
ることがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶状
態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
平板状またはペレット状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相
当径が３ｎｍ以上１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上
１ｎｍ未満である。なお、平板状またはペレット状のスパッタリング粒子は、ａ−ｂ面に
平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面
積と等しい正円の直径をいう。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーショ
ンが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以
上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状またはペレッ
ト状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に
帯電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタ
リング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜す
ることができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化
物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上
５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０
体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜
とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０
℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時
間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ま
しくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰
囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することが
できる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成
されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減する
ことができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下また
は１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度
をさらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１
０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５
０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜す
る。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０
℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成
膜する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長
させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０
℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時
間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、
不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を
行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸
化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加
熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化
性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１
０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよ
い。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することがで
きる。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成すること
ができる。当該ＣＡＡＣ−ＯＳ膜を、酸化物積層における酸化物半導体膜として好適に用
いることができる。
次に、例えば、基板加熱しないことなどにより被形成面が低温（例えば、１３０℃未満
、１００℃未満、７０℃未満または室温（２０℃〜２５℃）程度）である場合の酸化物膜
の形成方法について説明する。
被形成面が低温の場合、スパッタ粒子は被成膜面に不規則に降り注ぐ。スパッタ粒子は
、例えば、マイグレーションをしないため、既に他のスパッタ粒子が堆積している領域も
含め、無秩序に堆積していく。即ち、堆積して得られる酸化物膜は、例えば、厚さが均一
でなく、結晶の配向も無秩序になる場合がある。このようにして得られた酸化物膜は、ス
パッタ粒子の結晶性を、ある程度維持するため、結晶部（ナノ結晶）を有する。
また、例えば、成膜時の圧力が高い場合、飛翔中のスパッタ粒子は、アルゴンなどの他
の粒子（原子、分子、イオン、ラジカルなど）と衝突する頻度が高まる。スパッタ粒子は
、飛翔中に他の粒子と衝突する（再スパッタされる）ことで、結晶構造が崩れる場合があ
る。例えば、スパッタ粒子は、他の粒子と衝突することで、平板状またはペレット状の形
状を維持することができず、細分化（例えば各原子に分かれた状態）される場合がある。
このとき、スパッタ粒子から分かれた各原子が被形成面に堆積していくことで、非晶質酸
化物膜が形成される場合がある。
また、出発点に多結晶酸化物を有するターゲットを用いたスパッタリング法ではなく、
液体を用いて成膜する方法の場合、またはターゲットなどの固体を気体化することで成膜
する方法の場合、各原子に分かれた状態で飛翔して被形成面に堆積するため、非晶質酸化
物膜が形成される場合がある。また、例えば、レーザアブレーション法では、ターゲット
から放出された原子、分子、イオン、ラジカル、クラスターなどが飛翔して被形成面に堆
積するため、非晶質酸化物膜が形成される場合がある。
本発明の一態様の抵抗素子及びトランジスタに含まれる酸化物半導体膜は、上述のいず
れの結晶状態の酸化物半導体膜を適用してもよい。また、積層構造の酸化物半導体膜を含
む場合、各酸化物半導体膜の結晶状態が異なっていてもよい。但し、トランジスタのチャ
ネルとして機能する酸化物半導体膜には、ＣＡＡＣ−ＯＳ膜を適用することが好ましい。
また、抵抗素子に含まれる酸化物半導体膜は、トランジスタに含まれる酸化物半導体膜よ
りも不純物濃度が高いため、結晶性が低減する場合がある。
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、本発明の一態様である半導体装置を表示装置に適用した一例につい
て、図面を用いて説明する。なお、先の実施の形態に示す符号と同様の箇所、または同様
の機能を有する部分については、同様の符号を付し、その詳細の説明は省略する。
図１２（Ａ）に、表示装置の一例を示す。図１２（Ａ）に示す表示装置は、画素部２０
０と、走査線駆動回路２０４と、信号線駆動回路２０６と、各々が平行または略平行に配
設され、且つ走査線駆動回路２０４によって電位が制御されるｍ本の走査線２０７と、各
々が平行または略平行に配設され、且つ信号線駆動回路２０６によって電位が制御される
ｎ本の信号線２０９と、を有する。さらに、画素部２００はマトリクス状に配設された複
数の画素３０１を有する。また、走査線２０７に沿って、各々が平行または略平行に配設
された容量線２１５を有する。なお、容量線２１５は、信号線２０９に沿って、各々が平
行または略平行に配設されていてもよい。また、走査線駆動回路２０４及び信号線駆動回
路２０６をまとめて駆動回路部という場合がある。
各走査線２０７は、画素部２００においてｍ行ｎ列に配設された画素２０２のうち、い
ずれかの行に配設されたｎ個の画素３０１と電気的に接続される。また、各信号線２０９
は、ｍ行ｎ列に配設された画素３０１のうち、いずれかの列に配設されたｍ個の画素３０
１に電気的と接続される。ｍ、ｎは、ともに１以上の整数である。また、各容量線２１５
は、ｍ行ｎ列に配設された画素３０１のうち、いずれかの行に配設されたｎ個の画素３０
１と電気的に接続される。なお、容量線２１５が、信号線２０９に沿って、各々が平行ま
たは略平行に配設されている場合は、ｍ行ｎ列に配設された画素３０１のうち、いずれか
の列に配設されたｍ個の画素３０１に電気的と接続される。
実施の形態１に示す半導体装置は、図１２（Ａ）に示す画素３０１、走査線駆動回路２
０４、及び信号線駆動回路２０６に用いることができる。とくに、走査線駆動回路２０４
、及び信号線駆動回路２０６の接続部においては、実施の形態１に示す接続部１６０を有
する構成とすると好適である。また、画素３０１においては、実施の形態２に示すトラン
ジスタ１５０、及び容量素子１７０を適用すると好適である。
また、図１２（Ｂ）は、図１２（Ａ）に示す表示装置の画素３０１に用いることができ
る回路構成の一例を示している。
図１２（Ｂ）に示す画素３０１は、液晶素子３２２と、トランジスタ１５０と、容量素
子１７０とを有する。
液晶素子３２２の一対の電極の一方の電位は、画素３０１の仕様に応じて適宜設定され
る。液晶素子３２２は、書き込まれるデータにより配向状態が設定される。また、複数の
画素３０１のそれぞれが有する液晶素子３２２の一対の電極の一方に共通の電位（コモン
電位）を与えてもよい。また、各行の画素３０１毎の液晶素子３２２の一対の電極の一方
に異なる電位を与えてもよい。
なお、液晶素子３２２は、液晶の光学的変調作用によって光の透過または非透過を制御
する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦
方向の電界又は斜め方向の電界を含む）によって制御される。なお、液晶素子３２２とし
ては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、
サーモトロピック液晶、ライオトロピック液晶、リオトロピック液晶、低分子液晶、高分
子液晶、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、バナナ型液晶等が
挙げられる。
液晶素子３２２を有する表示装置の駆動方法としては、例えば、ＴＮモード、ＳＴＮモ
ード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍ
ｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅ
ｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢ
Ａ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい
。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉ
ｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（
Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬ
Ｃ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲスト
ホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として
様々なものを用いることができる。
また、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶とカイラル剤とを含む液晶組成物
により液晶素子を構成してもよい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と
短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。
図１２（Ｂ）に示す画素３０１の構成において、トランジスタ１５０のソース電極及び
ドレイン電極の一方は、信号線２０９に電気的に接続され、他方は液晶素子３２２の一対
の電極の他方に電気的に接続される。また、トランジスタ１５０のゲート電極は、走査線
２０７に電気的に接続される。トランジスタ１５０は、オン状態またはオフ状態になるこ
とにより、データ信号のデータの書き込みを制御する機能を有する。
図１２（Ｂ）に示す画素３０１の構成において、容量素子１７０の一対の電極の一方は
、電位が供給される容量線２１５に電気的に接続され、他方は、液晶素子３２２の一対の
電極の他方に電気的に接続される。なお、容量線２１５の電位の値は、画素３０１の仕様
に応じて適宜設定される。容量素子１７０は、書き込まれたデータを保持する保持容量と
しての機能を有する。
例えば、図１２（Ｂ）の画素３０１を有する表示装置では、走査線駆動回路２０４によ
り各行の画素３０１を順次選択し、トランジスタ１５０をオン状態にしてデータ信号のデ
ータを書き込む。
データが書き込まれた画素３０１は、トランジスタ１５０がオフ状態になることで保持
状態になる。これを行毎に順次行うことにより、画像を表示できる。
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュール及び電子機
器について、図１３及び図１４を用いて説明を行う。
図１３に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１
０、バッテリー８０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。光源８００８をバックライト８００
７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１
１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を
追加して設けてもよい。
図１４（Ａ）乃至図１４（Ｈ）は、電子機器を示す図である。これらの電子機器は、筐
体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５０
０５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（
力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質
、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、にお
い又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することが
できる。
図１４（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９
、赤外線ポート５０１０、等を有することができる。図１４（Ｂ）は記録媒体を備えた携
帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表
示部５００２、記録媒体読込部５０１１、等を有することができる。図１４（Ｃ）はゴー
グル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２
、イヤホン５０１３、等を有することができる。図１４（Ｄ）は携帯型遊技機であり、上
述したものの他に、記録媒体読込部５０１１、等を有することができる。図１４（Ｅ）は
テレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シ
ャッターボタン５０１５、受像部５０１６、等を有することができる。図１４（Ｆ）は携
帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１
、等を有することができる。図１４（Ｇ）はテレビ受像器であり、上述したものの他に、
チューナ、画像処理部、等を有することができる。図１４（Ｈ）は持ち運び型テレビ受像
器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有すること
ができる。
図１４（Ａ）乃至図１４（Ｈ）に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコ
ンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は
受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に
表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器におい
ては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報
を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な
画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器におい
ては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補
正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影し
た画像を表示部に表示する機能、等を有することができる。なお、図１４（Ａ）乃至図１
４（Ｈ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を
有することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
本実施例においては、本発明の一態様である半導体装置として試料１を作製し、試料１
の断面の観察を行った。また、比較用の半導体装置として試料２を作製し、試料２の断面
観察を行った。まず、試料１及び試料２について、以下説明を行う。
図１９（Ａ）に試料１の断面図を、図１９（Ｂ）に試料２の断面図をそれぞれ示す。
（試料１）
図１９（Ａ）に示す半導体装置は、トランジスタ５５０と、接続部５６０とを有する。
トランジスタ５５０は、基板５０２上のゲート電極５０４ａと、ゲート電極５０４ａ上
に形成される第１の絶縁膜５０８と、第１の絶縁膜５０８上に形成され、ゲート電極５０
４ａと重畳する位置に形成される酸化物半導体膜５１０と、酸化物半導体膜５１０と電気
的に接続されるソース電極５１２ａ及びドレイン電極５１２ｂとを有する。
また、第１の絶縁膜５０８は、絶縁膜５０６と絶縁膜５０７により形成した。
また、トランジスタ５５０上、より詳しくは酸化物半導体膜５１０、ソース電極５１２
ａ、及びドレイン電極５１２ｂ上に第２の絶縁膜５２０を形成した。第２の絶縁膜５２０
としては、絶縁膜５１４、５１６、５１８の３層の積層構造とした。
また、第２の絶縁膜５２０には、ドレイン電極５１２ｂに達する開口５４２ａを形成し
た。また、第２の絶縁膜５２０上に開口５４２ａを覆うように画素電極として機能する導
電膜５２２ａを形成した。なお、導電膜５２２ａは、トランジスタ５５０のドレイン電極
５１２ｂと接続される。
接続部５６０は、基板５０２上の第１の配線５０４ｂと、第１の配線５０４ｂ上の第１
の絶縁膜５０８と、第１の絶縁膜５０８に設けられる開口５４２ｂと、第１の絶縁膜５０
８上の第２の配線５１２ｃと、第２の配線５１２ｃ上の第２の絶縁膜５２０と、第２の絶
縁膜５２０に設けられる開口５４０と、開口５４２ｂ及び開口５４０を覆うように形成さ
れ、且つ第１の配線５０４ｂと第２の配線５１２ｃを接続する第３の配線として機能する
導電膜５２２ｂと、を有する。
なお、第１の配線５０４ｂは、トランジスタ５５０のゲート電極５０４ａと同一工程で
形成した。また、第２の配線５１２ｃは、トランジスタ５５０のソース電極５１２ａ及び
ドレイン電極５１２ｂと同一工程で形成した。
（試料２）
図１９（Ｂ）に示す半導体装置は、トランジスタ５５０と、接続部５７０とを有する。
トランジスタ５５０は、試料１のトランジスタ５５０と同様の構造である。
接続部５７０は、基板５０２上の第１の配線５０４ｂと、第１の配線５０４ｂ上の第１
の絶縁膜５０８と、第１の絶縁膜５０８に設けられる開口５４２ｂと、第１の絶縁膜５０
８上の第２の配線５１２ｄと、第２の配線５１２ｄ上の第２の絶縁膜５２０と、第２の絶
縁膜５２０に設けられる開口５４０と、開口５４２ｂ及び開口５４０を覆うように形成さ
れ、且つ第１の配線５０４ｂと第２の配線５１２ｄを接続する第３の配線として機能する
導電膜５２２ｂと、を有する。
図１９（Ａ）に示す半導体装置（試料１）と、図１９（Ｂ）に示す半導体装置（試料２
）の違いとしては、第２の配線５１２ｃ及び第２の配線５１２ｄの形成方法、及び断面形
状が異なる。試料１及び試料２の作製方法について、以下説明を行う。なお、試料１と試
料２の作製方法は、第２の配線５１２ｃ及び第２の配線５１２ｄ以外の作製方法は同じで
あるため、共通の作製方法は同様に説明し、その繰り返しの説明は省略する。
（試料１の作製方法）
まず、基板５０２を準備した。基板５０２としては、ガラス基板を用いた。その後、基
板５０２上にゲート電極５０４ａ及び第１の配線５０４ｂとなる導電膜を形成した。該導
電膜としては、スパッタリング法によりタングステン膜（Ｗ）を２００ｎｍ形成した。そ
の後、第１のパターニング工程及びエッチング工程を行い、ゲート電極５０４ａ及び第１
の配線５０４ｂを形成した。
次に、基板５０２、ゲート電極５０４ａ、及び第１の配線５０４ｂ上に絶縁膜５０６、
５０７を形成した。絶縁膜５０６としては、厚さ４００ｎｍの窒化シリコン膜を形成した
。絶縁膜５０７としては、厚さ５０ｎｍの酸化窒化シリコン膜（ＳｉＯＮ（１））を形成
した。なお、窒化シリコン膜は、第１の窒化シリコン膜（ＳｉＮ（１））、第２の窒化シ
リコン膜（ＳｉＮ（２））、及び第３の窒化シリコン膜（ＳｉＮ（３））の３層積層構造
とした。第１の窒化シリコン膜（ＳｉＮ（１））としては、流量２００ｓｃｃｍのシラン
、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスと
してプラズマＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７
．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなる
ように形成した。第２の窒化シリコン膜（ＳｉＮ（２））としては、流量２００ｓｃｃｍ
のシラン、流量２０００ｓｃｃｍの窒素、及び流量２０００ｓｃｃｍのアンモニアガスを
原料ガスとしてプラズマＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制
御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが３０
０ｎｍとなるように形成した。第３の窒化シリコン膜（ＳｉＮ（３））としては、流量２
００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとしてプラズマＣＶ
Ｄ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高
周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成した。
なお、第１の窒化シリコン膜（ＳｉＮ（１））、第２の窒化シリコン膜（ＳｉＮ（２））
、及び第３の窒化シリコン膜（ＳｉＮ（３））形成時の基板温度は３５０℃とした。
絶縁膜５０７として用いた酸化窒化シリコン膜（ＳｉＯＮ（１））としては、流量２０
ｓｃｃｍのシラン、流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとしてプラズマＣＶ
Ｄ装置の反応室に供給し、反応室内の圧力を４０Ｐａに制御し、２７．１２ＭＨｚの高周
波電源を用いて１００Ｗの電力を供給して、酸化窒化シリコン膜（ＳｉＯＮ（１））を形
成した。なお、酸化窒化シリコン膜（ＳｉＯＮ（１））形成時の基板温度は３５０℃とし
た。
次に、絶縁膜５０６、５０７を介してゲート電極５０４ａに重なる位置に酸化物半導体
膜５１０を形成した。ここでは、絶縁膜５０７上に厚さ３５ｎｍの酸化物半導体膜をスパ
ッタリング法で形成した。なお、酸化物半導体膜５１０として、第２のパターニング工程
及びエッチング工程により形状を加工した。
酸化物半導体膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子
数比）のターゲットとし、流量１００ｓｃｃｍの酸素及び流量１００ｓｃｃｍのアルゴン
をスパッタリングガスとしてスパッタリング装置の反応室内に供給し、反応室内の圧力を
０．６Ｐａに制御し、２．５ｋＷの交流電力を供給して形成した。なお、酸化物半導体膜
を形成する際の基板温度を１７０℃とした。
次に、酸化物半導体膜５１０に接するソース電極５１２ａ及びドレイン電極５１２ｂを
形成した。また、絶縁膜５０７上に第２の配線５１２ｃを形成した。なお、ソース電極５
１２ａ、ドレイン電極５１２ｂ、及び第２の配線５１２ｃとして、第３のパターニング工
程及びエッチング工程により形状を加工した。また、第３のパターニング工程の際に、ソ
ース電極５１２ａ及びドレイン電極５１２ｂとしては、図４（Ｄ）に示すレジストマスク
１４８ａ、１４８ｂと同様の形状のレジストマスクを用いた。また、第２の配線５１２ｃ
としては、図４（Ｄ）に示したレジストマスク１４８ｃと同様の形状のレジストマスクを
用いた。なお、第２の配線５１２ｃの領域のレジストマスクについては、グレートーンマ
スクを用いた。
ソース電極５１２ａ、ドレイン電極５１２ｂ、及び第２の配線５１２ｃとして、厚さ５
０ｎｍのタングステン膜（Ｗ）上に厚さ４００ｎｍのアルミニウム膜（Ａｌ）を形成し、
アルミニウム膜（Ａｌ）上に厚さ２００ｎｍのチタン膜（Ｔｉ）を形成した。なお、タン
グステン膜（Ｗ）、アルミニウム膜（Ａｌ）、及びチタン膜（Ｔｉ）については、それぞ
れスパッタリング法を用いて形成した。
次に、減圧された反応室に基板を移動し、３５０℃で加熱した後、反応室に設けられる
上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して、一
酸化二窒素雰囲気で発生させた酸素プラズマに酸化物半導体膜５１０を曝した。
次に、酸化物半導体膜５１０、ソース電極５１２ａ、ドレイン電極５１２ｂ、及び第２
の配線５１２ｃを覆うように絶縁膜５１４、５１６を形成した。絶縁膜５１４として、第
１の酸化物絶縁膜を形成した。絶縁膜５１６として、第２の酸化物絶縁膜を形成した。
まず、上記酸素プラズマ処理の後、大気に曝すことなく、連続的に第１の酸化物絶縁膜
及び第２の酸化物絶縁膜を形成した。第１の酸化物絶縁膜として厚さ５０ｎｍの酸化窒化
シリコン膜（ＳｉＯＮ（２））を形成し、第２の酸化物絶縁膜として厚さ４００ｎｍの酸
化窒化シリコン膜（ＳｉＯＮ（３））を形成した。なお、断面形状において、酸化窒化シ
リコン膜（ＳｉＯＮ（２））と、酸化窒化シリコン膜（ＳｉＯＮ（３））については、同
種の成膜ガスにより形成しているため、その界面が明確にわからない場合がある。
第１の酸化物絶縁膜は、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化
二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を３５０℃とし、１００Ｗ
の高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。
第２の酸化物絶縁膜は、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸
化二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５０
０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。当該条件
により、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が
脱離する酸化窒化シリコン膜を形成することができる。
次に、加熱処理を行い、第１の酸化物絶縁膜及び第２の酸化物絶縁膜から水、窒素、水
素等を脱離させると共に、第２の酸化物絶縁膜に含まれる酸素の一部を酸化物半導体膜５
１０へ供給した。ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行っ
た。
次に、絶縁膜５１４、５１６の所望の領域に開口５４０を形成した。なお、開口５４０
の形成としては、第４のパターニング工程及びエッチング工程により形状を加工した。ま
た、開口５４０の形成方法としては、ドライエッチング法を用いた。
次に、絶縁膜５１６上に、開口５４０を覆うように、絶縁膜５１８を形成した。絶縁膜
５１８としては、厚さ１００ｎｍの窒化物絶縁膜を形成した。窒化物絶縁膜は、流量５０
ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニア
ガスを原料ガスとし、反応室の圧力を１００Ｐａ、基板温度を３５０℃とし、１０００Ｗ
の高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。
次に、絶縁膜５１４、５１６、５１８にドレイン電極５１２ｂに達する開口５４２ａと
、絶縁膜５０６、５０７に第１の配線５０４ｂに達する開口５４２ｂと、絶縁膜５１４、
５１６、５１８に第２の配線５１２ｃに達する開口５４２ｃとを同時に形成した。なお、
開口５４２ａ、５４２ｂ、５４２ｃの形成としては、第５のパターニング工程及びエッチ
ング工程により形状を加工した。また、開口５４２ａ、５４２ｂ、５４２ｃの形成方法と
しては、ドライエッチング法を用いた。
次に、絶縁膜５１８上に、開口５４２ａを覆うように導電膜５２２ａを形成した。また
、絶縁膜５１８上に、開口５４２ｂ、５４２ｃを覆うように第３の配線として機能する導
電膜５２２ｂを形成した。なお、導電膜５２２ａ、５２２ｂとしては、第６のパターニン
グ工程及びエッチング工程により形状を加工した。
また、導電膜５２２ａ、５２２ｂとしては、スパッタリング法により厚さ１００ｎｍの
酸化シリコンを含む酸化インジウム−酸化スズ化合物（ＩＴＯ−ＳｉＯ２、以下ＩＴＳＯ
）の導電膜を形成した。なお、該導電膜に用いたターゲットの組成は、Ｉｎ２Ｏ３：Ｓｎ
Ｏ２：ＳｉＯ２＝８５：１０：５［重量％］とした。また、導電膜５２２ａ、５２２ｂの
形成方法としては、ウエットエッチング法を用いた。
以上の工程で本発明の一態様の試料１を作製した。
（試料２の作製方法）
試料２の作製方法としては、試料１の作製方法と比較して、以下の点のみ異なる。
酸化物半導体膜５１０を形成した後、酸化物半導体膜５１０に接するソース電極５１２
ａ及びドレイン電極５１２ｂを形成した。また、絶縁膜５０７上に第２の配線５１２ｄを
形成した。なお、ソース電極５１２ａ、ドレイン電極５１２ｂ、及び第２の配線５１２ｄ
として、第３のパターニング工程及びエッチング工程により形状を加工した。また、ソー
ス電極５１２ａ、ドレイン電極５１２ｂ、第２の配線５１２ｄは通常のマスクを用いた。
以上の工程で比較用の試料２を作製した。
図２０（Ａ）、（Ｂ）に試料１及び試料２の断面観察結果を示す。
なお、本実施例においては、図２０（Ａ）、（Ｂ）に示す接続部５６０及び接続部５７
０について、断面観察を行った。なお、図２０（Ａ）、（Ｂ）に示す断面観察結果は、Ｓ
ＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｙ）法によって観測した結果である。なお、図２０（Ａ）、（Ｂ）において、図
中のＣは、ＳＴＥＭ観察時に使用した炭素（Ｃ）コーティングを表し、図中のＰｔは、Ｓ
ＴＥＭ観察時に使用したプラチナ（Ｐｔ）コーティングを表す。
図２０（Ａ）の結果より、試料１の第２の配線５１２ｃとして用いたタングステン膜（
Ｗ）、アルミニウム膜（Ａｌ）、チタン膜（Ｔｉ）の断面形状のテーパー角が小さいこと
が分かる。なお、本実施例において、テーパー角とは、試料を、断面（基板の表面と直行
する面）方向から観察した際に、ＳｉＯＮ（１）の上面とアルミニウム膜（Ａｌ）、また
はチタン膜（Ｔｉ）の側面がなす角度を示す。また、アルミニウム膜（Ａｌ）よりもチタ
ン膜（Ｔｉ）が後退していることが分かる。第２の配線５１２ｃの断面形状を図２０（Ａ
）に示すような形状とすることで、第２の配線５１２ｃの上方に形成される膜、図２０（
Ａ）においては、ＳｉＯＮ（２）、ＳｉＯＮ（３）、ＳｉＮ（４）、ＩＴＳＯの被覆性が
良好であることが確認できる。
一方、図２０（Ｂ）の結果より、試料２の第２の配線５１２ｄとして用いたタングステ
ン膜（Ｗ）、アルミニウム膜（Ａｌ）、チタン膜（Ｔｉ）の断面形状のテーパー角が試料
１よりも大きいことが分かる。第２の配線５１２ｄの断面形状を図２０（Ｂ）に示すよう
な形状とすることで、第２の配線５１２ｄの上方に形成される膜、図２０（Ｂ）において
は、ＳｉＯＮ（２）、ＳｉＯＮ（３）、ＳｉＮ（４）、ＩＴＳＯの被覆性が悪く、特にＳ
ｉＮ（４）、及びＩＴＳＯに関しては、逆テーパー形状の領域に被覆されている。
本実施例に示す構成は、他の実施の形態と適宜組み合わせて用いることが出来る。
１０２ 基板
１０４ａ ゲート電極
１０４ｂ 配線
１０６ 絶縁膜
１０７ 絶縁膜
１０８ 絶縁膜
１１０ 酸化物半導体膜
１１０ａ 酸化物半導体膜
１１０ｃ 配線
１１１ａ 酸化物半導体膜
１１１ｂ 酸化物膜
１１２ 導電膜
１１２＿２ 配線
１１２＿３ 配線
１１２ａ ソース電極
１１２ｂ ドレイン電極
１１２ｃ 配線
１１２ｃ＿１ 配線
１１４ 絶縁膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ 絶縁膜
１２２ａ 導電膜
１２２ｂ 導電膜
１２２ｃ ゲート電極
１４０ 開口
１４０ａ 開口
１４２ａ 開口
１４２ｂ 開口
１４２ｃ 開口
１４２ｄ 開口
１４２ｅ 開口
１４４ａ 領域
１４４ｂ 領域
１４８ａ レジストマスク
１４８ｂ レジストマスク
１４８ｃ レジストマスク
１５０ トランジスタ
１５１ トランジスタ
１６０ 接続部
１７０ 容量素子
２００ 画素部
２０２ 画素
２０４ 走査線駆動回路
２０６ 信号線駆動回路
２０７ 走査線
２０９ 信号線
２１５ 容量線
３０１ 画素
３２２ 液晶素子
４１０ 酸化物半導体膜
４１０ａ 酸化物半導体膜
４１０ｂ 酸化物半導体膜
４１０ｃ 配線
４１２ 導電膜
４１２ａ ソース電極
４１２ｂ ドレイン電極
４１２ｃ 配線
４４８ａ レジストマスク
４４８ｂ レジストマスク
４４８ｃ レジストマスク
４４８ｄ レジストマスク
４４８ｅ レジストマスク
４５０ トランジスタ
４７０ トランジスタ部
４７２ 接続部
４７４ 領域
４７５ 領域
４７６ 領域
４７８ 領域
４６０ 接続部
５０２ 基板
５０４ａ ゲート電極
５０４ｂ 配線
５０６ 絶縁膜
５０７ 絶縁膜
５０８ 絶縁膜
５１０ 酸化物半導体膜
５１２ａ ソース電極
５１２ｂ ドレイン電極
５１２ｃ 配線
５１２ｄ 配線
５１４ 絶縁膜
５１６ 絶縁膜
５１８ 絶縁膜
５２０ 絶縁膜
５２２ａ 導電膜
５２２ｂ 導電膜
５４０ 開口
５４２ａ 開口
５４２ｂ 開口
５４２ｃ 開口
５５０ トランジスタ
５６０ 接続部
５７０ 接続部
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (1)

  1. 基板と、
    前記基板の上方のゲート電極と、
    前記基板の上方の第１の導電膜と、
    ゲート絶縁膜を介して前記ゲート電極と重なる領域を有する酸化物半導体膜と、
    前記酸化物半導体膜の上方の第２の導電膜と、
    前記酸化物半導体膜及び前記第２の導電膜の上方の第１の絶縁膜と、
    前記第１の絶縁膜上の第２の絶縁膜と、
    前記第２の絶縁膜上の第３の導電膜と、を有し、
    前記第１の絶縁膜は、前記第１の導電膜と重なる領域に第１の開口を有し、
    前記第２の絶縁膜は、前記第１の導電膜と重なる領域に第２の開口を有し、
    前記第１の絶縁膜の下面は、前記酸化物半導体膜に形成されたチャネル形成領域の上面と接する領域を有し、
    前記第１の開口において、前記第２の絶縁膜の下面は、前記第１の絶縁膜の側面と接する領域を有し、
    前記第１の導電膜は、チタンと銅との積層であり、
    前記第２の導電膜は、前記第１の導電膜と同じ金属元素を含み、
    前記第３の導電膜は、前記第１及び第２の開口を介して前記第１の導電膜と接する領域を有し、
    前記第３の導電膜は、透光性を有する半導体装置。
JP2019173907A 2013-07-10 2019-09-25 半導体装置 Active JP6882403B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021078512A JP2021119635A (ja) 2013-07-10 2021-05-06 半導体装置
JP2023001040A JP7458517B2 (ja) 2013-07-10 2023-01-06 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2013144824 2013-07-10
JP2013144824 2013-07-10
JP2013160047 2013-08-01
JP2013160047 2013-08-01

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018240438A Division JP6595084B2 (ja) 2013-07-10 2018-12-24 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021078512A Division JP2021119635A (ja) 2013-07-10 2021-05-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2020036016A JP2020036016A (ja) 2020-03-05
JP6882403B2 true JP6882403B2 (ja) 2021-06-02

Family

ID=52276431

Family Applications (6)

Application Number Title Priority Date Filing Date
JP2014140256A Active JP6460589B2 (ja) 2013-07-10 2014-07-08 半導体装置及び該半導体装置を用いた表示装置
JP2018085083A Withdrawn JP2018157216A (ja) 2013-07-10 2018-04-26 液晶表示装置
JP2018240438A Active JP6595084B2 (ja) 2013-07-10 2018-12-24 半導体装置
JP2019173907A Active JP6882403B2 (ja) 2013-07-10 2019-09-25 半導体装置
JP2021078512A Withdrawn JP2021119635A (ja) 2013-07-10 2021-05-06 半導体装置
JP2023001040A Active JP7458517B2 (ja) 2013-07-10 2023-01-06 半導体装置

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2014140256A Active JP6460589B2 (ja) 2013-07-10 2014-07-08 半導体装置及び該半導体装置を用いた表示装置
JP2018085083A Withdrawn JP2018157216A (ja) 2013-07-10 2018-04-26 液晶表示装置
JP2018240438A Active JP6595084B2 (ja) 2013-07-10 2018-12-24 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2021078512A Withdrawn JP2021119635A (ja) 2013-07-10 2021-05-06 半導体装置
JP2023001040A Active JP7458517B2 (ja) 2013-07-10 2023-01-06 半導体装置

Country Status (3)

Country Link
US (3) US9293480B2 (ja)
JP (6) JP6460589B2 (ja)
KR (4) KR102112187B1 (ja)

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220145922A (ko) 2012-12-25 2022-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9293480B2 (en) * 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
DE112016001033T5 (de) * 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben
US10008609B2 (en) * 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
US9842938B2 (en) * 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
JP2017041536A (ja) * 2015-08-20 2017-02-23 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
KR102527306B1 (ko) 2016-01-18 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물막, 반도체 장치, 및 표시 장치
US9820039B2 (en) 2016-02-22 2017-11-14 Sonos, Inc. Default playback devices
US9811314B2 (en) 2016-02-22 2017-11-07 Sonos, Inc. Metadata exchange involving a networked playback system and a networked microphone system
US10142754B2 (en) * 2016-02-22 2018-11-27 Sonos, Inc. Sensor on moving component of transducer
US9965247B2 (en) 2016-02-22 2018-05-08 Sonos, Inc. Voice controlled media playback system based on user profile
US9947316B2 (en) 2016-02-22 2018-04-17 Sonos, Inc. Voice control of a media playback system
US10095470B2 (en) 2016-02-22 2018-10-09 Sonos, Inc. Audio response playback
US10264030B2 (en) 2016-02-22 2019-04-16 Sonos, Inc. Networked microphone device control
US9978390B2 (en) 2016-06-09 2018-05-22 Sonos, Inc. Dynamic player selection for audio signal processing
US10134399B2 (en) 2016-07-15 2018-11-20 Sonos, Inc. Contextualization of voice inputs
US10152969B2 (en) 2016-07-15 2018-12-11 Sonos, Inc. Voice detection by multiple devices
US10115400B2 (en) 2016-08-05 2018-10-30 Sonos, Inc. Multiple voice services
US9942678B1 (en) 2016-09-27 2018-04-10 Sonos, Inc. Audio playback settings for voice interaction
US9743204B1 (en) 2016-09-30 2017-08-22 Sonos, Inc. Multi-orientation playback device microphones
KR102662057B1 (ko) 2016-10-07 2024-05-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US9806191B1 (en) * 2016-10-11 2017-10-31 United Microelectronics Corp. Vertical channel oxide semiconductor field effect transistor and method for fabricating the same
US10181323B2 (en) 2016-10-19 2019-01-15 Sonos, Inc. Arbitration-based voice recognition
US11183181B2 (en) 2017-03-27 2021-11-23 Sonos, Inc. Systems and methods of multiple voice services
US10475449B2 (en) 2017-08-07 2019-11-12 Sonos, Inc. Wake-word detection suppression
JP2019047026A (ja) * 2017-09-05 2019-03-22 株式会社ジャパンディスプレイ 表示装置
US10048930B1 (en) 2017-09-08 2018-08-14 Sonos, Inc. Dynamic computation of system response volume
US10446165B2 (en) 2017-09-27 2019-10-15 Sonos, Inc. Robust short-time fourier transform acoustic echo cancellation during audio playback
US10482868B2 (en) 2017-09-28 2019-11-19 Sonos, Inc. Multi-channel acoustic echo cancellation
US10051366B1 (en) 2017-09-28 2018-08-14 Sonos, Inc. Three-dimensional beam forming with a microphone array
US10621981B2 (en) 2017-09-28 2020-04-14 Sonos, Inc. Tone interference cancellation
US10466962B2 (en) 2017-09-29 2019-11-05 Sonos, Inc. Media playback system with voice assistance
JP7068800B2 (ja) * 2017-10-30 2022-05-17 株式会社ジャパンディスプレイ 表示装置
US10880650B2 (en) 2017-12-10 2020-12-29 Sonos, Inc. Network microphone devices with automatic do not disturb actuation capabilities
US10818290B2 (en) 2017-12-11 2020-10-27 Sonos, Inc. Home graph
WO2019152722A1 (en) 2018-01-31 2019-08-08 Sonos, Inc. Device designation of playback and network microphone device arrangements
WO2019150503A1 (ja) * 2018-01-31 2019-08-08 シャープ株式会社 表示装置
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
US11175880B2 (en) 2018-05-10 2021-11-16 Sonos, Inc. Systems and methods for voice-assisted media content selection
US10847178B2 (en) 2018-05-18 2020-11-24 Sonos, Inc. Linear filtering for noise-suppressed speech detection
US10959029B2 (en) 2018-05-25 2021-03-23 Sonos, Inc. Determining and adapting to changes in microphone performance of playback devices
US10681460B2 (en) 2018-06-28 2020-06-09 Sonos, Inc. Systems and methods for associating playback devices with voice assistant services
US11076035B2 (en) 2018-08-28 2021-07-27 Sonos, Inc. Do not disturb feature for audio notifications
US10461710B1 (en) 2018-08-28 2019-10-29 Sonos, Inc. Media playback system with maximum volume setting
US10587430B1 (en) 2018-09-14 2020-03-10 Sonos, Inc. Networked devices, systems, and methods for associating playback devices based on sound codes
US10878811B2 (en) 2018-09-14 2020-12-29 Sonos, Inc. Networked devices, systems, and methods for intelligently deactivating wake-word engines
US11024331B2 (en) 2018-09-21 2021-06-01 Sonos, Inc. Voice detection optimization using sound metadata
US10811015B2 (en) 2018-09-25 2020-10-20 Sonos, Inc. Voice detection optimization based on selected voice assistant service
US11100923B2 (en) 2018-09-28 2021-08-24 Sonos, Inc. Systems and methods for selective wake word detection using neural network models
US10692518B2 (en) 2018-09-29 2020-06-23 Sonos, Inc. Linear filtering for noise-suppressed speech detection via multiple network microphone devices
US11899519B2 (en) 2018-10-23 2024-02-13 Sonos, Inc. Multiple stage network microphone device with reduced power consumption and processing load
EP3654249A1 (en) 2018-11-15 2020-05-20 Snips Dilated convolutions and gating for efficient keyword spotting
US11183183B2 (en) 2018-12-07 2021-11-23 Sonos, Inc. Systems and methods of operating media playback systems having multiple voice assistant services
US11132989B2 (en) 2018-12-13 2021-09-28 Sonos, Inc. Networked microphone devices, systems, and methods of localized arbitration
US10602268B1 (en) 2018-12-20 2020-03-24 Sonos, Inc. Optimization of network microphone devices using noise classification
US11315556B2 (en) 2019-02-08 2022-04-26 Sonos, Inc. Devices, systems, and methods for distributed voice processing by transmitting sound data associated with a wake word to an appropriate device for identification
US10867604B2 (en) 2019-02-08 2020-12-15 Sonos, Inc. Devices, systems, and methods for distributed voice processing
US11120794B2 (en) 2019-05-03 2021-09-14 Sonos, Inc. Voice assistant persistence across multiple network microphone devices
US10586540B1 (en) 2019-06-12 2020-03-10 Sonos, Inc. Network microphone device with command keyword conditioning
US11361756B2 (en) 2019-06-12 2022-06-14 Sonos, Inc. Conditional wake word eventing based on environment
US11200894B2 (en) 2019-06-12 2021-12-14 Sonos, Inc. Network microphone device with command keyword eventing
US10871943B1 (en) 2019-07-31 2020-12-22 Sonos, Inc. Noise classification for event detection
US11138969B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
US11138975B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
CN110649040B (zh) * 2019-09-19 2022-04-26 武汉华星光电半导体显示技术有限公司 阵列基板
US11189286B2 (en) 2019-10-22 2021-11-30 Sonos, Inc. VAS toggle based on device orientation
US11200900B2 (en) 2019-12-20 2021-12-14 Sonos, Inc. Offline voice control
US11562740B2 (en) 2020-01-07 2023-01-24 Sonos, Inc. Voice verification for media playback
US11556307B2 (en) 2020-01-31 2023-01-17 Sonos, Inc. Local voice data processing
US11308958B2 (en) 2020-02-07 2022-04-19 Sonos, Inc. Localized wakeword verification
CN111584426B (zh) * 2020-05-14 2023-03-28 深圳市华星光电半导体显示技术有限公司 一种显示面板的制备方法、显示面板及显示装置
US11727919B2 (en) 2020-05-20 2023-08-15 Sonos, Inc. Memory allocation for keyword spotting engines
US11308962B2 (en) 2020-05-20 2022-04-19 Sonos, Inc. Input detection windowing
US11482224B2 (en) 2020-05-20 2022-10-25 Sonos, Inc. Command keywords with input detection windowing
US11698771B2 (en) 2020-08-25 2023-07-11 Sonos, Inc. Vocal guidance engines for playback devices
US11984123B2 (en) 2020-11-12 2024-05-14 Sonos, Inc. Network device interaction by range
US11551700B2 (en) 2021-01-25 2023-01-10 Sonos, Inc. Systems and methods for power-efficient keyword detection

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0621455A (ja) * 1992-06-30 1994-01-28 Sanyo Electric Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3663261B2 (ja) * 1995-10-05 2005-06-22 株式会社東芝 表示装置用アレイ基板及びその製造方法
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3208658B2 (ja) * 1997-03-27 2001-09-17 株式会社アドバンスト・ディスプレイ 電気光学素子の製法
JP3780653B2 (ja) * 1997-09-26 2006-05-31 セイコーエプソン株式会社 液晶表示パネルの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001308182A (ja) * 2000-04-27 2001-11-02 Nec Corp Ｃｒ膜とのコンタクトの形成方法
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3743273B2 (ja) * 2000-09-27 2006-02-08 セイコーエプソン株式会社 電気光学装置の製造方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
KR100456151B1 (ko) * 2002-04-17 2004-11-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
US6933568B2 (en) 2002-05-17 2005-08-23 Samsung Electronics Co., Ltd. Deposition method of insulating layers having low dielectric constant of semiconductor device, a thin film transistor substrate using the same and a method of manufacturing the same
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR100499376B1 (ko) * 2003-10-10 2005-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR101139522B1 (ko) * 2004-12-04 2012-05-07 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR101107245B1 (ko) * 2004-12-24 2012-01-25 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR101168728B1 (ko) * 2005-07-15 2012-07-26 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008244205A (ja) * 2007-03-28 2008-10-09 Epson Imaging Devices Corp エッチング液組成物、基板上に所定のパターンを形成する方法及び前記基板上に所定のパターンを形成する方法により作成したアレイ基板
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
JP2009265326A (ja) * 2008-04-24 2009-11-12 Hitachi Displays Ltd 表示装置およびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010032640A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
KR101291395B1 (ko) * 2009-06-30 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
WO2011004723A1 (en) * 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same
WO2011027664A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
WO2011089767A1 (ja) 2010-01-21 2011-07-28 シャープ株式会社 回路基板、表示装置及び回路基板の製造方法
KR20190038687A (ko) * 2010-02-05 2019-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
WO2011158704A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8785241B2 (en) * 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI432865B (zh) * 2010-12-01 2014-04-01 Au Optronics Corp 畫素結構及其製作方法
WO2012144165A1 (ja) * 2011-04-18 2012-10-26 シャープ株式会社 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法
TWI671911B (zh) * 2011-05-05 2019-09-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20130105392A (ko) 2012-03-14 2013-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
TWI607510B (zh) 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8981374B2 (en) * 2013-01-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI620324B (zh) 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
TWI627751B (zh) 2013-05-16 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
TWI809474B (zh) 2013-05-16 2023-07-21 日商半導體能源研究所股份有限公司 半導體裝置
KR102098795B1 (ko) 2013-05-20 2020-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015195327A (ja) 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
TWI624936B (zh) 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置
US9293480B2 (en) * 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device

Also Published As

Publication number Publication date
JP6460589B2 (ja) 2019-01-30
KR20210060420A (ko) 2021-05-26
KR102112187B1 (ko) 2020-05-18
US20160225796A1 (en) 2016-08-04
JP6595084B2 (ja) 2019-10-23
JP2023052246A (ja) 2023-04-11
JP2021119635A (ja) 2021-08-12
KR102256372B1 (ko) 2021-05-27
US9899423B2 (en) 2018-02-20
KR20200054158A (ko) 2020-05-19
US9490268B2 (en) 2016-11-08
US20150014680A1 (en) 2015-01-15
KR20220110701A (ko) 2022-08-09
JP2015046581A (ja) 2015-03-12
KR20150007231A (ko) 2015-01-20
US20170047354A1 (en) 2017-02-16
US9293480B2 (en) 2016-03-22
JP2019068098A (ja) 2019-04-25
JP2020036016A (ja) 2020-03-05
JP7458517B2 (ja) 2024-03-29
JP2018157216A (ja) 2018-10-04

Similar Documents

Publication Publication Date Title
JP6882403B2 (ja) 半導体装置
JP6778776B2 (ja) 表示装置
JP6989652B2 (ja) 半導体装置
JP7068257B2 (ja) 半導体装置
JP2024016072A (ja) 表示装置
TWI661542B (zh) 顯示裝置
TWI762251B (zh) 半導體裝置或包括該半導體裝置的顯示裝置
JP2024012335A (ja) 表示装置
JP6775057B2 (ja) 表示装置
JP2019165251A (ja) 半導体装置
JP2015188080A (ja) 半導体装置、該半導体装置を有する表示装置、該表示装置を有する表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを有する電子機器
KR20140120823A (ko) 반도체 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191015

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210323

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210413

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210506

R150 Certificate of patent or registration of utility model

Ref document number: 6882403

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250