KR102256372B1 - 반도체 장치 및 반도체 장치를 포함하는 표시 장치 - Google Patents

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KR102256372B1
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šœ페이 야마자키
히로유키 미야케
다카히로 사토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체막을 갖는 반도체 장치에 있어서, 트랜지스터 및 해당 트랜지스터에 전기적으로 접속된 전원선 또는 신호선 등의 배선을 고밀도로 집적했을 경우, 해당 배선의 접속부에 불량이 발생한다.
트랜지스터 및 접속부를 갖는 반도체 장치이며, 트랜지스터는, 게이트 전극과, 게이트 전극 위에 형성되는 제1 절연막과, 제1 절연막 위에 형성되고, 게이트 전극과 중첩하는 위치에 형성되는 산화물 반도체막과, 산화물 반도체막과 전기적으로 접속되는 소스 전극 및 드레인 전극을 갖고, 접속부는, 게이트 전극과 동일 표면 위에 형성되는 제1 배선과, 소스 전극 및 드레인 전극과 동일 표면 위에 형성되는 제2 배선과, 제1 배선과 제2 배선을 접속하는 제3 배선을 갖고, 제2 배선의 단부는, 소스 전극 및 드레인 전극의 단부보다 상단부와 하단부의 거리가 길다.

Description

반도체 장치 및 반도체 장치를 포함하는 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE INCLUDING THE SEMICONDUCTOR DEVICE}
산화물 반도체막을 사용한 트랜지스터를 갖는 반도체 장치에 관한 것이다. 또한 해당 반도체 장치를 사용한 표시 장치에 관한 것이다.
기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목받고 있다. 해당 트랜지스터는, 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 기타의 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 트랜지스터의 활성층으로서, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 산화물 반도체를 사용한 트랜지스터가 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 최근에는 전자 기기의 고성능화, 소형화, 또는 경량화에 수반하여, 미세화된 트랜지스터 또는 접속 배선 등을 고밀도로 집적하여 구동 회로를 형성하고, 해당 구동 회로와 표시 장치를 동일 기판 위에 설치하는 구동 회로 일체형의 표시 장치의 요구가 높아지고 있다.
일본 특허 공개 제2006-165528호 공보 일본 특허 공개 제2007-96055호 공보
산화물 반도체막을 갖는 반도체 장치에 있어서, 트랜지스터 및 해당 트랜지스터에 전기적으로 접속된 전원선 또는 신호선 등의 배선을 고밀도로 집적했을 경우, 해당 배선의 접속부에 불량이 발생하는 경우가 있다.
예를 들어, 배선간의 간격이 고밀도인 경우, 또는 배선의 단차의 요철이 큰 경우 등은, 배선간을 접속하는 도전막의 단선이나, 배선간을 접속하는 도전막의 피복 불량에 의해 접속부에서 정상적인 도통을 확보할 수 없다. 이러한 접속부를 갖는 반도체 장치를, 예를 들어 표시 장치에 적용한 경우, 해당 접속부의 이상에 의해 표시 장치의 수율 저하가 발생하고 있었다.
상기 과제를 감안하여, 본 발명의 일 형태에서는, 트랜지스터 및 접속부를 갖는 반도체 장치이며, 트랜지스터 및 접속부가 갖는 배선 형상을 특정한 구조로 함으로써, 전기 특성이 우수한 트랜지스터 및 전기 특성이 우수한 접속부를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치에 양호한 전기 특성을 부여하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치의 전기 특성의 변동을 억제하여, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 미세화에 적합한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 생산성이 우수한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는, 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 트랜지스터 및 접속부를 갖는 반도체 장치이며, 트랜지스터는, 게이트 전극과, 게이트 전극 위에 형성되는 제1 절연막과, 제1 절연막 위에 형성되고, 게이트 전극과 중첩하는 위치에 형성되는 산화물 반도체막과, 산화물 반도체막과 전기적으로 접속되는 소스 전극 및 드레인 전극을 갖고, 접속부는, 게이트 전극과 동일 표면 위에 형성되는 제1 배선과, 소스 전극 및 드레인 전극과 동일 표면 위에 형성되는 제2 배선과, 제1 배선과 제2 배선을 접속하는 제3 배선을 갖고, 제2 배선의 단부는, 소스 전극 및 드레인 전극의 단부보다 상단부와 하단부의 거리가 긴 것을 특징으로 하는 반도체 장치이다.
제2 배선의 단부를 소스 전극 및 드레인 전극의 단부보다 상단부와 하단부의 거리를 길게 함으로써, 제2 배선에 기인하는 단차를 저감할 수 있다. 제2 배선에 기인하는 단차를 저감함으로써, 해당 제2 배선의 상방에 형성되는 절연막 또는 도전막의 피복성을 향상시킬 수 있다. 이에 의해, 전기 특성이 우수한, 다시 말하면 도통 불량이 저감된 접속부로 할 수 있다.
또한, 트랜지스터가 갖는 소스 전극 및 드레인 전극의 단부는, 제2 배선의 단부보다 상단부와 하단부의 거리가 짧다. 이러한 구조로 함으로써, 해당 트랜지스터에 양호한 전기 특성을 부여할 수 있다. 예를 들어, 해당 트랜지스터가 채널 에치형(channel-etched) 트랜지스터 구조인 경우, 소스 전극 및 드레인 전극의 형성시에, 반도체층인 산화물 반도체막에 소스 전극 및 드레인 전극의 형성시의 대미지가 생길 수 있다. 그러나, 소스 전극 및 드레인 전극의 형상을 상술한 구조로 함으로써, 산화물 반도체막에 생길 수 있는 대미지를 최소한으로 할 수 있다. 또한, 소스 전극 및 드레인 전극의 단부 형상을 상술한 구조로 함으로써, 채널 영역으로서 기능하는 산화물 반도체막에 적절하게 전계를 인가하는 것이 가능하게 된다.
또한, 본 발명의 다른 일 형태는, 트랜지스터 및 접속부를 갖는 반도체 장치이며, 트랜지스터는, 게이트 전극과, 게이트 전극 위에 형성되는 제1 절연막과, 제1 절연막 위에 형성되고, 게이트 전극과 중첩하는 위치에 형성되는 산화물 반도체막과, 산화물 반도체막과 전기적으로 접속되는 소스 전극 및 드레인 전극을 갖고, 접속부는, 게이트 전극과 동일 표면 위에 형성되는 제1 배선과, 제1 배선 위의 제1 절연막과, 제1 절연막에 형성되는 제1 개구와, 소스 전극 및 드레인 전극과 동일 표면 위에 형성되는 제2 배선과, 제2 배선 위의 제2 절연막과, 제2 절연막에 형성되는 제2 개구와, 제1 개구와 제2 개구를 덮도록 형성되고, 또한 제1 배선과 제2 배선을 접속하는 제3 배선을 갖고, 제2 배선의 단부는, 소스 전극 및 드레인 전극의 단부보다 상단부와 하단부의 거리가 긴 것을 특징으로 하는 반도체 장치이다.
본 발명의 일 형태에 의해, 전기 특성이 우수한 트랜지스터 및 전기 특성이 우수한 접속부를 갖는 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하는 상면도 및 단면도이다.
도 2는 반도체 장치의 일 형태를 설명하는 단면도이다.
도 3은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 4는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 5는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 6은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 7은 반도체 장치의 일 형태를 설명하는 단면도이다.
도 8은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 9는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 10은 반도체 장치의 일 형태를 설명하는 단면도 및 밴드도이다.
도 11은 반도체 장치의 일 형태를 설명하는 상면도 및 단면도이다.
도 12는 표시 장치의 일 형태를 설명하는 블록도 및 회로도이다.
도 13은 표시 모듈을 설명하는 도면이다.
도 14는 전자 기기를 설명하는 도면이다.
도 15는 반도체 장치의 일 형태를 설명하는 상면도 및 단면도이다.
도 16은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 17은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 18은 그레이 톤 마스크를 설명하는 도면이다.
도 19는 실시예의 시료 구조를 설명하는 단면도이다.
도 20은 실시예의 STEM 결과를 설명하는 도면이다.
이하에서는, 본 발명의 실시 형태에 대하여 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태 및 실시예의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 실시 형태 및 실시예에서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는, 동일한 부호 또는 동일한 해치 패턴을 서로 다른 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다.
또한, 본 명세서에서 사용하는 제1, 제2, 제3 등의 용어는, 구성 요소의 혼동을 피하기 위하여 첨부한 것이며, 수적으로 한정하는 것이 아니다. 그로 인해, 예를 들어, 「제1」을 「제2」 또는 「제3」 등과 적절히 바꾸어서 설명할 수 있다.
또한, 「소스」나 「드레인」의 기능은, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이로 인해, 본 명세서에서는, 「소스」나 「드레인」의 용어는, 바꾸어서 사용할 수 있는 것으로 한다.
본 명세서에서, 포토리소그래피 공정을 행한 후에 에칭 공정을 행하는 경우에는, 포토리소그래피 공정에서 형성한 마스크는 제거하는 것으로 한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치에 대해서, 도 1 내지 도 3을 사용하여 설명한다.
<반도체 장치의 구성예>
도 1의 (A)는 본 발명의 일 형태의 반도체 장치의 상면도이며, 도 1의 (B)는 도 1의 (A)의 일점 쇄선 A-B간 및 일점 쇄선 C-D간에서의 절단면의 단면도에 상당한다. 또한, 도 1의 (A)에서, 번잡해지는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하고 있다.
도 1의 (A), (B)에 나타내는 반도체 장치는, 트랜지스터(150)와, 접속부(160)를 갖는다.
트랜지스터(150)는, 기판(102) 위의 게이트 전극(104a)과, 게이트 전극(104a) 위에 형성되는 제1 절연막(108)과, 제1 절연막(108) 위에 형성되고, 게이트 전극(104a)과 중첩하는 위치에 형성되는 산화물 반도체막(110)과, 산화물 반도체막(110)과 전기적으로 접속되는 소스 전극(112a) 및 드레인 전극(112b)을 갖고 있다.
또한, 도 1의 (B)에서는, 제1 절연막(108)은, 절연막(106)과 절연막(107)의 2층의 적층 구조를 예시하고 있다. 또한, 제1 절연막(108)의 구조는 이것에 한정되지 않고, 예를 들어, 단층 구조 또는 3층 이상의 적층 구조로 해도 된다.
또한, 트랜지스터(150) 위, 보다 상세하게는 산화물 반도체막(110), 소스 전극(112a), 및 드레인 전극(112b) 위에 제2 절연막(120)이 형성되어 있다. 도 1의 (B)에서는, 제2 절연막(120)으로서, 절연막(114, 116, 118)의 3층의 적층 구조를 예시하고 있다. 또한, 제2 절연막(120)의 구조는 이것에 한정되지 않고, 예를 들어, 단층 구조, 2층의 적층 구조, 또는 4층 이상의 적층 구조로 해도 된다.
또한, 제2 절연막(120)에는, 드레인 전극(112b)에 도달하는 개구(142a)가 형성되어 있다. 또한, 제2 절연막(120) 위에 개구(142a)를 덮도록 화소 전극으로서 기능하는 도전막(122a)이 형성되어 있다. 또한, 도전막(122a)은, 트랜지스터(150)의 드레인 전극(112b)과 접속된다.
접속부(160)는, 기판(102) 위의 제1 배선(104b)과, 제1 배선(104b) 위의 제1 절연막(108)과, 제1 절연막(108)에 형성되는 개구(142b)와, 제1 절연막(108) 위의 제2 배선(112c)과, 제2 배선(112c) 위의 제2 절연막(120)과, 제2 절연막(120)에 형성되는 개구(140)와, 개구(142b) 및 개구(140)를 덮도록 형성되고, 또한 제1 배선(104b)과 제2 배선(112c)을 접속하는 제3 배선으로서 기능하는 도전막(122b)을 갖는다. 또한, 도 1의 (B)에서, 제1 배선(104b) 위의 개구는, 개구(140)와 개구(142b)의 2단계의 개구 형상에 대하여 예시했지만, 이것에 한정되지 않는다. 예를 들어, 개구(142b)의 공정에서 일괄적으로 개구되어 제1 배선(104b)에 도달하는 개구를 형성해도 된다.
또한, 제1 배선(104b)은, 트랜지스터(150)의 게이트 전극(104a)과 동일 공정에서 형성된다. 다시 말하면, 제1 배선(104b)은 트랜지스터(150)의 게이트 전극(104a)과 동일 표면 위에 형성된다. 또한, 제2 배선(112c)은 트랜지스터(150)의 소스 전극(112a) 및 드레인 전극(112b)과 동일 공정에서 형성된다. 다시 말하면, 제2 배선(112c)은 트랜지스터(150)의 소스 전극(112a) 및 드레인 전극(112b)과 동일 표면 위에 형성된다.
여기서, 도 1의 (B)에 나타내는 반도체 장치의 트랜지스터(150) 및 접속부(160)의 일부를 확대한 도를 도 2의 (A), (B)에 나타내었다. 도 2의 (A)는 트랜지스터(150)의 소스 전극(112a) 및 드레인 전극(112b)의 일부의 확대도를 나타내고, 도 2의 (B)는 접속부(160)의 제2 배선(112c)의 일부의 확대도를 나타내고 있다.
도 2의 (A)에 도시한 바와 같이 트랜지스터(150)의 소스 전극(112a) 및 드레인 전극(112b)의 단부는, 하단부(α1)와 상단부(α2)를 갖고 있다. 또한, 도 2의 (A)에서, 소스 전극(112a)에만 하단부(α1)와 상단부(α2)를 도시하고 있지만, 드레인 전극(112b)도 마찬가지의 구성이다.
또한, 도 2의 (B)에 도시한 바와 같이 접속부(160)의 제2 배선(112c)의 단부는, 하단부(β1)와 상단부(β2)를 갖고 있다. 또한, 도 2의 (B)에서, 제2 배선(112c)의 단부 중 한쪽만 하단부(β1)와 상단부(β2)를 도시하고 있지만, 제2 배선(112c)의 다른 쪽의 단부도 마찬가지의 구성이다. 단, 제2 배선(112c)의 단부의 형상은, 도 2의 (B)에 나타내는 구조에 한정되지 않고, 예를 들어, 제2 배선(112c) 중 어느 한쪽의 단부만 도 2의 (B)에 나타내는 구성과 마찬가지이면 된다.
도 2의 (A), (B)에 도시한 바와 같이, 트랜지스터(150)가 갖는 소스 전극(112a) 및 드레인 전극(112b)의 단부의 거리(α1-α2 사이의 거리)보다, 접속부(160)가 갖는 제2 배선(112c)이 갖는 단부의 거리(β1-β2 사이의 거리)가 더 길다.
제2 배선(112c)의 단부를 소스 전극(112a) 및 드레인 전극(112b)의 단부보다 상단부와 하단부의 거리를 길게 함으로써, 제2 배선(112c)에 기인하는 단차를 저감할 수 있다. 제2 배선(112c)에 기인하는 단차를 저감함으로써, 제2 배선(112c)의 상방에 형성되는 절연막(114, 116, 118) 및/또는 제3 배선으로서 기능하는 도전막(122b)의 피복성을 향상시킬 수 있다. 이에 의해, 제2 배선(112c)과 제3 배선으로서 기능하는 도전막(122b)의 접촉 불량을 저감할 수 있다.
또한, 트랜지스터(150)가 갖는 소스 전극(112a) 및 드레인 전극(112b)의 단부는, 제2 배선(112c)의 단부보다 상단부와 하단부의 거리가 짧다. 이러한 구조로 함으로써, 해당 트랜지스터에 양호한 전기 특성을 부여할 수 있다. 도 1의 (B) 및 도 2의 (A)에 도시한 바와 같이 트랜지스터(150)가 채널 에치형 트랜지스터 구조인 경우, 소스 전극(112a) 및 드레인 전극(112b)의 형성시에, 산화물 반도체막(110)에 대미지가 생길 수 있다.
예를 들어, 소스 전극(112a) 및 드레인 전극(112b), 및 제2 배선(112c)의 형성시에, 에칭 조건을 조정함으로써, 소스 전극(112a) 및 드레인 전극(112b), 및 제2 배선(112c)의 각 단부의 형상을 조정하는 것이 가능하게 되는데, 소스 전극(112a) 및 드레인 전극(112b)의 단부의 형상을 제2 배선(112c)과 마찬가지의 단부의 형상으로 함으로써, 에칭 시간이 길어져 산화물 반도체막(110)에 대미지가 생길 수 있다. 따라서, 대미지가 생긴 산화물 반도체막(110)을 갖는 트랜지스터(150)는 안정된 전기 특성이 얻어지지 않는 경우가 있다. 또한, 소스 전극(112a) 및 드레인 전극(112b)의 사이의 거리에 따라서, 트랜지스터(150)의 채널 길이(L)가 정해지기 때문에, 소스 전극(112a) 및 드레인 전극(112b)의 단부의 형상을 조정함으로써, 기판면 내에서의 채널 길이(L)가 변동되는 요인이 되는 경우가 있다.
그러나, 본 발명의 일 형태의 반도체 장치에서는, 트랜지스터가 갖는 소스 전극 및 드레인 전극의 단부 형상과, 접속부가 갖는 배선의 단부 형상을 상이하게 함으로써, 트랜지스터의 안정된 전기 특성과, 접속부의 양호한 접촉 저항을 모두 만족시키는 것이 가능하게 된다. 이것은, 본 발명의 일 형태의 반도체 장치에서 얻어지는 우수한 효과이다.
또한, 본 발명의 일 형태의 반도체 장치에서는, 트랜지스터의 소스 전극 및 드레인 전극의 형성과, 접속부의 배선 형성을 동일한 마스크를 사용하여, 일괄적으로 형성할 수 있다. 따라서, 생산성이 우수한 반도체 장치를 제공할 수 있다.
여기서, 도 2의 (B)에 나타내는 접속부(160)의 변형예에 대해서, 도 2의 (C), (D)를 사용하여 설명을 행한다.
도 2의 (C)는 도 2의 (B)에 나타내는 접속부의 변형예이며, 제2 배선(112c)의 단부의 형상이 상이하다. 또한, 제2 배선(112c)의 단부의 형상 차이에 수반하여, 상방에 형성되는 절연막(114, 116, 118)의 형상도 상이하다.
도 2의 (C)에 나타내는 접속부(160)의 단부는, 하단부(β3)와 상단부(β5)의 사이에, 중단부(β4)를 갖는다. 이와 같이, 제2 배선(112c)의 단부의 형상은, 복수의 각도를 가진 계단 형상으로 해도 된다. 이렇게 복수의 각도를 가진 계단 형상으로 함으로써, 상방에 형성되는 절연막(114, 116, 118)의 피복성을 더욱 향상시킬 수 있다.
또한, 도 2의 (C)에 나타내는 접속부(160)의 단부에서는, 중단부(β4)와 상단부(β5)는 곡률을 갖는다. 이와 같이, 단부에서 곡률을 갖는 구조로 함으로써, 상방에 형성되는 절연막(114, 116, 118)의 피복성을 더욱 향상시킬 수 있다.
이어서, 도 2의 (D)는 도 2의 (B)에 나타내는 접속부의 변형예이며, 제2 배선(112c)의 단부의 형상이 상이하다. 또한, 제2 배선(112c)의 단부의 형상 차이에 수반하여, 상방에 형성되는 절연막(114, 116, 118)의 형상도 상이하다.
도 2의 (D)에 나타내는 접속부(160)의 단부는, 하단부(β6)와 상단부(β11)의 사이에, 중단부(β7, β8, β9, β10)를 갖는다. 예를 들어, 제2 배선(112c)의 적층 구조를, 도 2의 (D)에 도시한 바와 같이, 제2 배선(112c_1), 제2 배선(112c_2), 제2 배선(112c_3)의 3층의 적층 구조로 함으로써, 하단부(β6)와 상단부(β11)의 사이에, 중단부(β7, β8, β9, β10)를 갖는 구조로 할 수 있다. 이와 같이, 제2 배선(112c)으로서는, 적어도 2층 이상의 적층 구조로 하면 바람직하다.
도 2의 (A), (B), (C), (D)에 도시한 바와 같이, 본 발명의 일 형태의 반도체 장치는, 적어도 트랜지스터(150)가 갖는 소스 전극(112a) 및 드레인 전극(112b)의 상단부와 하단부의 거리(α1-α2의 거리)보다, 접속부(160)가 갖는 제2 배선(112c)의 상단부와 하단부의 거리(β1-β2의 거리, β3-β5의 거리, 또는 β6-β11의 거리)가 더 길면 된다.
단, 도 2의 (A) 내지 (D)에 도시한 바와 같이 소스 전극(112a) 및 드레인 전극(112b), 및 제2 배선(112c)에 있어서, 상단부는 하단부보다 내측에 설치되어 있을 필요가 있다.
<접속부의 상면 형상(변형예)>
여기서, 도 1의 (A)에 나타내는 접속부(160)의 상면 형상의 변형예에 대해서, 도 3을 사용하여 설명을 행한다.
도 3의 (A)는 제1 배선(104b)과, 제2 배선(112c)이 제3 배선으로서 기능하는 도전막(122b)을 개재하여 접속하고 있다.
도 3의 (A)에 도시한 바와 같이, 제1 배선(104b) 및 제2 배선(112c)의 선단의 상면 형상을 원형으로 할 수도 있다. 또한, 도시하지 않지만, 원형 이외에도 타원 또는 다각형의 형상과 직선을 조합한 상면 형상으로 해도 된다.
도 3의 (A)에 도시한 바와 같이, 제1 배선(104b) 및 제2 배선(112c)의 선단의 상면 형상을 원형으로 함으로써, 반도체 장치의 제작 공정 중에서 발생할 수 있는 먼지(파티클이라고도 함)가 단부에 저류되는 것을 억제하는 것이 가능하게 된다. 따라서, 제3 배선으로서 기능하는 제2 배선(112c)이 개구(140, 142b, 142c)를 양호하게 피복하는 것이 가능하게 된다.
또한, 도 1의 (A), 및 도 3의 (A)에서는, 제1 배선(104b)과 제2 배선(112c)을 서로 평행하게 연신하는 구성을 예시하고 있었지만, 도 3의 (B)에 도시한 바와 같이, 제1 배선(104b)과 제2 배선(112c)을 서로 대향하도록 배치해도 된다. 또한, 도 3의 (C)에 도시한 바와 같이, 제1 배선(104b)과 제2 배선(112c)을 서로 직각으로 대치하도록 배치해도 된다. 도 3의 (A), (B), (C)에 도시한 바와 같이 제1 배선(104b)과 제2 배선(112c)의 상면 형상 및 배치 방법에 대해서는, 실시자가 적절하게 최적의 상면 형상 및 배치로 하면 된다.
또한, 도 3의 (B), (C)에서, 제2 배선(112c)의 상방에, 각각 영역(144a), 및 영역(144b)을 배치하는 구성을 예시하고 있다.
도 3의 (B), (C)에 나타내는 영역(144a, 144b)은, 제2 배선(112c)의 단부의 일부의 상단부와 하단부의 거리가 트랜지스터(150)가 갖는 소스 전극(112a) 및 드레인 전극(112b)의 단부의 상단부와 하단부의 거리보다 길어지는 영역이다. 예를 들어, 제2 배선(112c) 형성시에, 포토리소그래피 공정에 의해, 그레이 톤 마스크 등의 노광 마스크를 사용하여 제2 배선(112c)을 가공함으로써, 제2 배선(112c)의 단부의 일부 형상을 도 1의 (B), 및 도 2의 (B), (C), (D)에 나타내는 구조로 할 수 있다.
또한, 도 1의 (A), (B)에 나타내는 본 발명의 일 형태의 반도체 장치의 상세에 대해서는, 반도체 장치의 제작 방법에 그 상세를 기재한다.
<반도체 장치의 제작 방법>
도 1의 (A), (B)에 나타내는 본 발명의 일 형태의 반도체 장치의 제작 방법에 대해서, 도 4 내지 도 6을 사용하여 이하 상세하게 설명한다.
먼저, 기판(102)을 준비한다. 기판(102)으로서는, 알루미노실리케이트 유리, 알루미노붕규산 유리, 바륨붕규산 유리 등의 유리 재료를 사용한다. 양산함에 있어서는, 기판(102)은 제8 세대(2160mm×2460mm), 제9 세대(2400mm×2800mm, 또는 (2450)mm×3050mm), 제10 세대(2950mm×3400mm) 등의 마더 유리를 사용하는 것이 바람직하다. 마더 유리는, 처리 온도가 높고, 처리 시간이 길면 대폭 수축되기 때문에, 마더 유리를 사용하여 양산을 행하는 경우, 제작 공정의 가열 처리는, 바람직하게는 600℃ 이하, 더욱 바람직하게는 450℃ 이하, 더욱 바람직하게는 350℃ 이하로 하는 것이 바람직하다.
이어서, 기판(102) 위에 도전막을 형성하고, 해당 도전막을 원하는 영역으로 가공함으로써, 게이트 전극(104a), 및 제1 배선(104b)을 형성한다. 그 후, 기판(102), 게이트 전극(104a), 및 제1 배선(104b) 위에 절연막(106) 및 절연막(107)을 포함하는 제1 절연막(108)을 형성한다(도 4의 (A) 참조).
또한, 게이트 전극(104a) 및 제1 배선(104b)을 형성하는 공정은, 제1 패터닝 공정이 된다.
게이트 전극(104a) 및 제1 배선(104b)에 사용하는 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 게이트 전극(104a) 및 제1 배선(104b)에 사용하는 재료는, 단층 구조나 2층 이상의 적층 구조로 해도 된다. 예를 들어, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 또는 질화텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 원소의 막, 또는 복수 조합한 합금막, 또는 질화막을 사용해도 된다. 또한, 게이트 전극(104a) 및 제1 배선(104b)에 사용하는 재료로서는, 예를 들어, 스퍼터링법을 사용하여 형성할 수 있다.
절연막(106)으로서는, 예를 들어, 질화산화 실리콘막, 질화 실리콘막, 산화알루미늄막 등을 사용하면 되고, PE-CVD 장치를 사용하여 적층 또는 단층으로 설치한다. 또한, 절연막(106)을 적층 구조로 했을 경우, 제1 질화 실리콘막으로서, 결함이 적은 질화 실리콘막으로 하고, 제1 질화 실리콘막 위에 제2 질화 실리콘막으로서, 수소 방출량 및 암모니아 방출량이 적은 질화 실리콘막을 설치하면 적합하다. 그 결과, 절연막(106)에 포함되는 수소 및 질소가, 후에 형성되는 산화물 반도체막(110)으로 이동 또는 확산되는 것을 억제할 수 있다.
절연막(107)으로서는, 산화 실리콘막, 산화질화 실리콘막 등을 사용하면 되고, PE-CVD 장치를 사용하여 적층 또는 단층으로 설치한다.
또한, 제1 절연막(108)으로서는, 절연막(106)으로서, 예를 들어, 두께 400nm의 질화 실리콘막을 형성하고, 그 후, 절연막(107)으로서, 두께 50nm의 산화질화 실리콘막을 형성하는 적층 구조를 사용할 수 있다. 해당 질화 실리콘막과, 해당 산화질화 실리콘막은, 진공 중에서 연속해서 형성하면 불순물의 혼입이 억제되어 바람직하다. 또한, 게이트 전극(104a)과 중첩하는 위치의 제1 절연막(108)은, 트랜지스터(150)의 게이트 절연막으로서 기능한다. 또한, 질화산화 실리콘이란, 질소의 함유량이 산소의 함유량보다 큰 절연 재료이며, 한편, 산화질화 실리콘이란, 산소의 함유량이 질소의 함유량보다 큰 절연 재료를 말한다.
게이트 절연막으로서, 상기와 같은 구성으로 함으로써, 예를 들어 이하와 같은 효과를 얻을 수 있다. 질화 실리콘막은, 산화 실리콘막과 비교하여 비유전율이 높고, 동등한 정전 용량을 얻는 데 필요한 막 두께가 크기 때문에, 게이트 절연막을 물리적으로 후막화할 수 있다. 따라서, 트랜지스터(150)의 절연 내압의 저하를 억제하고, 나아가 절연 내압을 향상시켜서, 트랜지스터(150)의 정전 파괴를 억제할 수 있다.
이어서, 제1 절연막(108) 위에 산화물 반도체막을 형성하고, 해당 산화물 반도체막을 원하는 영역으로 가공함으로써, 산화물 반도체막(110)을 형성한다(도 4의 (B) 참조).
또한, 산화물 반도체막(110)을 형성하는 공정은, 제2 패터닝 공정이 된다.
산화물 반도체막(110)으로서는, 적어도 인듐(In), 아연(Zn) 및 M(Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 막을 포함하는 것이 바람직하다. 또는, In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또한, 해당 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 저감시키기 위해서, 그것들과 함께 스테빌라이저를 포함하는 것이 바람직하다.
스테빌라이저로서는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 다른 스테빌라이저로서는, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
산화물 반도체막(110)을 구성하는 산화물 반도체로서, 예를 들어, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 된다.
산화물 반도체막(110)의 성막 방법은, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 특히, 산화물 반도체막(110)을 성막할 때, 스퍼터링법을 사용하면 치밀한 막이 형성되기 때문에 적합하다.
산화물 반도체막(110)으로서, 산화물 반도체막을 성막할 때, 가능한 한 막 중에 포함되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는, 예를 들어, 스퍼터링법을 사용하여 성막을 행하는 경우에는, 성막실 내를 고진공 배기할 뿐만 아니라 스퍼터 가스의 고순도화도 필요하다. 스퍼터 가스로서 사용하는 산소 가스나 아르곤 가스는, 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하, 보다 바람직하게는 -120℃ 이하로까지 고순도화한 가스를 사용함으로써 산화물 반도체막에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
또한, 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 승화 펌프를 사용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩을 첨가한 것이어도 된다. 크라이오 펌프는, 예를 들어, 수소 분자, 물(H2O) 등 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등의 배기 능력이 높기 때문에, 크라이오 펌프를 사용하여 배기한 성막실에서 성막한 막 중에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 산화물 반도체막(110)으로서, 산화물 반도체막을 스퍼터링법으로 성막하는 경우, 성막에 사용하는 금속 산화물 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 이하로 한다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 성막되는 막을 치밀한 막으로 할 수 있다.
또한, 기판(102)을 고온으로 유지한 상태에서 산화물 반도체막(110)으로서 산화물 반도체막을 형성하는 것도, 산화물 반도체막 중에 포함될 수 있는 불순물 농도를 저감시키는 데 유효하다. 기판(102)을 가열하는 온도로서는, 150℃ 이상 450℃ 이하로 하면 되고, 바람직하게는 기판 온도를 200℃ 이상 350℃ 이하로 하면 된다.
이어서, 제1 가열 처리를 행하는 것이 바람직하다. 제1 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 행하면 된다. 또한, 제1 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리된 산소를 보충하기 위해 산화성 가스를 10ppm 이상 포함하는 분위기에서 행해도 된다. 제1 가열 처리에 의해, 산화물 반도체막(110)에 사용하는 산화물 반도체의 결정성을 높이고, 또한 제1 절연막(108) 및 산화물 반도체막(110)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 산화물 반도체막(110)을 섬 형상으로 가공하기 전에 제1 가열 공정을 행해도 된다.
이어서, 제1 절연막(108) 및 산화물 반도체막(110) 위에 소스 전극(112a), 드레인 전극(112b), 및 제2 배선(112c)이 되는 도전막(112)을 형성한다(도 4의 (C) 참조).
소스 전극(112a), 드레인 전극(112b), 및 제2 배선(112c)에 사용할 수 있는 도전막(112)의 재료로서는, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐을 포함하는 단체 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용할 수 있다. 특히, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택되는 1 이상의 원소를 포함하면 바람직하다. 예를 들어, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화티타늄막과, 그 티타늄막 또는 질화티타늄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 티타늄막 또는 질화티타늄막을 형성하는 3층 구조, 몰리브덴막 또는 질화몰리브덴막과, 그 몰리브덴막 또는 질화몰리브덴막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브덴막 또는 질화몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 산화인듐, 산화주석 또는 산화아연을 포함하는 투명 도전 재료를 사용해도 된다. 또한, 도전막은, 예를 들어, 스퍼터링법을 사용하여 형성할 수 있다.
이어서, 도전막(112) 위의 원하는 영역에 레지스트 마스크(148a, 148b, 148c)를 형성한다(도 4의 (D) 참조).
레지스트 마스크(148a, 148b, 148c)에 대해서는, 감광성 수지를 도전막(112) 위에 형성한 후, 그레이 톤 마스크 또는 하프톤 마스크를 사용하여 노광함으로써, 제2 배선(112c)이 되는 영역의 레지스트 마스크(148c)만 계단 형상으로 할 수 있다.
그레이 톤 마스크 또는 하프톤 마스크로서는, 예를 들어, 도 3의 (B), (C)에 도시한 바와 같은 영역(144a, 144b)에 위치하는 영역에 적용할 수 있다.
이어서, 레지스트 마스크(148a, 148b, 148c) 위에서부터 도전막(112)의 에칭 처리를 행하고, 에칭 후에 레지스트 마스크(148a, 148b, 148c)를 제거함으로써, 소스 전극(112a), 드레인 전극(112b), 및 제2 배선(112c)을 형성한다(도 5의 (A) 참조).
또한, 소스 전극(112a), 드레인 전극(112b), 및 제2 배선(112c)을 형성하는 공정은, 제3 패터닝 공정이 된다.
이와 같이, 소스 전극(112a), 드레인 전극(112b), 및 제2 배선(112c)을 동일한 공정에서 형성하고, 또한 소스 전극(112a) 및 드레인 전극(112b)과, 제2 배선(112c)의 단부를 서로 다른 형상으로 할 수 있다.
또한, 본 실시 형태에서는, 도전막(112)의 에칭에는, 건식 에칭법을 사용한다.
또한, 도전막(112)의 에칭시에, 산화물 반도체막(110)의 일부가 소실되어, 오목부를 갖는 산화물 반도체막(110)으로 되는 경우가 있다.
또한, 산화물 반도체막(110) 위에 소스 전극(112a) 및 드레인 전극(112b)이 형성된 단계에서, 트랜지스터(150)가 형성된다.
이어서, 제1 절연막(108), 산화물 반도체막(110), 소스 전극(112a), 드레인 전극(112b), 및 제2 배선(112c) 위에 절연막(114, 116)을 형성한다(도 5의 (B) 참조).
절연막(114, 116)으로서는, 산화물 반도체막(110)으로서 사용하는 산화물 반도체와의 계면 특성을 향상시키기 위해서, 산소를 포함하는 무기 절연 재료를 사용할 수 있다. 산소를 포함하는 무기 절연 재료로서는, 예를 들어 산화 실리콘막, 또는 산화질화 실리콘막 등을 들 수 있다. 또한, 절연막(114, 116)으로서는, 예를 들어, PE-CVD법을 사용하여 형성할 수 있다.
절연막(114)의 두께는, 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하, 바람직하게는 10nm 이상 30nm 이하로 할 수 있다. 절연막(116)의 두께는, 30nm 이상 500nm 이하, 바람직하게는 150nm 이상 400nm 이하로 할 수 있다.
또한, 절연막(114, 116)은, 동종의 재료의 절연막을 사용할 수 있기 때문에, 절연막(114)과 절연막(116)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서, 본 실시 형태에서는, 절연막(114)과 절연막(116)의 계면은, 파선으로 나타내고 있다. 또한, 본 실시 형태에서는, 절연막(114)과 절연막(116)의 2층 구조에 대해서 설명했지만, 이것에 한정되지 않고, 예를 들어, 절연막(114)의 단층 구조, 절연막(116)의 단층 구조, 또는 3층 이상의 적층 구조로 해도 된다.
이어서, 절연막(114, 116)의 원하는 영역을 가공함으로써, 개구(140)를 형성한다(도 5의 (C) 참조).
또한, 개구(140)를 형성하는 공정은, 제4 패터닝 공정이 된다.
또한, 개구(140)로서는, 적어도 절연막(107)이 노출되도록 형성한다. 본 실시 형태에서는, 개구(140)에 의해, 절연막(107)의 표면 일부가 노출되어 있다. 개구(140)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 단, 개구(140)의 형성 방법으로서는, 이것에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 할 수도 있다.
이어서, 절연막(116) 위, 및 개구(140)를 덮도록 절연막(118)을 형성한다. 절연막(118)의 형성에 의해, 트랜지스터(150) 위에 절연막(114, 116, 118)을 포함하는 제2 절연막(120)이 형성된다(도 5의 (D) 참조).
절연막(118)은, 외부로부터의 불순물, 예를 들어, 물, 알칼리 금속, 알칼리 토금속 등이, 산화물 반도체막(110)으로 확산되는 것을 방지하는 재료로 형성되는 막이며, 나아가 수소를 포함한다.
절연막(118)의 일례로서는, 두께 150nm 이상 400nm 이하의 질화 실리콘막, 질화산화 실리콘막 등을 사용할 수 있다. 본 실시 형태에서는, 절연막(118)으로서, 두께 150nm의 질화 실리콘막을 사용한다.
또한, 상기 질화 실리콘막은, 불순물 등으로부터의 블록성을 높이기 위해서, 고온에서 성막되는 것이 바람직하고, 예를 들어 기판 온도 100℃ 이상 기판의 왜곡점 이하, 보다 바람직하게는 300℃ 이상 400℃ 이하의 온도에서 가열하여 성막하는 것이 바람직하다. 또한 고온에서 성막하는 경우에는, 산화물 반도체막(110)으로서 사용하는 산화물 반도체로부터 산소가 탈리되어, 캐리어 농도가 상승하는 현상이 발생하는 경우가 있기 때문에, 이러한 현상이 발생하지 않는 온도로 한다.
또한, 도 5의 (D)에서, 도시하지 않지만, 절연막(118)의 상방에 또다시, 절연막을 형성해도 된다. 해당 절연막으로서는, 예를 들어, 유기 실란 가스를 사용한 PE-CVD법에 의해 형성한 산화 실리콘막을 사용할 수 있다. 당해 산화 실리콘막은 300nm 이상 600nm 이하로 설치할 수 있다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다. 또한, 상기 산화 실리콘막은, 예를 들어, 유기 실란 가스와 산소를 사용하고, 기판 온도를 200℃ 이상 550℃ 이하, 바람직하게는 220℃ 이상 500℃ 이하, 보다 바람직하게는 300℃ 이상 450℃ 이하로 한 PE-CVD법에 의해 형성할 수 있다.
절연막(118) 위에 또다시 상술한 절연막을 형성함으로써, 트랜지스터(150) 등에 기인하는 요철을 평탄화하는 것이 가능하게 된다. 또한, 상술한 절연막은 무기 재료에 의해 형성되기 때문에, 유기 재료를 사용하는 평탄화 수지막 등과 비교하여, 산화물 반도체막(110)에 영향을 주는 불순물이 적으므로 적합하다.
이어서, 절연막(114, 116, 118)의 원하는 영역을 가공함으로써, 개구(142a, 142b, 142c)를 형성한다(도 6의 (A) 참조).
또한, 개구(142a, 142b, 142c)를 형성하는 공정은, 제5 패터닝 공정이 된다.
개구(142a)로서는, 드레인 전극(112b)의 일부가 노출되도록 형성한다. 또한, 개구(142b)로서는, 제1 배선(104b)의 일부가 노출되도록 형성한다. 또한, 개구(142c)로서는, 제2 배선(112c)의 일부가 노출되도록 형성한다. 또한, 개구(142a, 142b, 142c)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 단, 개구(142a, 142b, 142c)의 형성 방법으로서는, 이것에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 할 수도 있다.
이어서, 개구(142a, 142b, 142c)를 덮도록 절연막(118) 위에 도전막을 형성하고, 해당 도전막을 원하는 영역으로 가공함으로써 화소 전극으로서 기능하는 도전막(122a), 및 제3 배선으로서 기능하는 도전막(122b)을 형성한다. 또한, 이 단계에서 접속부(160)가 형성된다(도 6의 (B) 참조).
또한, 도전막(122a, 122b)을 형성하는 공정은, 제6 패터닝 공정이 된다.
또한, 접속부(160)에서, 제2 배선(110c)의 단부의 상단부와 하단부의 거리가, 트랜지스터(150)가 갖는 소스 전극(112a) 및 드레인 전극(112b)의 단부의 상단부와 하단부의 거리보다 길다. 다시 말하면, 제2 배선(110c)의 단부의 형상은, 소스 전극(112a) 및 드레인 전극(112b)보다 테이퍼 각이 작다. 여기서, 테이퍼 각이란, 소스 전극(112a), 드레인 전극(112b), 및 제2 배선(112c)을 그 단면에 수직인 방향에서 관찰했을 때에, 소스 전극(112a), 드레인 전극(112b), 및 제2 배선(112c)의 저면과 측면이 이루는 경사각을 나타낸다. 또한, 예를 들어, 측면이 연속된 곡률을 가진 형상의 테이퍼 각은, 소스 전극, 드레인 전극, 및 제2 배선의 저면과 곡률을 가진 형상의 임의의 점이 이루는 경사각을 나타낸다.
제2 배선(112c)의 형상을 상술한 형상으로 함으로써, 제3 배선으로서 기능하는 도전막(122b)의 피복성을 향상시킬 수 있다.
또한, 접속부(160)에서, 제1 배선(104b)과 제2 배선(110c)은 제3 배선으로서 기능하는 도전막(122b)을 개재하여 접속된다.
도전막(122a, 122b)에 사용할 수 있는 도전막으로서는, 인듐을 포함하는 산화물을 사용하면 된다. 예를 들어, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 기재함), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다. 또한, 도전막(122a, 122b)에 사용할 수 있는 도전막으로서는, 예를 들어, 스퍼터링법을 사용하여 형성할 수 있다.
이상의 공정에서 기판(102) 위의 트랜지스터(150)와 접속부(160)를 형성할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치는, 트랜지스터(150)와 접속부(160)를 동일 기판 위에 6장의 마스크 장수(6회의 패터닝 공정)로 제작할 수 있다. 따라서, 생산성이 우수한 반도체 장치를 제공할 수 있다.
이어서, 도 1의 (A), (B)에 나타내는 본 발명의 일 형태의 반도체 장치의 변형예에 대해서, 도 15의 (A), (B), (C)를 사용하여 이하 설명한다. 또한, 도 1의 (A), (B)에 나타내는 동일한 부위, 또는 마찬가지의 기능을 갖는 부위에 대해서는, 마찬가지의 부호를 붙이고, 그 반복 설명은 생략한다.
<반도체 장치의 구성예(변형예)>
도 15의 (A)는, 본 발명의 일 형태의 반도체 장치의 상면도이며, 도 15의 (B)는 도 15의 (A)의 일점 쇄선 A-B간 및 일점 쇄선 C-D간에서의 절단면의 단면도에 상당한다.
또한, 도 15의 (C)는 도 15의 (A)의 일점 쇄선 E-F간에서의 절단면의 단면도에 상당한다. 또한, 도 15의 (A)에서, 번잡해지는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하고 있다.
도 15의 (A), (B), (C)에 나타내는 반도체 장치는, 트랜지스터(450)와, 접속부(460)를 갖는다.
트랜지스터(450)는, 기판(102) 위의 게이트 전극(104a)과, 게이트 전극(104a) 위에 형성되는 제1 절연막(108)과, 제1 절연막(108) 위에 형성되고, 게이트 전극(104a)과 중첩하는 위치에 형성되는 산화물 반도체막(410a)과, 산화물 반도체막(410a)과 전기적으로 접속되는 소스 전극(412a) 및 드레인 전극(412b)을 갖고 있다.
또한, 도 15의 (B), (C)에서는, 제1 절연막(108)은, 절연막(106)과 절연막(107)의 2층의 적층 구조를 예시하고 있다.
또한, 트랜지스터(450) 위, 보다 상세하게는 산화물 반도체막(410a), 소스 전극(412a), 및 드레인 전극(412b) 위에 제2 절연막(120)이 형성되어 있다. 도 15의 (B), (C)에서는, 제2 절연막(120)으로서, 절연막(114, 116, 118)의 3층의 적층 구조를 예시하고 있다.
또한, 제2 절연막(120)에는, 드레인 전극(412b)에 도달하는 개구(142a)가 형성되어 있다. 또한, 제2 절연막(120) 위에 개구(142a)를 덮도록 화소 전극으로서 기능하는 도전막(122a)이 형성되어 있다. 또한, 도전막(122a)은, 트랜지스터(450)의 드레인 전극(412b)과 접속된다.
접속부(460)는, 기판(102) 위의 제1 배선(104b)과, 제1 배선(104b) 위의 제1 절연막(108)과, 제1 절연막(108)에 형성되는 개구(142b)와, 제1 절연막(108) 위의 산화물 반도체막(410b)과, 산화물 반도체막(410b) 위의 제2 배선(412c)과, 제2 배선(412c) 위의 제2 절연막(120)과, 제2 절연막(120)에 형성되는 개구(140)와, 개구(142b) 및 개구(140)를 덮도록 형성되고, 또한 제1 배선(104b)과 제2 배선(412c)을 접속하는 제3 배선으로서 기능하는 도전막(122b)을 갖는다.
또한, 제1 배선(104b)은, 트랜지스터(450)의 게이트 전극(104a)과 동일 공정에서 형성된다. 다시 말하면, 제1 배선(104b)은, 트랜지스터(450)의 게이트 전극(104a)과 동일 표면 위에 형성된다. 또한, 제2 배선(412c)은, 트랜지스터(450)의 소스 전극(412a) 및 드레인 전극(412b)과 동일 공정에서 형성된다. 다시 말하면, 제2 배선(412c)은, 트랜지스터(450)의 소스 전극(412a) 및 드레인 전극(412b)과 동일 표면 위에 형성된다.
도 15의 (A), (B), (C)에 나타내는 반도체 장치의 도 1의 (A), (B)에 나타내는 반도체 장치와 상이한 구조로서는, 산화물 반도체막(410a), 산화물 반도체막(410b), 소스 전극(412a), 드레인 전극(412b), 및 제2 배선(412c)이다. 단, 산화물 반도체막(410a, 410b)에 사용할 수 있는 재료로서는, 도 1의 (A), (B)에 나타내는 반도체 장치의 산화물 반도체막(110)과 마찬가지의 재료를 원용할 수 있다. 또한, 소스 전극(412a), 드레인 전극(412b), 및 제2 배선(412c)에 사용할 수 있는 재료로서는, 도 1의 (A), (B)에 나타내는 반도체 장치의 소스 전극(112a), 드레인 전극(112b), 및 제2 배선(112c)에 사용할 수 있는 재료를 원용할 수 있다.
도 15의 (A), (B), (C)에 나타내는 반도체 장치에 대해서는, 산화물 반도체막(410a, 410b)이 되는 산화물 반도체막과, 소스 전극(412a), 드레인 전극(412b), 및 제2 배선(412c)이 되는 도전막을 동일 공정에서 형성함으로써, 마스크 장수를 저감시키고, 제조 비용을 저감시킬 수 있다.
<반도체 장치의 제작 방법(변형예)>
도 15의 (A), (B), (C)에 나타내는 본 발명의 일 형태의 반도체 장치의 제작 방법에 대해서, 도 16 및 도 17을 사용하여 이하 설명한다.
먼저, 기판(102) 위에 도전막을 형성하고, 해당 도전막을 제1 패터닝 공정 및 에칭 공정에 의해 가공하여, 게이트 전극(104a) 및 제1 배선(104b)을 형성한다. 그 후, 게이트 전극(104a) 및 제1 배선(104b) 위에 절연막(106, 107)을 포함하는 제1 절연막(108)을 형성한다. 또한, 여기까지의 공정은, 도 4의 (A)에 나타내는 공정과 마찬가지이다.
이어서, 절연막(107) 위에 산화물 반도체막(410)과 도전막(412)을 형성한다(도 16의 (A) 참조).
이어서, 도전막(412) 위의 원하는 영역에 레지스트 마스크(448a, 448b)를 형성한다(도 16의 (B) 참조).
레지스트 마스크(448a, 448b)에 대해서는, 감광성 수지를 도전막(412) 위에 형성한 후, 그레이 톤 마스크 또는 하프톤 마스크를 사용하여 노광한다. 레지스트 마스크(448a, 448b)를 사용함으로써 채널 형성 영역이 되는 산화물 반도체막과 소스 전극 및 드레인 전극을 동시에 형성할 수 있다. 또한, 제2 배선(412c)이 되는 영역의 레지스트 마스크(448b)를 계단 형상으로 할 수 있다. 또한, 레지스트 마스크(448a, 448b)에 대해서는, 네가티브형 또는 포지티브형의 감광성 수지를 사용할 수 있다. 단, 포지티브형의 감광성 수지를 사용하는 것이, 미세한 형상을 얻을 수 있기 때문에 적합하다.
여기서, 도 18을 사용하여 레지스트 마스크(448a, 448b)를 형성할 수 있는 그레이 톤 마스크에 대하여 설명을 행한다. 도 18은, 그레이 톤 마스크의 상면의 모식도를 나타내고 있다. 예를 들어, 그레이 톤 마스크는, 트랜지스터부(470)와 접속부(472)를 갖는다. 트랜지스터부(470)에서는, 영역(474)과, 영역(475)과, 영역(476)을 갖고, 접속부(472)에서는 영역(474)과, 영역(475)과, 영역(478)을 갖는다.
예를 들어, 영역(474)을 차광 영역으로 하고, 영역(475)을 투과 영역으로 하고, 영역(476)을 제1 반투과 영역으로 하고, 영역(478)을 제2 반투과 영역으로 한다. 또한, 광의 투과율로서는, 영역(475)>영역(476)>영역(478)>영역(474)으로 함으로써, 도 16의 (B)에 도시한 바와 같은 레지스트 마스크(448a, 448b)를 형성할 수 있다. 또한, 레지스트 마스크(448a, 448b)에 조사하는 광으로서는 i선(파장 365nm), 및/또는 g선(파장 436nm) 등을 들 수 있다. 또한, i선보다 단파장측의 파장인 ArF 엑시머 레이저, KrF 엑시머 레이저 등을 사용해도 된다.
이어서, 레지스트 마스크(448a, 448b) 위에서부터 도전막(412) 및 산화물 반도체막(410)의 에칭 처리를 행한다. 해당 에칭 처리 중에 레지스트 마스크(448a)가 후퇴 또는 축소하여, 레지스트 마스크(448c, 448d)로 분리된다. 또한, 레지스트 마스크(448b)가 후퇴 또는 축소하여, 레지스트 마스크(448e)가 된다. 또한 이 단계에서 산화물 반도체막(410)이 분리되어 산화물 반도체막(410a, 410b)이 형성된다(도 16의 (C) 참조). 그 후, 계속해서 도전막(412)의 에칭 처리를 행하고, 에칭 후에 레지스트 마스크(448c, 448d, 448e)를 제거함으로써, 소스 전극(412a), 드레인 전극(412b), 및 제2 배선(412c)을 형성한다(도 16의 (D) 참조).
또한, 산화물 반도체막(410a, 410b), 소스 전극(412a), 드레인 전극(412b), 및 제2 배선(412c)을 형성하는 공정은, 제2 패터닝 공정이 된다.
이와 같이, 산화물 반도체막(410a, 410b), 소스 전극(412a), 드레인 전극(412b), 및 제2 배선(412c)을 형성할 때에, 그레이 톤 마스크 또는 하프톤 마스크를 사용하여 레지스트를 형성함으로써, 마스크 장수를 1장 삭감하는 것이 가능하게 된다.
또한, 레지스트 마스크(448a)와 레지스트 마스크(448b)의 형상을 바꿈으로써, 소스 전극(412a) 및 드레인 전극(412b)과, 제2 배선(412c)의 단부의 형상을 서로 다른 형상으로 할 수 있다.
또한, 본 실시 형태에서는, 산화물 반도체막(410) 및 도전막(412)의 에칭에는, 건식 에칭법을 사용한다.
또한, 산화물 반도체막(410) 및 도전막(412)의 에칭시에, 레지스트 마스크(448a)의 막 두께 또는 형상에 따라서는, 산화물 반도체막(410a)의 일부가 소실되어, 오목부를 갖는 산화물 반도체막(410a)으로 되는 경우가 있다.
이 단계에서, 트랜지스터(450)가 형성된다.
이어서, 제1 절연막(108), 산화물 반도체막(410a), 소스 전극(412a), 드레인 전극(412b), 및 제2 배선(412c) 위에 절연막(114, 116)을 형성한다(도 16의 (E) 참조).
이어서, 절연막(114, 116)의 원하는 영역을 가공함으로써, 개구(140)를 형성한다(도 17의 (A) 참조).
또한, 개구(140)를 형성하는 공정은, 제3 패터닝 공정이 된다.
이어서, 절연막(116) 위, 및 개구(140)를 덮도록 절연막(118)을 형성한다. 절연막(118)의 형성에 의해, 트랜지스터(450) 위에 절연막(114, 116, 118)을 포함하는 제2 절연막(120)이 형성된다(도 17의 (B) 참조).
이어서, 절연막(114, 116, 118)의 원하는 영역을 가공함으로써, 개구(142a, 142b, 142c)를 형성한다(도 17의 (C) 참조).
또한, 개구(142a, 142b, 142c)를 형성하는 공정은, 제4 패터닝 공정이 된다.
이어서, 개구(142a, 142b, 142c)를 덮도록 절연막(118) 위에 도전막을 형성하고, 해당 도전막을 원하는 영역으로 가공함으로써 화소 전극으로서 기능하는 도전막(122a), 및 제3 배선으로서 기능하는 도전막(122b)을 형성한다. 또한, 이 단계에서 접속부(460)가 형성된다(도 17의 (D) 참조).
또한, 도전막(122a, 122b)을 형성하는 공정은, 제5 패터닝 공정이 된다.
또한, 접속부(460)에서, 제2 배선(410c)의 단부의 상단부와 하단부의 거리가, 트랜지스터(450)가 갖는 소스 전극(412a) 및 드레인 전극(412b)의 단부의 상단부와 하단부의 거리보다 길다. 다시 말하면, 제2 배선(410c)의 단부의 형상은, 소스 전극(412a) 및 드레인 전극(412b)보다 테이퍼 각이 작다.
제2 배선(412c)의 형상을 상술한 형상으로 함으로써, 제3 배선으로서 기능하는 도전막(122b)의 피복성을 향상시킬 수 있다.
또한, 접속부(460)에 있어서, 제1 배선(104b)과 제2 배선(410c)은 제3 배선으로서 기능하는 도전막(122b)을 개재하여 접속된다.
이상의 공정에서 기판(102) 위의 트랜지스터(450)와 접속부(460)를 형성할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치는, 트랜지스터(450)와 접속부(460)를 동일 기판 위에 5장의 마스크 장수(5회의 패터닝 공정)로 제작할 수 있다. 따라서, 생산성이 우수한 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치에 대해서, 도 7 내지 도 9를 사용하여 설명한다. 또한, 도 1 내지 도 6에서 나타낸 부호에 대해서는, 동일한 부호를 사용하고, 그 반복 설명은 생략한다.
도 7에 나타내는 반도체 장치는, 실시 형태 1에 나타내는 트랜지스터(150)에, 용량 소자(170)를 접속한 구성의 일례이다.
트랜지스터(150)는, 기판(102) 위의 게이트 전극(104a)과, 게이트 전극(104a) 위에 형성되는 제1 절연막(108)과, 제1 절연막(108) 위에 형성되고, 게이트 전극(104a)과 중첩하는 위치에 형성되는 산화물 반도체막(110)과, 산화물 반도체막(110)과 전기적으로 접속되는 소스 전극(112a) 및 드레인 전극(112b)을 갖고 있다.
또한, 트랜지스터(150) 위, 보다 상세하게는 산화물 반도체막(110), 소스 전극(112a), 및 드레인 전극(112b) 위에 제2 절연막(120)이 형성되어 있다. 도 7에서는, 제2 절연막(120)은 절연막(114, 116, 118)의 3층의 적층 구조를 예시하고 있다.
또한, 제2 절연막(120)에는, 드레인 전극(112b)에 도달하는 개구(142a)가 형성되어 있다. 또한, 제2 절연막(120) 위에 형성되고, 개구(142a)를 덮도록 화소 전극으로서 기능하는 도전막(122a)이 형성되어 있다. 도전막(122a)은, 트랜지스터(150)의 드레인 전극(112b)과 접속된다.
용량 소자(170)는, 산화물 반도체막(110a)과, 산화물 반도체막(110a)의 단부의 일부에 중첩하여 형성되는 절연막(114, 116)과, 절연막(116) 및 산화물 반도체막(110a) 위에 형성되는 절연막(118)과, 절연막(118) 위에 형성되는 도전막(122a)을 갖고 있다.
용량 소자(170)는, 한 쌍의 전극간에 유전체막을 갖는 구조이다. 구체적으로는, 한 쌍의 전극 중 한쪽으로서, 산화물 반도체막(110a)가 도전막으로서 기능하고, 한 쌍의 전극 중 다른 쪽으로서, 도전막(122a)이 기능한다. 산화물 반도체막(110a)은, 트랜지스터(150)의 산화물 반도체막(110)과 동일한 공정, 다시 말하면 산화물 반도체막(110)과 동일 표면 위에 형성된다. 또한, 도전막(122a)은, 화소 전극으로서의 기능과 용량 소자의 전극으로서의 기능을 갖는다. 또한, 용량 소자(170)의 유전체막으로서는, 트랜지스터(150)의 제2 절연막의 일부로서 기능하는 절연막(118)을 사용한다.
이와 같이, 트랜지스터(150)와 용량 소자(170)는 동시에 제작하는 것이 가능하다. 트랜지스터(150)에 용량 소자(170)를 접속하는 구성으로 함으로써, 본 발명의 일 형태의 반도체 장치를, 예를 들어 액정 표시 장치의 화소부에 사용할 수 있다.
또한, 도 7에서 도시하고 있지 않지만, 도 1에서 나타내는 접속부(160)를 트랜지스터(150)와 용량 소자(170)와 동시에 형성해도 된다.
또한, 용량 소자(170)는 투광성을 갖는다. 구체적으로는, 한 쌍의 전극 중 한쪽으로서 기능하는 산화물 반도체막(110a), 한 쌍의 전극 중 다른 쪽으로서 기능하는 도전막(122a), 및 유전체막으로서 기능하는 절연막(118)의 구성이 투광성을 갖는 산화물 반도체막, 도전막 또는 절연막으로 구성된다. 이와 같이, 용량 소자(170)가 투광성을 가짐으로써, 용량 소자(170)를 대면적으로 형성하는 것이 가능하게 된다.
여기서, 도 7에 나타내는 반도체 장치의 제작 방법에 대해서, 도 8 및 도 9를 사용하여 설명을 행한다.
먼저, 기판(102)을 준비한다. 이어서, 기판(102) 위에 도전막을 형성하고, 해당 도전막을 원하는 영역으로 가공함으로써, 게이트 전극(104a)을 형성한다. 그 후, 기판(102), 및 게이트 전극(104a) 위에 절연막(106) 및 절연막(107)을 포함하는 제1 절연막(108)을 형성한다. 그 후, 제1 절연막(108) 위에 산화물 반도체막(110) 및 산화물 반도체막(110a)을 형성한다(도 8의 (A) 참조).
또한, 게이트 전극(104a)을 형성하는 공정은, 제1 패터닝 공정이 된다. 또한, 산화물 반도체막(110) 및 산화물 반도체막(110a)을 형성하는 공정은, 제2 패터닝 공정이 된다.
이어서, 제1 절연막(108), 산화물 반도체막(110), 및 산화물 반도체막(110a) 위에 도전막을 형성하고, 해당 도전막을 원하는 영역으로 가공함으로써, 소스 전극(112a), 및 드레인 전극(112b)을 형성한다(도 8의 (B) 참조).
또한, 소스 전극(112a), 및 드레인 전극(112b)을 형성하는 공정은, 제3 패터닝 공정이 된다.
또한, 산화물 반도체막(110) 위에 소스 전극(112a) 및 드레인 전극(112b)이 형성된 단계에서, 트랜지스터(150)가 형성된다.
이어서, 제1 절연막(108), 산화물 반도체막(110), 산화물 반도체막(110a), 소스 전극(112a), 및 드레인 전극(112b) 위에 절연막(114, 116)을 형성한다(도 8의 (C) 참조).
이어서, 절연막(114, 116)의 원하는 영역을 가공함으로써, 개구(140a)를 형성한다(도 8의 (D) 참조).
또한, 개구(140a)를 형성하는 공정은, 제4 패터닝 공정이 된다. 또한, 개구(140a)를 형성하는 공정은, 도 5의 (C)에 나타내는 개구(140)의 형성시와 동시에 행할 수 있다.
또한, 개구(140a)는 적어도 산화물 반도체막(110a)의 일부가 노출되도록 형성한다. 본 실시 형태에서는, 개구(140a)에 의해, 산화물 반도체막(110a)의 표면의 일부가 노출되어 있다. 개구(140a)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 단, 개구(140a)의 형성 방법으로서는, 이것에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 할 수도 있다.
이어서, 개구(140a)를 덮도록, 절연막(116) 및 산화물 반도체막(110a) 위에 절연막(118)을 형성한다. 절연막(118)의 형성에 의해, 트랜지스터(150) 위에 제2 절연막(120)이 형성된다(도 9의 (A) 참조).
절연막(118)은, 외부로부터의 불순물, 예를 들어, 물, 알칼리 금속, 알칼리 토금속 등이, 산화물 반도체막(110)으로 확산되는 것을 방지하는 재료로 형성되는 막이며, 나아가 수소를 포함한다. 이로 인해, 절연막(118)의 수소가 산화물 반도체막(110a)에 확산되면, 산화물 반도체막(110a)에서 수소는 산소와 결합하거나, 또는 수소는 산소 결손과 결합하여 캐리어인 전자가 생성된다. 그 결과, 산화물 반도체막(110a)은 도전성이 높아지고 투광성을 갖는 도전막이 된다.
또한, 본 실시 형태에서는, 산화물 반도체막(110a)에 접하여 절연막(118)으로부터 수소를 도입하는 방법에 대해서 예시했지만, 이것에 한정되지 않는다. 예를 들어, 트랜지스터(150)의 채널로서 기능하는 산화물 반도체막(110) 위에 마스크를 설치하고, 해당 마스크에 덮여 있지 않은 영역에 수소를 도입해도 된다. 예를 들어, 이온 도핑 장치 등을 사용하여, 산화물 반도체막(110a)에 수소를 도입할 수 있다.
이어서, 절연막(114, 116, 118)의 원하는 영역을 가공함으로써, 개구(142a)를 형성한다(도 9의 (B) 참조).
또한, 개구(142a)를 형성하는 공정은, 제5 패터닝 공정이 된다.
개구(142a)로서는, 드레인 전극(112b)의 일부가 노출되도록 형성한다. 또한, 개구(142a)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 단, 개구(142a)의 형성 방법으로서는, 이것에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 할 수도 있다.
이어서, 개구(142a)를 덮도록 절연막(118) 위에 도전막을 형성하고, 해당 도전막을 원하는 영역으로 가공함으로써 화소 전극 및 용량 소자의 전극으로서 기능하는 도전막(122a)을 형성한다. 또한, 이 단계에서 용량 소자(170)가 형성된다(도 9의 (C) 참조).
또한, 도전막(122a)을 형성하는 공정은, 제6 패터닝 공정이 된다.
이상의 공정에서 기판(102) 위의 트랜지스터(150)와 용량 소자(170)를 형성할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치는, 트랜지스터(150)와 용량 소자(170)를 동일 기판 위에 6장의 마스크 장수(6회의 패터닝 공정)로 제작할 수 있다. 따라서, 생산성이 우수한 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치로서, 사용할 수 있는 트랜지스터의 구조에 대해서 도 10을 사용하여 설명한다.
도 10의 (A)에 나타내는 반도체 장치는, 앞서 설명한 반도체 장치에 포함되는 트랜지스터(150)의 산화물 반도체막(110)을, 산화물 반도체막(111a) 및 산화물 막(111b)의 적층 구조로 한 예이다. 따라서, 기타의 구성은, 트랜지스터(150)와 동일하며, 앞의 설명을 참작할 수 있다.
여기서, 산화물 반도체막(111a) 및 산화물 막(111b)의 상세에 대하여 이하 설명한다.
산화물 반도체막(111a)과 산화물 막(111b)은, 적어도 하나의 동일한 구성 원소를 갖는 금속 산화물을 사용하는 것이 바람직하다. 또는, 산화물 반도체막(111a)과 산화물 막(111b)의 구성 원소를 동일하게 하고, 양자의 조성을 상이하게 해도 된다.
산화물 반도체막(111a)이 In-M-Zn 산화물(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf)인 경우, In-M-Zn 산화물을 성막하기 위해 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In≥M, Zn≥M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=5:5:6(1:1:1.2), In:M:Zn=3:1:2 등이 바람직하다. 또한, 성막되는 산화물 반도체막(111a)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±20%의 변동을 포함한다.
또한, 산화물 반도체막(111a)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In과 M의 원자수 비율은, 바람직하게는 In이 25atomic% 이상, M이 75atomic% 미만, 더욱 바람직하게는 In이 34atomic% 이상, M이 66atomic% 미만으로 한다.
산화물 반도체막(111a)은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(111a)의 두께는, 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 막(111b)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf)이며, 또한 산화물 반도체막(111a)보다 전도대의 하단부의 에너지가 진공 준위에 가깝고, 대표적으로는, 산화물 막(111b)의 전도대의 하단부의 에너지와, 산화물 반도체막(111a)의 전도대의 하단부의 에너지의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 즉, 산화물 막(111b)의 전자 친화력과, 산화물 반도체막(111a)의 전자 친화력의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다.
산화물 막(111b)이, 상술한 M을 In보다 높은 원자수비로 가짐으로써, 이하의 효과를 갖는 경우가 있다. (1) 산화물 막(111b)의 에너지 갭을 크게 한다. (2) 산화물 막(111b)의 전자 친화력을 작게 한다. (3) 외부로부터의 불순물을 차폐한다. (4) 산화물 반도체막(111a)과 비교하여 절연성이 높아진다. 또한, 원소 M은 산소와의 결합력이 강한 금속 원소이기 때문에, M을 In보다 높은 원자수비로 가짐으로써, 산소 결손이 발생하기 어려워진다.
산화물 막(111b)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In과 M의 원자수 비율은, 바람직하게는, In이 50atomic% 미만, M이 50atomic% 이상, 더욱 바람직하게는, In이 25atomic% 미만, M이 75atomic% 이상으로 한다.
또한, 산화물 반도체막(111a), 및 산화물 막(111b)이 In-M-Zn 산화물(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf)인 경우, 산화물 반도체막(111a)과 비교하여, 산화물 막(111b)에 포함되는 M의 원자수비가 크고, 대표적으로는, 산화물 반도체막(111a)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비이다.
또한, 산화물 막(111b)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체막(111a)을 In:M:Zn=x2:y2:z2[원자수비]라 하면, y1/x1이 y2/x2보다 크고, 바람직하게는 y1/x1이 y2/x2보다 1.5배 이상이다. 더욱 바람직하게는 y1/x1이 y2/x2보다 2배 이상 크고, 보다 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크다. 이때, 산화물 반도체막(111a)에 있어서, y2가 x2 이상이면 산화물 반도체를 사용한 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y2가 x2의 3배 이상이 되면, 산화물 반도체를 사용한 트랜지스터의 전계 효과 이동도가 저하되어버리기 때문에, y2는 x2의 3배 미만이면 바람직하다.
산화물 반도체막(111a) 및 산화물 막(111b)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위해 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, M>In, Zn≥M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:3, In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:5, In:Ga:Zn=1:3:6, In:Ga:Zn=1:3:7, In:Ga:Zn=1:3:8, In:Ga:Zn=1:3:9, In:Ga:Zn=1:3:10, In:Ga:Zn=1:6:4, In:Ga:Zn=1:6:5, In:Ga:Zn=1:6:6, In:Ga:Zn=1:6:7, In:Ga:Zn=1:6:8, In:Ga:Zn=1:6:9, In:Ga:Zn=1:6:10이 바람직하다. 또한, 상기 스퍼터링 타깃을 사용하여 성막된 산화물 반도체막(111a) 및 산화물 막(111b)에 포함되는 금속 원소의 원자수비는 각각, 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±20%의 변동을 포함한다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 임계값 전압 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 산화물 반도체막(111a)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 막(111b)은, 나중에 형성하는 절연막(114) 또는 절연막(116)을 형성할 때의, 산화물 반도체막(111a)에 대한 대미지 완화막으로서도 기능한다. 산화물 막(111b)의 두께는, 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(111a)에 있어서, 제14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(111a)에 있어서 산소 결손이 증가하여 n형화되어버린다. 이로 인해, 산화물 반도체막(111a)에서의 실리콘이나 탄소의 농도, 또는 산화물 막(111b)과, 산화물 반도체막(111a)과의 계면 근방의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막(111a)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되어버리는 경우가 있다. 이로 인해, 산화물 반도체막(111a)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(111a)에 질소가 포함되어 있으면, 캐리어인 전자가 발생하여, 캐리어 밀도가 증가하고, n형화되기 쉽다. 그 결과, 질소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 산화물 반도체막(111a)에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는, 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한, 산화물 반도체막(111a) 및 산화물 막(111b)은, 각 층을 단순히 적층하는 것이 아니라, 연속 접합(여기서는 특히 전도대의 하단부의 에너지가 각 막의 사이에서 연속적으로 변화하는 구조)이 형성되도록 제작한다. 즉, 각 막의 계면에서, 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 가령, 적층된 산화물 반도체막(111a) 및 산화물 막(111b)의 사이에 불순물이 혼재되어 있으면, 에너지 밴드의 연속성이 상실되어, 계면에서 캐리어가 포획되거나, 또는 재결합하여, 소멸되어버린다.
연속 접합을 형성하기 위해서는, 로드 로크실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 접촉시키지 않고 연속해서 적층하는 것이 필요해진다. 스퍼터링 장치에서의 각 챔버는, 산화물 반도체막에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위해 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa 내지 1×10-4Pa 정도까지) 하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류하지 않도록 해 두는 것이 바람직하다.
여기서, 트랜지스터(150)에 포함되는 적층 구조의 밴드 구조에 대해서, 도 10의 (B)를 사용하여 설명한다.
도 10의 (B)는, 트랜지스터(150)에 포함되는 밴드 구조의 일부를 모식적으로 도시하고 있다. 여기에서는, 절연막(107) 및 절연막(114)으로서 산화 실리콘막을 설치한 경우에 대하여 설명한다. 또한, 도 10의 (B)에 나타내는 EcI1은, 절연막(107)으로서 사용하는 산화 실리콘층의 전도대 하단부의 에너지를 나타내고, EcS1은, 산화물 반도체막(111a)의 전도대 하단부의 에너지를 나타내고, EcS2는, 산화물 막(111b)의 전도대 하단부의 에너지를 나타내고, EcI2는, 절연막(114)으로서 사용하는 산화 실리콘막의 전도대 하단부의 에너지를 나타낸다.
도 10의 (B)에 도시한 바와 같이, 산화물 반도체막(111a) 및 산화물 막(111b)에 있어서, 전도대 하단부의 에너지는 장벽이 없이 완만하게 변화한다. 환언하면, 연속적으로 변화한다고도 할 수 있다. 이것은, 산화물 반도체막(111a)과 산화물 막(111b)이 공통의 원소를 포함하고, 산화물 반도체막(111a) 및 산화물 막(111b)의 사이에서, 산소가 서로 이동함으로써 혼합층이 형성되기 때문이라고 할 수 있다.
도 10의 (B)로부터, 산화물 반도체막(111a)이 웰(우물)이 되고, 채널 영역이 산화물 반도체막(111a)에 형성되는 것을 알 수 있다. 또한, 산화물 반도체막(111a) 및 산화물 막(111b)은, 전도대 하단부의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체막(111a)과 산화물 막(111b)이 연속 접합하고 있다고도 할 수 있다.
또한, 도 10의 (B)에 도시한 바와 같이, 산화물 막(111b)과 절연막(114)의 계면 근방에는, 절연막(114)의 구성 원소인 실리콘 또는 탄소 등의 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 산화물 막(111b)이 설치됨으로써, 산화물 반도체막(111a)과 해당 트랩 준위를 멀어지게 할 수 있다. 단, EcS1과 EcS2의 에너지 차가 작은 경우, 산화물 반도체막(111a)의 전자가 해당 에너지 차를 초과하여 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 계면에 마이너스의 고정 전하가 발생하고, 트랜지스터의 임계값 전압은 플러스 방향으로 시프트되어버린다. 따라서, EcS1과 EcS2의 에너지 차를, 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 임계값 전압의 변동이 저감되어, 안정된 전기 특성이 되기 때문에 적합하다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치로서, 사용할 수 있는 트랜지스터의 구조에 대해서 도 11을 사용하여 설명한다.
도 11의 (A) 내지 도 11의 (C)에, 반도체 장치가 갖는 트랜지스터(151)의 상면도 및 단면도를 도시한다. 도 11의 (A)는 트랜지스터(151)의 상면도이며, 도 11의 (B)는 도 11의 (A)의 일점 쇄선 A-B간의 절단면의 단면도에 상당하고, 도 11의 (C)는 도 11의 (A)의 일점 쇄선 C-D간의 절단면의 단면도에 상당한다. 또한, 도 11의 (A)에서는, 명료화를 위해 구성 요소의 일부를 생략하여 도시하고 있다.
도 11의 (B) 및 도 11의 (C)에 나타내는 트랜지스터(151)는, 채널 에치형 트랜지스터이며, 기판(102) 위에 설치되는 게이트 전극(104a)과, 기판(102) 및 게이트 전극(104a) 위에 형성되는 절연막(106) 및 절연막(107)을 포함하는 제1 절연막(108)과, 제1 절연막(108)을 개재하여, 게이트 전극(104a)과 중첩하는 산화물 반도체막(110)과, 산화물 반도체막(110)에 접하는 소스 전극(112a) 및 드레인 전극(112b)을 갖는다. 또한, 제1 절연막(108), 산화물 반도체막(110), 소스 전극(112a) 및 드레인 전극(112b) 위에 절연막(114, 116, 118)을 포함하는 제2 절연막(120)과, 제2 절연막(120) 위에 형성되는 게이트 전극(122c)을 갖는다. 게이트 전극(122c)은, 제1 절연막(108) 및 제2의 절연막(120)에 형성되는 개구(142d, 142e)에서, 게이트 전극(104a)과 접속한다.
또한, 제1 절연막(108)은, 트랜지스터(151)의 제1 게이트 절연막으로서 기능하고, 제2 절연막(120)은 트랜지스터(151)의 제2 게이트 절연막으로서 기능한다. 또한, 도전막(122a)은 화소 전극으로서 기능한다.
본 실시 형태에 나타내는 트랜지스터(151)는, 게이트 전극(104a) 및 게이트 전극(122c)의 사이에, 제1 절연막(108) 및 제2 절연막(120)을 개재하여 산화물 반도체막(110)이 설치되어 있다. 또한, 게이트 전극(104a)은, 도 11의 (A)에 도시한 바와 같이, 상면 형상에 있어서, 제1 절연막(108)을 개재하여 산화물 반도체막(110)의 측면과 중첩한다.
제1 절연막(108) 및 제2 절연막(120)에는 복수의 개구를 갖는다. 대표적으로는, 도 11의 (B)에 도시한 바와 같이, 드레인 전극(112b)의 일부가 노출되는 개구(142a)를 갖는다. 또한, 도 11의 (C)에 도시한 바와 같이, 채널 폭 방향에 있어서, 산화물 반도체막(110)을 사이에 끼우는 개구(142d, 142e)를 갖는다. 즉, 산화물 반도체막(110)의 측면의 외측에 개구(142d, 142e)를 갖는다. 개구(142a)에서, 드레인 전극(112b)과 도전막(122a)이 접속한다. 또한, 개구(142d, 142e)에서, 게이트 전극(104a) 및 게이트 전극(122c)이 접속한다. 즉, 채널 폭 방향에 있어서, 게이트 전극(104a) 및 게이트 전극(122c)은, 제1 절연막(108) 및 제2 절연막(120)을 개재하여 산화물 반도체막(110)을 둘러싼다. 또한, 개구(142d, 142e)의 측면에서, 게이트 전극(122c)은 산화물 반도체막(110)의 측면과 대향한다.
게이트 전극(104a) 및 게이트 전극(122c)을 갖고, 또한 게이트 전극(104a) 및 게이트 전극(122c)을 동일 전위로 하고, 또한 산화물 반도체막(110)의 측면이 게이트 전극(122c)과 대향함으로써, 나아가, 채널 폭 방향에 있어서, 게이트 전극(104a) 및 게이트 전극(122c)이 제1 절연막(108) 및 제2 절연막(120)을 개재하여 산화물 반도체막(110)을 둘러쌈으로써, 산화물 반도체막(110)에 있어서 캐리어가 흐르는 영역이, 제1 절연막(108)과 산화물 반도체막(110)의 계면, 및 제2 절연막(120)과 산화물 반도체막(110)의 계면뿐만 아니라, 산화물 반도체막(110)의 넓은 범위에서 캐리어가 흐르기 때문에, 트랜지스터(151)에서의 캐리어의 이동량이 증가한다.
그 결과, 트랜지스터(151)의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아지고, 대표적으로는 전계 효과 이동도가 10cm2/V·s 이상, 나아가 20cm2/V·s 이상이 된다. 또한, 여기에서의 전계 효과 이동도는, 산화물 반도체막의 물성값으로서의 이동도의 근사값이 아니라, 트랜지스터의 포화 영역에서의 전류 구동력의 지표이며, 외관상의 전계 효과 이동도이다. 또한, 트랜지스터의 채널 길이(L길이라고도 함)를 0.5㎛ 이상 6.5㎛ 이하, 바람직하게는 1㎛보다 크고 6㎛ 미만, 보다 바람직하게는 1㎛보다 크고 4㎛ 이하, 보다 바람직하게는 1㎛보다 크고 3.5㎛ 이하, 보다 바람직하게는 1㎛보다 크고 2.5㎛ 이하로 함으로써, 전계 효과 이동도의 증가가 현저하다. 또한, 채널 길이가 0.5㎛ 이상 6.5㎛ 이하와 같이 작음으로써, 채널 폭도 작게 하는 것이 가능하다.
이로 인해, 게이트 전극(104a) 및 게이트 전극(122c)의 접속부가 되는 영역을 복수 설치해도, 트랜지스터(151)의 면적을 축소하는 것이 가능하다.
또한, 에칭 등으로 가공된 산화물 반도체막(110)의 단부에서는, 가공에서의 대미지에 의해 결함이 형성됨과 함께, 불순물 부착 등에 의해 오염된다. 이로 인해, 트랜지스터(151)에 있어서 게이트 전극(104a) 및 게이트 전극(122c) 중 한쪽만 형성되는 경우, 산화물 반도체막(110)이 진성 또는 실질적으로 진성이어도, 전계 등의 스트레스가 부여됨으로써 산화물 반도체막(110)의 단부는 활성화되어, n형(저저항 영역)으로 되기 쉽다.
또한, 상기 n형의 단부가, 소스 전극(112a)과 드레인 전극(112b)의 사이에 설치되면, n형의 영역이 캐리어의 패스가 되어버려, 기생 채널이 형성된다. 그 결과, 임계값 전압에서의 드레인 전류의 상승이 단계적이고, 또한 임계값 전압이 마이너스 시프트한 트랜지스터로 되어버린다. 그러나, 도 11의 (C)에 도시한 바와 같이, 동일 전위인 게이트 전극(104a) 및 게이트 전극(122c)을 갖고, 채널 폭 방향에 있어서, 게이트 전극(122c)이, 제2 절연막(120)의 측면에서 산화물 반도체막(110)의 측면과 대향함으로써, 게이트 전극(122c)의 전계가 산화물 반도체막(110)의 측면으로부터도 영향을 미친다. 그 결과, 산화물 반도체막(110)의 측면, 또는 측면 및 그 근방을 포함하는 단부에서의 기생 채널의 발생이 억제된다. 그 결과, 임계값 전압에서의 드레인 전류의 상승이 급준한, 전기 특성이 우수한 트랜지스터가 된다.
또한, 게이트 전극(104a) 및 게이트 전극(122c)을 가짐으로써, 각각이 외부로부터의 전계를 차폐하는 기능을 갖기 때문에, 기판(102) 및 게이트 전극(104a)의 사이, 게이트 전극(122c) 위에 설치되는 하전 입자 등의 전하가, 산화물 반도체막(110)에 영향을 미치지 않는다. 그 결과, 스트레스 시험(예를 들어, 게이트 전극에 마이너스의 전위를 인가한다- GBT(Gate Bias-Temperature) 스트레스 시험)의 열화가 억제됨과 함께, 서로 다른 드레인 전압에서의 온 전류의 상승 전압의 변동을 억제할 수 있다.
또한, BT 스트레스 시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화(즉, 경년 변화)를 단시간에 평가할 수 있다. 특히, BT 스트레스 시험 전후에 있어서의 트랜지스터의 임계값 전압의 변동량은, 신뢰성을 조사하기 위한 중요한 지표가 된다. BT 스트레스 시험 전후에 있어서, 임계값 전압의 변동량이 적을수록, 신뢰성이 높은 트랜지스터라고 할 수 있다.
또한, 트랜지스터(151)의 제작 방법으로서는 이하와 같다.
도 11의 (B), (C)에 나타내는 개구(142d, 142e)에 대해서는, 개구(142a)와 동일한 공정, 즉 개구(142a)와 동시에 형성할 수 있다. 또한, 게이트 전극(122c)은, 화소 전극으로서의 기능을 갖는 도전막(122a)과 동일한 공정, 즉 도전막(122a)과 동시에 형성할 수 있다.
개구(142d, 142e), 및 게이트 전극(122c) 이외의 제작 공정에 대해서는, 실시 형태 1의 트랜지스터(150)의 제작 방법과 마찬가지이기 때문에, 여기에서의 설명은 생략한다.
이와 같이, 산화물 반도체막을 갖는 트랜지스터를 갖는 반도체 장치에 있어서, 전기 특성이 우수한 반도체 장치를 얻을 수 있다. 또한, 산화물 반도체막을 갖는 트랜지스터를 갖는 반도체 장치에 있어서, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 실시 형태 1의 트랜지스터(150)에 적용 가능한 산화물 반도체막의 일례에 대하여 설명한다.
<산화물 반도체막의 결정성>
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은, 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 구별된다.
비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선은, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은, 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 대부분의 결정부는, 한 변이 100nm 미만인 입방체 내에 수용되는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는, 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만인 입방체 내에 수용되는 크기의 경우도 포함된다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해 관찰하면, 명확한 결정부끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS막은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 대략 평행한 방향에서 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층상(層狀)으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
또한, 본 명세서에서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
한편, CAAC-OS막을, 시료면과 대략 수직인 방향에서 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각형 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 서로 다른 결정부간에서, 금속 원자의 배열에 규칙성은 나타나지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정 (009)면에 귀속되므로, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이라면, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 해서 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반해, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 서로 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰에서 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는, CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은, CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하여, 부분적으로 결정화도가 상이한 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31° 근방에 피크가 나타나고, 2θ가 36° 근방에 피크가 나타나지 않는 것이 바람직하다.
또한, 본 명세서에서, 결정이 3방정 또는 마름면체정일 경우, 육방정계로서 나타낸다.
CAAC-OS막은, 불순물 농도가 낮은 산화물 반도체막이다. 불순물은, 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은, 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은, 결함 준위 밀도가 낮은 산화물 반도체막이다.
또한, CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
이어서, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은, TEM에 의한 관찰상에서는, 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는, 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라고 한다. 또한, nc-OS막은, 예를 들어, TEM에 의한 관찰상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은, 서로 다른 결정부간에서 결정 방위에 규칙성이 나타나지 않는다. 그로 인해, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS막은, 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 가지 않는 경우가 있다. 예를 들어, nc-OS막에 대하여, 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은, 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 그로 인해, nc-OS막은, 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 단, nc-OS막은, 서로 다른 결정부간에서 결정 방위에 규칙성이 나타나지 않는다. 그로 인해, nc-OS막은, CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
또한, 산화물 반도체막은, 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 갖는 적층막이어도 된다.
<CAAC-OS막의 성막 방법>
CAAC-OS막은, 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여, 스퍼터링법에 의해 성막한다. 당해 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개하여, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 당해 평판 형상 또는 펠릿 형상의 스퍼터링 입자가, 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 성막할 수 있다.
평판 형상 또는 펠릿 형상의 스퍼터링 입자는, 예를 들어, a-b면에 평행한 면의 원 상당 직경이 3nm 이상 10nm 이하, 두께(a-b면에 수직인 방향의 길이)가 0.7nm 이상 1nm 미만이다. 또한, 평판 형상 또는 펠릿 형상의 스퍼터링 입자는, a-b면에 평행한 면이 정삼각형 또는 정육각형이어도 된다. 여기서, 면의 원 상당 직경이란, 면의 면적과 동등한 정원의 직경을 말한다.
또한, CAAC-OS막을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막시의 기판 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 해서 성막한다. 성막시의 기판 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착된다. 이때, 스퍼터링 입자가 양으로 대전됨으로써, 스퍼터링 입자끼리 반발하면서 기판에 부착되기 때문에, 스퍼터링 입자가 치우쳐서 불균일하게 중첩되지 않고, 두께가 균일한 CAAC-OS막을 성막할 수 있다.
성막시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 된다. 또한, 성막 가스 중의 불순물 농도를 저감하면 된다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은, 30체적% 이상, 바람직하게는 100체적%로 한다.
또는, CAAC-OS막은, 이하의 방법에 의해 형성한다.
먼저, 제1 산화물 반도체막을 1nm 이상 10nm 미만의 두께로 성막한다. 제1 산화물 반도체막은 스퍼터링법을 사용하여 성막한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30체적% 이상, 바람직하게는 100체적%로 하여 성막한다.
이어서, 가열 처리를 행하고, 제1 산화물 반도체막을 결정성이 높은 제1 CAAC-OS막으로 한다. 가열 처리의 온도는, 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는, 불활성 분위기 또는 산화성 분위기에서 행하면 된다. 바람직하게는, 불활성 분위기에서 가열 처리를 행한 후, 산화성 분위기에서 가열 처리를 행한다. 불활성 분위기에서의 가열 처리에 의해, 제1 산화물 반도체막의 불순물 농도를 단시간에 저감할 수 있다. 한편, 불활성 분위기에서의 가열 처리에 의해 제1 산화물 반도체막에 산소 결손이 생성되는 경우가 있다. 그 경우, 산화성 분위기에서의 가열 처리에 의해 해당 산소 결손을 저감할 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하 또는 1Pa 이하의 감압 하에서 행해도 된다. 감압 하에서는, 제1 산화물 반도체막의 불순물 농도를 더욱 단시간에 저감할 수 있다.
제1 산화물 반도체막은, 두께가 1nm 이상 10nm 미만임으로써, 두께가 10nm 이상인 경우와 비교하여, 가열 처리에 의해 용이하게 결정화시킬 수 있다.
이어서, 제1 산화물 반도체막과 동일한 조성인 제2 산화물 반도체막을 10nm 이상 50nm 이하의 두께로 성막한다. 제2 산화물 반도체막은 스퍼터링법을 사용하여 성막한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30체적% 이상, 바람직하게는 100체적%로 하여 성막한다.
이어서, 가열 처리를 행하고, 제2 산화물 반도체막을 제1 CAAC-OS막으로부터 고상 성장시킴으로써, 결정성이 높은 제2 CAAC-OS막으로 한다. 가열 처리의 온도는, 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는, 불활성 분위기 또는 산화성 분위기에서 행하면 된다. 바람직하게는, 불활성 분위기에서 가열 처리를 행한 후, 산화성 분위기에서 가열 처리를 행한다. 불활성 분위기에서의 가열 처리에 의해, 제2 산화물 반도체막의 불순물 농도를 단시간에 저감할 수 있다. 한편, 불활성 분위기에서의 가열 처리에 의해 제2 산화물 반도체막에 산소 결손이 생성되는 경우가 있다. 그 경우, 산화성 분위기에서의 가열 처리에 의해 해당 산소 결손을 저감할 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하 또는 1Pa 이하의 감압 하에서 행해도 된다. 감압 하에서는, 제2 산화물 반도체막의 불순물 농도를 더욱 단시간에 저감할 수 있다.
이상과 같이 하여, 합계의 두께가 10nm 이상인 CAAC-OS막을 형성할 수 있다. 당해 CAAC-OS막을, 산화물 적층에서의 산화물 반도체막으로서 적절하게 사용할 수 있다.
이어서, 예를 들어, 기판을 가열하지 않는 등에 의해 피형성면이 저온(예를 들어, 130℃ 미만, 100℃ 미만, 70℃ 미만 또는 실온(20℃ 내지 25℃) 정도)일 경우의 산화물 막의 형성 방법에 대하여 설명한다.
피형성면이 저온인 경우, 스퍼터 입자는 피성막면에 불규칙하게 쏟아진다. 스퍼터 입자는, 예를 들어, 마이그레이션을 하지 않기 때문에, 이미 다른 스퍼터 입자가 퇴적되어 있는 영역도 포함해서, 무질서하게 퇴적되어간다. 즉, 퇴적되어 얻어지는 산화물 막은, 예를 들어, 두께가 균일하지 않고, 결정의 배향도 무질서해지는 경우가 있다. 이와 같이 하여 얻어진 산화물 막은, 스퍼터 입자의 결정성을 어느 정도 유지하기 때문에, 결정부(나노 결정)를 갖는다.
또한, 예를 들어, 성막시의 압력이 높은 경우, 비상 중인 스퍼터 입자는, 아르곤 등의 다른 입자(원자, 분자, 이온, 라디칼 등)와 충돌하는 빈도가 높아진다. 스퍼터 입자는, 비상 중에 다른 입자와 충돌함(재 스퍼터됨)으로써, 결정 구조가 무너지는 경우가 있다. 예를 들어, 스퍼터 입자는, 다른 입자와 충돌함으로써, 평판 형상 또는 펠릿 형상의 형상을 유지할 수 없어, 세분화(예를 들어 각 원자로 나뉜 상태)되는 경우가 있다. 이때, 스퍼터 입자로부터 나뉜 각 원자가 피형성면에 퇴적되어 감으로써, 비정질 산화물 막이 형성되는 경우가 있다.
또한, 출발점에 다결정 산화물을 갖는 타깃을 사용한 스퍼터링법이 아니라, 액체를 사용하여 성막하는 방법의 경우, 또는 타깃 등의 고체를 기체화함으로써 성막하는 방법의 경우, 각 원자로 나뉜 상태에서 비상하여 피형성면에 퇴적되기 때문에, 비정질 산화물 막이 형성되는 경우가 있다. 또한, 예를 들어, 레이저 어블레이션법에서는, 타깃으로부터 방출된 원자, 분자, 이온, 라디칼, 클러스터 등이 비상 하여 피형성면에 퇴적되기 때문에, 비정질 산화물 막이 형성되는 경우가 있다.
본 발명의 일 형태의 저항 소자 및 트랜지스터에 포함되는 산화물 반도체막은, 상술한 어느 결정 상태의 산화물 반도체막을 적용해도 된다. 또한, 적층 구조의 산화물 반도체막을 포함하는 경우, 각 산화물 반도체막의 결정 상태가 상이해도 된다. 단, 트랜지스터의 채널로서 기능하는 산화물 반도체막에는, CAAC-OS막을 적용하는 것이 바람직하다. 또한, 저항 소자에 포함되는 산화물 반도체막은, 트랜지스터에 포함되는 산화물 반도체막보다 불순물 농도가 높기 때문에, 결정성이 저감되는 경우가 있다.
이상, 본 실시 형태에서 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치를 표시 장치에 적용한 일례에 대해서, 도면을 사용하여 설명한다. 또한, 상술한 실시 형태에 나타내는 부호와 마찬가지의 부위, 또는 마찬가지의 기능을 갖는 부분에 대해서는, 마찬가지의 부호를 붙이고, 그 상세 설명은 생략한다.
도 12의 (A)에, 표시 장치의 일례를 나타낸다. 도 12의 (A)에 나타내는 표시 장치는, 화소부(200)와, 주사선 구동 회로(204)와, 신호선 구동 회로(206)와, 각각이 평행 또는 대략 평행하게 배치되고, 또한 주사선 구동 회로(204)에 의해 전위가 제어되는 m개의 주사선(207)과, 각각이 평행 또는 대략 평행하게 배치되고, 또한 신호선 구동 회로(206)에 의해 전위가 제어되는 n개의 신호선(209)을 갖는다. 또한, 화소부(200)는, 매트릭스 형상으로 배치된 복수의 화소(301)를 갖는다. 또한, 주사선(207)을 따라, 각각이 평행 또는 대략 평행하게 배치된 용량선(215)을 갖는다. 또한, 용량선(215)은, 신호선(209)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있어도 된다. 또한, 주사선 구동 회로(204) 및 신호선 구동 회로(206)를 통합하여 구동 회로부라고 하는 경우가 있다.
각 주사선(207)은, 화소부(200)에서 m행 n열로 배치된 화소(202) 중, 어느 하나의 행에 배치된 n개의 화소(301)와 전기적으로 접속된다. 또한, 각 신호선(209)은, m행 n열로 배치된 화소(301) 중, 어느 하나의 열에 배치된 m개의 화소(301)에 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다. 또한, 각 용량선(215)은, m행 n열로 배치된 화소(301) 중, 어느 하나의 행에 배치된 n개의 화소(301)와 전기적으로 접속된다. 또한, 용량선(215)이, 신호선(209)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있는 경우에는, m행 n열로 배치된 화소(301) 중, 어느 하나의 열에 배치된 m개의 화소(301)에 전기적으로 접속된다.
실시 형태 1에 나타내는 반도체 장치는, 도 12의 (A)에 나타내는 화소(301), 주사선 구동 회로(204), 및 신호선 구동 회로(206)에 사용할 수 있다. 특히, 주사선 구동 회로(204), 및 신호선 구동 회로(206)의 접속부에서는, 실시 형태 1에 나타내는 접속부(160)를 갖는 구성으로 하면 적합하다. 또한, 화소(301)에서는, 실시 형태 2에 나타내는 트랜지스터(150), 및 용량 소자(170)를 적용하면 적합하다.
또한, 도 12의 (B)는 도 12의 (A)에 나타내는 표시 장치의 화소(301)에 사용할 수 있는 회로 구성의 일례를 나타내고 있다.
도 12의 (B)에 나타내는 화소(301)는, 액정 소자(322)와, 트랜지스터(150)와, 용량 소자(170)를 갖는다.
액정 소자(322)의 한 쌍의 전극 중 한쪽 전위는, 화소(301)의 사양에 따라서 적절히 설정된다. 액정 소자(322)는, 기입되는 데이터에 의해 배향 상태가 설정된다. 또한, 복수의 화소(301) 각각이 갖는 액정 소자(322)의 한 쌍의 전극 중 한쪽에 공통의 전위(코먼 전위)를 부여해도 된다. 또한, 각 행의 화소(301)마다의 액정 소자(322)의 한 쌍의 전극 중 한쪽에 서로 다른 전위를 부여해도 된다.
또한, 액정 소자(322)는, 액정의 광학적 변조 작용에 의해 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은, 액정에 걸리는 전계(가로 방향의 전계, 세로 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 또한, 액정 소자(322)로서는, 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 디스코틱 액정, 써모트로픽 액정, 라이오트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 액정, 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 바나나형 액정 등을 들 수 있다.
액정 소자(322)를 갖는 표시 장치의 구동 방법으로서는, 예를 들어, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용해도 된다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 단, 이것에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
또한, 블루상(Blue Phase)을 나타내는 액정과 키랄제를 포함하는 액정 조성물에 의해 액정 소자를 구성해도 된다. 블루상을 나타내는 액정은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
도 12의 (B)에 나타내는 화소(301)의 구성에 있어서, 트랜지스터(150)의 소스 전극 및 드레인 전극 중 한쪽은, 신호선(209)에 전기적으로 접속되고, 다른 쪽은 액정 소자(322)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(150)의 게이트 전극은, 주사선(207)에 전기적으로 접속된다. 트랜지스터(150)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터 기입을 제어하는 기능을 갖는다.
도 12의 (B)에 나타내는 화소(301)의 구성에 있어서, 용량 소자(170)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 용량선(215)에 전기적으로 접속되고, 다른 쪽은 액정 소자(322)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 용량선(215)의 전위값은, 화소(301)의 사양에 따라서 적절히 설정된다. 용량 소자(170)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어, 도 12의 (B)의 화소(301)를 갖는 표시 장치에서는, 주사선 구동 회로(204)에 의해 각 행의 화소(301)를 순차 선택하고, 트랜지스터(150)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소(301)는, 트랜지스터(150)가 오프 상태로 됨으로써 유지 상태가 된다. 이것을 행마다 순차 행함으로써 화상을 표시할 수 있다.
이상, 본 실시 형태에서 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치를 적용한 표시 모듈 및 전자 기기에 대해서, 도 13 및 도 14를 사용하여 설명을 행한다.
도 13에 나타내는 표시 모듈(8000)은, 상부 커버(8001)와 하부 커버(8002)의 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다.
본 발명의 일 형태의 반도체 장치는, 예를 들어, 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖게 하도록 하는 것도 가능하다. 또한, 표시 패널(8006)의 각 화소 내에 광 센서를 설치하여, 광학식의 터치 패널로 하는 것도 가능하다.
백라이트(8007)는 광원(8008)을 갖는다. 광원(8008)을 백라이트(8007)의 단부에 설치하고, 광 확산판을 사용하는 구성으로 해도 된다.
프레임(8009)은, 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한 프레임(8009)은 방열판으로서의 기능을 가져도 된다.
프린트 기판(8010)은, 전원 회로, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 되고, 별도 설치한 배터리(8011)에 의한 전원이어도 된다. 배터리(8011)는 상용 전원을 사용하는 경우에는 생략 가능하다.
또한, 표시 모듈(8000)에는, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 설치해도 된다.
도 14의 (A) 내지 도 14의 (H)는 전자 기기를 도시하는 도면이다. 이 전자 기기는, 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008) 등을 가질 수 있다.
도 14의 (A)는 모바일 컴퓨터이며, 상술한 것 외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 14의 (B)는 기록 매체를 구비한 휴대형의 화상재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것 외에, 제2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 14의 (C)는 고글형 디스플레이이며, 상술한 것 외에, 제2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 14의 (D)는 휴대형 유기기이며, 상술한 것 외에, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 14의 (E)는 텔레비전 수상 기능을 구비한 디지털 카메라이며, 상술한 것 외에, 안테나(5014), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 14의 (F)는 휴대형 유기기이며, 상술한 것 외에, 제2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 14의 (G)는 텔레비전 수상기이며, 상술한 것 외에, 튜너, 화상 처리부 등을 가질 수 있다. 도 14의 (H)는 운반형 텔레비전 수상기이며, 상술한 것 외에, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다.
도 14의 (A) 내지 도 14의 (H)에 나타내는 전자 기기는, 여러 기능을 가질 수 있다. 예를 들어, 여러 정보(정지 화상, 동화상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 일자 또는 시각 등을 표시하는 기능, 여러 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 여러 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 여러 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기에서는, 하나의 표시부를 주로 하여 화상 정보를 표시하고, 다른 하나의 표시부를 주로 하여 문자 정보를 표시하는 기능, 또는, 복수의 표시부에 시차를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 갖는 전자 기기에서는, 정지 화상을 촬영하는 기능, 동화상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 14의 (A) 내지 도 14의 (H)에 나타내는 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 여러 기능을 가질 수 있다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
[실시예]
본 실시예에서는, 본 발명의 일 형태인 반도체 장치로서 시료 1를 제작하여, 시료 1의 단면 관찰을 행하였다. 또한, 비교용의 반도체 장치로서 시료 2를 제작하여, 시료 2의 단면 관찰을 행하였다. 먼저, 시료 1 및 시료 2에 대해서 이하 설명을 행한다.
도 19의 (A)에 시료 1의 단면도를, 도 19의 (B)에 시료 2의 단면도를 각각 나타낸다.
(시료 1)
도 19의 (A)에 나타내는 반도체 장치는, 트랜지스터(550)와, 접속부(560)를 갖는다.
트랜지스터(550)는 기판(502) 위의 게이트 전극(504a)과, 게이트 전극(504a) 위에 형성되는 제1 절연막(508)과, 제1 절연막(508) 위에 형성되고, 게이트 전극(504a)과 중첩하는 위치에 형성되는 산화물 반도체막(510)과, 산화물 반도체막(510)과 전기적으로 접속되는 소스 전극(512a) 및 드레인 전극(512b)을 갖는다.
또한, 제1 절연막(508)은 절연막(506)과 절연막(507)에 의해 형성하였다.
또한, 트랜지스터(550) 위, 보다 상세하게는 산화물 반도체막(510), 소스 전극(512a), 및 드레인 전극(512b) 위에 제2 절연막(520)을 형성하였다. 제2 절연막(520)으로서는, 절연막(514, 516, 518)의 3층의 적층 구조로 하였다.
또한, 제2 절연막(520)에는, 드레인 전극(512b)에 도달하는 개구(542a)를 형성하였다. 또한, 제2 절연막(520) 위에 개구(542a)를 덮도록 화소 전극으로서 기능하는 도전막(522a)을 형성하였다. 또한, 도전막(522a)은, 트랜지스터(550)의 드레인 전극(512b)과 접속된다.
접속부(560)는, 기판(502) 위의 제1 배선(504b)과, 제1 배선(504b) 위의 제1 절연막(508)과, 제1 절연막(508)에 형성되는 개구(542b)와, 제1 절연막(508) 위의 제2 배선(512c)과, 제2 배선(512c) 위의 제2 절연막(520)과, 제2 절연막(520)에 형성되는 개구(540)와, 개구(542b) 및 개구(540)를 덮도록 형성되고, 또한 제1 배선(504b)과 제2 배선(512c)을 접속하는 제3 배선으로서 기능하는 도전막(522b)을 갖는다.
또한, 제1 배선(504b)은, 트랜지스터(550)의 게이트 전극(504a)과 동일 공정에서 형성하였다. 또한, 제2 배선(512c)은 트랜지스터(550)의 소스 전극(512a) 및 드레인 전극(512b)과 동일 공정에서 형성하였다.
(시료 2)
도 19의 (B)에 나타내는 반도체 장치는, 트랜지스터(550)와, 접속부(570)를 갖는다.
트랜지스터(550)는 시료 1의 트랜지스터(550)와 마찬가지의 구조이다.
접속부(570)는, 기판(502) 위의 제1 배선(504b)과, 제1 배선(504b) 위의 제1 절연막(508)과, 제1 절연막(508)에 형성되는 개구(542b)와, 제1 절연막(508) 위의 제2 배선(512d)과, 제2 배선(512d) 위의 제2 절연막(520)과, 제2 절연막(520)에 형성되는 개구(540)와, 개구(542b) 및 개구(540)를 덮도록 형성되고, 또한 제1 배선(504b)과 제2 배선(512d)을 접속하는 제3 배선으로서 기능하는 도전막(522b)을 갖는다.
도 19의 (A)에 나타내는 반도체 장치(시료 1)와, 도 19의 (B)에 나타내는 반도체 장치(시료 2)의 차이로서는, 제2 배선(512c) 및 제2 배선(512d)의 형성 방법, 및 단면 형상이 상이하다. 시료 1 및 시료 2의 제작 방법에 대해서, 이하 설명을 행한다. 또한, 시료 1과 시료 2의 제작 방법은, 제2 배선(512c) 및 제2 배선(512d) 이외의 제작 방법은 동일하기 때문에, 공통되는 제작 방법은 마찬가지로 설명하고, 그 반복 설명은 생략한다.
(시료 1의 제작 방법)
먼저, 기판(502)을 준비하였다. 기판(502)으로서는 유리 기판을 사용하였다. 그 후, 기판(502) 위에 게이트 전극(504a) 및 제1 배선(504b)이 되는 도전막을 형성하였다. 해당 도전막으로서는, 스퍼터링법에 의해 텅스텐막(W)을 200nm 형성하였다. 그 후, 제1 패터닝 공정 및 에칭 공정을 행하여, 게이트 전극(504a) 및 제1 배선(504b)을 형성하였다.
이어서, 기판(502), 게이트 전극(504a), 및 제1 배선(504b) 위에 절연막(506, 507)을 형성하였다. 절연막(506)으로서는, 두께 400nm의 질화 실리콘막을 형성하였다. 절연막(507)으로서는, 두께 50nm의 산화질화 실리콘막(SiON(1))을 형성하였다. 또한, 질화 실리콘막은, 제1 질화 실리콘막(SiN(1)), 제2 질화 실리콘막(SiN(2)), 및 제3 질화 실리콘막(SiN(3))의 3층 적층 구조로 하였다. 제1 질화 실리콘막(SiN(1))으로서는, 유량 200sccm의 실란, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로 해서 플라즈마 CVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용해서 2000W의 전력을 공급하여, 두께가 50nm가 되도록 형성하였다. 제2 질화 실리콘막(SiN(2))으로서는, 유량 200sccm의 실란, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로 해서 플라즈마 CVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용해서 2000W의 전력을 공급하여, 두께가 300nm가 되도록 형성하였다. 제3 질화 실리콘막(SiN(3))으로서는, 유량 200sccm의 실란, 및 유량 5000sccm의 질소를 원료 가스로 해서 플라즈마 CVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용해서 2000W의 전력을 공급하여, 두께가 50nm가 되도록 형성하였다. 또한, 제1 질화 실리콘막(SiN(1)), 제2 질화 실리콘막(SiN(2)), 및 제3 질화 실리콘막(SiN(3)) 형성시의 기판 온도는 350℃로 하였다.
절연막(507)으로서 사용한 산화질화 실리콘막(SiON(1))으로서는, 유량 20sccm의 실란, 유량 3000sccm의 일산화이질소를 원료 가스로 해서 플라즈마 CVD 장치의 반응실에 공급하고, 반응실 내의 압력을 40Pa로 제어하고, 27.12MHz의 고주파 전원을 사용해서 100W의 전력을 공급하여, 산화질화 실리콘막(SiON(1))을 형성하였다. 또한, 산화질화 실리콘막(SiON(1)) 형성시의 기판 온도는 350℃로 하였다.
이어서, 절연막(506, 507)을 개재하여 게이트 전극(504a)에 중첩되는 위치에 산화물 반도체막(510)을 형성하였다. 여기에서는, 절연막(507) 위에 두께 35nm의 산화물 반도체막을 스퍼터링법으로 형성하였다. 또한, 산화물 반도체막(510)으로서, 제2 패터닝 공정 및 에칭 공정에 의해 형상을 가공하였다.
산화물 반도체막은, 스퍼터링 타깃을 In:Ga:Zn=1:1:1(원자수비)의 타깃으로 하고, 유량 100sccm의 산소 및 유량 100sccm의 아르곤을 스퍼터링 가스로서 스퍼터링 장치의 반응실 내에 공급하고, 반응실 내의 압력을 0.6Pa로 제어하고, 2.5kW의 교류 전력을 공급하여 형성하였다. 또한, 산화물 반도체막을 형성할 때의 기판 온도를 170℃로 하였다.
이어서, 산화물 반도체막(510)에 접하는 소스 전극(512a) 및 드레인 전극(512b)을 형성하였다. 또한, 절연막(507) 위에 제2 배선(512c)을 형성하였다. 또한, 소스 전극(512a), 드레인 전극(512b), 및 제2 배선(512c)으로서, 제3 패터닝 공정 및 에칭 공정에 의해 형상을 가공하였다. 또한, 제3 패터닝 공정시에, 소스 전극(512a) 및 드레인 전극(512b)으로서는, 도 4의 (D)에 나타내는 레지스트 마스크(148a, 148b)와 마찬가지의 형상의 레지스트 마스크를 사용하였다. 또한, 제2 배선(512c)으로서는, 도 4의 (D)에 나타낸 레지스트 마스크(148c)와 마찬가지의 형상의 레지스트 마스크를 사용하였다. 또한, 제2 배선(512c)의 영역의 레지스트 마스크에 대해서는, 그레이 톤 마스크를 사용하였다.
소스 전극(512a), 드레인 전극(512b), 및 제2 배선(512c)으로서, 두께 50nm의 텅스텐막(W) 위에 두께 400nm의 알루미늄막(Al)를 형성하고, 알루미늄막(Al) 위에 두께 200nm의 티타늄막(Ti)을 형성하였다. 또한, 텅스텐막(W), 알루미늄막(Al), 및 티타늄막(Ti)에 대해서는, 각각 스퍼터링법을 사용하여 형성하였다.
이어서, 감압된 반응실에 기판을 이동하여, 350℃에서 가열한 후, 반응실에 설치되는 상부 전극에 27.12MHz의 고주파 전원을 사용해서 150W의 고주파 전력을 공급하고, 일산화이질소 분위기에서 발생시킨 산소 플라즈마에 산화물 반도체막(510)을 노출시켰다.
이어서, 산화물 반도체막(510), 소스 전극(512a), 드레인 전극(512b), 및 제2 배선(512c)을 덮도록 절연막(514, 516)을 형성하였다. 절연막(514)으로서, 제1 산화물 절연막을 형성하였다. 절연막(516)으로서, 제2 산화물 절연막을 형성하였다.
먼저, 상기 산소 플라즈마 처리 후, 대기에 노출시키지 않고, 연속적으로 제1 산화물 절연막 및 제2 산화물 절연막을 형성하였다. 제1 산화물 절연막으로서 두께 50nm의 산화질화 실리콘막(SiON(2))을 형성하고, 제2 산화물 절연막으로서 두께 400nm의 산화질화 실리콘막(SiON(3))을 형성하였다. 또한, 단면 형상에 있어서, 산화질화 실리콘막(SiON(2))과, 산화질화 실리콘막(SiON(3))에 대해서는, 동종의 성막 가스에 의해 형성하고 있기 때문에, 그 계면을 명확하게 알 수 없는 경우가 있다.
제1 산화물 절연막은, 유량 20sccm의 실란 및 유량 3000sccm의 일산화이질소를 원료 가스로 하고, 반응실의 압력을 200Pa, 기판 온도를 350℃로 하고, 100W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성하였다.
제2 산화물 절연막은, 유량 160sccm의 실란 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 반응실의 압력을 200Pa, 기판 온도를 220℃로 하고, 1500W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성하였다. 당해 조건에 의해, 화학 양론적 조성을 만족하는 산소보다 많은 산소를 포함하여, 가열에 의해 산소의 일부가 탈리되는 산화질화 실리콘막을 형성할 수 있다.
이어서, 가열 처리를 행하고, 제1 산화물 절연막 및 제2 산화물 절연막으로부터 물, 질소, 수소 등을 탈리시킴과 함께, 제2 산화물 절연막에 포함되는 산소의 일부를 산화물 반도체막(510)에 공급하였다. 여기에서는, 질소 및 산소 분위기에서, 350℃에서, 1시간의 가열 처리를 행하였다.
이어서, 절연막(514, 516)의 원하는 영역에 개구(540)를 형성하였다. 또한, 개구(540)의 형성으로서는, 제4 패터닝 공정 및 에칭 공정에 의해 형상을 가공하였다. 또한, 개구(540)의 형성 방법으로서는, 건식 에칭법을 사용하였다.
이어서, 절연막(516) 위에 개구(540)를 덮도록 절연막(518)을 형성하였다. 절연막(518)으로서는, 두께 100nm의 질화물 절연막을 형성하였다. 질화물 절연막은, 유량 50sccm의 실란, 유량 5000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로 하고, 반응실의 압력을 100Pa, 기판 온도를 350℃로 하고, 1000W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성하였다.
이어서, 절연막(514, 516, 518)에 드레인 전극(512b)에 도달하는 개구(542a)와, 절연막(506, 507)에 제1 배선(504b)에 도달하는 개구(542b)와, 절연막(514, 516, 518)에 제2 배선(512c)에 도달하는 개구(542c)를 동시에 형성하였다. 또한, 개구(542a, 542b, 542c)의 형성으로서는, 제5 패터닝 공정 및 에칭 공정에 의해 형상을 가공하였다. 또한, 개구(542a, 542b, 542c)의 형성 방법으로서는, 건식 에칭법을 사용하였다.
이어서, 절연막(518) 위에 개구(542a)를 덮도록 도전막(522a)을 형성하였다. 또한, 절연막(518) 위에 개구(542b, 542c)를 덮도록 제3 배선으로서 기능하는 도전막(522b)을 형성하였다. 또한, 도전막(522a, 522b)으로서는, 제6 패터닝 공정 및 에칭 공정에 의해 형상을 가공하였다.
또한, 도전막(522a, 522b)으로서는, 스퍼터링법에 의해 두께 100nm의 산화 실리콘을 포함하는 산화인듐-산화주석 화합물(ITO-SiO2, 이하 ITSO)의 도전막을 형성하였다. 또한, 해당 도전막에 사용한 타깃의 조성은, In2O3:SnO2:SiO2=85:10:5[중량%]로 하였다. 또한, 도전막(522a, 522b)의 형성 방법으로서는, 습식 에칭법을 사용하였다.
이상의 공정에서 본 발명의 일 형태의 시료 1을 제작하였다.
(시료 2의 제작 방법)
시료 2의 제작 방법으로서는, 시료 1의 제작 방법과 비교하여 이하의 점만 상이하다.
산화물 반도체막(510)을 형성한 후, 산화물 반도체막(510)에 접하는 소스 전극(512a) 및 드레인 전극(512b)을 형성하였다. 또한, 절연막(507) 위에 제2 배선(512d)을 형성하였다. 또한, 소스 전극(512a), 드레인 전극(512b), 및 제2 배선(512d)으로서, 제3 패터닝 공정 및 에칭 공정에 의해 형상을 가공하였다. 또한, 소스 전극(512a), 드레인 전극(512b), 제2 배선(512d)은 통상의 마스크를 사용하였다.
이상의 공정에서 비교용의 시료 2를 제작하였다.
도 20의 (A), (B)에 시료 1 및 시료 2의 단면 관찰 결과를 나타낸다.
또한, 본 실시예에서는, 도 20의 (A), (B)에 나타내는 접속부(560) 및 접속부(570)에 대해서 단면 관찰을 행하였다. 또한, 도 20의 (A), (B)에 나타내는 단면 관찰 결과는, STEM(Scanning Transmission Electron Microscopy)법에 의해 관측한 결과이다. 또한, 도 20의 (A), (B)에서, 도면 중의 C는, STEM 관찰시에 사용한 탄소(C) 코팅을 나타내고, 도면 중의 Pt는, STEM 관찰시에 사용한 플라티나(Pt) 코팅을 나타낸다.
도 20의 (A)의 결과로부터, 시료 1의 제2 배선(512c)으로서 사용한 텅스텐막(W), 알루미늄막(Al), 티타늄막(Ti)의 단면 형상의 테이퍼 각이 작은 것을 알 수 있다. 또한, 본 실시예에서 테이퍼 각이란, 시료를, 단면(기판의 표면과 직행하는 면)방향에서 관찰했을 때에, SiON(1)의 상면과 알루미늄막(Al), 또는 티타늄막(Ti)의 측면이 이루는 각도를 나타낸다. 또한, 알루미늄막(Al)보다 티타늄막(Ti)이 후퇴하고 있는 것을 알 수 있다. 제2 배선(512c)의 단면 형상을 도 20의 (A)에 도시한 바와 같은 형상으로 함으로써, 제2 배선(512c)의 상방에 형성되는 막, 도 20의 (A)에서는, SiON(2), SiON(3), SiN(4), ITSO의 피복성이 양호한 것을 확인할 수 있다.
한편, 도 20의 (B)의 결과로부터, 시료 2의 제2 배선(512d)으로서 사용한 텅스텐막(W), 알루미늄막(Al), 티타늄막(Ti)의 단면 형상의 테이퍼 각이 시료 1보다 큰 것을 알 수 있다. 제2 배선(512d)의 단면 형상을 도 20의 (B)에 도시한 바와 같은 형상으로 함으로써, 제2 배선(512d)의 상방에 형성되는 막, 도 20의 (B)에서는, SiON(2), SiON(3), SiN(4), ITSO의 피복성이 나쁘고, 특히 SiN(4), 및 ITSO에 대해서는, 역 테이퍼 형상의 영역에 피복되어 있다.
본 실시예에 나타내는 구성은, 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
102 : 기판 104a : 게이트 전극
104b : 배선 106 : 절연막
107 : 절연막 108 : 절연막
110 : 산화물 반도체막 110a : 산화물 반도체막
110c : 배선 111a : 산화물 반도체막
111b : 산화물 막 112 : 도전막
112_2 : 배선 112_3 : 배선
112a : 소스 전극 112b : 드레인 전극
112c : 배선 112c_1 : 배선
114 : 절연막 116 : 절연막
118 : 절연막 120 : 절연막
122a : 도전막 122b : 도전막
122c : 게이트 전극 140 : 개구
140a : 개구 142a : 개구
142b : 개구 142c : 개구
142d : 개구 142e : 개구
144a : 영역 144b : 영역
148a : 레지스트 마스크 148b : 레지스트 마스크
148c : 레지스트 마스크 150 : 트랜지스터
151 : 트랜지스터 160 : 접속부
170 : 용량 소자 200 : 화소부
202 : 화소 204 : 주사선 구동 회로
206 : 신호선 구동 회로 207 : 주사선
209 : 신호선 215 : 용량선
301 : 화소 322 : 액정 소자
410 : 산화물 반도체막 410a : 산화물 반도체막
410b : 산화물 반도체막 410c : 배선
412 : 도전막 412a : 소스 전극
412b : 드레인 전극 412c : 배선
448a : 레지스트 마스크 448b : 레지스트 마스크
448c : 레지스트 마스크 448d : 레지스트 마스크
448e : 레지스트 마스크 450 : 트랜지스터
470 : 트랜지스터부 472 : 접속부
474 : 영역 476 : 영역
478 : 영역 460 : 접속부
502 : 기판 504a : 게이트 전극
504b : 배선 506 : 절연막
507 : 절연막 508 : 절연막
510 : 산화물 반도체막 512a : 소스 전극
512b : 드레인 전극 512c : 배선
512d : 배선 514 : 절연막
516 : 절연막 518 : 절연막
520 : 절연막 522a : 도전막
522b : 도전막 540 : 개구
542a : 개구 542b : 개구
542c : 개구 550 : 트랜지스터
560 : 접속부 570 : 접속부
5000 : 하우징 5001 : 표시부
5002 : 표시부 5003 : 스피커
5004 : LED 램프 5005 : 조작 키
5006 : 접속 단자 5007 : 센서
5008 : 마이크로폰 5009 : 스위치
5010 : 적외선 포트 5011 : 기록 매체 판독부
5012 : 지지부 5013 : 이어폰
5014 : 안테나 5015 : 셔터 버튼
5016 : 수상부 5017 : 충전기
8000 : 표시 모듈 8001 : 상부 커버
8002 : 하부 커버 8003 : FPC
8004 : 터치 패널 8005 : FPC
8006 : 표시 패널 8007 : 백라이트
8008 : 광원 8009 : 프레임
8010 : 프린트 기판 8011 : 배터리

Claims (4)

  1. 반도체 장치로서,
    기판 위의 게이트 전극;
    상기 게이트 전극 위에 상기 게이트 전극과 중첩되는 영역을 포함하는 산화물 반도체막;
    상기 산화물 반도체막 위에 상기 게이트 전극과 중첩되는 영역을 포함하는 산화물막;
    상기 기판 위의 제1 도전막;
    상기 제1 도전막 위의 제1 절연막;
    상기 제1 절연막 위의 제2 절연막;
    상기 제2 절연막 위의 제3 절연막;
    상기 제3 절연막 위의 제4 절연막; 및
    상기 제4 절연막 위의 제2 도전막을 포함하고,
    상기 제1 절연막 및 상기 제2 절연막은 상기 제1 도전막과 중첩되는 영역에 제1 개구를 갖고,
    상기 제3 절연막은 상기 제1 도전막과 중첩되는 영역에 제2 개구를 갖고,
    상기 제4 절연막은 상기 제1 도전막과 중첩되는 영역에 제3 개구를 갖고,
    상기 제2 개구에 있어서, 상기 제4 절연막의 하면은 상기 제2 절연막의 상면과 접하는 영역을 포함하고, 또한 상기 제3 절연막의 상면과 접하는 영역을 포함하고,
    상기 산화물 반도체막 및 상기 산화물막은 각각 인듐, 갈륨 및 아연을 포함하고,
    상기 제1 도전막은 구리를 포함하고,
    상기 제1 절연막은 질화 실리콘막이고,
    상기 제2 절연막은 산화 실리콘막이고,
    상기 제4 절연막은 질화 실리콘막이고,
    상기 제2 도전막은 상기 제1 내지 제3 개구를 통하여 상기 제1 도전막과 접하는 영역을 포함하고,
    상기 제2 도전막은 투광성을 갖는, 반도체 장치.
  2. 반도체 장치로서,
    기판 위의 게이트 전극;
    상기 게이트 전극 위에 상기 게이트 전극과 중첩되는 영역을 포함하는 산화물 반도체막;
    상기 산화물 반도체막 위에 상기 게이트 전극과 중첩되는 영역을 포함하는 산화물막;
    상기 산화물막 위에 상기 게이트 전극과 중첩되는 영역을 포함하는 제3 도전막;
    상기 기판 위의 제1 도전막;
    상기 제1 도전막 위의 제1 절연막;
    상기 제1 절연막 위의 제2 절연막;
    상기 제2 절연막 위의 제3 절연막;
    상기 제3 절연막 위의 제4 절연막; 및
    상기 제4 절연막 위의 제2 도전막을 포함하고,
    상기 제1 절연막 및 상기 제2 절연막은 상기 제1 도전막과 중첩되는 영역에 제1 개구를 갖고,
    상기 제3 절연막은 상기 제1 도전막과 중첩되는 영역에 제2 개구를 갖고,
    상기 제4 절연막은 상기 제1 도전막과 중첩되는 영역에 제3 개구를 갖고,
    상기 제2 개구에 있어서, 상기 제4 절연막의 하면은 상기 제2 절연막의 상면과 접하는 영역을 포함하고, 또한 상기 제3 절연막의 상면과 접하는 영역을 포함하고,
    상기 산화물 반도체막 및 상기 산화물막은 각각 인듐, 갈륨 및 아연을 포함하고,
    상기 제1 도전막은 구리를 포함하고,
    상기 제1 절연막은 질화 실리콘막이고,
    상기 제2 절연막은 산화 실리콘막이고,
    상기 제4 절연막은 질화 실리콘막이고,
    상기 제2 도전막은 상기 제1 내지 제3 개구를 통하여 상기 제1 도전막과 접하는 영역을 포함하고,
    상기 제2 도전막 및 상기 제3 도전막은 각각 투광성을 갖는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 도전막은 인듐 아연 산화물을 포함하는, 반도체 장치.
  4. 제2항에 있어서,
    상기 제3 도전막은 인듐 아연 산화물을 포함하는, 반도체 장치.
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