TWI636510B - 薄膜電晶體基板及其製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 223
- 239000000758 substrate Substances 0.000 title claims abstract description 106
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims abstract description 354
- 238000000034 method Methods 0.000 claims abstract description 75
- 230000008569 process Effects 0.000 claims abstract description 52
- 238000009832 plasma treatment Methods 0.000 claims abstract description 36
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 41
- 229910052739 hydrogen Inorganic materials 0.000 claims description 41
- 239000001257 hydrogen Substances 0.000 claims description 41
- 229920002120 photoresistant polymer Polymers 0.000 claims description 36
- 238000005984 hydrogenation reaction Methods 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000010408 film Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 270
- 239000000463 material Substances 0.000 description 23
- 230000000052 comparative effect Effects 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 17
- 230000007547 defect Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910010272 inorganic material Inorganic materials 0.000 description 4
- 239000011147 inorganic material Substances 0.000 description 4
- 239000011368 organic material Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229920000089 Cyclic olefin copolymer Polymers 0.000 description 3
- 239000004713 Cyclic olefin copolymer Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 230000008439 repair process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229920000728 polyester Polymers 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
一種薄膜電晶體基板的其製造方法包括下列步驟。於基底上形成半導體層。形成第一絕緣層，以覆蓋半導體層。於第一絕緣層上形成第一導電層，其中第一絕緣層位於第一導電層與半導體層之間。在形成第一絕緣層之後及形成第一導電層之前，對半導體層進行第一氫化電漿處理製程。於基底上形成第二導電層，其中第二導電層與半導體層電性連接。此外，透過上述薄膜電晶體基板的製造方法所形成的薄膜電晶體基板也被提出。
Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種薄膜電晶體基板及其製造方法。
隨著現代資訊科技的進步，各種不同規格的顯示面板已被廣泛地應用在消費者電子產品中，例如：手機、筆記型電腦、數位相機以及個人數位助理(PDAs)等。一般而言，顯示面板包括薄膜電晶體基板、相對於薄膜電晶體基板的對向基板以及位於薄膜電晶體基板的對向基板之間的顯示介質。薄膜電晶體基板包括基底以及配置於基底上的薄膜電晶體。在顯示面板的所有構件中，薄膜電晶體的優劣影響顯示面板的性能甚劇。然而，利用習知的薄膜電晶體製程，無法製作出兼具各種優良電性(例如：臨界電壓、電子遷移率及次臨界擺幅)的薄膜電晶體。
本發明提供一種薄膜電晶體基板的製造方法，能製造出
電性佳的薄膜電晶體。
本發明提供一種薄膜電晶體基板，其電性佳。
本發明的薄膜電晶體基板的製造方法，包括下列步驟。於基底上形成半導體層。形成第一絕緣層，以覆蓋半導體層。於第一絕緣層上形成第一導電層，其中第一絕緣層位於第一導電層與半導體層之間。於基底上形成第二導電層，其中第二導電層與半導體層電性連接。
在本發明的一實施例中，上述的薄膜電晶體基板製造方法更包括：形成第二絕緣層，以覆蓋第一絕緣層，其中第二絕緣層位於第一導電層與第一絕緣層之間。
在本發明的一實施例中，進行上述第一氫化電漿處理製程之步驟係在形成上述的第一絕緣層之後以及形成上述的第二絕緣層之前。
在本發明的一實施例中，上述的半導體層包括第一半導體圖案及第二半導體圖案，而薄膜電晶體基板的製造方法更包括：在形成第一絕緣層之前，形成光阻層，其中光阻層覆蓋第二半導體圖案而未覆蓋第一半導體圖案；以光阻層為遮罩，進行第二氫化電漿處理製程。
在本發明的一實施例中，上述的第一半導體圖案的氫含量為H1，第二半導體圖案的氫含量為H2，而H1>H2。
在本發明的一實施例中，上述的第一導電層包括分別重疊於第一半導體圖案及第二半導體圖案的第一閘極及第二閘極，
第二導電層包括第一源極、第一汲極、第二源極及第二汲極，第一源極及第一汲極分別與第一半導體圖案的不同兩區電性連接，第二源極及第二汲極分別與第二半導體圖案的不同兩區電性連接，第一閘極、第一絕緣層、第一半導體圖案、第一源極及第一汲極形成第一薄膜電晶體，第二閘極、第一絕緣層、第二半導體圖案、第二源極及第二汲極形成第二薄膜電晶體，其中第一薄膜電晶體的臨界電壓為Vth1，第二薄膜電晶體的臨界電壓為Vth2，而|Vth1|<|Vth2|。
在本發明的一實施例中，上述的第一導電層包括分別重疊於第一半導體圖案及第二半導體圖案的第一閘極及第二閘極，第二導電層包括第一源極、第一汲極、第二源極及第二汲極，第一源極及第一汲極分別與第一半導體圖案的不同兩區電性連接，第二源極及第二汲極分別與第二半導體圖案的不同兩區電性連接，第一閘極、第一絕緣層、第一半導體圖案、第一源極及第一汲極形成第一薄膜電晶體，第二閘極、第一絕緣層、第二半導體圖案、第二源極及第二汲極形成第二薄膜電晶體，其中第一薄膜電晶體的電子遷移率為M1，第二薄膜電晶體的電子遷移率為M2，而M1<M2。
在本發明的一實施例中，上述的半導體層包括第一半導體圖案、第二半導體圖案及第三半導體圖案，而薄膜電晶體的製造方法更包括：在形成第一絕緣層之前，形成第一光阻層，其中第一光阻層覆蓋第一半導體圖案及第二半導體圖案而未覆蓋第三
半導體圖案；以第一光阻層為遮罩，進行前摻雜製程。
在本發明的一實施例中，上述的製造方法更包括：在進行前摻雜製程後，於半導體層上形成第二光阻層，其中第二光阻層覆蓋第二半導體圖案而未覆蓋第一半導體圖案及第三半導體圖案；以第二光阻層為遮罩，進行第二氫化電漿處理製程。
在本發明的一實施例中，上述的第一半導體圖案的氫含量為H1，第二半導體圖案的氫含量為H2，第三半導體圖案的氫含量為H3，而H1>H2，且H3>H2。
在本發明的一實施例中，上述的第一導電層包括分別重疊於第一半導體圖案、第二半導體圖案及第三半導體圖案的第一閘極、第二閘極及第三閘極，第二導電層包括第一源極、第一汲極、第二源極、第二汲極、第三源極及第三汲極，第一源極及第一汲極分別與第一半導體圖案的不同兩區電性連接，第二源極及第二汲極分別與第二半導體圖案的不同兩區電性連接，第三源極及第三汲極分別與第三半導體圖案的不同兩區電性連接，第一閘極、第一絕緣層、第一半導體圖案、第一源極及第一汲極形成第一薄膜電晶體，第二閘極、第一絕緣層、第二半導體圖案、第二源極及第二汲極形成第二薄膜電晶體，第三閘極、第一絕緣層、第三半導體圖案、第三源極及第三汲極形成第三薄膜電晶體，其中第一薄膜電晶體的臨界電壓為Vth1，第二薄膜電晶體的臨界電壓為Vth2，第三薄膜電晶體的臨界電壓為Vth3，而|Vth3|<|Vth1|<|Vth2|。
在本發明的一實施例中，上述的第一導電層包括分別重
疊於第一半導體圖案、第二半導體圖案及第三半導體圖案的第一閘極、第二閘極及第三閘極，第二導電層包括第一源極、第一汲極、第二源極、第二汲極、第三源極及第三汲極，第一源極及第一汲極分別與第一半導體圖案的不同兩區電性連接，第二源極及第二汲極分別與第二半導體圖案的不同兩區電性連接，第三源極及第三汲極分別與第三半導體圖案的不同兩區電性連接，第一閘極、第一絕緣層、第一半導體圖案、第一源極及第一汲極形成第一薄膜電晶體，第二閘極、第一絕緣層、第二半導體圖案、第二源極及第二汲極形成第二薄膜電晶體，第三閘極、第一絕緣層、第三半導體圖案、第三源極及第三汲極形成第三薄膜電晶體，其中第一薄膜電晶體的電子遷移率為M1，第二薄膜電晶體的電子遷移率為M2，第三薄膜電晶體的電子遷移率為M3，而M3M1<M2。
在本發明的一實施例中，上述的第一半導體圖案的摻雜濃度為T1，第二半導體圖案的摻雜濃度為T2，第三半導體圖案的摻雜濃度為T3，而T3>T1，且T3>T2。
本發明的薄膜電晶體基板包括基底、半導體層、第一絕緣層、第一導電層以及第二導電層。半導體層配置於基底上，且包括第一半導體圖案及第二半導體圖案。第一絕緣層覆蓋半導體層。第一導電層配置於第一絕緣層上，且包括分別重疊於第一半導體圖案及第二半導體圖案的第一閘極及第二閘極。第二導電層包括第一源極、第一汲極、第二源極及第二汲極，其中第一源極及第一汲極分別與第一半導體圖案的不同兩區電性連接，第二源
極及第二汲極分別與第二半導體圖案的不同兩區電性連接。第一閘極、第一絕緣層、第一半導體圖案、第一源極及第一汲極形成第一薄膜電晶體。第二閘極、第一絕緣層、第二半導體圖案、第二源極及第二汲極形成第二薄膜電晶體。特別是，第一薄膜電晶體的臨界電壓為Vth1，第二薄膜電晶體的臨界電壓為Vth2；第一半導體圖案的氫含量為H1，第二半導體圖案的氫含量為H2；|Vth1|<|Vth2|，且H1>H2。
在本發明的一實施例中，上述的第一薄膜電晶體的電子遷移率為M1，第二薄膜電晶體的電子遷移率為M2，而M1<M2。
在本發明的一實施例中，上述的半導體層更包括第三半導體圖案，第一導電層更包括重疊於第三半導體圖案的第三閘極，第二導電層更包括第三源極及第三汲極，第三源極及第三汲極分別與第三半導體圖案的不同兩區電性連接，第三閘極、第一絕緣層、第三半導體圖案、第三源極及第三汲極形成第三薄膜電晶體，第三薄膜電晶體的臨界電壓為Vth3，第三半導體圖案的氫含量為H3實質上等於第一半導體圖案的氫含量H1，而|Vth3|<|Vth1|<|Vth2|。
在本發明的一實施例中，上述的第三半導體圖案的摻雜濃度大於第一半導體圖案的摻雜濃度。
在本發明的一實施例中，上述的第一薄膜電晶體的電子遷移率為M1，第二薄膜電晶體的電子遷移率為M2，第三薄膜電晶體的電子遷移率為M3，而M3M1<M2。
在本發明的一實施例中，上述的基底具有顯示區以及顯示區外的周邊區，而薄膜電晶體基板更包括多條資料線、多條掃描線、多個畫素單元以及閘極驅動電路。多條資料線及多條掃描線配置於基底上且彼此交錯。多個畫素單元配置於基底的顯示區上且與多條資料線及多條掃描線電性連接。閘極驅動電路配置於基底的周邊區上且與多條掃描線電性連接。閘極驅動電路具有上述的第一薄膜電晶體及上述的第二薄膜電晶體。
基於上述，在本發明一實施例之薄膜電晶體基板的製造方法中，係於形成第一絕緣層之後及形成閘極之前，對半導體層進行氫化電漿處理製程。換言之，係在第一絕緣層覆蓋半導體層的情況下，對半導體層進行氫化電漿處理。藉此，能有效修補半導體層表面的缺陷，並降低電漿對半導體層表面的損傷程度，進而使後續形成之薄膜電晶體具有絕對值小的臨界電壓及較高的電子遷移率，即形成兼具各種優良電性的薄膜電晶體。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1、2、3‧‧‧薄膜電晶體基板
4、10、T‧‧‧薄膜電晶體
5‧‧‧畫素單元
6‧‧‧閘極驅動電路
20‧‧‧第一薄膜電晶體
30‧‧‧第二薄膜電晶體
40‧‧‧第三薄膜電晶體
100‧‧‧基底
100a‧‧‧顯示區
100b‧‧‧周邊區
110‧‧‧緩衝層
120‧‧‧半導體層
120a‧‧‧第一半導體圖案
120b‧‧‧第二半導體圖案
120c‧‧‧第三半導體圖案
121a‧‧‧第一摻雜汲極
121b‧‧‧第一摻雜源極
121c‧‧‧第二摻雜汲極
121d‧‧‧第二摻雜源極
121e‧‧‧第三摻雜汲極
121f‧‧‧第三摻雜源極
122a‧‧‧第一輕摻雜汲極
122b‧‧‧第一輕摻雜源極
122c‧‧‧第二輕摻雜汲極
122d‧‧‧第二輕摻雜源極
122e‧‧‧第三輕摻雜汲極
122f‧‧‧第三輕摻雜源極
123‧‧‧第一通道層
124‧‧‧第二通道層
125‧‧‧第三通道層
130‧‧‧第一絕緣層
140‧‧‧第二絕緣層
150‧‧‧第一導電層
150a‧‧‧第一導電圖案
150b‧‧‧第二導電圖案
150c‧‧‧第三導電圖案
151、151a‧‧‧第一閘極
151b‧‧‧第二閘極
151c‧‧‧第三閘極
160‧‧‧層間介電層
171‧‧‧第一接觸窗
172‧‧‧第二接觸窗
173‧‧‧第三接觸窗
174‧‧‧第四接觸窗
175‧‧‧第五接觸窗
176‧‧‧第六接觸窗
180‧‧‧第二導電層
181‧‧‧第一汲極
182‧‧‧第一源極
183‧‧‧第二汲極
184‧‧‧第二源極
185‧‧‧第三汲極
186‧‧‧第三源極
201‧‧‧光阻層
202‧‧‧第一光阻層
203‧‧‧第二光阻層
DL‧‧‧資料線
GL‧‧‧掃描線
z‧‧‧方向
S1‧‧‧第一氫化電漿處理
S2‧‧‧第二氫化電漿處理
D1‧‧‧前摻雜製程
圖1A至圖1G為本發明一實施例之薄膜電晶體基板製造流程的剖面示意圖。
圖2為本發明一實施例之施壓時間與臨界電壓偏移比較的折
線圖。
圖3為本發明一實施例之施壓時間與次臨界擺幅降低量比較的折線圖。
圖4A至圖4G為本發明另一實施例之薄膜電晶體基板製造流程的剖面示意圖。
圖5為本發明另一實施例之薄膜電晶體基板的上視示意圖。
圖6A至圖6H為本發明另一實施例之薄膜電晶體基板製造流程的剖面示意圖。
圖7為本發明另一實施例之薄膜電晶體基板的上視示意圖。
圖1A至圖1G為本發明一實施例之薄膜電晶體基板製造流程的剖面示意圖。請參照圖1A，首先，於基底100上形成圖案化的半導體層120。在本實施例中，於形成半導體層120之前，可以選擇性地先在基底100上形成緩衝層(buffer layer)110；之後，再於緩衝層110上形成半導體層120。緩衝層110例如可為無機材料、有機材料、或其它合適的材料，其中無機材料例如是氧化矽、氮化矽、氮氧化矽、或其它合適的材料；有機材料例如是聚醯亞胺系樹脂、環氧系樹脂、壓克力系樹脂、或其它合適的材料。然而，本發明不限於此，根據其它實施例，也可省略緩衝層110，而直接將半導體層120形成於基底100上。在本實施例中，基底100例如是柔性基板(flexible substrate)。然而，本發明不限於此，在
其它實施例中，基底100也可以是硬質基板。舉例而言，柔性基板的材質可以是聚醯亞胺(PI)、聚碳酸酯(polycarbonate,PC)、聚酯(polyester,PET)、環烯共聚物(cyclic olefin copolymer,COC)、金屬鉻合物基材-環烯共聚物(metallocene-based cyclic olefin copolymer,mCOC)或其他適當材質，硬質基板的材質可以是玻璃、石英、晶圓、陶瓷或其他適當材質，但本發明不以此為限。在本實施例中，半導體層120的材質例如是多晶矽(poly-Si)。然而，本發明不限於此，在其它實施例中，半導體層120的材質也可以是非晶矽、微晶矽、單晶矽、氧化物半導體材料或上述之組合。
請參照圖1B，接著，於半導體層120上形成第一絕緣層130，以覆蓋半導體層120與緩衝層110。然後，在第一絕緣層130覆蓋半導體層120的情況下，對半導體層120進行第一氫化電漿處理S1，氫化電漿處理為使用含氫的電漿進行處理。第一絕緣層130的材料可選自無機材料(例如：氧化矽、氮化矽、氮氧化矽、其他合適的材料、或上述至少二種材料的堆疊層)、有機材料、或其他合適的材料、或上述之組合。舉例而言，在本實施例中，第一絕緣層130的材質較佳為四乙氧基矽烷(TEOS)，但本發明不以此為限。
請參照圖1C，接著，形成第二絕緣層140，以覆蓋第一絕緣層130。然而，本發明不限於此，根據其它實施例，也可省略第二絕緣層140。第二絕緣層140的材料可選自無機材料(例如：
氧化矽、氮化矽、氮氧化矽、其他合適的材料、或上述至少二種材料的堆疊層)、有機材料、或其他合適的材料、或上述之組合，但本發明不以此為限。在本實施例中，第二絕緣層140的材質較佳為氮化矽(SiNx)，但本發明不以此為限。
請參照圖1B及圖1C，值得注意的是，於形成第一絕緣層130之後與形成第一閘極151(標示於圖1E)之前，對半導體層120進行第一氫化電漿處理製程S1。更進一步地說，在本實施例中，於形成第一絕緣層130之後及形成第二絕緣層140之前，對半導體層120進行第一氫化電漿處理製程S1。換言之，係在第一絕緣層130覆蓋半導體層120的情況下，對半導體層120進行第一氫化電漿處理S1。藉此，能有效修補半導體層120表面的缺陷並降低電漿對半導體層120表面的損傷程度，進而使後續形成之薄膜電晶體10(標示於圖1G)具有絕對值小的臨界電壓及較高的電子遷移率(mobility)。
請參照圖1D，接著，在本實施例中，可於第二絕緣層140上形成圖案化的第一導電層150。然而，本發明不限於此，根據其它實施例，若先前省略第二絕緣層140的形成，則可將第一導電層150直接形成於第一絕緣層130上。舉例而言，在本實施例中，圖案化的第一導電層150例如是利用濺鍍、微影與蝕刻等製程製作而成，但本發明不限於此。在本實施例中，第一導電層150的材質可為金屬或合金，例如：金、銀、銅、鋁、鈦、鉬或其組合等，但本發明不限於此。
在本實施例中，於形成第一導電層150之後，可以保留用以定義第一導電層150之光阻圖案(未繪示)作為遮罩進行摻雜製程，以選擇性地於半導體層120中形成第一摻雜汲極121a及第一摻雜源極121b。上述摻雜製程例如可為P型摻雜(P-type doping)製程或N型摻雜(N-type doping)製程，但本發明不限於此。
請參照圖1D及圖1E，接著，在本實施例中，可選擇性地進行蝕刻製程(例如：溼蝕刻製程)，去除第一導電層150之部份側壁，以形成第一閘極151。第一閘極151暴露出預定形成第一輕摻雜汲極122a及第一輕摻雜源極122b的區域。接著，再利用第一閘極151作為遮罩進行輕摻雜製程，以形成第一輕摻雜汲極122a以及第一輕摻雜源極122b。另外，如圖1E所示，在垂直投影方向z上重疊於第一閘極151且未被摻雜之部份半導體層120則成為第一通道層123。
請參照圖1F，接著，形成層間介電層160，以覆蓋第一閘極151與第二絕緣層140。在本實施例中，層間介電層160之材質可為氧化矽，但本發明不限於此。然後，在層間介電層160、第二絕緣層140以及第一絕緣層130內形成第一接觸窗171及第二接觸窗172，其中第一接觸窗171暴露出第一摻雜汲極121a，且第二接觸窗172暴露出第一摻雜源極121b。舉例而言，在本實施例中，可利用微影與蝕刻製程形成第一接觸窗171以及第二接觸窗172，但本發明不限於此。
請參照圖1G，接著，在層間介電層160上形成第二導電層180。第二導電層180包括第一汲極181及第一源極182，其中第一汲極181透過第一接觸窗171與第一摻雜汲極121a接觸並電性連接，而第一源極182透過第二接觸窗172與第一摻雜源極121b接觸並電性連接。舉例而言，在本實施例中，可利用微影蝕刻製程形成第一汲極181以及第一源極182，但本發明不限於此。於此，便完成了本實施例之薄膜電晶體10。
請參照圖1G，薄膜電晶體基板1包括基底100以及配置於基底100上的薄膜電晶體10。薄膜電晶體10至少包括半導體層120、第一閘極151、位於第一閘極151與半導體層120之間的第一絕緣層130以及分別與半導體層120之不同兩區電性連接的第一汲極181與第一源極182。在本實施例中，薄膜電晶體10可進一步包括位於第一閘極151與第一絕緣層130之間的第二絕緣層140以及覆蓋第一閘極151和第二絕緣層140的層間介電層160，但本發明不以此為限。
下表一示出第一比較例之薄膜電晶體、第二比較例之薄膜電晶體與本實施例之薄膜電晶體10的臨界電壓(Vth)、電子遷移率(mobility)及次臨界擺幅(sub-threshold swing，SS)。第一比較例之薄膜電晶體的結構及製程與本實施例之薄膜電晶體10的結構及製程類似，兩者的差異僅在於：在第一比較例之薄膜電晶體的製程中，未對半導體層120進行氫化電漿處理。第二比較例之薄膜電晶體的結構及製程與本實施例之薄膜電晶體10的結構及
製程類似，兩者的差異僅在於：在第二比較例之薄膜電晶體的製程中，係於第一絕緣層130未覆蓋半導體層120的情況下，直接對半導體層120進行氫化電漿處理。
由上表一可知，相較於第一比較例，本實施例之薄膜電晶體10在降低其臨界電壓之絕對值的情況下，仍具有與第一比較例之薄膜電晶體相當的電子遷移率；相較於第二比較例，雖然本實施例之薄膜電晶體10的臨界電壓之絕對值則略高，但確實具有遠大於第二比較例的電子遷移率。簡言之，相較於第一、二比較例，本實施例之薄膜電晶體10能兼具各種優良的電性(即臨界電壓、電子遷移率及次臨界擺幅)。
圖2示出本實施例之薄膜電晶體10及第二比較例之薄膜電晶體的施壓時間(stress time)與臨界電壓偏移量(Vth shift)的關係。由圖2可知，相較於第二比較例的薄膜電晶體，本實施例之薄膜電晶體10的臨界電壓偏移量較不易因施壓時間的增加而過度升高。換言之，相較於第二比較例的薄膜電晶體，本實施例
之薄膜電晶體10具有較為穩定的臨界電壓。
圖3示出本實施例之薄膜電晶體10及第二比較例之薄膜電晶體之施壓時間(stress time)與次臨界擺幅降低量(S.S degradation)的關係。由圖3可知，相較於第二比較例的薄膜電晶體，本實施例之薄膜電晶體的次臨界擺幅下降量(S.S degradation)較少且不易隨施壓時間的增加而變化。換言之，相較於第二比較例的薄膜電晶體，本實施例之薄膜電晶體10具有較為穩定的次臨界擺幅。
圖4A至圖4G為本發明另一實施例之薄膜電晶體基板製造流程的剖面示意圖。請參照圖4A，首先，於基底100上形成圖案化的半導體層120。圖案化的半導體層120包括相隔開的第一半導體圖案120a與第二半導體圖案120b。在本實施例中，在形成半導體層120之前，可以選擇性地先在基底100上形成緩衝層(buffer layer)110；之後，再於緩衝層110上形成半導體層120。然而，本發明不限於此，根據其它實施例，也可省略緩衝層110，而直接將半導體層120形成於基底100上。
請參照圖4B，接著，形成圖案化的光阻層201。光阻層201暴露第一半導體圖案120a而覆蓋第二半導體圖案120b。然後，在光阻層201暴露第一半導體圖案120a而覆蓋第二半導體圖案120b的情況下，進行第二氫化電漿處理製程S2。
請參照圖4C，接著，移除光阻層201，並形成第一絕緣層130，以覆蓋第一半導體圖案120a及第二半導體圖案120b。然
後，在第一絕緣層130覆蓋第一半導體圖案120a及第二半導體圖案120b的情況下，對第一半導體圖案120a與第二半導體圖案120b進行第一氫化電漿處理S1。請參照圖4D，接著，在本實施例中，於完成上述之第一氫化電漿處理S1後，可選擇性地形成第二絕緣層140，以覆蓋第一絕緣層130，但本發明不以此為限。
請參照圖4D，接著，形成第二絕緣層140，以覆蓋第一絕緣層130。然而，本發明不限於此，根據其它實施例，也可省略第二絕緣層140。請參照圖4E，接著，在本實施例中，可於第二絕緣層140上，形成圖案化的第一導電層150。圖案化的第一導電層150包括分別與第一半導體圖案120a及第二半導體圖案120b重疊的第一導電圖案150a及第二導電圖案150b。然而，本發明不限於此，根據其它實施例，若先前省略第二絕緣層140的形成，則可將第一導電圖案150a及第二導電圖案150b直接形成於第一絕緣層130上。
請繼續參照圖4E，接著，在本實施例中，於形成第一導電層150之後，可以保留用以定義第一導電圖案150a及第二導電圖案150b之光阻圖案作為遮罩進行摻雜製程，以於第一半導體圖案120a中形成第一摻雜汲極121a及第一摻雜源極121b，且於第二半導體圖案120b中形成第二摻雜汲極121c及第二摻雜源極121d。上述摻雜製程例如可為P型摻雜(P-type doping)製程或N型摻雜(N-type doping)製程，但本發明不限於此。
請參照圖4F，接著，在本實施例中，可選擇性地進行蝕
刻製程(例如：溼蝕刻製程)，去除第一導電圖案150a之部份側壁及第二導電圖案150b之部份側壁，以分別形成第一閘極151a及第二閘極151b。第一閘極151a暴露出預定形成第一輕摻雜汲極122a及第一輕摻雜源極122b的區域，而第二閘極151b暴露出預定形成第二輕摻雜汲極122c及第二輕摻雜源極122d的區域。接著，再利用第一閘極151a及第二閘極151b作為遮罩進行輕摻雜製程，以形成第一輕摻雜汲極122a、第一輕摻雜源極122b、第二輕摻雜汲極122c及第二輕摻雜源極122d。另外，在垂直投影方向z上重疊於第一閘極151a且未被摻雜之部份第一半導體圖案120a則成為第一通道層123；在垂直投影方向z上重疊於第二閘極151b且未被摻雜之部份第二半導體圖案120b則成為第二通道層124。
請參照圖4G，在本實施例中，接著，可形成層間介電層160，以覆蓋第一閘極151a、第二閘極151b與第二絕緣層140。然後，在層間介電層160、第二絕緣層140以及第一絕緣層130內形成第一接觸窗171、第二接觸窗172、第三接觸窗173及第四接觸窗174，其中第一接觸窗171暴露出第一摻雜汲極121a，第二接觸窗172暴露出第一摻雜源極121b，第三接觸窗173暴露出第二摻雜汲極121c，第四接觸窗174暴露出第二摻雜源極121d。
請參照圖4G，然後，在層間介電層160上形成圖案化的第二導電層180。圖案化的第二導電層180包括第一汲極181、第一源極182、第二汲極183與第二源極184，其中第一汲極181透過第一接觸窗171與第一摻雜汲極121a接觸並電性連接，第一源
極182透過第二接觸窗172與第一摻雜源極121b接觸並電性連接，第二汲極183透過第三接觸窗173與第二摻雜汲極121c接觸並電性連接，第二源極184透過第四接觸窗174與第二摻雜源極121d接觸並電性連接。於此，便完成了本實施例之薄膜電晶體20、30。
請參照圖4G，薄膜電晶體基板2包括基底100以及配置於基底100上的第一薄膜電晶體20及第二薄膜電晶體30。第一薄膜電晶體20至少包括第一半導體圖案120a、第一閘極151a、位於第一閘極151a與第一半導體圖案120a之間的第一絕緣層130以及分別與第一半導體圖案120a之不同兩區電性連接的第一汲極181與第一源極182。在本實施例中，第一薄膜電晶體20可進一步包括位於第一閘極151a與第一絕緣層130之間的第二絕緣層140以及覆蓋第一閘極151a和第二絕緣層140的層間介電層160，但本發明不以此為限。類似地，第二薄膜電晶體30至少包括第二半導體圖案120b、第二閘極151b、位於第二閘極151b與第二半導體圖案120b之間的第一絕緣層130以及分別與第二半導體圖案120b之不同兩區電性連接的第二汲極183與第二源極184。在本實施例中，第二薄膜電晶體30可進一步包括位於第二閘極151b與第一絕緣層130之間的第二絕緣層140以及覆蓋第二閘極151b和第二絕緣層140的層間介電層160，但本發明不以此為限。
值得注意的是，如圖4B所示，進行第二氫化電漿處理S2時，光阻層201覆蓋第二半導體圖案120b而暴露第一半導體圖
案120a；如圖4C所示，進行第一氫化電漿處理S1時，第一絕緣層130同時覆蓋第一半導體圖案120a與第二半導體圖案120b。因此，相較於第二半導體圖案120b，第一半導體圖案120a受到氫化電漿處理的次數較多，致使第一半導體圖案120a之表面的缺陷修補的程度高於第二半導體圖案120b之表面的缺陷修補程度，進而使得分別包括第一半導體圖案120a與第二半導體圖案120b的第一薄膜電晶體20及第二薄膜電晶體30(標示於圖4G)具有不同的臨界電壓。
詳言之，包括第一半導體圖案120a之第一薄膜電晶體20的臨界電壓為Vth1，包括第二半導體圖案120b之第二薄膜電晶體30的臨界電壓為Vth2，而|Vth1|<|Vth2|。更進一步地說，在本實施例中，0.19V|Vth2|-|Vth1|0.79V，但本發明不以此為限。此外，由於第一半導體圖案120a受到氫化電漿處理的次數較多，因此第一半導體圖案120a的氫含量H1高於第二半導體圖案120b的氫含量H2。更進一步地說，在本實施例中，1103，但本發明不以此為限。再者，如圖4B所示，由於進行第二氫化電漿處理S2時，光阻層201覆蓋第二半導體圖案120b而暴露第一半導體圖案120a，因此第一半導體圖案120a之表面被電漿損傷的程度高於第二半導體圖案120b之表面被電漿損傷的程度，而包括第一半導體圖案120a之第一薄膜電晶體20的電子遷移率M1小於包括第二半導體圖案120b之第二薄膜電晶體30的電子遷移率M2。更進一步
地說，在本實施例中，7cm2/VsM2-M143cm2/Vs，但本發明不以此為限。
在本實施例中，具有不同的臨界電壓的第一薄膜電晶體20及第二薄膜電晶體30(標示於圖4G)可選擇性應用在閘極驅動電路(gate on array，GOA)中。然而，本發明不以此為限，在其它實施例中，具有不同的臨界電壓的第一薄膜電晶體20及第二薄膜電晶體30也可應用在其它電路中。
圖5為本發明另一實施例之薄膜電晶體基板2的上視示意圖。請參照圖4G及圖5，在本實施例中，具有不同的臨界電壓的第一薄膜電晶體20及第二薄膜電晶體30可選擇性應用在閘極驅動電路6(gate on array，GOA)中。詳言之，在本實施例中，基底100具有顯示區100a以及顯示區100a外的周邊區100b，而薄膜電晶體基板2更包括多條資料線DL、多條掃描線GL、多個畫素單元5以及閘極驅動電路6。多條資料線DL及多條掃描線GL配置於基底100上且彼此交錯。多個畫素單元5配置於基底100的顯示區100a上且分別與對應的資料線DL及掃描線GL電性連接。每一畫素單元5包括薄膜電晶體T以及畫素電極4，其中薄膜電晶體T的源極與對應的資料線DL電性連接，薄膜電晶體T的閘極與對應的掃描線GL電性連接，薄膜電晶體T的汲極與畫素電極4電性連接。須說明的是本案不以上述實施例為限，於其他實施例中，例如：有機發光顯示面板中，每一畫素單元可能可包括複數薄膜電晶體、複數電容器等。閘極驅動電路6配置於基底
100的周邊區100b上與多條掃描線GL電性連接。閘極驅動電路6可包括具有不同的臨界電壓的第一薄膜電晶體20及第二薄膜電晶體30。然而，本發明不限於此，具有不同的臨界電壓的第一薄膜電晶體20及第二薄膜電晶體30也可應用在薄膜電晶體基板2的其它電路中。
圖6A至圖6H為本發明另一實施例之薄膜電晶體基板製造流程的剖面示意圖。請參照圖6A，首先，於基底100上形成圖案化的半導體層120。圖案化的半導體層120包括相隔開的第一半導體圖案120a、第二半導體圖案120b與第三半導體圖案120c。在本實施例中，在形成半導體層120之前，可以選擇性地先在基底100上形成緩衝層(buffer layer)110；之後，再於緩衝層110上形成半導體層120。然而，本發明不限於此，根據其它實施例，也可省略緩衝層110，而直接將半導體層120形成於基底100上。
請參照圖6B，接著，形成圖案化的第一光阻層202。第一光阻層202暴露第三半導體圖案120c而覆蓋第一半導體圖案120a及第二半導體圖案120b。然後，在第一光阻層202暴露第三半導體圖案120c而覆蓋第一半導體圖案120a及第二半導體圖案120b的情況下，進行前摻雜製程D1。上述前摻雜製程例如可為P型摻雜(P-type doping)製程或N型摻雜(N-type doping)製程，但本發明不限於此。
請參照圖6C，在進行前摻雜製程D1後，移除第一光阻層202，並形成圖案化的第二光阻層203，以覆蓋第二半導體圖案
120b。然後，在第二光阻層203暴露第一半導體圖案120a及第三半導體圖案120c而覆蓋第二半導體圖案120b的情況下，進行第二氫化電漿處理製程S2。
請參照圖6D，接著，移除第二光阻層203，並形成第一絕緣層130，以覆蓋第一半導體圖案120a、第二半導體圖案120b及第三半導體圖案120c。然後，在第一絕緣層130覆蓋第一半導體圖案120a、第二半導體圖案120b及第三半導體圖案120c的情況下，對第一半導體圖案120a、第二半導體圖案120b與第三半導體圖案120c進行第一氫化電漿處理S1。請參照圖6E，接著，在本實施例中，於完成上述之第一氫化電漿處理S1後，可選擇性地形成第二絕緣層140，以覆蓋第一絕緣層130，但本發明不以此為限。
請參照圖6E，接著，形成第二絕緣層140，以覆蓋第一絕緣層130。然而，本發明不限於此，根據其它實施例，也可省略第二絕緣層140。請參照圖6F，接著，在本實施例中，可於第二絕緣層140上，形成圖案化的第一導電層150。圖案化的第一導電層150包括分別與第一半導體圖案120a、第二半導體圖案120b及第三半導體圖案120c重疊的第一導電圖案150a、第二導電圖案150b及第三導電圖案150c。然而，本發明不限於此，根據其它實施例，若先前省略第二絕緣層140的形成，則可將第一導電圖案150a、第二導電圖案150b及第三導電圖案150c直接形成於第一絕緣層130上。
請繼續參照圖6F，接著，在本實施例中，於形成第一導電層150之後，可以保留用以定義第一導電圖案150a、第二導電圖案150b及第三導電圖案150c之光阻圖案作為遮罩進行摻雜製程，以於第一半導體圖案120a中形成第一摻雜汲極121a及第一摻雜源極121b、於第二半導體圖案120b中形成第二摻雜汲極121c及第二摻雜源極121d，且於第三半導體圖案120c中形成第三摻雜汲極121e及第三摻雜源極121f。上述摻雜製程例如可為P型摻雜(P-type doping)製程或N型摻雜(N-type doping)製程，但本發明不限於此。
請參照圖6G，接著，在本實施例中，可選擇性地進行蝕刻製程(例如：溼蝕刻製程)，去除第一導電圖案150a之部份側壁、第二導電圖案150b之部份側壁及第三導電圖案150c之部份側壁，以分別形成第一閘極151a、第二閘極151b及第三閘極151c。第一閘極151a暴露出預定形成第一輕摻雜汲極122a及第一輕摻雜源極122b的區域，第二閘極151b暴露出預定形成第二輕摻雜汲極122c及第二輕摻雜源極122d的區域，而第三閘極151c暴露出預定形成第三輕摻雜汲極122e及第三輕摻雜源極122f的區域。接著，再利用第一閘極151a、第二閘極151b及第三閘極151c作為遮罩進行輕摻雜製程，以形成第一輕摻雜汲極122a、第一輕摻雜源極122b、第二輕摻雜汲極122c、第二輕摻雜源極122d、第三輕摻雜汲極122e及第三輕摻雜源極122f。另外，在垂直投影方向z上重疊於第一閘極151a且未被摻雜之部份第一半導體圖案
120a則成為第一通道層123；在垂直投影方向z上重疊於第二閘極151b且未被摻雜之部份第二半導體圖案120b則成為第二通道層124；在垂直投影方向z上重疊於第三閘極151c且未被摻雜之部份第二半導體圖案120c則成為第三通道層125。
請參照圖6H，在本實施例中，接著，可形成層間介電層160，以覆蓋第一閘極151a、第二閘極151b、第三閘極151c與第二絕緣層140。然後，在層間介電層160、第二絕緣層140以及第一絕緣層130內形成第一接觸窗171、第二接觸窗172、第三接觸窗173、第四接觸窗174、第五接觸窗175及第六接觸窗176，其中第一接觸窗171暴露出第一摻雜汲極121a，第二接觸窗172暴露出第一摻雜源極121b，第三接觸窗173暴露出第二摻雜汲極121c，第四接觸窗174暴露出第二摻雜源極121d，第五接觸窗175暴露出第三摻雜汲極121e，第六接觸窗176暴露出第三摻雜源極121f。
請參照圖6H，然後，在層間介電層160上形成圖案化的第二導電層180。圖案化的第二導電層180包括第一汲極181、第一源極182、第二汲極183、第二源極184、第三汲極185與第三源極186，其中第一汲極181透過第一接觸窗171與第一摻雜汲極121a接觸並電性連接，第一源極182透過第二接觸窗172與第一摻雜源極121b接觸並電性連接，第二汲極183透過第三接觸窗173與第二摻雜汲極121c接觸並電性連接，第二源極184透過第四接觸窗174與第二摻雜源極121d接觸並電性連接，第三汲極185透
過第五接觸窗175與第三摻雜汲極121e接觸並電性連接，第三源極186透過第六接觸窗176與第三摻雜源極121f接觸並電性連接。於此，便完成了本實施例之薄膜電晶體20、30、40。
請參照圖6H，薄膜電晶體基板3包括基底100以及配置於基底100上的第一薄膜電晶體20、第二薄膜電晶體30及第三薄膜電晶體40。第一薄膜電晶體20至少包括第一半導體圖案120a、第一閘極151a、位於第一閘極151a與第一半導體圖案120a之間的第一絕緣層130以及分別與第一半導體圖案120a之不同兩區電性連接的第一汲極181與第一源極182。在本實施例中，第一薄膜電晶體20可進一步包括位於第一閘極151a與第一絕緣層130之間的第二絕緣層140以及覆蓋第一閘極151a和第二絕緣層140的層間介電層160，但本發明不以此為限。類似地，第二薄膜電晶體30至少包括第二半導體圖案120b、第二閘極151b、位於第二閘極151b與第二半導體圖案120b之間的第一絕緣層130以及分別與第二半導體圖案120b之不同兩區電性連接的第二汲極183與第二源極184。在本實施例中，第二薄膜電晶體30可進一步包括位於第二閘極151b與第一絕緣層130之間的第二絕緣層140以及覆蓋第二閘極151b和第二絕緣層140的層間介電層160，但本發明不以此為限。類似地，第三薄膜電晶體40至少包括第三半導體圖案120c、第三閘極151c、位於第三閘極151c與第三半導體圖案120c之間的第一絕緣層130以及分別與第三半導體圖案120c之不同兩區電性連接的第三汲極185與第三源極186。在本實施例中，第三
薄膜電晶體40可進一步包括位於第三閘極151c與第一絕緣層130之間的第二絕緣層140以及覆蓋第三閘極151c和第二絕緣層140的層間介電層160，但本發明不以此為限。
值得注意的是，如圖6B所示，進行前摻雜製程D1時，第一光阻層202覆蓋第一半導體圖案120a與第二半導體圖案120b而暴露出第三半導體圖案120c，因此第三半導體圖案120c相較於第一半導體圖案120a與第二半導體圖案120b，受摻雜的程度比較高。在本實施例中，第一半導體圖案120a的摻雜濃度為T1，第二半導體圖案120b的摻雜濃度為T2，第三半導體圖案120c的摻雜濃度為T3，而T3>T1，且T3>T2。更進一步地說，在本實施例中，1103，但本發明不以此為限。
另外，如圖6C所示，進行第二氫化電漿處理S2時，第二光阻層203覆蓋第二半導體圖案120b而暴露第一半導體圖案120a與第三半導體圖案120c；如圖6D所示，進行第一氫化電漿處理S1時，第一絕緣層130同時覆蓋第一半導體圖案120a、第二半導體圖案120b與第三半導體圖案120c。因此，相較於第二半導體圖案120b，第一半導體圖案120a及第三半導體圖案120c受到氫化電漿處理的次數較多，致使第一半導體圖案120a及第三半導體圖案120c之表面的缺陷修補的程度高於第二半導體圖案120b之表面的缺陷修補程度。
綜合上述圖6B之前摻雜製程D1、圖6C之第二氫化電漿
處理製程S2與圖6D之第一氫化電漿處理製程S1，第一半導體圖案120a及第三半導體圖案120c受到氫化電漿處理的次數較第二半導體圖案120b多，又第三半導體圖案120c被摻雜的程度高於第一半導體圖案120a及第二半導體圖案120b被摻雜的程度，因此|Vth3|<|Vth1|<|Vth2|，其中Vth1為包括第一半導體圖案120a之第一薄膜電晶體20的臨界電壓，Vth2為包括第二半導體圖案120b之第二薄膜電晶體30的臨界電壓，Vth3為包括第三半導體圖案120c之第三薄膜電晶體40的臨界電壓。
此外，如圖6C及圖6D所示，由於第一半導體圖案120a及第三半導體圖案120c受到氫化電漿處理的次數較第二半導體圖案120b多，因此第一半導體圖案120a的氫含量H1及第三半導體圖案120c的氫含量H3高於第二半導體圖案120b的氫含量H2，即H1>H2，且H3>H2，且1103。由於第一半導體圖案120a及第三半導體圖案120c受到氫化電漿處理的次數相同，而第一半導體圖案120a的氫含量為H1與第三半導體圖案120c的氫含量為H3實質上相同。
再者，如圖6C所示，由於進行第二氫化電漿處理S2時，第二光阻層203覆蓋第二半導體圖案120b而暴露第一半導體圖案120a及第三半導體圖案120c，因此第一半導體圖案120a及第三半導體圖案120c之表面被電漿損傷的程度高於第二半導體圖案120b之表面被電漿損傷的程度，而包括第一半導體圖案120a之第
一薄膜電晶體20的電子遷移率M1及包括第三半導體圖案120c之第三薄膜電晶體40的電子遷移率M3小於包括第二半導體圖案120b之第二薄膜電晶體30的電子遷移率M2。更進一步地說，如圖6B所示，在本實施例中，由於第三半導體圖案120c較第一半導體圖案120a多被摻雜，因此包括第三半導體圖案120c之第三薄膜電晶體40的電子遷移率M3可以小於或等於包括第一半導體圖案120a之第一薄膜電晶體20的電子遷移率M1，即M3M1<M2。
圖7為本發明另一實施例之薄膜電晶體基板3的上視示意圖。請參照圖6H及圖7，在本實施例中，具有不同的臨界電壓的的第一薄膜電晶體20、第二薄膜電晶體30與第三薄膜電晶體40可選擇性應用在閘極驅動電路6(gate on array，GOA)中。詳言之，在本實施例中，基底100具有顯示區100a以及顯示區100a外的周邊區100b，而薄膜電晶體基板3更包括多條資料線DL、多條掃描線GL、多個畫素單元5以及閘極驅動電路6。多條資料線DL及多條掃描線GL配置於基底100上且彼此交錯。多個畫素單元5配置於基底100的顯示區100a上且分別與對應的資料線DL及掃描線GL電性連接。每一畫素單元5包括薄膜電晶體T以及畫素電極4，其中薄膜電晶體T的源極與對應的資料線DL電性連接，薄膜電晶體T的閘極與對應的掃描線GL電性連接，薄膜電晶體T的汲極與畫素電極4電性連接。須說明的是本案不以上述實施例為限，於其他實施例中，例如：有機發光顯示面板中，每一
畫素單元可能可包括複數薄膜電晶體、複數電容器等。閘極驅動電路6配置於基底100的周邊區100b上與多條掃描線GL電性連接。閘極驅動電路6可包括具有不同的臨界電壓的第一薄膜電晶體20、第二薄膜電晶體30及第三薄膜電晶體40。然而，本發明不限於此，具有不同的臨界電壓的第一薄膜電晶體20、第二薄膜電晶體30及第三薄膜電晶體40也可應用在薄膜電晶體基板3的其它電路中。
綜上所述，在本發明一實施例之薄膜電晶體基板的製造方法中，係於形成第一絕緣層之後及形成閘極之前，對半導體層進行氫化電漿處理製程。換言之，係在第一絕緣層覆蓋半導體層的情況下，對半導體層進行氫化電漿處理。藉此，能修補半導體層表面的缺陷並降低電漿對半導體層表面的損傷程度，進而使後續形成之薄膜電晶體具有絕對值小的臨界電壓及較高的電子遷移率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
Claims (17)
- 一種薄膜電晶體基板的製造方法，包括：於一基底上形成一半導體層；形成一第一絕緣層，以覆蓋該半導體層；在形成該第一絕緣層之後，進行一第一氫化電漿處理製程；在進行該第一氫化電漿處理製程之後，形成一第二絕緣層，以覆蓋該第一絕緣層；於該第一絕緣層上形成一第一導電層，其中該第一絕緣層位於該第一導電層與該半導體層之間，該第二絕緣層位於該第一導電層與該第一絕緣層之間；以及於該基底上形成一第二導電層，其中該第二導電層與該半導體層電性連接。
- 如申請專利範圍第1項所述的薄膜電晶體基板的製造方法，其中該半導體層包括一第一半導體圖案及一第二半導體圖案，而該薄膜電晶體基板的製造方法更包括：在形成該第一絕緣層之前，形成一光阻層，其中該光阻層覆蓋該第二半導體圖案而未覆蓋該第一半導體圖案；以及以該光阻層為遮罩，進行一第二氫化電漿處理製程。
- 如申請專利範圍第2項所述的薄膜電晶體基板的製造方法，其中該第一半導體圖案的氫含量為H1，該第二半導體圖案的氫含量為H2，而H1>H2。
- 如申請專利範圍第2項所述的薄膜電晶體基板的製造方法，其中該第一導電層包括分別重疊於該第一半導體圖案及該第二半導體圖案的一第一閘極及一第二閘極，該第二導電層包括一第一源極、一第一汲極、一第二源極及一第二汲極，該第一源極及該第一汲極分別與該第一半導體圖案的不同兩區電性連接，該第二源極及該第二汲極分別與該第二半導體圖案的不同兩區電性連接，該第一閘極、該第一絕緣層、該第一半導體圖案、該第一源極及該第一汲極形成一第一薄膜電晶體，該第二閘極、該第一絕緣層、該第二半導體圖案、該第二源極及該第二汲極形成一第二薄膜電晶體，其中該第一薄膜電晶體的臨界電壓為Vth1，該第二薄膜電晶體的臨界電壓為Vth2，而|Vth1|<|Vth2|。
- 如申請專利範圍第2項所述的薄膜電晶體基板的製造方法，其中該第一導電層包括分別重疊於該第一半導體圖案及該第二半導體圖案的一第一閘極及一第二閘極，該第二導電層包括一第一源極、一第一汲極、一第二源極及一第二汲極，該第一源極及該第一汲極分別與該第一半導體圖案的不同兩區電性連接，該第二源極及該第二汲極分別與該第二半導體圖案的不同兩區電性連接，該第一閘極、該第一絕緣層、該第一半導體圖案、該第一源極及該第一汲極形成一第一薄膜電晶體，該第二閘極、該第一絕緣層、該第二半導體圖案、該第二源極及該第二汲極形成一第二薄膜電晶體，其中該第一薄膜電晶體的電子遷移率為M1，該第二薄膜電晶體的電子遷移率為M2，而M1<M2。
- 如申請專利範圍第1項所述的薄膜電晶體基板的製造方法，其中該半導體層包括一第一半導體圖案、一第二半導體圖案及一第三半導體圖案，而該薄膜電晶體的製造方法更包括：在形成該第一絕緣層之前，形成一第一光阻層，其中該第一光阻層覆蓋該第一半導體圖案及該第二半導體圖案而未覆蓋該第三半導體圖案；以及以該第一光阻層為遮罩，進行一前摻雜製程。
- 如申請專利範圍第6項所述的薄膜電晶體基板的製造方法，更包括：在進行該前摻雜製程後，於該半導體層上形成一第二光阻層，其中該第二光阻層覆蓋第二半導體圖案而未覆蓋該第一半導體圖案及該第三半導體圖案；以及以該第二光阻層為遮罩，進行一第二氫化電漿處理製程。
- 如申請專利範圍第7項所述的薄膜電晶體基板的製造方法，其中該第一半導體圖案的氫含量為H1，該第二半導體圖案的氫含量為H2，該第三半導體圖案的氫含量為H3，而H1>H2，且H3>H2。
- 如申請專利範圍第7項所述的薄膜電晶體基板的製造方法，其中該第一導電層包括分別重疊於該第一半導體圖案、該第二半導體圖案及該第三半導體圖案的一第一閘極、一第二閘極及一第三閘極，該第二導電層包括一第一源極、一第一汲極、一第二源極、一第二汲極、一第三源極及一第三汲極，該第一源極及該第一汲極分別與該第一半導體圖案的不同兩區電性連接，該第二源極及該第二汲極分別與該第二半導體圖案的不同兩區電性連接，該第三源極及該第三汲極分別與該第三半導體圖案的不同兩區電性連接，該第一閘極、該第一絕緣層、該第一半導體圖案、該第一源極及該第一汲極形成一第一薄膜電晶體，該第二閘極、該第一絕緣層、該第二半導體圖案、該第二源極及該第二汲極形成一第二薄膜電晶體，該第三閘極、該第一絕緣層、該第三半導體圖案、該第三源極及該第三汲極形成一第三薄膜電晶體，其中該第一薄膜電晶體的臨界電壓為Vth1，該第二薄膜電晶體的臨界電壓為Vth2，該第三薄膜電晶體的臨界電壓為Vth3，而|Vth3|<|Vth1|<|Vth2|。
- 如申請專利範圍第7項所述的薄膜電晶體基板的製造方法，其中該第一導電層包括分別重疊於該第一半導體圖案、該第二半導體圖案及該第三半導體圖案的一第一閘極、一第二閘極及一第三閘極，該第二導電層包括一第一源極、一第一汲極、一第二源極、一第二汲極、一第三源極及一第三汲極，該第一源極及該第一汲極分別與該第一半導體圖案的不同兩區電性連接，該第二源極及該第二汲極分別與該第二半導體圖案的不同兩區電性連接，該第三源極及該第三汲極分別與該第三半導體圖案的不同兩區電性連接，該第一閘極、該第一絕緣層、該第一半導體圖案、該第一源極及該第一汲極形成一第一薄膜電晶體，該第二閘極、該第一絕緣層、該第二半導體圖案、該第二源極及該第二汲極形成一第二薄膜電晶體，該第三閘極、該第一絕緣層、該第三半導體圖案、該第三源極及該第三汲極形成一第三薄膜電晶體，其中該第一薄膜電晶體的電子遷移率為M1，該第二薄膜電晶體的電子遷移率為M2，該第三薄膜電晶體的電子遷移率為M3，而M3M1<M2。
- 如申請專利範圍第7項所述的薄膜電晶體基板的製造方法，其中該第一半導體圖案的摻雜濃度為T1，該第二半導體圖案的摻雜濃度為T2，該第三半導體圖案的摻雜濃度為T3，而T3>T1，且T3>T2。
- 一種薄膜電晶體基板，包括：一基底；一半導體層，配置於該基底上，且包括一第一半導體圖案及一第二半導體圖案；一第一絕緣層，覆蓋該半導體層；一第一導電層，配置於該第一絕緣層上，且包括分別重疊於該第一半導體圖案及該第二半導體圖案的一第一閘極及一第二閘極；以及一第二導電層，包括一第一源極、一第一汲極、一第二源極及一第二汲極，該第一源極及該第一汲極分別與該第一半導體圖案的不同兩區電性連接，該第二源極及該第二汲極分別與該第二半導體圖案的不同兩區電性連接；其中，該第一閘極、該第一絕緣層、該第一半導體圖案、該第一源極及該第一汲極形成一第一薄膜電晶體；該第二閘極、該第一絕緣層、該第二半導體圖案、該第二源極及該第二汲極形成一第二薄膜電晶體；該第一薄膜電晶體的臨界電壓為Vth1，該第二薄膜電晶體的臨界電壓為Vth2；該第一半導體圖案的氫含量為H1，該第二半導體圖案的氫含量為H2；|Vth1|<|Vth2|，且H1>H2。
- 如申請專利範圍第12項所述的薄膜電晶體基板，其中該第一薄膜電晶體的電子遷移率為M1，該第二薄膜電晶體的電子遷移率為M2，而M1<M2。
- 如申請專利範圍第12項所述的薄膜電晶體基板，其中該半導體層更包括一第三半導體圖案，該第一導電層更包括重疊於該第三半導體圖案的一第三閘極，該第二導電層更包括一第三源極及一第三汲極，該第三源極及該第三汲極分別與該第三半導體圖案的不同兩區電性連接，該第三閘極、該第一絕緣層、該第三半導體圖案、該第三源極及該第三汲極形成一第三薄膜電晶體，該第三薄膜電晶體的臨界電壓為Vth3，該第三半導體圖案的氫含量為H3實質上等於該第一半導體圖案的氫含量H1，而|Vth3|<|Vth1|<|Vth2|。
- 如申請專利範圍第14項所述的薄膜電晶體基板，其中該第三半導體圖案的摻雜濃度大於該第一半導體圖案的摻雜濃度。
- 如申請專利範圍第14項所述的薄膜電晶體基板，其中該第一薄膜電晶體的電子遷移率為M1，該第二薄膜電晶體的電子遷移率為M2，該第三薄膜電晶體的電子遷移率為M3，而M3M1<M2。
- 如申請專利範圍第12項所述的薄膜電晶體基板，其中該基底具有一顯示區以及該顯示區外的一周邊區，而該薄膜電晶體基板更包括：多條資料線及多條掃描線，配置於該基底上且彼此交錯；多個畫素單元，配置於該基底的該顯示區上且與該些資料線及該些掃描線電性連接；以及一閘極驅動電路，配置於該基底的該周邊區上且與該些掃描線電性連接，其中該閘極驅動電路具有該第一薄膜電晶體及該第二薄膜電晶體。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106142582A TWI636510B (zh) | 2017-12-05 | 2017-12-05 | 薄膜電晶體基板及其製造方法 |
| CN201810129064.XA CN108336096B (zh) | 2017-12-05 | 2018-02-08 | 薄膜晶体管基板及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106142582A TWI636510B (zh) | 2017-12-05 | 2017-12-05 | 薄膜電晶體基板及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI636510B true TWI636510B (zh) | 2018-09-21 |
| TW201926469A TW201926469A (zh) | 2019-07-01 |
Family
ID=62928342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106142582A TWI636510B (zh) | 2017-12-05 | 2017-12-05 | 薄膜電晶體基板及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN108336096B (zh) |
| TW (1) | TWI636510B (zh) |
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| TW201630192A (zh) * | 2014-11-11 | 2016-08-16 | Sharp Kk | 半導體裝置及其製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN108336096B (zh) | 2020-10-30 |
| CN108336096A (zh) | 2018-07-27 |
| TW201926469A (zh) | 2019-07-01 |
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