CN108336096A - 薄膜晶体管基板及其制造方法 - Google Patents

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Abstract

一种薄膜晶体管基板的制造方法包括下列步骤。于基底上形成半导体层。形成第一绝缘层，以覆盖半导体层。于第一绝缘层上形成第一导电层，其中第一绝缘层位于第一导电层与半导体层之间。在形成第一绝缘层之后及形成第一导电层之前，对半导体层进行第一氢化等离子体处理工艺。于基底上形成第二导电层，其中第二导电层与半导体层电性连接。此外，通过上述薄膜晶体管基板的制造方法所形成的薄膜晶体管基板也被提出。

Description

薄膜晶体管基板及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法，且特别涉及一种薄膜晶体管基板及其制造方法。
背景技术
随着现代信息科技的进步，各种不同规格的显示面板已被广泛地应用在消费者电子产品中，例如：手机、笔记本电脑、数码相机以及个人数码助理(PDAs)等。一般而言，显示面板包括薄膜晶体管基板、相对于薄膜晶体管基板的对向基板以及位于薄膜晶体管基板的对向基板之间的显示介质。薄膜晶体管基板包括基底以及配置于基底上的薄膜晶体管。在显示面板的所有构件中，薄膜晶体管的优劣影响显示面板的性能甚剧。然而，利用现有的薄膜晶体管工艺，无法制作出兼具各种优良电性(例如：临界电压、电子迁移率及次临界摆幅)的薄膜晶体管。
发明内容
本发明提供一种薄膜晶体管基板的制造方法，能制造出电性佳的薄膜晶体管。
本发明提供一种薄膜晶体管基板，其电性佳。
本发明的薄膜晶体管基板的制造方法，包括下列步骤。于基底上形成半导体层。形成第一绝缘层，以覆盖半导体层。于第一绝缘层上形成第一导电层，其中第一绝缘层位于第一导电层与半导体层之间。于基底上形成第二导电层，其中第二导电层与半导体层电性连接。
在本发明的一实施例中，上述的薄膜晶体管基板制造方法还包括：形成第二绝缘层，以覆盖第一绝缘层，其中第二绝缘层位于第一导电层与第一绝缘层之间。
在本发明的一实施例中，进行上述第一氢化等离子体处理工艺的步骤是在形成上述的第一绝缘层之后以及形成上述的第二绝缘层之前。
在本发明的一实施例中，上述的半导体层包括第一半导体图案及第二半导体图案，而薄膜晶体管基板的制造方法还包括：在形成第一绝缘层之前，形成光刻胶层，其中光刻胶层覆盖第二半导体图案而未覆盖第一半导体图案；以光刻胶层为遮罩，进行第二氢化等离子体处理工艺。
在本发明的一实施例中，上述的第一半导体图案的氢含量为H1，第二半导体图案的氢含量为H2，而H1＞H2。
在本发明的一实施例中，上述的第一导电层包括分别重叠于第一半导体图案及第二半导体图案的第一栅极及第二栅极，第二导电层包括第一源极、第一漏极、第二源极及第二漏极，第一源极及第一漏极分别与第一半导体图案的不同两区电性连接，第二源极及第二漏极分别与第二半导体图案的不同两区电性连接，第一栅极、第一绝缘层、第一半导体图案、第一源极及第一漏极形成第一薄膜晶体管，第二栅极、第一绝缘层、第二半导体图案、第二源极及第二漏极形成第二薄膜晶体管，其中第一薄膜晶体管的临界电压为Vth1，第二薄膜晶体管的临界电压为Vth2，而|Vth1|＜|Vth2|。
在本发明的一实施例中，上述的第一导电层包括分别重叠于第一半导体图案及第二半导体图案的第一栅极及第二栅极，第二导电层包括第一源极、第一漏极、第二源极及第二漏极，第一源极及第一漏极分别与第一半导体图案的不同两区电性连接，第二源极及第二漏极分别与第二半导体图案的不同两区电性连接，第一栅极、第一绝缘层、第一半导体图案、第一源极及第一漏极形成第一薄膜晶体管，第二栅极、第一绝缘层、第二半导体图案、第二源极及第二漏极形成第二薄膜晶体管，其中第一薄膜晶体管的电子迁移率为M1，第二薄膜晶体管的电子迁移率为M2，而M1＜M2。
在本发明的一实施例中，上述的半导体层包括第一半导体图案、第二半导体图案及第三半导体图案，而薄膜晶体管的制造方法还包括：在形成第一绝缘层之前，形成第一光刻胶层，其中第一光刻胶层覆盖第一半导体图案及第二半导体图案而未覆盖第三半导体图案；以第一光刻胶层为遮罩，进行前掺杂工艺。
在本发明的一实施例中，上述的制造方法还包括：在进行前掺杂工艺后，于半导体层上形成第二光刻胶层，其中第二光刻胶层覆盖第二半导体图案而未覆盖第一半导体图案及第三半导体图案；以第二光刻胶层为遮罩，进行第二氢化等离子体处理工艺。
在本发明的一实施例中，上述的第一半导体图案的氢含量为H1，第二半导体图案的氢含量为H2，第三半导体图案的氢含量为H3，而H1＞H2，且H3>H2。
在本发明的一实施例中，上述的第一导电层包括分别重叠于第一半导体图案、第二半导体图案及第三半导体图案的第一栅极、第二栅极及第三栅极，第二导电层包括第一源极、第一漏极、第二源极、第二漏极、第三源极及第三漏极，第一源极及第一漏极分别与第一半导体图案的不同两区电性连接，第二源极及第二漏极分别与第二半导体图案的不同两区电性连接，第三源极及第三漏极分别与第三半导体图案的不同两区电性连接，第一栅极、第一绝缘层、第一半导体图案、第一源极及第一漏极形成第一薄膜晶体管，第二栅极、第一绝缘层、第二半导体图案、第二源极及第二漏极形成第二薄膜晶体管，第三栅极、第一绝缘层、第三半导体图案、第三源极及第三漏极形成第三薄膜晶体管，其中第一薄膜晶体管的临界电压为Vth1，第二薄膜晶体管的临界电压为Vth2，第三薄膜晶体管的临界电压为Vth3，而|Vth3|＜|Vth1|＜|Vth2|。
在本发明的一实施例中，上述的第一导电层包括分别重叠于第一半导体图案、第二半导体图案及第三半导体图案的第一栅极、第二栅极及第三栅极，第二导电层包括第一源极、第一漏极、第二源极、第二漏极、第三源极及第三漏极，第一源极及第一漏极分别与第一半导体图案的不同两区电性连接，第二源极及第二漏极分别与第二半导体图案的不同两区电性连接，第三源极及第三漏极分别与第三半导体图案的不同两区电性连接，第一栅极、第一绝缘层、第一半导体图案、第一源极及第一漏极形成第一薄膜晶体管，第二栅极、第一绝缘层、第二半导体图案、第二源极及第二漏极形成第二薄膜晶体管，第三栅极、第一绝缘层、第三半导体图案、第三源极及第三漏极形成第三薄膜晶体管，其中第一薄膜晶体管的电子迁移率为M1，第二薄膜晶体管的电子迁移率为M2，第三薄膜晶体管的电子迁移率为M3，而M3≤M1＜M2。
在本发明的一实施例中，上述的第一半导体图案的掺杂浓度为T1，第二半导体图案的掺杂浓度为T2，第三半导体图案的掺杂浓度为T3，而T3＞T1，且T3>T2。
本发明的薄膜晶体管基板包括基底、半导体层、第一绝缘层、第一导电层以及第二导电层。半导体层配置于基底上，且包括第一半导体图案及第二半导体图案。第一绝缘层覆盖半导体层。第一导电层配置于第一绝缘层上，且包括分别重叠于第一半导体图案及第二半导体图案的第一栅极及第二栅极。第二导电层包括第一源极、第一漏极、第二源极及第二漏极，其中第一源极及第一漏极分别与第一半导体图案的不同两区电性连接，第二源极及第二漏极分别与第二半导体图案的不同两区电性连接。第一栅极、第一绝缘层、第一半导体图案、第一源极及第一漏极形成第一薄膜晶体管。第二栅极、第一绝缘层、第二半导体图案、第二源极及第二漏极形成第二薄膜晶体管。特别是，第一薄膜晶体管的临界电压为Vth1，第二薄膜晶体管的临界电压为Vth2；第一半导体图案的氢含量为H1，第二半导体图案的氢含量为H2；|Vth1|＜|Vth2|，且H1＞H2。
在本发明的一实施例中，上述的第一薄膜晶体管的电子迁移率为M1，第二薄膜晶体管的电子迁移率为M2，而M1＜M2。
在本发明的一实施例中，上述的半导体层还包括第三半导体图案，第一导电层还包括重叠于第三半导体图案的第三栅极，第二导电层还包括第三源极及第三漏极，第三源极及第三漏极分别与第三半导体图案的不同两区电性连接，第三栅极、第一绝缘层、第三半导体图案、第三源极及第三漏极形成第三薄膜晶体管，第三薄膜晶体管的临界电压为Vth3，第三半导体图案的氢含量为H3实质上等于第一半导体图案的氢含量H1，而|Vth3|＜|Vth1|＜|Vth2|。
在本发明的一实施例中，上述的第三半导体图案的掺杂浓度大于第一半导体图案的掺杂浓度。
在本发明的一实施例中，上述的第一薄膜晶体管的电子迁移率为M1，第二薄膜晶体管的电子迁移率为M2，第三薄膜晶体管的电子迁移率为M3，而M3≤M1＜M2。
在本发明的一实施例中，上述的基底具有显示区以及显示区外的周边区，而薄膜晶体管基板还包括多条数据线、多条扫描线、多个像素单元以及栅极驱动电路。多条数据线及多条扫描线配置于基底上且彼此交错。多个像素单元配置于基底的显示区上且与多条数据线及多条扫描线电性连接。栅极驱动电路配置于基底的周边区上且与多条扫描线电性连接。栅极驱动电路具有上述的第一薄膜晶体管及上述的第二薄膜晶体管。
基于上述，在本发明一实施例的薄膜晶体管基板的制造方法中，是于形成第一绝缘层之后及形成栅极之前，对半导体层进行氢化等离子体处理工艺。换言之，是在第一绝缘层覆盖半导体层的情况下，对半导体层进行氢化等离子体处理。借此，能有效修补半导体层表面的缺陷，并降低等离子体对半导体层表面的损伤程度，进而使后续形成的薄膜晶体管具有绝对值小的临界电压及较高的电子迁移率，即形成兼具各种优良电性的薄膜晶体管。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1G为本发明一实施例的薄膜晶体管基板制造流程的剖面示意图。
图2为本发明一实施例的施压时间与临界电压偏移比较的折线图。
图3为本发明一实施例的施压时间与次临界摆幅降低量比较的折线图。
图4A至图4G为本发明另一实施例的薄膜晶体管基板制造流程的剖面示意图。
图5为本发明另一实施例的薄膜晶体管基板的俯视图。
图6A至图6H为本发明另一实施例的薄膜晶体管基板制造流程的剖面示意图。
图7为本发明另一实施例的薄膜晶体管基板的俯视图。
附图标记说明：
1、2、3：薄膜晶体管基板
4、10、T：薄膜晶体管
5：像素单元
6：栅极驱动电路
20：第一薄膜晶体管
30：第二薄膜晶体管
40：第三薄膜晶体管
100：基底
100a：显示区
100b：周边区
110：缓冲层
120：半导体层
120a：第一半导体图案
120b：第二半导体图案
120c：第三半导体图案
121a：第一掺杂漏极
121b：第一掺杂源极
121c：第二掺杂漏极
121d：第二掺杂源极
121e：第三掺杂漏极
121f：第三掺杂源极
122a：第一轻掺杂漏极
122b：第一轻掺杂源极
122c：第二轻掺杂漏极
122d：第二轻掺杂源极
122e：第三轻掺杂漏极
122f：第三轻掺杂源极
123：第一通道层
124：第二通道层
125：第三通道层
130：第一绝缘层
140：第二绝缘层
150：第一导电层
150a：第一导电图案
150b：第二导电图案
150c：第三导电图案
151、151a：第一栅极
151b：第二栅极
151c：第三栅极
160：层间介电层
171：第一接触窗
172：第二接触窗
173：第三接触窗
174：第四接触窗
175：第五接触窗
176：第六接触窗
180：第二导电层
181：第一漏极
182：第一源极
183：第二漏极
184：第二源极
185：第三漏极
186：第三源极
201：光刻胶层
202：第一光刻胶层
203：第二光刻胶层
DL：数据线
GL：扫描线
z：方向
S1：第一氢化等离子体处理
S2：第二氢化等离子体处理
D1：前掺杂工艺
具体实施方式
图1A至图1G为本发明一实施例的薄膜晶体管基板制造流程的剖面示意图。请参照图1A，首先，于基底100上形成图案化的半导体层120。在本实施例中，于形成半导体层120之前，可以选择性地先在基底100上形成缓冲层(buffer layer)110；之后，再于缓冲层110上形成半导体层120。缓冲层110例如可为无机材料、有机材料、或其它合适的材料，其中无机材料例如是氧化硅、氮化硅、氮氧化硅、或其它合适的材料；有机材料例如是聚酰亚胺系树脂、环氧系树脂、亚克力系树脂、或其它合适的材料。然而，本发明不限于此，根据其它实施例，也可省略缓冲层110，而直接将半导体层120形成于基底100上。在本实施例中，基底100例如是柔性基板(flexible substrate)。然而，本发明不限于此，在其它实施例中，基底100也可以是硬质基板。举例而言，柔性基板的材质可以是聚酰亚胺(PI)、聚碳酸酯(polycarbonate,PC)、聚酯(polyester,PET)、环烯共聚物(cyclic olefin copolymer,COC)、金属铬合物基材－环烯共聚物(metallocene-based cyclic olefin copolymer,mCOC)或其他适当材质，硬质基板的材质可以是玻璃、石英、晶圆、陶瓷或其他适当材质，但本发明不以此为限。在本实施例中，半导体层120的材质例如是多晶硅(poly-Si)。然而，本发明不限于此，在其它实施例中，半导体层120的材质也可以是非晶硅、微晶硅、单晶硅、氧化物半导体材料或上述的组合。
请参照图1B，接着，于半导体层120上形成第一绝缘层130，以覆盖半导体层120与缓冲层110。然后，在第一绝缘层130覆盖半导体层120的情况下，对半导体层120进行第一氢化等离子体处理S1，氢化等离子体处理为使用含氢的等离子体进行处理。第一绝缘层130的材料可选自无机材料(例如：氧化硅、氮化硅、氮氧化硅、其他合适的材料、或上述至少二种材料的堆叠层)、有机材料、或其他合适的材料、或上述的组合。举例而言，在本实施例中，第一绝缘层130的材质优选为四乙氧基硅烷(TEOS)，但本发明不以此为限。
请参照图1C，接着，形成第二绝缘层140，以覆盖第一绝缘层130。然而，本发明不限于此，根据其它实施例，也可省略第二绝缘层140。第二绝缘层140的材料可选自无机材料(例如：氧化硅、氮化硅、氮氧化硅、其他合适的材料、或上述至少二种材料的堆叠层)、有机材料、或其他合适的材料、或上述的组合，但本发明不以此为限。在本实施例中，第二绝缘层140的材质优选为氮化硅(SiNx)，但本发明不以此为限。
请参照图1B及图1C，值得注意的是，于形成第一绝缘层130之后与形成第一栅极151(标示于图1E)之前，对半导体层120进行第一氢化等离子体处理工艺S1。更进一步地说，在本实施例中，于形成第一绝缘层130之后及形成第二绝缘层140之前，对半导体层120进行第一氢化等离子体处理工艺S1。换言之，是在第一绝缘层130覆盖半导体层120的情况下，对半导体层120进行第一氢化等离子体处理S1。借此，能有效修补半导体层120表面的缺陷并降低等离子体对半导体层120表面的损伤程度，进而使后续形成的薄膜晶体管10(标示于图1G)具有绝对值小的临界电压及较高的电子迁移率(mobility)。
请参照图1D，接着，在本实施例中，可于第二绝缘层140上形成图案化的第一导电层150。然而，本发明不限于此，根据其它实施例，若先前省略第二绝缘层140的形成，则可将第一导电层150直接形成于第一绝缘层130上。举例而言，在本实施例中，图案化的第一导电层150例如是利用溅镀、光刻与蚀刻等工艺制作而成，但本发明不限于此。在本实施例中，第一导电层150的材质可为金属或合金，例如：金、银、铜、铝、钛、钼或其组合等，但本发明不限于此。
在本实施例中，于形成第一导电层150之后，可以保留用以定义第一导电层150的光刻胶图案(未示出)作为遮罩进行掺杂工艺，以选择性地于半导体层120中形成第一掺杂漏极121a及第一掺杂源极121b。上述掺杂工艺例如可为P型掺杂(P-type doping)工艺或N型掺杂(N-type doping)工艺，但本发明不限于此。
请参照图1D及图1E，接着，在本实施例中，可选择性地进行蚀刻工艺(例如：湿蚀刻工艺)，去除第一导电层150的部分侧壁，以形成第一栅极151。第一栅极151暴露出预定形成第一轻掺杂漏极122a及第一轻掺杂源极122b的区域。接着，再利用第一栅极151作为遮罩进行轻掺杂工艺，以形成第一轻掺杂漏极122a以及第一轻掺杂源极122b。另外，如图1E所示，在垂直投影方向z上重叠于第一栅极151且未被掺杂的部分半导体层120则成为第一通道层123。
请参照图1F，接着，形成层间介电层160，以覆盖第一栅极151与第二绝缘层140。在本实施例中，层间介电层160的材质可为氧化硅，但本发明不限于此。然后，在层间介电层160、第二绝缘层140以及第一绝缘层130内形成第一接触窗171及第二接触窗172，其中第一接触窗171暴露出第一掺杂漏极121a，且第二接触窗172暴露出第一掺杂源极121b。举例而言，在本实施例中，可利用光刻与蚀刻工艺形成第一接触窗171以及第二接触窗172，但本发明不限于此。
请参照图1G，接着，在层间介电层160上形成第二导电层180。第二导电层180包括第一漏极181及第一源极182，其中第一漏极181通过第一接触窗171与第一掺杂漏极121a接触并电性连接，而第一源极182通过第二接触窗172与第一掺杂源极121b接触并电性连接。举例而言，在本实施例中，可利用光刻蚀刻工艺形成第一漏极181以及第一源极182，但本发明不限于此。于此，便完成了本实施例的薄膜晶体管10。
请参照图1G，薄膜晶体管基板1包括基底100以及配置于基底100上的薄膜晶体管10。薄膜晶体管10至少包括半导体层120、第一栅极151、位于第一栅极151与半导体层120之间的第一绝缘层130以及分别与半导体层120的不同两区电性连接的第一漏极181与第一源极182。在本实施例中，薄膜晶体管10可进一步包括位于第一栅极151与第一绝缘层130之间的第二绝缘层140以及覆盖第一栅极151和第二绝缘层140的层间介电层160，但本发明不以此为限。
下表一示出第一比较例的薄膜晶体管、第二比较例的薄膜晶体管与本实施例的薄膜晶体管10的临界电压(Vth)、电子迁移率(mobility)及次临界摆幅(sub-thresholdswing，SS)。第一比较例的薄膜晶体管的结构及工艺与本实施例的薄膜晶体管10的结构及工艺类似，两者的差异仅在于：在第一比较例的薄膜晶体管的工艺中，未对半导体层120进行氢化等离子体处理。第二比较例的薄膜晶体管的结构及工艺与本实施例的薄膜晶体管10的结构及工艺类似，两者的差异仅在于：在第二比较例的薄膜晶体管的工艺中，是于第一绝缘层130未覆盖半导体层120的情况下，直接对半导体层120进行氢化等离子体处理。
[表一]
由上表一可知，相较于第一比较例，本实施例的薄膜晶体管10在降低其临界电压的绝对值的情况下，仍具有与第一比较例的薄膜晶体管相当的电子迁移率；相较于第二比较例，虽然本实施例的薄膜晶体管10的临界电压的绝对值则略高，但确实具有远大于第二比较例的电子迁移率。简言之，相较于第一、二比较例，本实施例的薄膜晶体管10能兼具各种优良的电性(即临界电压、电子迁移率及次临界摆幅)。
图2示出本实施例的薄膜晶体管10及第二比较例的薄膜晶体管的施压时间(stress time)与临界电压偏移量(Vth shift)的关系。由图2可知，相较于第二比较例的薄膜晶体管，本实施例的薄膜晶体管10的临界电压偏移量较不易因施压时间的增加而过度升高。换言之，相较于第二比较例的薄膜晶体管，本实施例的薄膜晶体管10具有较为稳定的临界电压。
图3示出本实施例的薄膜晶体管10及第二比较例的薄膜晶体管的施压时间(stress time)与次临界摆幅降低量(S.S degradation)的关系。由图3可知，相较于第二比较例的薄膜晶体管，本实施例的薄膜晶体管的次临界摆幅下降量(S.S degradation)较少且不易随施压时间的增加而变化。换言之，相较于第二比较例的薄膜晶体管，本实施例的薄膜晶体管10具有较为稳定的次临界摆幅。
图4A至图4G为本发明另一实施例的薄膜晶体管基板制造流程的剖面示意图。请参照图4A，首先，于基底100上形成图案化的半导体层120。图案化的半导体层120包括相隔开的第一半导体图案120a与第二半导体图案120b。在本实施例中，在形成半导体层120之前，可以选择性地先在基底100上形成缓冲层(buffer layer)110；之后，再于缓冲层110上形成半导体层120。然而，本发明不限于此，根据其它实施例，也可省略缓冲层110，而直接将半导体层120形成于基底100上。
请参照图4B，接着，形成图案化的光刻胶层201。光刻胶层201暴露第一半导体图案120a而覆盖第二半导体图案120b。然后，在光刻胶层201暴露第一半导体图案120a而覆盖第二半导体图案120b的情况下，进行第二氢化等离子体处理工艺S2。
请参照图4C，接着，移除光刻胶层201，并形成第一绝缘层130，以覆盖第一半导体图案120a及第二半导体图案120b。然后，在第一绝缘层130覆盖第一半导体图案120a及第二半导体图案120b的情况下，对第一半导体图案120a与第二半导体图案120b进行第一氢化等离子体处理S1。请参照图4D，接着，在本实施例中，于完成上述的第一氢化等离子体处理S1后，可选择性地形成第二绝缘层140，以覆盖第一绝缘层130，但本发明不以此为限。
请参照图4D，接着，形成第二绝缘层140，以覆盖第一绝缘层130。然而，本发明不限于此，根据其它实施例，也可省略第二绝缘层140。请参照图4E，接着，在本实施例中，可于第二绝缘层140上，形成图案化的第一导电层150。图案化的第一导电层150包括分别与第一半导体图案120a及第二半导体图案120b重叠的第一导电图案150a及第二导电图案150b。然而，本发明不限于此，根据其它实施例，若先前省略第二绝缘层140的形成，则可将第一导电图案150a及第二导电图案150b直接形成于第一绝缘层130上。
请继续参照图4E，接着，在本实施例中，于形成第一导电层150之后，可以保留用以定义第一导电图案150a及第二导电图案150b的光刻胶图案作为遮罩进行掺杂工艺，以于第一半导体图案120a中形成第一掺杂漏极121a及第一掺杂源极121b，且于第二半导体图案120b中形成第二掺杂漏极121c及第二掺杂源极121d。上述掺杂工艺例如可为P型掺杂(P-typedoping)工艺或N型掺杂(N-type doping)工艺，但本发明不限于此。
请参照图4F，接着，在本实施例中，可选择性地进行蚀刻工艺(例如：湿蚀刻工艺)，去除第一导电图案150a的部分侧壁及第二导电图案150b的部分侧壁，以分别形成第一栅极151a及第二栅极151b。第一栅极151a暴露出预定形成第一轻掺杂漏极122a及第一轻掺杂源极122b的区域，而第二栅极151b暴露出预定形成第二轻掺杂漏极122c及第二轻掺杂源极122d的区域。接着，再利用第一栅极151a及第二栅极151b作为遮罩进行轻掺杂工艺，以形成第一轻掺杂漏极122a、第一轻掺杂源极122b、第二轻掺杂漏极122c及第二轻掺杂源极122d。另外，在垂直投影方向z上重叠于第一栅极151a且未被掺杂的部分第一半导体图案120a则成为第一通道层123；在垂直投影方向z上重叠于第二栅极151b且未被掺杂的部分第二半导体图案120b则成为第二通道层124。
请参照图4G，在本实施例中，接着，可形成层间介电层160，以覆盖第一栅极151a、第二栅极151b与第二绝缘层140。然后，在层间介电层160、第二绝缘层140以及第一绝缘层130内形成第一接触窗171、第二接触窗172、第三接触窗173及第四接触窗174，其中第一接触窗171暴露出第一掺杂漏极121a，第二接触窗172暴露出第一掺杂源极121b，第三接触窗173暴露出第二掺杂漏极121c，第四接触窗174暴露出第二掺杂源极121d。
请参照图4G，然后，在层间介电层160上形成图案化的第二导电层180。图案化的第二导电层180包括第一漏极181、第一源极182、第二漏极183与第二源极184，其中第一漏极181通过第一接触窗171与第一掺杂漏极121a接触并电性连接，第一源极182通过第二接触窗172与第一掺杂源极121b接触并电性连接，第二漏极183通过第三接触窗173与第二掺杂漏极121c接触并电性连接，第二源极184通过第四接触窗174与第二掺杂源极121d接触并电性连接。于此，便完成了本实施例的薄膜晶体管20、30。
请参照图4G，薄膜晶体管基板2包括基底100以及配置于基底100上的第一薄膜晶体管20及第二薄膜晶体管30。第一薄膜晶体管20至少包括第一半导体图案120a、第一栅极151a、位于第一栅极151a与第一半导体图案120a之间的第一绝缘层130以及分别与第一半导体图案120a的不同两区电性连接的第一漏极181与第一源极182。在本实施例中，第一薄膜晶体管20可进一步包括位于第一栅极151a与第一绝缘层130之间的第二绝缘层140以及覆盖第一栅极151a和第二绝缘层140的层间介电层160，但本发明不以此为限。类似地，第二薄膜晶体管30至少包括第二半导体图案120b、第二栅极151b、位于第二栅极151b与第二半导体图案120b之间的第一绝缘层130以及分别与第二半导体图案120b的不同两区电性连接的第二漏极183与第二源极184。在本实施例中，第二薄膜晶体管30可进一步包括位于第二栅极151b与第一绝缘层130之间的第二绝缘层140以及覆盖第二栅极151b和第二绝缘层140的层间介电层160，但本发明不以此为限。
值得注意的是，如图4B所示，进行第二氢化等离子体处理S2时，光刻胶层201覆盖第二半导体图案120b而暴露第一半导体图案120a；如图4C所示，进行第一氢化等离子体处理S1时，第一绝缘层130同时覆盖第一半导体图案120a与第二半导体图案120b。因此，相较于第二半导体图案120b，第一半导体图案120a受到氢化等离子体处理的次数较多，致使第一半导体图案120a的表面的缺陷修补的程度高于第二半导体图案120b的表面的缺陷修补程度，进而使得分别包括第一半导体图案120a与第二半导体图案120b的第一薄膜晶体管20及第二薄膜晶体管30(标示于图4G)具有不同的临界电压。
详言之，包括第一半导体图案120a的第一薄膜晶体管20的临界电压为Vth1，包括第二半导体图案120b的第二薄膜晶体管30的临界电压为Vth2，而|Vth1＜|Vth2|。更进一步地说，在本实施例中，0.19V≤|Vth2|-|Vth1|≤0.79V，但本发明不以此为限。此外，由于第一半导体图案120a受到氢化等离子体处理的次数较多，因此第一半导体图案120a的氢含量H1高于第二半导体图案120b的氢含量H2。更进一步地说，在本实施例中，但本发明不以此为限。再者，如图4B所示，由于进行第二氢化等离子体处理S2时，光刻胶层201覆盖第二半导体图案120b而暴露第一半导体图案120a，因此第一半导体图案120a的表面被等离子体损伤的程度高于第二半导体图案120b的表面被等离子体损伤的程度，而包括第一半导体图案120a的第一薄膜晶体管20的电子迁移率M1小于包括第二半导体图案120b的第二薄膜晶体管30的电子迁移率M2。更进一步地说，在本实施例中，7cm2/Vs≤M2-M1≤43cm2/Vs，但本发明不以此为限。
在本实施例中，具有不同的临界电压的第一薄膜晶体管20及第二薄膜晶体管30(标示于图4G)可选择性应用在栅极驱动电路(gate on array，GOA)中。然而，本发明不以此为限，在其它实施例中，具有不同的临界电压的第一薄膜晶体管20及第二薄膜晶体管30也可应用在其它电路中。
图5为本发明另一实施例的薄膜晶体管基板2的俯视图。请参照图4G及图5，在本实施例中，具有不同的临界电压的第一薄膜晶体管20及第二薄膜晶体管30可选择性应用在栅极驱动电路6(gate on array，GOA)中。详言之，在本实施例中，基底100具有显示区100a以及显示区100a外的周边区100b，而薄膜晶体管基板2还包括多条数据线DL、多条扫描线GL、多个像素单元5以及栅极驱动电路6。多条数据线DL及多条扫描线GL配置于基底100上且彼此交错。多个像素单元5配置于基底100的显示区100a上且分别与对应的数据线DL及扫描线GL电性连接。每一像素单元5包括薄膜晶体管T以及像素电极4，其中薄膜晶体管T的源极与对应的数据线DL电性连接，薄膜晶体管T的栅极与对应的扫描线GL电性连接，薄膜晶体管T的漏极与像素电极4电性连接。须说明的是本公开不以上述实施例为限，于其他实施例中，例如：有机发光显示面板中，每一像素单元可能可包括多个薄膜晶体管、多个电容器等。栅极驱动电路6配置于基底100的周边区100b上与多条扫描线GL电性连接。栅极驱动电路6可包括具有不同的临界电压的第一薄膜晶体管20及第二薄膜晶体管30。然而，本发明不限于此，具有不同的临界电压的第一薄膜晶体管20及第二薄膜晶体管30也可应用在薄膜晶体管基板2的其它电路中。
图6A至图6H为本发明另一实施例的薄膜晶体管基板制造流程的剖面示意图。请参照图6A，首先，于基底100上形成图案化的半导体层120。图案化的半导体层120包括相隔开的第一半导体图案120a、第二半导体图案120b与第三半导体图案120c。在本实施例中，在形成半导体层120之前，可以选择性地先在基底100上形成缓冲层(buffer layer)110；之后，再于缓冲层110上形成半导体层120。然而，本发明不限于此，根据其它实施例，也可省略缓冲层110，而直接将半导体层120形成于基底100上。
请参照图6B，接着，形成图案化的第一光刻胶层202。第一光刻胶层202暴露第三半导体图案120c而覆盖第一半导体图案120a及第二半导体图案120b。然后，在第一光刻胶层202暴露第三半导体图案120c而覆盖第一半导体图案120a及第二半导体图案120b的情况下，进行前掺杂工艺D1。上述前掺杂工艺例如可为P型掺杂(P-type doping)工艺或N型掺杂(N-typedoping)工艺，但本发明不限于此。
请参照图6C，在进行前掺杂工艺D1后，移除第一光刻胶层202，并形成图案化的第二光刻胶层203，以覆盖第二半导体图案120b。然后，在第二光刻胶层203暴露第一半导体图案120a及第三半导体图案120c而覆盖第二半导体图案120b的情况下，进行第二氢化等离子体处理工艺S2。
请参照图6D，接着，移除第二光刻胶层203，并形成第一绝缘层130，以覆盖第一半导体图案120a、第二半导体图案120b及第三半导体图案120c。然后，在第一绝缘层130覆盖第一半导体图案120a、第二半导体图案120b及第三半导体图案120c的情况下，对第一半导体图案120a、第二半导体图案120b与第三半导体图案120c进行第一氢化等离子体处理S1。请参照图6E，接着，在本实施例中，于完成上述的第一氢化等离子体处理S1后，可选择性地形成第二绝缘层140，以覆盖第一绝缘层130，但本发明不以此为限。
请参照图6E，接着，形成第二绝缘层140，以覆盖第一绝缘层130。然而，本发明不限于此，根据其它实施例，也可省略第二绝缘层140。请参照图6F，接着，在本实施例中，可于第二绝缘层140上，形成图案化的第一导电层150。图案化的第一导电层150包括分别与第一半导体图案120a、第二半导体图案120b及第三半导体图案120c重叠的第一导电图案150a、第二导电图案150b及第三导电图案150c。然而，本发明不限于此，根据其它实施例，若先前省略第二绝缘层140的形成，则可将第一导电图案150a、第二导电图案150b及第三导电图案150c直接形成于第一绝缘层130上。
请继续参照图6F，接着，在本实施例中，于形成第一导电层150之后，可以保留用以定义第一导电图案150a、第二导电图案150b及第三导电图案150c的光刻胶图案作为遮罩进行掺杂工艺，以于第一半导体图案120a中形成第一掺杂漏极121a及第一掺杂源极121b、于第二半导体图案120b中形成第二掺杂漏极121c及第二掺杂源极121d，且于第三半导体图案120c中形成第三掺杂漏极121e及第三掺杂源极121f。上述掺杂工艺例如可为P型掺杂(P-type doping)工艺或N型掺杂(N-type doping)工艺，但本发明不限于此。
请参照图6G，接着，在本实施例中，可选择性地进行蚀刻工艺(例如：湿蚀刻工艺)，去除第一导电图案150a的部分侧壁、第二导电图案150b的部分侧壁及第三导电图案150c的部分侧壁，以分别形成第一栅极151a、第二栅极151b及第三栅极151c。第一栅极151a暴露出预定形成第一轻掺杂漏极122a及第一轻掺杂源极122b的区域，第二栅极151b暴露出预定形成第二轻掺杂漏极122c及第二轻掺杂源极122d的区域，而第三栅极151c暴露出预定形成第三轻掺杂漏极122e及第三轻掺杂源极122f的区域。接着，再利用第一栅极151a、第二栅极151b及第三栅极151c作为遮罩进行轻掺杂工艺，以形成第一轻掺杂漏极122a、第一轻掺杂源极122b、第二轻掺杂漏极122c、第二轻掺杂源极122d、第三轻掺杂漏极122e及第三轻掺杂源极122f。另外，在垂直投影方向z上重叠于第一栅极151a且未被掺杂的部分第一半导体图案120a则成为第一通道层123；在垂直投影方向z上重叠于第二栅极151b且未被掺杂的部分第二半导体图案120b则成为第二通道层124；在垂直投影方向z上重叠于第三栅极151c且未被掺杂的部分第二半导体图案120c则成为第三通道层125。
请参照图6H，在本实施例中，接着，可形成层间介电层160，以覆盖第一栅极151a、第二栅极151b、第三栅极151c与第二绝缘层140。然后，在层间介电层160、第二绝缘层140以及第一绝缘层130内形成第一接触窗171、第二接触窗172、第三接触窗173、第四接触窗174、第五接触窗175及第六接触窗176，其中第一接触窗171暴露出第一掺杂漏极121a，第二接触窗172暴露出第一掺杂源极121b，第三接触窗173暴露出第二掺杂漏极121c，第四接触窗174暴露出第二掺杂源极121d，第五接触窗175暴露出第三掺杂漏极121e，第六接触窗176暴露出第三掺杂源极121f。
请参照图6H，然后，在层间介电层160上形成图案化的第二导电层180。图案化的第二导电层180包括第一漏极181、第一源极182、第二漏极183、第二源极184、第三漏极185与第三源极186，其中第一漏极181通过第一接触窗171与第一掺杂漏极121a接触并电性连接，第一源极182通过第二接触窗172与第一掺杂源极121b接触并电性连接，第二漏极183通过第三接触窗173与第二掺杂漏极121c接触并电性连接，第二源极184通过第四接触窗174与第二掺杂源极121d接触并电性连接，第三漏极185通过第五接触窗175与第三掺杂漏极121e接触并电性连接，第三源极186通过第六接触窗176与第三掺杂源极121f接触并电性连接。于此，便完成了本实施例的薄膜晶体管20、30、40。
请参照图6H，薄膜晶体管基板3包括基底100以及配置于基底100上的第一薄膜晶体管20、第二薄膜晶体管30及第三薄膜晶体管40。第一薄膜晶体管20至少包括第一半导体图案120a、第一栅极151a、位于第一栅极151a与第一半导体图案120a之间的第一绝缘层130以及分别与第一半导体图案120a的不同两区电性连接的第一漏极181与第一源极182。在本实施例中，第一薄膜晶体管20可进一步包括位于第一栅极151a与第一绝缘层130之间的第二绝缘层140以及覆盖第一栅极151a和第二绝缘层140的层间介电层160，但本发明不以此为限。类似地，第二薄膜晶体管30至少包括第二半导体图案120b、第二栅极151b、位于第二栅极151b与第二半导体图案120b之间的第一绝缘层130以及分别与第二半导体图案120b的不同两区电性连接的第二漏极183与第二源极184。在本实施例中，第二薄膜晶体管30可进一步包括位于第二栅极151b与第一绝缘层130之间的第二绝缘层140以及覆盖第二栅极151b和第二绝缘层140的层间介电层160，但本发明不以此为限。类似地，第三薄膜晶体管40至少包括第三半导体图案120c、第三栅极151c、位于第三栅极151c与第三半导体图案120c之间的第一绝缘层130以及分别与第三半导体图案120c的不同两区电性连接的第三漏极185与第三源极186。在本实施例中，第三薄膜晶体管40可进一步包括位于第三栅极151c与第一绝缘层130之间的第二绝缘层140以及覆盖第三栅极151c和第二绝缘层140的层间介电层160，但本发明不以此为限。
值得注意的是，如图6B所示，进行前掺杂工艺D1时，第一光刻胶层202覆盖第一半导体图案120a与第二半导体图案120b而暴露出第三半导体图案120c，因此第三半导体图案120c相较于第一半导体图案120a与第二半导体图案120b，受掺杂的程度比较高。在本实施例中，第一半导体图案120a的掺杂浓度为T1，第二半导体图案120b的掺杂浓度为T2，第三半导体图案120c的掺杂浓度为T3，而T3>T1，且T3>T2。更进一步地说，在本实施例中，但本发明不以此为限。
另外，如图6C所示，进行第二氢化等离子体处理S2时，第二光刻胶层203覆盖第二半导体图案120b而暴露第一半导体图案120a与第三半导体图案120c；如图6D所示，进行第一氢化等离子体处理S1时，第一绝缘层130同时覆盖第一半导体图案120a、第二半导体图案120b与第三半导体图案120c。因此，相较于第二半导体图案120b，第一半导体图案120a及第三半导体图案120c受到氢化等离子体处理的次数较多，致使第一半导体图案120a及第三半导体图案120c的表面的缺陷修补的程度高于第二半导体图案120b的表面的缺陷修补程度。
综合上述图6B的前掺杂工艺D1、图6C的第二氢化等离子体处理工艺S2与图6D的第一氢化等离子体处理工艺S1，第一半导体图案120a及第三半导体图案120c受到氢化等离子体处理的次数较第二半导体图案120b多，又第三半导体图案120c被掺杂的程度高于第一半导体图案120a及第二半导体图案120b被掺杂的程度，因此|Vth3|＜|Vth1|＜|Vth2|，其中Vth1为包括第一半导体图案120a的第一薄膜晶体管20的临界电压，Vth2为包括第二半导体图案120b的第二薄膜晶体管30的临界电压，Vth3为包括第三半导体图案120c的第三薄膜晶体管40的临界电压。
此外，如图6C及图6D所示，由于第一半导体图案120a及第三半导体图案120c受到氢化等离子体处理的次数较第二半导体图案120b多，因此第一半导体图案120a的氢含量H1及第三半导体图案120c的氢含量H3高于第二半导体图案120b的氢含量H2，即H1>H2，且H3>H2，且由于第一半导体图案120a及第三半导体图案120c受到氢化等离子体处理的次数相同，而第一半导体图案120a的氢含量为H1与第三半导体图案120c的氢含量为H3实质上相同。
再者，如图6C所示，由于进行第二氢化等离子体处理S2时，第二光刻胶层203覆盖第二半导体图案120b而暴露第一半导体图案120a及第三半导体图案120c，因此第一半导体图案120a及第三半导体图案120c的表面被等离子体损伤的程度高于第二半导体图案120b的表面被等离子体损伤的程度，而包括第一半导体图案120a的第一薄膜晶体管20的电子迁移率M1及包括第三半导体图案120c的第三薄膜晶体管40的电子迁移率M3小于包括第二半导体图案120b的第二薄膜晶体管30的电子迁移率M2。更进一步地说，如图6B所示，在本实施例中，由于第三半导体图案120c较第一半导体图案120a多被掺杂，因此包括第三半导体图案120c的第三薄膜晶体管40的电子迁移率M3可以小于或等于包括第一半导体图案120a的第一薄膜晶体管20的电子迁移率M1，即M3≤M1＜M2。
图7为本发明另一实施例的薄膜晶体管基板3的俯视图。请参照图6H及图7，在本实施例中，具有不同的临界电压的的第一薄膜晶体管20、第二薄膜晶体管30与第三薄膜晶体管40可选择性应用在栅极驱动电路6(gate on array，GOA)中。详言之，在本实施例中，基底100具有显示区100a以及显示区100a外的周边区100b，而薄膜晶体管基板3还包括多条数据线DL、多条扫描线GL、多个像素单元5以及栅极驱动电路6。多条数据线DL及多条扫描线GL配置于基底100上且彼此交错。多个像素单元5配置于基底100的显示区100a上且分别与对应的数据线DL及扫描线GL电性连接。每一像素单元5包括薄膜晶体管T以及像素电极4，其中薄膜晶体管T的源极与对应的数据线DL电性连接，薄膜晶体管T的栅极与对应的扫描线GL电性连接，薄膜晶体管T的漏极与像素电极4电性连接。须说明的是本公开不以上述实施例为限，于其他实施例中，例如：有机发光显示面板中，每一像素单元可能可包括多个薄膜晶体管、多个电容器等。栅极驱动电路6配置于基底100的周边区100b上与多条扫描线GL电性连接。栅极驱动电路6可包括具有不同的临界电压的第一薄膜晶体管20、第二薄膜晶体管30及第三薄膜晶体管40。然而，本发明不限于此，具有不同的临界电压的第一薄膜晶体管20、第二薄膜晶体管30及第三薄膜晶体管40也可应用在薄膜晶体管基板3的其它电路中。
综上所述，在本发明一实施例的薄膜晶体管基板的制造方法中，是于形成第一绝缘层之后及形成栅极之前，对半导体层进行氢化等离子体处理工艺。换言之，是在第一绝缘层覆盖半导体层的情况下，对半导体层进行氢化等离子体处理。借此，能修补半导体层表面的缺陷并降低等离子体对半导体层表面的损伤程度，进而使后续形成的薄膜晶体管具有绝对值小的临界电压及较高的电子迁移率。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (19)

1.一种薄膜晶体管基板的制造方法，包括：
于一基底上形成一半导体层；
形成一第一绝缘层，以覆盖该半导体层；
在形成该第一绝缘层之后，进行一第一氢化等离子体处理工艺；
在第一氢化等离子体处理工艺之后，于该第一绝缘层上形成一第一导电层，其中该第一绝缘层位于该第一导电层与该半导体层之间；以及
于该基底上形成一第二导电层，其中该第二导电层与该半导体层电性连接。
2.如权利要求1所述的薄膜晶体管基板的制造方法，还包括：
形成一第二绝缘层，以覆盖该第一绝缘层，其中该第二绝缘层位于该第一导电层与该第一绝缘层之间。
3.如权利要求2所述的薄膜晶体管基板的制造方法，其中进行该第一氢化等离子体处理工艺的步骤是在形成该第一绝缘层之后以及形成该第二绝缘层之前。
4.如权利要求1所述的薄膜晶体管基板的制造方法，其中该半导体层包括一第一半导体图案及一第二半导体图案，而该薄膜晶体管基板的制造方法还包括：
在形成该第一绝缘层之前，形成一光刻胶层，其中该光刻胶层覆盖该第二半导体图案而未覆盖该第一半导体图案；以及
以该光刻胶层为遮罩，进行一第二氢化等离子体处理工艺。
5.如权利要求4所述的薄膜晶体管基板的制造方法，其中该第一半导体图案的氢含量为H1，该第二半导体图案的氢含量为H2，而H1＞H2。
6.如权利要求4所述的薄膜晶体管基板的制造方法，其中该第一导电层包括分别重叠于该第一半导体图案及该第二半导体图案的一第一栅极及一第二栅极，该第二导电层包括一第一源极、一第一漏极、一第二源极及一第二漏极，该第一源极及该第一漏极分别与该第一半导体图案的不同两区电性连接，该第二源极及该第二漏极分别与该第二半导体图案的不同两区电性连接，该第一栅极、该第一绝缘层、该第一半导体图案、该第一源极及该第一漏极形成一第一薄膜晶体管，该第二栅极、该第一绝缘层、该第二半导体图案、该第二源极及该第二漏极形成一第二薄膜晶体管，其中该第一薄膜晶体管的临界电压为Vth1，该第二薄膜晶体管的临界电压为Vth2，而|Vth1|＜|Vth2|。
7.如权利要求4所述的薄膜晶体管基板的制造方法，其中该第一导电层包括分别重叠于该第一半导体图案及该第二半导体图案的一第一栅极及一第二栅极，该第二导电层包括一第一源极、一第一漏极、一第二源极及一第二漏极，该第一源极及该第一漏极分别与该第一半导体图案的不同两区电性连接，该第二源极及该第二漏极分别与该第二半导体图案的不同两区电性连接，该第一栅极、该第一绝缘层、该第一半导体图案、该第一源极及该第一漏极形成一第一薄膜晶体管，该第二栅极、该第一绝缘层、该第二半导体图案、该第二源极及该第二漏极形成一第二薄膜晶体管，其中该第一薄膜晶体管的电子迁移率为M1，该第二薄膜晶体管的电子迁移率为M2，而M1＜M2。
8.如权利要求1所述的薄膜晶体管基板的制造方法，其中该半导体层包括一第一半导体图案、一第二半导体图案及一第三半导体图案，而该薄膜晶体管的制造方法还包括：
在形成该第一绝缘层之前，形成一第一光刻胶层，其中该第一光刻胶层覆盖该第一半导体图案及该第二半导体图案而未覆盖该第三半导体图案；以及
以该第一光刻胶层为遮罩，进行一前掺杂工艺。
9.如权利要求8所述的薄膜晶体管基板的制造方法，还包括：
在进行该前掺杂工艺后，于该半导体层上形成一第二光刻胶层，其中该第二光刻胶层覆盖第二半导体图案而未覆盖该第一半导体图案及该第三半导体图案；以及
以该第二光刻胶层为遮罩，进行一第二氢化等离子体处理工艺。
10.如权利要求9所述的薄膜晶体管基板的制造方法，其中该第一半导体图案的氢含量为H1，该第二半导体图案的氢含量为H2，该第三半导体图案的氢含量为H3，而H1＞H2，且H3>H2。
11.如权利要求9所述的薄膜晶体管基板的制造方法，其中该第一导电层包括分别重叠于该第一半导体图案、该第二半导体图案及该第三半导体图案的一第一栅极、一第二栅极及一第三栅极，该第二导电层包括一第一源极、一第一漏极、一第二源极、一第二漏极、一第三源极及一第三漏极，该第一源极及该第一漏极分别与该第一半导体图案的不同两区电性连接，该第二源极及该第二漏极分别与该第二半导体图案的不同两区电性连接，该第三源极及该第三漏极分别与该第三半导体图案的不同两区电性连接，该第一栅极、该第一绝缘层、该第一半导体图案、该第一源极及该第一漏极形成一第一薄膜晶体管，该第二栅极、该第一绝缘层、该第二半导体图案、该第二源极及该第二漏极形成一第二薄膜晶体管，该第三栅极、该第一绝缘层、该第三半导体图案、该第三源极及该第三漏极形成一第三薄膜晶体管，其中该第一薄膜晶体管的临界电压为Vth1，该第二薄膜晶体管的临界电压为Vth2，该第三薄膜晶体管的临界电压为Vth3，而|Vth3|＜|Vth1|＜|Vth2|。
12.如权利要求9所述的薄膜晶体管基板的制造方法，其中该第一导电层包括分别重叠于该第一半导体图案、该第二半导体图案及该第三半导体图案的一第一栅极、一第二栅极及一第三栅极，该第二导电层包括一第一源极、一第一漏极、一第二源极、一第二漏极、一第三源极及一第三漏极，该第一源极及该第一漏极分别与该第一半导体图案的不同两区电性连接，该第二源极及该第二漏极分别与该第二半导体图案的不同两区电性连接，该第三源极及该第三漏极分别与该第三半导体图案的不同两区电性连接，该第一栅极、该第一绝缘层、该第一半导体图案、该第一源极及该第一漏极形成一第一薄膜晶体管，该第二栅极、该第一绝缘层、该第二半导体图案、该第二源极及该第二漏极形成一第二薄膜晶体管，该第三栅极、该第一绝缘层、该第三半导体图案、该第三源极及该第三漏极形成一第三薄膜晶体管，其中该第一薄膜晶体管的电子迁移率为M1，该第二薄膜晶体管的电子迁移率为M2，该第三薄膜晶体管的电子迁移率为M3，而M3≤M1＜M2。
13.如权利要求9所述的薄膜晶体管基板的制造方法，其中该第一半导体图案的掺杂浓度为T1，该第二半导体图案的掺杂浓度为T2，该第三半导体图案的掺杂浓度为T3，而T3＞T1，且T3>T2。
14.一种薄膜晶体管基板，包括：
一基底；
一半导体层，配置于该基底上，且包括一第一半导体图案及一第二半导体图案；
一第一绝缘层，覆盖该半导体层；
一第一导电层，配置于该第一绝缘层上，且包括分别重叠于该第一半导体图案及该第二半导体图案的一第一栅极及一第二栅极；以及
一第二导电层，包括一第一源极、一第一漏极、一第二源极及一第二漏极，该第一源极及该第一漏极分别与该第一半导体图案的不同两区电性连接，该第二源极及该第二漏极分别与该第二半导体图案的不同两区电性连接；
其中，该第一栅极、该第一绝缘层、该第一半导体图案、该第一源极及该第一漏极形成一第一薄膜晶体管；该第二栅极、该第一绝缘层、该第二半导体图案、该第二源极及该第二漏极形成一第二薄膜晶体管；
该第一薄膜晶体管的临界电压为Vth1，该第二薄膜晶体管的临界电压为Vth2；该第一半导体图案的氢含量为H1，该第二半导体图案的氢含量为H2；|Vth1|＜|Vth2|，且H1＞H2。
15.如权利要求14所述的薄膜晶体管基板，其中该第一薄膜晶体管的电子迁移率为M1，该第二薄膜晶体管的电子迁移率为M2，而M1＜M2。
16.如权利要求14所述的薄膜晶体管基板，其中该半导体层还包括一第三半导体图案，该第一导电层还包括重叠于该第三半导体图案的一第三栅极，该第二导电层还包括一第三源极及一第三漏极，该第三源极及该第三漏极分别与该第三半导体图案的不同两区电性连接，该第三栅极、该第一绝缘层、该第三半导体图案、该第三源极及该第三漏极形成一第三薄膜晶体管，该第三薄膜晶体管的临界电压为Vth3，该第三半导体图案的氢含量为H3实质上等于该第一半导体图案的氢含量H1，而|Vth3|＜|Vth1|＜|Vth2|。
17.如权利要求16所述的薄膜晶体管基板，其中该第三半导体图案的掺杂浓度大于该第一半导体图案的掺杂浓度。
18.如权利要求16所述的薄膜晶体管基板，其中该第一薄膜晶体管的电子迁移率为M1，该第二薄膜晶体管的电子迁移率为M2，该第三薄膜晶体管的电子迁移率为M3，而M3≤M1＜M2。
19.如权利要求14所述的薄膜晶体管基板，其中该基底具有一显示区以及该显示区外的一周边区，而该薄膜晶体管基板还包括：
多条数据线及多条扫描线，配置于该基底上且彼此交错；
多个像素单元，配置于该基底的该显示区上且与所述数据线及所述扫描线电性连接；以及
一栅极驱动电路，配置于该基底的该周边区上且与所述扫描线电性连接，其中该栅极驱动电路具有该第一薄膜晶体管及该第二薄膜晶体管。
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