WO2020045296A1 - 薄膜トランジスタアレイ - Google Patents

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WO2020045296A1
WO2020045296A1 PCT/JP2019/033100 JP2019033100W WO2020045296A1 WO 2020045296 A1 WO2020045296 A1 WO 2020045296A1 JP 2019033100 W JP2019033100 W JP 2019033100W WO 2020045296 A1 WO2020045296 A1 WO 2020045296A1
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wiring
thin film
capacitor
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守 石▲崎▼
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凸版印刷株式会社
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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Definitions

  • the present invention relates to a thin film transistor array.
  • the thin film transistor array of the present invention can be used for a display device. Further, the thin film transistor array of the present invention is suitable for low power consumption applications.
  • a thin film transistor (Thin Film Transistor) array of amorphous silicon (a-Si) or polysilicon (poly-Si) is manufactured on a glass substrate based on a transistor or an integrated circuit technology using a semiconductor itself as a substrate, and a liquid crystal display is manufactured. It is applied to such as.
  • the TFT functions as a switch, and when the TFT is turned on by a selection voltage applied to a row wiring (gate wiring), a signal voltage applied to a column wiring (source wiring) is applied to a pixel electrode connected to a drain electrode. Write to. The written voltage is held in a storage capacitor provided between the drain electrode or the pixel electrode and the capacitor electrode.
  • the names of the source and the drain cannot be determined by the operation because the functions of the source and the drain vary depending on the polarity of the voltage to be written. Therefore, for convenience, the names of the source and the drain are unified.
  • the one connected to the wiring is called a source
  • the one connected to the pixel electrode is called a drain.
  • the TFT array has a phenomenon called gate feedthrough in which the pixel potential changes when the gate potential is switched from on to off.
  • the pixel potential changes by the gate feedthrough voltage Vgf ⁇ Vg ⁇ Cgd / (Cgd + Cs + Cp).
  • ⁇ Vg is the amount of change in the gate potential
  • Cgd is the capacitance between the gate and the drain
  • Cs is the storage capacitance (the capacitance between the pixel electrode and the capacitor)
  • Cp is the capacitance of the display medium. If Cp is large, the storage capacitance Cs can be omitted. If Cp is small, Cs is required, and if Cp is much smaller than Cs, Cp can be ignored.
  • Cgd has been devised to reduce the gate feedthrough voltage (Patent Document 1).
  • the overlapping area Sgd of the gate electrode and the drain electrode is reduced by forming the drain electrode into a linear shape having a constant width and rounding the tip, and forming the source electrode into a U-shape to surround the drain electrode. , Cgd were reduced.
  • the gate-source capacitance Cgs was not valued.
  • Such display devices include a type in which rewriting is performed using the power of a built-in battery, and a type in which radio waves of a reader / writer that performs RFID rewriting are converted into electric power and rewriting is performed using the electric power. is there.
  • the problem is to reduce the power consumption during rewriting.
  • a display device having a built-in battery if the power consumption is large, the battery needs to be frequently replaced.
  • a display device using the power of RF radio waves if the power consumption is large, rewriting can be performed only in a short distance where radio waves are strong. Therefore, there is a need for a thin film transistor array that can suppress the power consumption during rewriting.
  • the present invention has been made in view of the situation of the related art, and has as its object to provide a thin film transistor array with reduced power consumption.
  • One aspect of the present invention for solving the above-described problems includes an insulating substrate, a plurality of column wirings extending in a first direction and a plurality of column wirings extending in a second direction orthogonal to the first direction on the insulating substrate.
  • a thin film transistor array including a plurality of pixels having a thin film transistor and a pixel electrode provided on an insulating substrate corresponding to a position where the column wiring and the row wiring intersect, wherein the thin film transistor has a gate electrode , A source electrode, a drain electrode, and a semiconductor pattern, wherein the source electrode has a linear shape with a constant width in plan view, and the drain electrode has a source electrode through a gap at a predetermined distance in plan view.
  • the semiconductor pattern forms a channel region at least between the source electrode and the drain electrode, and the gate electrode is formed with a gate insulating film interposed therebetween. Overlap with the channel region, include a channel region in plan view, a source electrode is connected to a column wiring, a gate electrode is connected to a row wiring by a gate connection wiring, and a drain electrode is connected to a pixel electrode by a drain connection wiring. It is a thin film transistor array.
  • a thin film transistor array with low power consumption can be provided. That is, when the present invention is used for a display device, the amount of power consumption at the time of rewriting the display device can be reduced, and the frequency of battery replacement of a display device with a built-in battery can be reduced. In addition, the rewritable distance of a display device that converts power from RF radio waves can be increased.
  • FIGS. 1A and 1B are a plan view and a cross-sectional view illustrating an example of a thin film transistor array according to the first embodiment of the present invention during manufacture.
  • 2A and 2B are a plan view and a cross-sectional view illustrating an example of a process of manufacturing a thin film transistor array according to a modification.
  • 3A and 3B are a plan view and a cross-sectional view illustrating an example of a thin film transistor array according to the second embodiment of the present invention during manufacture.
  • FIG. 4 is a plan view and a cross-sectional view illustrating an example of a thin film transistor array according to a modified example in the course of manufacture.
  • FIG. 5A and 5B are a plan view and a cross-sectional view illustrating an example of a thin film transistor array according to a third embodiment of the present invention in the process of being manufactured.
  • FIG. 6A is a plan view showing a U-shaped portion, a tip portion, a U-shaped region, and an opening region.
  • FIG. 6B is a plan view showing the drain electrode.
  • FIG. 6C is a plan view showing a U-shaped portion, a tip portion, a U-shaped region, and an opening region.
  • FIG. 6D is a plan view showing the drain electrode.
  • FIG. 6E is a plan view showing a U-shaped portion, a tip portion, a U-shaped region, and an opening region.
  • FIG. 6F is a plan view showing the drain electrode.
  • FIG. 6A is a plan view showing a U-shaped portion, a tip portion, a U-shaped region, and an opening region.
  • FIG. 6B is a plan view showing the drain
  • FIG. 7A is an enlarged plan view of the thin film transistor of FIG.
  • FIG. 7B is an enlarged plan view of a modification of the thin film transistor of FIG.
  • FIG. 8 is an enlarged plan view of the thin film transistor of FIG.
  • FIG. 9 is a plan view showing a source electrode and a source connection wiring.
  • FIG. 10A is a plan view and a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor array according to a modification.
  • FIG. 10B is a plan view and a cross-sectional view illustrating the continuation of the manufacturing process in FIG. 10A.
  • FIG. 10C is a plan view and a cross-sectional view illustrating a continuation of the manufacturing process in FIG. 10B.
  • FIG. 10A is a plan view and a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor array according to a modification.
  • FIG. 10B is a plan view and a cross-sectional view illustrating the
  • FIG. 11A is a plan view and a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor array according to a modification.
  • FIG. 11B is a plan view and a cross-sectional view showing a continuation of the manufacturing process of FIG. 11A.
  • 11C is a plan view and a cross-sectional view illustrating a continuation of the manufacturing process in FIG. 11B.
  • FIG. 12A is a plan view and a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor array according to a modification.
  • FIG. 12B is a plan view and a sectional view showing a continuation of the manufacturing process of FIG. 12A.
  • FIG. 13A is a plan view and a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor array according to a modification.
  • FIG. 13B is a plan view and a sectional view showing a continuation of the manufacturing process of FIG. 13A.
  • FIG. 14A is a plan view and a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor array according to the modification.
  • FIG. 14B is a plan view and a cross-sectional view showing a continuation of the manufacturing process in FIG. 14A.
  • FIG. 14C is a plan view and a cross-sectional view showing a continuation of the manufacturing process in FIG. 14B.
  • FIG. 14A is a plan view and a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor array according to the modification.
  • FIG. 14B is a plan view and a cross-sectional view showing a continuation of the manufacturing process in FIG. 14A.
  • FIG. 15A is a plan view and a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor array according to a modification.
  • FIG. 15B is a plan view and a sectional view showing a continuation of the manufacturing process of FIG. 15A.
  • FIG. 15C is a plan view and a cross-sectional view showing a continuation of the manufacturing process in FIG. 15B.
  • FIG. 16A is a plan view and a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor array according to the modification.
  • FIG. 16B is a plan view and a cross-sectional view showing a continuation of the manufacturing process of FIG. 16A.
  • FIG. 16C is a plan view and a cross-sectional view showing a continuation of the manufacturing process in FIG. 16B.
  • FIG. 17A is a plan view and a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor array according to a modification.
  • FIG. 17B is a plan view and a cross-sectional view showing a continuation of the manufacturing process of FIG. 17A.
  • FIG. 17C is a plan view and a cross-sectional view illustrating a continuation of the manufacturing process in FIG. 17B.
  • FIG. 18 is a diagram illustrating calculation of a voltage waveform, a current waveform, and a power amount in a column wiring.
  • FIG. 19 is a diagram illustrating calculation of a voltage waveform, a current waveform, and a power amount in a row wiring.
  • FIG. 20 is a diagram illustrating calculation of a voltage waveform, a current waveform, and a power amount in a pixel TFT.
  • FIG. 21 is a plan view and a sectional view showing an example of a conventional thin film transistor array.
  • FIG. 1 shows a part of a thin film transistor array according to the first embodiment of the present invention
  • FIG. 2 shows a part of a thin film transistor array according to a modification
  • FIGS. 1 (a) and 2 (a) are views in the middle of manufacture for clearly showing the features
  • FIGS. 1 (b) and 2 (b) are completed views.
  • 1 and 2 includes a plurality of column wirings 4L extending in a vertical direction (first direction) and a plurality of row wirings 2L extending in a horizontal direction (second direction) orthogonal thereto. It has a plurality of pixels provided at positions where the column wiring 4L and the row wiring 2L intersect.
  • the pixel has at least a thin film transistor and a pixel electrode 10, and the thin film transistor has a gate electrode 2, a source electrode 4, and a drain electrode 5.
  • the source electrode 4 has a linear shape with a constant width
  • the drain electrode 5 has a U-shaped U-shaped portion 5U surrounding the source electrode 4 with a gap of a predetermined distance therebetween.
  • At least a part of the pattern 6 connects the source electrode 4 and the drain electrode 5 to form a channel region 6C.
  • the U-shape is a shape in which two parallel straight portions are connected to one end of each straight line. The portion connecting the tips (the bottom of the U-shape) may be straight or may be rounded.
  • the gate electrode 2 at least partially overlaps the channel region 6C via the gate insulating film 3, the source electrode 4 is connected to the column wiring 4L, the gate electrode 2 is connected to the row wiring 2L via the gate connection wiring 2C, The drain electrode 5 is connected to the pixel electrode 10 via at least the drain connection wiring 5C.
  • the tip of the source electrode 4 is formed round.
  • the U-shaped bottom of the drain electrode 5 is also rounded.
  • the U-shaped linear portion of the drain electrode 5 is located at a position separated by a predetermined channel length from the linear portion of the source electrode 4, and the drain is located at a position separated by a predetermined channel length from the round portion at the tip of the source electrode 4.
  • all the edges on both sides and the tip of the source electrode 4 can be used for forming the channel region 6C, and the channel width W for obtaining a necessary on-current can be sufficiently secured while the source electrode 4 is formed.
  • the area can be reduced, the overlap area Sgs of the gate electrode and the source electrode can be reduced, and Cgs can be reduced.
  • the gate connection wiring 2C is thinner than the gate electrode 2 and does not overlap with at least one of the drain electrode 5 and the drain connection wiring 5C. Thereby, the gate-drain capacitance Cgd can be kept small.
  • the drain electrode 5 includes a U-shaped portion 5U that is close to the source electrode 4 at a fixed interval (a gap of a predetermined distance), and two tip portions 5T that are separated from the source electrode 4.
  • the tip 5T may be round. Further, the tip 5T may not be provided.
  • a fixed space between the U-shaped portion 5U of the drain electrode 5 and the source electrode 4 is a U-shaped region 6U of the channel.
  • the U-shaped bottom of the drain electrode 5 has a round shape, is semicircular, is concentric with the roundness of the tip of the source electrode 4, and is not only on both sides of the linear portion of the source electrode 4, Also at the tip of the source electrode 4, the distance between the source electrode 4 and the drain electrode 5 (that is, the width of the U-shaped region 6U of the channel) is constant. Therefore, the transistor effectively functions not only on both sides of the linear portion of the source electrode 4 but also at the tip of the source electrode 4.
  • the distance between the source electrode 4 and the drain electrode 5 (the width of the U-shaped region 6U of the channel) is constant” may be substantially constant, and may be due to a slight difference in design or a process.
  • the tip of the source electrode 4 and the U-shaped bottom of the drain electrode 5 do not have to be completely concentric, and their center points may be slightly shifted. Further, the roundness of the tip of the source electrode 4 and the U-shaped bottom of the drain electrode 5 may not be an accurate circle.
  • FIG. 6C is a modification of FIG. 6A.
  • the drain electrode 5 includes a U-shaped portion 5U which is close to the source electrode 4 at a fixed interval (a gap of a predetermined distance), and two tip portions 5T which are separated from the source electrode 4.
  • the tip 5T of the drain electrode 5 may be round. Further, the tip 5T may not be provided.
  • a fixed space between the U-shaped portion 5U of the drain electrode 5 and the source electrode 4 is a U-shaped region 6U of the channel.
  • at least a portion of the U-shaped bottom of the drain electrode 5 facing the tip of the source electrode 4 has no roundness, the tip of the source electrode 4 is rectangular, and only the two sides of the straight portion of the source electrode 4 are provided.
  • the interval between the source electrode 4 and the drain electrode 5 (that is, the width of the U-shaped region 6U of the channel) is constant also on the side of the tip of the source electrode 4. Therefore, the transistor effectively functions not only on both sides of the linear portion of the source electrode 4 but also on the side of the tip of the source electrode 4.
  • the distance between the source electrode 4 and the drain electrode 5 (the width of the U-shaped region 6U of the channel) is constant” may be substantially constant, and a slight difference in design or a slight Modifications are included in the scope of the present invention.
  • the portion of the U-shaped bottom of the drain electrode 5 other than the portion facing the tip of the source electrode 4 may be rounded.
  • FIG. 6E is a special example of FIG. 6C.
  • the drain electrode 5 includes a U-shaped portion 5U which is close to the source electrode 4 at a fixed interval (gap of a predetermined distance), and two tip portions 5T which are separated from the source electrode 4.
  • the tip 5T of the drain electrode 5 may be round. Further, the tip 5T may not be provided.
  • a fixed space between the U-shaped portion 5U of the drain electrode 5 and the source electrode 4 is a U-shaped region 6U of the channel.
  • the center of the U-shaped bottom of the drain electrode 5 is straight, but has rounded sides, the tip of the source electrode 4 is rectangular, and the center of the rounded bottom of the U-shaped drain electrode 5 is formed.
  • the transistor effectively functions not only on both sides of the linear portion of the source electrode 4 but also on the side of the tip of the source electrode 4, and also effectively functions at the apex of the source electrode 4.
  • the distance between the source electrode 4 and the drain electrode 5 may be substantially constant, and a slight difference in design or a slight Modifications are included in the scope of the present invention.
  • the U-shaped portion 5U side is called a U-shaped region of the TFT, and the U-shaped portion 5U is opened, with a straight line dividing the U-shaped portion 5U and the tip portion 5T of the drain electrode 5 as a boundary.
  • the side including the tip 5T is referred to as an opening area of the TFT.
  • the outer edge of the drain electrode 5 is the outer edge 5UO of the U-shaped portion 5U
  • the inner edge of the drain electrode 5 is the inner edge 5UI of the U-shaped portion 5U.
  • the outer shape of the gate electrode 2 is smaller than the outer edge 5UO of the drain electrode 5 and larger than the inner edge 5UI in the U-shaped region in plan view. That is, in plan view, at least a part of the outer shape line (outline in plan view) of the gate electrode 2 is formed so as to overlap the U-shaped portion 5U of the drain electrode 5 in the U-shaped region. Since the outer shape of the gate electrode 2 is smaller than the outer edge 5UO of the drain electrode 5, the overlapping area Sgd between the gate electrode and the drain electrode is small, and the gate-drain capacitance Cgd is also small. Further, since the outer shape of the gate electrode 2 is larger than the inner edge 5UI of the drain electrode 5, the current in the channel region 6C can be reliably controlled.
  • the outer shape of the gate electrode 2 is smaller than the outer shape of the semiconductor pattern 6 in the U-shaped region in plan view, and the gate electrode 2 projects into the opening region.
  • the semiconductor pattern 6 does not protrude into the opening region. That is, in plan view, at least a part of the outline of the gate electrode 2 overlaps the semiconductor pattern 6 in the U-shaped region and is formed outside the opening of the U-shaped portion 5U, and the outline of the semiconductor pattern 6 is formed. Is formed inside the opening of the U-shaped portion 5U.
  • the outer shape of the gate electrode 2 is smaller than the outer shape of the semiconductor pattern 6 in the U-shaped region, the overlapping area Sgd of the gate electrode / drain electrode is small, and Cgd is also small. Further, since the gate electrode 2 protrudes into the opening region and the semiconductor pattern 6 does not protrude into the opening region, the current in the channel region 6C can be reliably controlled. Note that the shape of the portion where the gate electrode 2 projects into the opening region may be round as shown in FIG. 7A or may be straight as shown in the lower part of FIG. 7A.
  • the channel region 6C matches the U-shaped region 6U of the channel. In this case, the Vg-Id characteristic may be slightly deformed by the influence of the parasitic transistor caused by the edge of the semiconductor pattern 6, but there is no problem in driving the electronic paper because precise current control is not required.
  • the outer shape of the gate electrode 2 is smaller than the outer shape of the semiconductor pattern 6 in the U-shaped region, the gate electrode 2 protrudes into the opening region, and the semiconductor pattern 6 protrudes into the opening region.
  • a part of the outer shape of the semiconductor pattern 6 may be formed inside the outer shape of the gate electrode 2. That is, in plan view, at least a part of the outline of the gate electrode 2 overlaps the semiconductor pattern 6 in the U-shaped region, and is formed outside the opening of the U-shaped portion 5U of the drain electrode in the opening region, and At least a part of the outline of the semiconductor pattern 6 is formed outside the opening of the U-shaped portion 5U, and is formed inside the outline of the gate electrode 2.
  • the overlapping area Sgd of the gate electrode / drain electrode is small, and Cgd is also small.
  • the gate electrode 2 protrudes into the opening region and the semiconductor pattern 6 protrudes into the opening region, the current in the channel region 6C can be reliably controlled by being formed inside the outer shape of the gate electrode 2.
  • the shape of the portion where the gate electrode 2 projects into the opening region may be round as shown in FIG. 7B or may be straight as shown in the lower part of FIG. 7B.
  • the channel region 6C is composed of two regions, a main portion composed of a U-shaped region 6U of the channel and a sub-portion slightly protruding toward the opening side.
  • the outer shape of the semiconductor pattern 6 is smaller than the outer edge 5UO of the drain electrode 5 in the U-shaped region in plan view. Thereby, in the U-shaped region, all the semiconductor patterns other than the channel region 6C can be covered with the source electrode 4 and the drain electrode 5, and when the capacitor electrode 8 described later covers the TFT, the drain electrode 5 and the capacitor electrode 8 The overlapping area Sdc can be determined, and the characteristics are stabilized.
  • the outer shape of the semiconductor pattern 6 is larger than the outer edge 5UO of the drain electrode 5 in the U-shaped region in plan view. In this case, since the semiconductor pattern 6 is provided around the drain electrode 5, there is an advantage that the etching rate becomes uniform due to the large amount of the object to be etched at the time of etching the channel region 6C.
  • FIGS. 1B and 2B are examples having no storage capacity.
  • the capacitance of the display medium When the capacitance of the display medium is large, electric charges are accumulated in the capacitance of the display medium and the potential is maintained, so that it is not necessary to prepare a storage capacitance in the TFT array. This is the case when the display medium is liquid crystal or when the thickness of the display medium is small.
  • the storage capacitance Cs is used.
  • FIGS. 10A to 13B are examples having the storage capacitance Cs.
  • 10A to 10C show a first conductive layer having a gate electrode 2 and a row wiring 2L, a gate insulating film 3, a second conductive layer having a source electrode 4, a column wiring 4L and a drain electrode 5, and an interlayer insulating film. 7, a third conductive layer having a capacitor electrode 8 and a capacitor wiring 8L, a capacitor insulating film 9, and a thin film transistor array according to a modification in which a fourth conductive layer having a pixel electrode 10 is laminated at least in this order. ing. It should be noted that a specific manufacturing method will be described in Examples described later.
  • the column wiring 4L does not overlap with the capacitor electrode 8 or the capacitor wiring 8L.
  • the capacitance Csc between the source and the capacitor can be reduced.
  • the width of the source electrode 4 can be reduced to near the resolution limit by the linear shape of the source electrode 4, and the area of the source electrode 4 is small.
  • the overlapping area Ssc of the electrode 4 and the capacitor electrode 8 is small, and the capacitance Csc between the source and the capacitor is small.
  • the drain electrode 5 Since the pixel electrode 10 belongs to a layer different from that of the drain electrode 5 and has the capacitor insulating film 9 and the interlayer insulating film 7 between the pixel electrode 10 and the drain electrode 5, the drain electrode 5 has a drain connection wiring 5C and a drain pad 5P. , Through the opening in the interlayer insulating film 7 and the opening in the capacitor insulating film 9. It is desirable that most of the column wiring 4L overlap the pixel electrode 10 in a plan view. Since most of the column wiring 4L overlaps with the pixel electrode 10, the potential of the column wiring 4L does not affect the color of the display medium.
  • 11A to 11C show a first conductive layer having a source electrode 4, a column wiring 4L, and a drain electrode 5, a gate insulating film 3, a second conductive layer having a gate electrode 2, a row wiring 2L, and an interlayer insulating film. 7, a third conductive layer having a capacitor electrode 8 and a capacitor wiring 8L, a capacitor insulating film 9, and a thin film transistor array according to a modification in which a fourth conductive layer having a pixel electrode 10 is laminated at least in this order. ing.
  • the gate-source capacitance Cgs is small as in FIGS. 10A to 10C.
  • the column wiring 4L does not overlap with the capacitor electrode 8 or the capacitor wiring 8L.
  • the drain electrode 5 Since the pixel electrode 10 belongs to a different layer from the drain electrode 5 and has the capacitor insulating film 9, the interlayer insulating film 7, and the gate insulating film 3 between the pixel electrode 10 and the drain electrode 5, the drain electrode 5 has a drain connection wiring. 5C, the drain pad 5P, the opening in the gate insulating film 3, the opening in the interlayer insulating film 7, and the opening in the capacitor insulating film 9 are connected to the pixel electrode 10. It is desirable that most of the column wiring 4L overlap the pixel electrode 10 in a plan view. Since most of the column wiring 4L overlaps with the pixel electrode 10, the potential of the column wiring 4L does not affect the color of the display medium.
  • Csp Ssp / (Dci / ⁇ ci + Dil / ⁇ il + Dgi / ⁇ gi).
  • 12A and 12B show a first conductive layer having a gate electrode 2, a row wiring 2L, and a drain sub-electrode 5S, a gate insulating film 3, a source electrode 4, a column wiring 4L, a drain electrode 5, a capacitor electrode 8, a capacitor.
  • 14 shows a manufacturing process of a thin film transistor array according to a modification in which a second conductive layer having a wiring 8L, an interlayer insulating film 7, and a third conductive layer having a pixel electrode 10 are laminated at least in this order.
  • the gate-source capacitance Cgs is small as in FIGS. 10A and 10C.
  • the overlapping area of the column wiring 4L and the capacitor electrode 8 is 0, and the capacitance Csc between the source and the capacitor is almost 0. Since the pixel electrode 10 belongs to a different layer from the drain electrode 5 and has the interlayer insulating film 7 between the pixel electrode 10 and the drain electrode 5, the drain electrode 5 is formed by the drain connection wiring 5C, the drain pad 5P, the interlayer insulating film 7 Is connected to the pixel electrode 10 through the opening. It is desirable that most of the column wiring 4L overlap the pixel electrode 10 in a plan view. Since most of the column wiring 4L overlaps with the pixel electrode 10, the potential of the column wiring 4L does not affect the color of the display medium.
  • 13A and 13B show a first conductive layer having a gate electrode 2, a row wiring 2L, a capacitor electrode 8, and a capacitor wiring 8L, a gate insulating film 3, a source electrode 4, a column wiring 4L, a drain electrode 5, and a pixel electrode.
  • 10 shows a manufacturing process of a thin film transistor array according to a modification in which a second conductive layer having a layer 10 and an interlayer insulating film 7 are laminated at least in this order.
  • the gate-source capacitance Cgs is small as in FIGS. 10A to 10C.
  • the pixel electrode 10 is in the same layer as the drain electrode 5, and the drain electrode 5 is connected to the pixel electrode 10 via the drain connection wiring 5C.
  • the interlayer insulating film 7 covers at least the source electrode 4, the column wiring 4L, and the semiconductor pattern 6, but does not cover the pixel electrode 10. Since the column wiring 4L and the pixel electrode 10 are in the same layer, the overlapping area Ssp is 0, and the source-pixel capacitance Csp is almost 0.
  • FIGS. 14A to 14C are modifications of FIG. FIGS. 14A to 14C show a first conductive layer having a gate electrode 2 and a row wiring 2L, a gate insulating film 3, a second conductive layer having a source electrode 4, a column wiring 4L and a drain electrode 5, and an interlayer insulating film. 7, a third conductive layer having a capacitor electrode 8 and a capacitor wiring 8L, a capacitor insulating film 9, and a thin film transistor array according to a modification in which a fourth conductive layer having a pixel electrode 10 is laminated at least in this order. ing.
  • the gate-source capacitance Cgs is small as in FIGS. 10A to 10C.
  • the column wiring 4L does not overlap with the capacitor electrode 8 or the capacitor wiring 8L.
  • the capacitance Csc between the source and the capacitor can be reduced.
  • the width of the source electrode 4 can be reduced to near the resolution limit because the source electrode 4 has a linear shape with a constant width, and the source electrode 4 and the capacitor electrode 8 overlap.
  • the area Ssc is small, and the capacitance Csc between the source and the capacitor is small.
  • the drain electrode 5 Since the pixel electrode 10 belongs to a layer different from that of the drain electrode 5 and has the capacitor insulating film 9 and the interlayer insulating film 7 between the pixel electrode 10 and the drain electrode 5, the drain electrode 5 has a drain connection wiring 5C and a drain pad 5P. , Through the opening in the interlayer insulating film 7 and the opening in the capacitor insulating film 9. It is desirable that most of the column wiring 4L overlap the pixel electrode 10 in a plan view. Since most of the column wiring 4L overlaps with the pixel electrode 10, the potential of the column wiring 4L does not affect the color of the display medium.
  • FIG. 2 there may be a structure similar to FIGS. 11A to 13B which are modifications of FIG.
  • the TFT array has five types of electrodes, namely, a gate electrode 2, a source electrode 4, a drain electrode 5, a capacitor electrode 8, and a pixel electrode 10. Since the pixel electrode 10 is connected to the drain electrode 5, there are substantially four types. .
  • the storage capacitor Cs desirably has a certain size, but the others are desirably small.
  • the number of column wirings 4L is M and the number of row wirings 2L is N.
  • Cgs, Csc, and Csp // Cs are connected to the column wiring 4L.
  • the column wiring 4L changes the voltage in accordance with the data of each row, the most charge / discharge is when the opposite polarity is written for each row.
  • the amount of power consumed in one frame by one column wiring 4L can be calculated as shown in FIG.
  • the voltage waveform of the column wiring 4L is V4
  • the white writing and black writing voltages are ⁇ Vs
  • the column wiring resistance (strictly, the sum of the column wiring resistance and the series resistance (output resistance of the source driver, etc.)) is R. is there.
  • the horizontal axis is time t.
  • the gate voltage changes twice, once from off to on and once from on to off. Assuming that the amount of change in gate voltage is ⁇ Vg, the amount of power consumed in one frame by one row wiring can be calculated as shown in FIG.
  • the voltage waveform of the row wiring 2L is V2. Note that FIG.
  • the TFT is a p-channel TFT, and in the case of an n-channel TFT, the sign of the voltage is reversed, but the equation of the power consumption is the same.
  • the positive voltage of the gate is Vp
  • the negative voltage is Vn
  • the row wiring resistance (strictly, the sum of the row wiring resistance and the series resistance (such as the output resistance of the gate driver)) is R.
  • the horizontal axis is time t.
  • the voltage of the positive power supply of the gate driver 14 is Vp
  • the current is Ip
  • the voltage of the negative power supply is Vn
  • the current is In.
  • the power consumption of the positive power supply is Pp
  • the power consumption of the negative power supply is Pn.
  • the amount of power consumed in one frame by one row wiring is C ( ⁇ Vg) 2 .
  • Cgd and Cs are connected to the TFT.
  • the pixel voltage changes once when the pixel performs display different from the previous display. The most charge is when the display of all pixels is changed.
  • the amount of power consumed in one frame can be calculated as shown in FIG.
  • the voltage waveform of the pixel is Vpixel.
  • R is the TFT resistance (strictly, the sum of the TFT resistance and the series resistance (column wiring resistance, etc.)).
  • the horizontal axis is time t.
  • the amount of power consumed by one TFT in one frame is (Cs + Cgd) (Vs) 2 , and that of MN is MN (Cs + Cgd) (Vs) 2 .
  • Vd ⁇ Vs.
  • the power consumption is the smallest when the pixel potential is not changed, and the power consumption during one frame is zero.
  • the coefficient of the amount of power consumed as described above is MN 2 for the column wiring, MN for the row wiring, and MN for the pixel.
  • M and N are several tens to several hundreds.
  • Cgs, Csc, Csp, Cgc, and Cgd are smaller than Cs, and are approximately two orders of magnitude smaller. Then, the maximum power consumed in one frame by the column wiring is equivalent to the maximum power consumed by the pixel in one frame, and the power consumed in one frame by the row wiring is two digits. small.
  • the structures shown in FIGS. 1 and 2 and FIGS. 10A to 14C have an effect of reducing power consumption. That is, by using the above-described thin film transistor array in a display device, the amount of power consumption at the time of rewriting the display device can be reduced, and the frequency of battery replacement of a display device with a built-in battery can be reduced. In the case of a display device that converts power from RF radio waves, the rewritable distance can be increased.
  • the width of the U-shaped portion 5U of the drain electrode 5 may be constant, but need not be.
  • the inner edge 5UI needs to be a U-shaped line, but the outer edge 5UO need not be a U-shaped line.
  • the width of the source electrode 4 is preferably equal to or smaller than the width of the column wiring 4L.
  • the area of the source electrode 4 affects Cgs, and also affects Csc when the capacitor electrode 8 covers the source electrode 4, greatly affecting the power consumption of the column wiring. Therefore, the width of the source electrode 4 is preferably as narrow as possible.
  • the area of the column wiring 4L affects Csp, the effect on the power consumption of the column wiring is limited because the insulating film forming Csp is large. Since the column wiring 4L is long, its electric resistance may slow down the response of the signal to deteriorate the display, and if the column wiring 4L is broken, the influence will be exerted on all the pixels beyond that. Therefore, the column wiring 4L may be thicker than the source electrode 4.
  • a source connection wiring 4C thinner than the source electrode 4 connects the source electrode 4 and the column wiring 4L. May be. Even when the source electrode 4 cannot be made very thin, Cgs and Csc can be reduced by making the source connection wiring 4C between the TFT and the column wiring 4L thin.
  • Examples of the material of the insulating substrate 1 include inorganic substances such as glass, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), polycarbonate, polyimide (PI), polyetherimide (PEI), and polystyrene ( Organic materials such as PS), polyvinyl chloride (PVC), polyethylene (PE), polypropylene (PP), nylon (Ny), and epoxy can be used.
  • inorganic substances such as glass, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), polycarbonate, polyimide (PI), polyetherimide (PEI), and polystyrene
  • Organic materials such as PS), polyvinyl chloride (PVC), polyethylene (PE), polypropylene (PP), nylon (Ny), and epoxy can be used.
  • Materials of the first conductive layer, the second conductive layer, the third conductive layer, and the fourth conductive layer include metals such as Al, Ag, Cu, Cr, Ni, Mo, Au, Pt, and Nb, alloys thereof, and ITO. And the like, a conductive oxide, carbon, a conductive polymer, or the like can be used.
  • the first conductive layer, the second conductive layer, the third conductive layer, and the fourth conductive layer may be manufactured by printing and baking ink, or by photolithography, etching, and resist peeling after forming the entire surface by sputtering or the like. May be. Alternatively, after the entire surface is formed by sputtering or the like, it may be formed by resist printing, etching, and resist stripping.
  • the gate insulating film 3 As a material of the gate insulating film 3, the interlayer insulating film 7, and the capacitor insulating film 9, an inorganic substance such as SiO 2 , SiON, or SiN, or an organic substance such as polyvinyl phenol (PVP) or epoxy can be used.
  • the gate insulating film 3, the interlayer insulating film 7, and the capacitor insulating film 9 can be manufactured by sputtering, vacuum deposition such as CVD, or application and baking of a solution.
  • Examples of the material of the semiconductor pattern 6 include inorganic semiconductors such as amorphous Si and poly-Si, organic semiconductors such as polythiophene-based, acene-based and allylamine-based, In 2 O 3 -based, Ga 2 O 3 -based, ZnO-based, and SnO-based. 2 system, InGaZnO system, InGaSnO systems can be used an oxide semiconductor such as InSnZnO system.
  • the semiconductor pattern 6 may be formed by photolithography, etching, and resist peeling after film formation by plasma CVD or the like. Alternatively, there is a method of printing and baking the solution with an ink jet, a dispenser, letterpress printing, or the like.
  • a contact layer for improving electrical contact with the source electrode 4 and the drain electrode 5 may be provided above the semiconductor pattern 6. The contact layer on the channel may be removed by etching after forming the source electrode 4 and the drain electrode 5.
  • FIG. 3 shows a part of a thin film transistor array according to a second embodiment of the present invention
  • FIG. 4 shows a part of a thin film transistor array according to a modification.
  • 3 (a) and 4 (a) are views in the middle of manufacture for clearly showing the features
  • FIGS. 3 (b) and 4 (b) are completed views.
  • the thin film transistor arrays of FIGS. 3 and 4 include a plurality of column wirings 4L extending in a vertical direction (first direction) and a plurality of row wirings 2L extending in a horizontal direction (second direction) orthogonal thereto. It has pixels provided at positions where the column wiring 4L and the row wiring 2L intersect.
  • the tip of the source electrode 4 is formed round.
  • the U-shaped bottom of the drain electrode 5 is also rounded.
  • all the edges on both sides and the tip of the source electrode 4 can be used for forming the channel region 6C, and the channel width W for obtaining a necessary on-current can be sufficiently secured while the source electrode 4 is formed.
  • the area can be reduced, the overlap area Sgs of the gate electrode and the source electrode can be reduced, and Cgs can be reduced.
  • the outer shape of the gate electrode 2 is smaller than the outer edge 5UO of the drain electrode 5 and larger than the inner edge 5UI in the U-shaped region in plan view, as shown in FIG. That is, in a plan view, at least a part of the outline of the gate electrode 2 is formed so as to overlap the U-shaped portion 5U of the drain electrode 5 in the U-shaped region. Since the outer shape of the gate electrode 2 is smaller than the outer edge 5UO of the drain electrode 5 in the U-shaped region, the overlapping area Sgd between the gate electrode and the drain electrode is small, and the gate-drain capacitance Cgd is also small. Further, since the outer shape of the gate electrode 2 is larger than the inner edge 5UI of the drain electrode 5, the current in the channel region 6C can be reliably controlled.
  • the outer shape of the gate electrode 2 is larger than the outer edge 5UO of the drain electrode 5 in the U-shaped region in plan view.
  • the drain connection wiring 5C and the gate electrode 2 overlap and have 5CX, and the gate-drain capacitance Cgd increases accordingly.
  • the outer shape of the gate electrode 2 is larger than the outer shape of the semiconductor pattern 6 in plan view, and the gate electrode 2 and the semiconductor pattern 6 protrude into the opening region. I have. That is, in plan view, at least a part of the outer shape of the gate electrode 2 is formed outside the outer shape of the semiconductor pattern 6 in the U-shaped region, and both the gate electrode 2 and the semiconductor pattern 6 are formed in the open region. At least a part of the line is formed outside the opening of the U-shaped portion 5U. Since the outer shape of the gate electrode 2 is larger than the outer shape of the semiconductor pattern 6, the gate electrode 2 blocks light incident on the back surface and does not hit the semiconductor pattern 6.
  • the outer shape of the gate electrode 2 is larger than that in FIG. Further, since the gate electrode 2 and the semiconductor pattern 6 protrude into the opening region, the influence of the parasitic transistor due to the edge of the semiconductor pattern 6 can be reduced.
  • the shape of the portion where the gate electrode 2 and the semiconductor pattern 6 protrude into the opening region may be round as shown in FIG. 8 or may be straight as shown in the lower part of FIG.
  • the channel region 6C is composed of two regions, a main portion composed of a U-shaped region 6U of the channel and a sub-portion slightly protruding toward the opening side.
  • FIG. 3 (b) and FIG. 4 (b) are examples having no storage capacity.
  • the capacitance of the display medium When the capacitance of the display medium is large, electric charges are accumulated in the capacitance of the display medium and the potential is maintained, so that it is not necessary to prepare a storage capacitance in the TFT array. This is the case when the display medium is liquid crystal or when the thickness of the display medium is small.
  • the storage capacitance Cs is used.
  • FIGS. 15A to 15C are examples in which the storage capacitor Cs is provided in FIG. 16A to 16C are examples in which the storage capacitor Cs is provided in FIG. FIGS. 15A to 15C and FIGS. 16A to 16C all show a first conductive layer having a gate electrode 2 and a row wiring 2L, a gate insulating film 3, a source electrode 4 and a column wiring 4L and a drain electrode 5 having a drain electrode 5.
  • a second conductive layer, an interlayer insulating film 7, a third conductive layer having a capacitor electrode 8 and a capacitor wiring 8L, a capacitor insulating film 9, and a fourth conductive layer having a pixel electrode 10 are laminated at least in this order. 4 shows a manufacturing process of such a thin film transistor array.
  • FIG. 3 there may be a structure similar to FIGS. 11A to 13B, which are modifications of FIG.
  • FIG. 4 there may be a structure similar to FIGS. 11A to 13B, which are modifications of FIG.
  • FIGS. 3 and 4 and FIGS. 15A to 16C have an effect of reducing power consumption.
  • the width of the U-shaped portion 5U of the drain electrode 5 may be constant, but need not be.
  • the inner edge 5UI needs to be a U-shaped line, but the outer edge 5UO need not be a U-shaped line.
  • the width of the U-shaped portion 5U of the drain electrode 5 is preferably constant and narrow. If the outer edge 5UO of the drain electrode 5 is large in FIG. 4A, the overlapping area Sgd between the gate electrode and the drain electrode increases, and the gate-drain capacitance Cgd increases.
  • the widths of the source electrode 4 and the column wiring 4L can be the same as those of the thin film transistor array according to the first embodiment.
  • the same material as that of the thin film transistor array according to the first embodiment can be used.
  • FIG. 5 shows a part of a thin film transistor array according to the third embodiment of the present invention.
  • FIG. 5A is a view in the middle of manufacture for clearly showing the features
  • FIG. 5B is a completed view.
  • the thin film transistor array of FIG. 5 includes a plurality of column wirings 4L extending in a vertical direction (first direction), a plurality of row wirings 2L extending in a horizontal direction (second direction) orthogonal to the column wirings 4L, and a plurality of column wirings 4L. And the row wirings 2L.
  • the pixel has at least a thin film transistor and a pixel electrode 10, and the thin film transistor has a gate electrode 2, a source electrode 4, and a drain electrode 5.
  • the source electrode 4 has a linear shape with a rounded tip and a constant width
  • the drain electrode 5 has a U-shaped U-shaped portion surrounding the source electrode 4 with a gap at a predetermined distance. 5U, and at least a part of the semiconductor pattern 6 connects the source electrode 4 and the drain electrode 5 to form a channel region 6C.
  • a U-shaped insulating etching stopper layer 6S is formed on the semiconductor pattern 6 so as to include a gap of a predetermined distance, and the semiconductor pattern 6 is formed under the etching stopper layer 6S and the source electrode 4 and the drain electrode.
  • a channel region 6C is formed below the electrode 5.
  • the gate electrode 2 at least partially overlaps the channel region 6C via the gate insulating film 3, the source electrode 4 is connected to the column wiring 4L, the gate electrode 2 is connected to the row wiring 2L via the gate connection wiring 2C,
  • the drain electrode 5 is connected to the pixel electrode 10 via at least the drain connection wiring 5C. Note that, similarly to the outer edge 5UO and the inner edge 5UI of the U-shaped portion 5U of the drain electrode 5 shown in FIG. 6, the U-shaped outer line of the etching stopper layer 6S is called the outer edge 6SO, and the inner line is called the inner edge 6SI.
  • the inner edge 6SI of the etching stopper layer 6S near the edges on both sides and the tip of the source electrode 4 can be used for forming the channel region 6C, and the channel width W for obtaining the necessary on-current is reduced.
  • the area of the source electrode 4 can be reduced while ensuring a sufficient area, the overlapping area Sgs of the gate electrode and the source electrode can be reduced, and Cgs can be reduced.
  • the gate connection wiring 2C is thinner than the gate electrode 2 and does not overlap with at least one of the drain electrode 5 and the drain connection wiring 5C. Thereby, the gate-drain capacitance Cgd can be kept small.
  • the outer shape of the gate electrode 2 is smaller than the outer edge 5UO of the drain electrode 5 and larger than the outer edge 6SO of the etching stopper layer 6S in a U-shaped region in plan view. That is, in plan view, at least a part of the outline of the gate electrode 2 overlaps the U-shaped portion 5U of the drain electrode 5 in the U-shaped region and is formed outside the outer edge 6SO of the etching stopper layer 6S. Since the outer shape of the gate electrode 2 is smaller than the outer edge 5UO of the drain electrode 5 in the U-shaped region, the overlapping area Sgd between the gate electrode and the drain electrode is small, and the gate-drain capacitance Cgd is also small.
  • the gate electrode 2 since the outer shape of the gate electrode 2 is larger than the outer edge 6SO of the etching stopper layer 6S, the gate electrode 2 includes the etching stopper layer 6S in a plan view, and the current in the channel region 6C can be reliably controlled.
  • FIG. 5B shows an example having no storage capacity.
  • the capacitance of the display medium is large, electric charges are accumulated in the capacitance of the display medium and the potential is maintained, so that it is not necessary to prepare a storage capacitance in the TFT array. This is the case when the display medium is liquid crystal or when the thickness of the display medium is small.
  • the storage capacitance Cs is used.
  • FIGS. 17A to 17C are examples having a storage capacitor Cs.
  • the TFT of FIGS. 17A to 17C includes a first conductive layer having a gate electrode 2 and a row wiring 2L, a gate insulating film 3, a second conductive layer having a source electrode 4, a column wiring 4L and a drain electrode 5, and an interlayer.
  • a U-shaped etching stopper layer 6S is formed on the semiconductor pattern 6, and the semiconductor pattern 6 contacts the source electrode 4 inside the inner edge 6SI of the etching stopper layer 6S in plan view. Then, the semiconductor pattern 6 that is in contact with the drain electrode 5 outside the outer edge 6SO of the U-shape of the etching stopper layer 6S and directly below the etching stopper layer 6S forms a U-shaped region 6U of the channel.
  • the source electrode 4 is linear in a certain width in plan view, the inner edge 6SI of the etching stopper layer 6S needs to be inside the source electrode 4, and the width of the source electrode 4 is close to the resolution limit. Cannot be reduced, but can be reduced to some extent.
  • the column wiring 4L does not overlap with the capacitor electrode 8 or the capacitor wiring 8L.
  • the capacitance Csc between the source and the capacitor can be reduced.
  • the area of the source electrode 4 is small because the source electrode 4 is thin to some extent, so that the overlapping area Ssc of the source electrode 4 and the capacitor electrode 8 is small and the capacitance Csc between the source and the capacitor is small.
  • the drain electrode 5 Since the pixel electrode 10 belongs to a layer different from that of the drain electrode 5 and has the capacitor insulating film 9 and the interlayer insulating film 7 between the pixel electrode 10 and the drain electrode 5, the drain electrode 5 has a drain connection wiring 5C and a drain pad 5P. , Through the opening in the interlayer insulating film 7 and the opening in the capacitor insulating film 9. It is desirable that most of the column wiring 4L overlap the pixel electrode 10 in a plan view. Since most of the column wiring 4L overlaps with the pixel electrode 10, the potential of the column wiring 4L does not affect the color of the display medium.
  • FIG. 5 there may be a structure similar to FIGS. 11A to 13B, which are modifications of FIG.
  • FIGS. 5 and 17A to 17C have an effect of reducing power consumption.
  • the width of the U-shaped portion 5U of the drain electrode 5 may be constant, but may not be.
  • the inner edge 5UI needs to be a U-shaped line, but the outer edge 5UO need not be a U-shaped line.
  • the width of the etching stopper layer 6S may or may not be constant.
  • the widths of the source electrode 4 and the column wiring 4L can be the same as those of the thin film transistor array according to the first embodiment.
  • the same material as that of the thin film transistor array according to the first embodiment can be used for manufacturing the thin film transistor array according to the third embodiment.
  • TFT arrays shown in (a) of FIG. 10A to (e) of FIG. 10C were produced.
  • Mo was formed as a first conductive layer by sputtering on an insulating substrate (glass substrate) 1, and a gate electrode 2 and a row wiring 2L were formed by applying a photoresist, etching the Mo, and removing the resist (FIG. 10A (a)).
  • SiN was formed as the gate insulating film 3
  • amorphous Si was formed as the semiconductor
  • n + amorphous Si was formed as the contact layer
  • a semiconductor pattern 6 was formed by applying a resist, etching Si, and removing the resist (FIG. 10A (b)).
  • Mo is formed as a second conductive layer, and a source electrode 4, a column wiring 4L, a drain electrode 5, a drain connection wiring 5C, and a drain pad 5P are formed by resist coating, Mo etching, and resist removal.
  • the contact layer on the channel region 6C was removed by etching (FIG. 10B (c)).
  • SiSiN was formed as the interlayer insulating film 7 and Mo was formed as the third conductive layer, and the capacitor electrode 8 and the capacitor wiring 8L were formed by applying a resist, etching with Mo, and removing the resist (FIG. 10B (d)).
  • SiN is formed as the capacitor insulating film 9
  • openings are formed in the capacitor insulating film 9 and the interlayer insulating film 7 by applying a resist, etching with SiN, and removing the resist
  • Mo is formed as a fourth conductive layer.
  • the pixel electrode 10 was formed by coating, Mo etching, and removing the resist (FIG. 10C (e)).
  • the thickness Dil of the interlayer insulating film 7 1 ⁇ m
  • the thickness Dci of the capacitor insulating film 9 0.5 ⁇ m
  • the relative permittivity of SiN 7.
  • Example 2 The TFT arrays shown in (a) of FIG. 14A to (e) of FIG. 14C were manufactured. The method of forming each part and the materials used were the same as in Example 1.
  • the thickness Dil of the interlayer insulating film 7 1 ⁇ m
  • the thickness Dci of the capacitor insulating film 9 0.5 ⁇ m
  • the relative permittivity of SiN 7.
  • Example 3 The TFT arrays shown in (a) of FIG. 15A to (e) of FIG. 15C were produced. The method of forming each part and the materials used were the same as in Example 1.
  • the power consumption by the column wiring was 4.6 mJ per frame.
  • Example 4 The TFT arrays shown in (a) of FIG. 16A to (e) of FIG. 16C were produced. The method of forming each part and the materials used were the same as in Example 1.
  • the thickness Dil of the interlayer insulating film 7 1 ⁇ m
  • the thickness Dci of the capacitor insulating film 9 0.5 ⁇ m
  • the relative permittivity of SiN 7.
  • Example 5 The TFT arrays shown in (a) of FIG. 17A to (e) of FIG. 17C were produced.
  • Mo was formed as a first conductive layer by sputtering on an insulating substrate (glass substrate) 1, and a gate electrode 2 and a row wiring 2L were formed by applying a photoresist, etching the Mo, and removing the resist (FIG. 17A).
  • SiN was formed as the gate insulating film 3
  • amorphous Si was formed as the semiconductor
  • SiN was formed as the etching stopper layer.
  • the etching stopper layer 6S was formed by applying a resist, etching with SiN, and removing the resist (FIG. 17A (b)). .
  • n + amorphous Si is formed as a contact layer and Mo is formed as a second conductive layer, and the source electrode 4, the source connection wiring 4C, the column wiring 4L, the drain electrode 5, A semiconductor is formed by forming a drain connection wiring 5C and a drain pad 5P, and removing semiconductors other than the etching stopper layer 6S, the source electrode 4, the source connection wiring 4C, the column wiring 4L, the drain electrode 5, and the drain connection wiring 5C. Pattern 6 was obtained ((c) of FIG. 17B).
  • the overlapping area Sgs of the gate electrode and the source electrode is 233 ⁇ m 2
  • Cgs 29 fF
  • Csc 17 fF
  • Csp 42 fF from 5 ⁇ m
  • the film thickness Dil of the interlayer insulating film 7 1 ⁇ m
  • the film thickness Dci of the capacitor insulating film 9 0.5 ⁇ m
  • the relative permittivity of SiN 7.
  • the U-shaped bottom of the drain electrode is rounded, semicircular, concentric with the roundness of the tip of the source electrode, and not only on both sides of the linear portion of the source electrode, but also on the tip of the source electrode. Also in each part, each measurement was performed using the example in which the distance between the source electrode and the drain electrode was substantially constant. However, if the distance between the source electrode and the drain electrode is substantially constant, at least the portion of the U-shaped bottom of the drain electrode facing the tip of the source electrode shown in FIGS. 6C and 6E has a rounded shape. Instead, a similar result is obtained in the embodiment in which the tip of the source electrode is rectangular.
  • the TFT array of FIG. 1 was prepared in the same manner as in Example 1, except that the drain electrode 5 was linear and the source electrode 4 was U-shaped, as in the TFT array shown in FIG.
  • the overlap area Sgs of the gate electrode and the source electrode is 293 ⁇ m 2
  • the overlap area Ssc of the source electrode and the capacitor electrode is 317 ⁇ m 2
  • the film thickness Dgi of the gate insulating film 3 is 0.
  • Cgs 36 fF
  • Csc 20 fF
  • Csp 42 fF from 5 ⁇ m
  • the thickness Dil of the interlayer insulating film 7 1 ⁇ m
  • the thickness Dci of the capacitor insulating film 9 0.5 ⁇ m
  • the relative permittivity of SiN 7.
  • the present invention can be used for a display device such as electronic paper.

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Abstract

本発明は、消費電力量が小さい薄膜トランジスタアレイを提供する。薄膜トランジスタアレイは、列配線および行配線と、薄膜トランジスタを含む画素とを含み、薄膜トランジスタは、ソース電極は、平面視で、一定の幅の線状であって、ドレイン電極は、平面視で、所定の距離の隙間を介してソース電極を囲むＵ字部を有し、半導体パターンは、少なくともソース電極およびドレイン電極間にいてチャネル領域をなし、ゲート電極は、ゲート絶縁膜を介してチャネル領域と重なり、平面視でチャネル領域を含み、ソース電極は列配線に接続され、ゲート電極はゲート接続配線によって行配線に接続され、ドレイン電極はドレイン接続配線によって画素電極に接続されている。

Description

薄膜トランジスタアレイ
　本発明は、薄膜トランジスタアレイに関する。本発明の薄膜トランジスタアレイは、表示装置に用いることができる。また、本発明の薄膜トランジスタアレイは、低消費電力用途に適している。
　半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ－Ｓｉ）やポリシリコン（ｐｏｌｙ－Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）アレイが製造され、液晶ディスプレイなどに応用されている。ＴＦＴはスイッチの役割を果たしており、行配線（ゲート配線）に与えられた選択電圧によってＴＦＴをオンにした時に、列配線（ソース配線）に与えられた信号電圧をドレイン電極に接続された画素電極に書き込む。書き込まれた電圧は、ドレイン電極または画素電極と、キャパシタ電極との間に設けられた蓄積キャパシタに保持される。（ＴＦＴアレイの場合、ソースとドレインの働きは書き込む電圧の極性によって変わるため、動作で名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。）
　ＴＦＴアレイには、ゲート電位をオンからオフに切替える際に画素電位が変化するゲートフィードスルーという現象がある。画素電位は、ゲートフィードスルー電圧Ｖｇｆ＝ΔＶｇ・Ｃｇｄ／（Ｃｇｄ＋Ｃｓ＋Ｃｐ）だけ変化する。ΔＶｇはゲート電位変化量、Ｃｇｄはゲート・ドレイン間容量、Ｃｓは蓄積容量（画素電極・キャパシタ間容量）、Ｃｐは表示媒体の容量である。Ｃｐが大きければ蓄積容量Ｃｓを省略できる。Ｃｐが小さければＣｓが必要になり、ＣｐがＣｓに比べてずっと小さければＣｐを無視できる。従来は、ゲートフィードスルー電圧を小さくする目的で、Ｃｇｄを小さくする工夫をしてきた（特許文献１）。図２１に示すように、ドレイン電極を一定幅の線状かつ先端を丸め、ソース電極をＵ字状にしてドレイン電極を囲む形状にすることで、ゲート電極・ドレイン電極の重なり面積Ｓｇｄを小さくし、Ｃｇｄを小さくした。一方、ゲート・ソース間容量Ｃｇｓが重視されることはなかった。
　近年、薄膜トランジスタアレイと電気泳動媒体を組合せた電子ペーパー表示装置が開発され、液晶よりも低消費電力な表示装置として期待されている。なぜなら、一般的な液晶表示装置は駆動を行っている間しか表示できず、表示を保つためには駆動を続ける必要があるのに対し、電気泳動タイプの電子ペーパーは駆動終了後にも表示を保つので、駆動を続ける必要がないからである。
　さらに、電子ペーパーを個体認識技術であるＲＦＩＤと組合せて、コンテナの表示部とする技術が開示された（特許文献２）。ＲＦＩＤに保存された内容物データを表示部に表示させることで、目視でもデータを確認できる。
特開２０１４－１８７０９３号公報 特開２００３－２３３７８６号公報
　このような表示装置には、内蔵する電池の電力を使って書替を行うタイプと、ＲＦＩＤの書替を行うリーダライタの電波を電力に変換し、その電力を用いて書替を行うタイプがある。いずれのタイプにおいても、書替時の消費電力量の低減が課題である。電池を内蔵する表示装置では、消費電力量が大きいと頻繁に電池交換を行う必要がある。ＲＦ電波の電力を用いる表示装置では、消費電力量が大きいと電波が強い近距離でしか書替を行うことができない。このため、書替時の消費電力量を抑制できる、薄膜トランジスタアレイが求められている。
　本発明は、係る従来技術の状況に鑑みてなされたもので、消費電力量を小さくした薄膜トランジスタアレイを提供することを課題とする。
　上記課題を解決するための本発明の一局面は、絶縁基板と、絶縁基板上において、第１の方向に延伸する複数の列配線および第１の方向に直交する第２の方向に延伸する複数の行配線と、列配線と行配線とが交差する位置に対応して絶縁基板上に設けられた、薄膜トランジスタおよび画素電極を有する複数の画素とを含む薄膜トランジスタアレイであって、薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極、および半導体パターンを有し、ソース電極は、平面視で、一定の幅の線状であって、ドレイン電極は、平面視で、所定の距離の隙間を介してソース電極を囲むＵ字状のＵ字部を有し、半導体パターンは、少なくともソース電極およびドレイン電極間においてチャネル領域をなし、ゲート電極は、ゲート絶縁膜を介してチャネル領域と重なり、平面視でチャネル領域を含み、ソース電極は列配線に接続され、ゲート電極はゲート接続配線によって行配線に接続され、ドレイン電極はドレイン接続配線によって画素電極に接続されている、薄膜トランジスタアレイである。
　本発明によれば、消費電力量が小さい、薄膜トランジスタアレイを提供できる。すなわち、本発明は、表示装置に用いることにより表示装置の書替時の消費電力量を低減することができ、電池内蔵タイプの表示装置の電池交換頻度を減らすことができる。また、ＲＦ電波から電力変換するタイプの表示装置の書替可能距離を長くすることができる。
図１は、本発明の第１の実施形態に係る薄膜トランジスタアレイの製造途中の一例を示す平面図および断面図である。 図２は、変形例に係る薄膜トランジスタアレイの製造途中の一例を示す平面図および断面図である。 図３は、本発明の第２の実施形態に係る薄膜トランジスタアレイの製造途中の一例を示す平面図および断面図である。 図４は、変形例に係る薄膜トランジスタアレイの製造途中の一例を示す平面図および断面図である。 図５は、本発明の第３の実施形態に係る薄膜トランジスタアレイの製造途中の一例を示す平面図および断面図である。 図６Ａは、Ｕ字部、先端部、Ｕ字領域、開口領域を示す平面図である。 図６Ｂは、ドレイン電極を示す平面図である。 図６Ｃは、Ｕ字部、先端部、Ｕ字領域、開口領域を示す平面図である。 図６Ｄは、ドレイン電極を示す平面図である。 図６Ｅは、Ｕ字部、先端部、Ｕ字領域、開口領域を示す平面図である。 図６Ｆは、ドレイン電極を示す平面図である。 図７Ａは、図１の薄膜トランジスタの拡大平面図である。 図７Ｂは、図１の薄膜トランジスタの変形例の拡大平面図である。 図８は、図３の薄膜トランジスタの拡大平面図である。 図９は、ソース電極、ソース接続配線を示す平面図である。 図１０Ａは、変形例に係る薄膜トランジスタアレイの製造途中の一例を示す平面図と断面図である。 図１０Ｂは、図１０Ａの製造工程の続きを示す平面図と断面図である。 図１０Ｃは、図１０Ｂの製造工程の続きを示す平面図と断面図である。 図１１Ａは、変形例に係る薄膜トランジスタアレイの製造途中の一例を示す平面図と断面図である。 図１１Ｂは、図１１Ａの製造工程の続きを示す平面図と断面図である。 図１１Ｃは、図１１Ｂの製造工程の続きを示す平面図と断面図である。 図１２Ａは、変形例に係る薄膜トランジスタアレイの製造途中の一例を示す平面図と断面図である。 図１２Ｂは、図１２Ａの製造工程の続きを示す平面図と断面図である。 図１３Ａは、変形例に係る薄膜トランジスタアレイの製造途中の一例を示す平面図と断面図である。 図１３Ｂは、図１３Ａの製造工程の続きを示す平面図と断面図である。 図１４Ａは、変形例に係る薄膜トランジスタアレイの製造途中の一例を示す平面図と断面図である。 図１４Ｂは、図１４Ａの製造工程の続きを示す平面図と断面図である。 図１４Ｃは、図１４Ｂの製造工程の続きを示す平面図と断面図である。 図１５Ａは、変形例に係る薄膜トランジスタアレイの製造途中の一例を示す平面図と断面図である。 図１５Ｂは、図１５Ａの製造工程の続きを示す平面図と断面図である。 図１５Ｃは、図１５Ｂの製造工程の続きを示す平面図と断面図である。 図１６Ａは、変形例に係る薄膜トランジスタアレイの製造途中の一例を示す平面図と断面図である。 図１６Ｂは、図１６Ａの製造工程の続きを示す平面図と断面図である。 図１６Ｃは、図１６Ｂの製造工程の続きを示す平面図と断面図である。 図１７Ａは、変形例に係る薄膜トランジスタアレイの製造途中の一例を示す平面図と断面図である。 図１７Ｂは、図１７Ａの製造工程の続きを示す平面図と断面図である。 図１７Ｃは、図１７Ｂの製造工程の続きを示す平面図と断面図である。 図１８は、列配線での電圧波形、電流波形、電力量の計算を示す図である。 図１９は、行配線での電圧波形、電流波形、電力量の計算を示す図である。 図２０は、画素ＴＦＴでの電圧波形、電流波形、電力量の計算を示す図である。 図２１は、従来の薄膜トランジスタアレイの一例を示す平面図および断面図である。
　本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。また、各実施形態および変形例間で同一または対応する構成については、同じ参照符号を付して説明を省略する。
（第１の実施形態）
　本発明の第１の実施形態に係わる薄膜トランジスタアレイの一部を図１に、変形例に係る薄膜トランジスタアレイの一部を図２に示す。図１の（ａ）と図２の（ａ）は特徴をわかりやすく示すための製造途中図であり、図１の（ｂ）と図２の（ｂ）は完成図である。図１や図２の薄膜トランジスタアレイは、縦方向（第１の方向）に延伸する複数の列配線４Ｌと、これに直交する横方向（第２の方向）に延伸する複数の行配線２Ｌと、列配線４Ｌと行配線２Ｌとが交差する位置に対応して設けられた複数の画素を有する。
　画素は、薄膜トランジスタと画素電極１０を少なくとも有し、薄膜トランジスタはゲート電極２、ソース電極４、ドレイン電極５を有する。平面視で、ソース電極４は、一定の幅の線状であって、ドレイン電極５は、所定の距離の隙間を介してソース電極４を囲むＵ字状のＵ字部５Ｕを有し、半導体パターン６は、少なくとも一部がソース電極４およびドレイン電極５間をつないでチャネル領域６Ｃをなす。ここでＵ字形状とは、２本の平行な直線部と各々の直線の一方の先端同士を繋いだ形状である。先端同士を繋ぐ部分（Ｕ字の底）は直線でもよいし、丸みを帯びていてもよい。ゲート電極２はゲート絶縁膜３を介して少なくとも一部がチャネル領域６Ｃと重なり、ソース電極４は列配線４Ｌに接続され、ゲート電極２はゲート接続配線２Ｃを介して行配線２Ｌに接続され、ドレイン電極５は少なくともドレイン接続配線５Ｃを介して画素電極１０に接続されている。
　図１～図２の場合、ソース電極４の先端は丸く形成されている。また、ドレイン電極５のＵ字形状の底も丸みを帯びている。そして、ソース電極４の直線部から所定のチャネル長だけ離れた位置にドレイン電極５のＵ字形状の直線部があり、ソース電極４の先端の丸い部分から所定のチャネル長だけ離れた位置にドレイン電極５の丸みを帯びたＵ字の底がある。この構造では、ソース電極４の両側の縁および先端の縁を全てチャネル領域６Ｃの形成に用いることができて、必要なオン電流を得るためのチャネル幅Ｗを充分に確保しながらソース電極４の面積を小さくでき、ゲート電極・ソース電極の重なり面積Ｓｇｓを小さくし、Ｃｇｓを小さくできる。
　また、ゲート接続配線２Ｃは、ゲート電極２より細く、ドレイン電極５およびドレイン接続配線５Ｃの少なくともいずれかと重なりを有しない。それにより、ゲート・ドレイン間容量Ｃｇｄを小さく保つことができる。
　図６Ａに示すように、ドレイン電極５は、ソース電極４に一定間隔（所定の距離の隙間）で近接するＵ字部５Ｕと、ソース電極４から離れていく２つの先端部５Ｔからなる。先端部５Ｔは、丸くてもよい。また、先端部５Ｔがなくてもよい。ドレイン電極５のＵ字部５Ｕとソース電極４の間の一定間隔部分が、チャネルのＵ字領域６Ｕである。図６Ａでは、ドレイン電極５のＵ字形状の底が丸みを有し、半円状であり、ソース電極４の先端の丸みと同心円状であり、ソース電極４の直線部の両側だけでなく、ソース電極４の先端部においても、ソース電極４・ドレイン電極５間の間隔（即ちチャネルのＵ字領域６Ｕの幅）が一定である。よって、ソース電極４の直線部の両側だけでなく、ソース電極４の先端部においても、トランジスタとして有効に機能する。なお、ここで「ソース電極４・ドレイン電極５の間隔（チャネルのＵ字領域６Ｕの幅）が一定」とは実質的に一定であればよく、設計上のわずかな違いや、プロセスに起因するわずかな変形があっても、本発明の範囲に含まれる。例えばソース電極４の先端およびドレイン電極５のＵ字の底は完全な同心円でなくてもよく、両者の中心点が少しずれていてもよい。さらには、ソース電極４の先端およびドレイン電極５のＵ字の底の丸みは、正確な円でなくてもよい。
　図６Ｃは図６Ａの変形例である。図６Ｃに示すように、ドレイン電極５は、ソース電極４に一定間隔（所定の距離の隙間）で近接するＵ字部５Ｕと、ソース電極４から離れていく２つの先端部５Ｔからなる。ドレイン電極５の先端部５Ｔは、丸くてもよい。また、先端部５Ｔがなくてもよい。ドレイン電極５のＵ字部５Ｕとソース電極４の間の一定間隔部分が、チャネルのＵ字領域６Ｕである。図６Ｃでは、ドレイン電極５のＵ字形状の底の少なくともソース電極４の先端と対向する部分が丸みを有さず、ソース電極４の先端は矩形であり、ソース電極４の直線部の両側だけでなく、ソース電極４の先端部の辺においても、ソース電極４・ドレイン電極５間の間隔（即ちチャネルのＵ字領域６Ｕの幅）が一定である。よって、ソース電極４の直線部の両側だけでなく、ソース電極４の先端部の辺においても、トランジスタとして有効に機能する。なお、ここで「ソース電極４・ドレイン電極５の間隔（チャネルのＵ字領域６Ｕの幅）が一定」とは実質的に一定であればよく、設計上のわずかな違いや、プロセスによるわずかな変形があっても、本発明の範囲に含まれる。また、ドレイン電極５のＵ字形状の底のうちソース電極４の先端部と対向する部分以外については、丸みを帯びていてもよい。
　図６Ｅは図６Ｃの特別な例である。図６Ｅに示すように、ドレイン電極５は、ソース電極４に一定間隔（所定の距離の隙間）で近接するＵ字部５Ｕと、ソース電極４から離れていく２つの先端部５Ｔからなる。ドレイン電極５の先端部５Ｔは、丸くてもよい。また、先端部５Ｔがなくてもよい。ドレイン電極５のＵ字部５Ｕとソース電極４の間の一定間隔部分が、チャネルのＵ字領域６Ｕである。図６Ｅでは、ドレイン電極５のＵ字形状の底の中央は直線であるが両脇に丸みを有し、ソース電極４の先端は矩形であり、ドレイン電極５のＵ字の底の丸みの中心はソース電極４の頂点に一致し、ソース電極４の直線部の両側とドレイン電極５の直線部の間隔だけでなく、ソース電極４の先端部の辺とドレイン電極５のＵ字の底の直線部、およびソース電極４の先端の２つの頂点とドレイン電極５のＵ字の２つの丸み部分においても、ソース電極４・ドレイン電極５間の間隔（即ちチャネルのＵ字領域６Ｕの幅）が一定である。よって、ソース電極４の直線部の両側だけでなく、ソース電極４の先端の辺においても、トランジスタとして有効に機能し、さらにソース電極４の頂点においても有効に機能する。なお、ここで「ソース電極４・ドレイン電極５の間隔（チャネルのＵ字領域６Ｕの幅）が一定」とは実質的に一定であればよく、設計上のわずかな違いや、プロセスによるわずかな変形があっても、本発明の範囲に含まれる。
　図６Ａ、図６Ｃ、図６Ｅにおいて、ドレイン電極５のＵ字部５Ｕと先端部５Ｔを分ける直線を境界として、Ｕ字部５Ｕ側をＴＦＴのＵ字領域と呼び、Ｕ字部５Ｕが開口した側であって先端部５Ｔを含む側をＴＦＴの開口領域と呼ぶ。
　図６Ｂ、図６Ｄ、図６Ｆに示すように、ドレイン電極５の外縁とはＵ字部５Ｕの外縁５ＵＯであり、ドレイン電極５の内縁とはＵ字部５Ｕの内縁５ＵＩである。
　図１、図２では図７Ａのように、平面視でゲート電極２の外形がＵ字領域においてドレイン電極５の外縁５ＵＯより小さく内縁５ＵＩより大きい。すなわち、平面視において、ゲート電極２の外形線（平面視における輪郭線）の少なくとも一部が、Ｕ字領域においてドレイン電極５のＵ字部５Ｕに重なるように形成されている。ゲート電極２の外形がドレイン電極５の外縁５ＵＯより小さいので、ゲート電極・ドレイン電極の重なり面積Ｓｇｄが小さく、ゲート・ドレイン間容量Ｃｇｄも小さい。また、ゲート電極２の外形がドレイン電極５の内縁５ＵＩより大きいので、チャネル領域６Ｃの電流を確実に制御できる。
　図１の（ａ）、図２の（ａ）では図７Ａのように、平面視でゲート電極２の外形がＵ字領域において半導体パターン６の外形より小さく、ゲート電極２が開口領域に突出し、半導体パターン６が開口領域に突出していない。すなわち、平面視において、ゲート電極２の外形線の少なくとも一部が、Ｕ字領域において半導体パターン６に重なるとともに、Ｕ字部５Ｕの開口よりも外方に形成され、かつ半導体パターン６の外形線の少なくとも一部がＵ字部５Ｕの開口よりも内方に形成されている。ゲート電極２の外形がＵ字領域において半導体パターン６の外形より小さいことにより、ゲート電極・ドレイン電極の重なり面積Ｓｇｄが小さく、Ｃｇｄも小さい。また、ゲート電極２が開口領域に突出し、半導体パターン６が開口領域に突出していないことにより、チャネル領域６Ｃの電流を確実に制御できる。なお、ゲート電極２が開口領域に突出する部分の形状は、図７Ａ上のように丸くてもよいし、図７Ａ下のようにまっすぐでもよい。チャネル領域６Ｃは、チャネルのＵ字領域６Ｕと一致する。この場合、半導体パターン６の縁に起因する寄生トランジスタの影響でＶｇ－Ｉｄ特性が少し変形することがあるが、電子ペーパーの駆動では精密な電流制御が不要なので問題ない。
　あるいは図７Ｂのように、平面視でゲート電極２の外形がＵ字領域において半導体パターン６の外形より小さく、ゲート電極２が開口領域に突出し、半導体パターン６が開口領域に突出するものの、開口領域において半導体パターン６の外形の一部がゲート電極２の外形よりも内方に形成されていてもよい。すなわち、平面視において、ゲート電極２の外形線の少なくとも一部が、Ｕ字領域において半導体パターン６に重なるとともに、開口領域においてドレイン電極のＵ字部５Ｕの開口よりも外方に形成され、かつ半導体パターン６の外形線の少なくとも一部がＵ字部５Ｕの開口よりも外方に形成され、かつゲート電極２の外形よりも内方に形成されている。ゲート電極２の外形がＵ字領域において半導体パターン６の外形より小さいことにより、ゲート電極・ドレイン電極の重なり面積Ｓｇｄが小さく、Ｃｇｄも小さい。また、ゲート電極２が開口領域に突出し、半導体パターン６が開口領域に突出するものの、ゲート電極２の外形よりも内方に形成されていることにより、チャネル領域６Ｃの電流を確実に制御できる。なお、ゲート電極２が開口領域に突出する部分の形状は、図７Ｂ上のように丸くてもよいし、図７Ｂ下のようにまっすぐでもよい。チャネル領域６Ｃは、チャネルのＵ字領域６Ｕからなる主部分と、開口側に少しはみでた副部分の２領域からなる。
　図１の（ａ）では、平面視で半導体パターン６の外形がＵ字領域においてドレイン電極５の外縁５ＵＯより小さい。これにより、Ｕ字領域においてチャネル領域６Ｃ以外の半導体パターンを全てソース電極４とドレイン電極５で覆うことができ、ＴＦＴ上を後述するキャパシタ電極８が覆う場合にはドレイン電極５・キャパシタ電極８の重なり面積Ｓｄｃを確定できて、特性が安定する。図２では、平面視で半導体パターン６の外形がＵ字領域においてドレイン電極５の外縁５ＵＯより大きい。この場合、ドレイン電極５の周囲に半導体パターン６があることにより、チャネル領域６Ｃのエッチング時に被エッチング物の量が多いことによってエッチレートが均一となる利点がある。
　なお、図１の（ｂ）、図２の（ｂ）は、蓄積容量を有しない例である。表示媒体の静電容量が大きい場合には、表示媒体の静電容量に電荷が蓄積されて電位が保たれるので、蓄積容量をＴＦＴアレイ内に用意する必要がない。表示媒体が液晶の場合や、表示媒体の厚さが小さい場合が、これに該当する。一方、表示媒体の静電容量が充分に大きくない場合には、蓄積容量Ｃｓを用いる。
　図１０Ａ～図１３Ｂは、蓄積容量Ｃｓを有する例である。図１０Ａ～図１０Ｃは、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。なお、具体的な製造方法については、後述する実施例において説明する。
　製造された薄膜トランジスタアレイにおいて、半導体パターン６は、ソース電極４・ドレイン電極５に隣接し、チャネルのＵ字領域６Ｕをなす。ソース電極４が一定の幅の線状であることにより、解像限界近くまでソース電極４の幅を狭くすることができ、ソース電極４の面積が小さいのでゲート電極２・ソース電極４の重なり面積Ｓｇｓが小さく、ゲート・ソース間容量Ｃｇｓが小さい。ゲート絶縁膜３の誘電率をεｇｉ、膜厚をＤｇｉとすると、Ｃｇｓ＝εｇｉ・Ｓｇｓ／Ｄｇｉである。ただし、行配線２Ｌ・列配線４Ｌの重なり面積Ｓｇｓｌを無視できず、その分が加算されてＣｇｓ＝εｇｉ・（Ｓｇｓ＋Ｓｇｓｌ）／Ｄｇｉである。
　また、平面視で、列配線４Ｌがキャパシタ電極８やキャパシタ配線８Ｌと重ならない。列配線４Ｌ・キャパシタ電極８の重なりをなくすことで、ソース・キャパシタ間容量Ｃｓｃを小さくできる。ＴＦＴをキャパシタ電極８で覆う場合、ソース電極４が一定の幅の線状であることにより、解像限界近くまでソース電極４の幅を狭くすることができ、ソース電極４の面積が小さいのでソース電極４・キャパシタ電極８の重なり面積Ｓｓｃが小さく、ソース・キャパシタ間容量Ｃｓｃが小さい。層間絶縁膜７の誘電率をεｉｌ、膜厚をＤｉｌとすると、Ｃｓｃ＝εｉｌ・Ｓｓｃ／Ｄｉｌである。（図１０Ｂの（ｄ）の変形例としてＴＦＴをキャパシタ電極８で覆わない場合、ソース電極４・キャパシタ電極８の重なり面積Ｓｓｃはほぼ０であり、ソース・キャパシタ間容量Ｃｓｃはほぼ０である。）
　画素電極１０がドレイン電極５とは別の層に属し、画素電極１０・ドレイン電極５間にキャパシタ絶縁膜９と層間絶縁膜７を有するので、ドレイン電極５は、ドレイン接続配線５Ｃ、ドレインパッド５Ｐ、層間絶縁膜７の開口、キャパシタ絶縁膜９の開口を介して、画素電極１０に接続される。平面視で、列配線４Ｌの大部分が画素電極１０と重なることが望ましい。列配線４Ｌの大部分が画素電極１０と重なることによって、列配線４Ｌの電位が表示媒体の色に影響しない。列配線４Ｌ・画素電極１０の重なりによる容量Ｃｓｐが発生するものの、キャパシタ絶縁膜９と層間絶縁膜７の２層を挟んでいるので容量Ｃｓｐはあまり大きくない。キャパシタ絶縁膜９の誘電率をεｃｉ、膜厚をＤｃｉとすると、Ｃｓｐ＝Ｓｓｐ／（Ｄｃｉ／εｃｉ＋Ｄｉｌ／εｉｌ）である。
　図１１Ａ～図１１Ｃは、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第１導電層と、ゲート絶縁膜３と、ゲート電極２・行配線２Ｌを有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
　図１１Ａ～図１１Ｃの薄膜トランジスタアレイにおいても、図１０Ａ～図１０Ｃと同様にゲート・ソース間容量Ｃｇｓが小さい。
　また、平面視で、列配線４Ｌがキャパシタ電極８やキャパシタ配線８Ｌと重ならない。列配線４Ｌ・キャパシタ電極８の重なりをなくすことで、ソース・キャパシタ間容量Ｃｓｃを小さくできる。ソース電極４の大部分はゲート電極２に覆われているため、ソース電極４・キャパシタ電極８の重なり面積Ｓｓｃは小さく、ソース・キャパシタ間容量Ｃｓｃも小さい。層間絶縁膜７の誘電率をεｉｌ、膜厚をＤｉｌとすると、Ｃｓｃ＝Ｓｓｃ／（Ｄｉｌ／εｉｌ＋Ｄｇｉ／εｇｉ）である。ＴＦＴをキャパシタ電極８で覆う場合、ゲート電極２・キャパシタ電極８の重なり面積Ｓｇｃが発生する。層間絶縁膜７の誘電率をεｉｌ、膜厚をＤｉｌとすると、Ｃｇｃ＝εｉｌ・Ｓｇｃ／Ｄｉｌである。（図１１Ｂの（ｄ）の変形例としてＴＦＴをキャパシタ電極８で覆わない場合、ゲート電極２・キャパシタ電極８の重なり面積Ｓｇｃはほぼ０であるが、行配線２Ｌ・キャパシタ配線８Ｌの重なり面積Ｓｇｃｌを無視できず、ゲート・キャパシタ間容量Ｃｇｃ＝εｉｌ・Ｓｇｃｌ／Ｄｉｌである。）
　画素電極１０がドレイン電極５とは別の層に属し、画素電極１０・ドレイン電極５間にキャパシタ絶縁膜９、層間絶縁膜７、ゲート絶縁膜３を有するので、ドレイン電極５は、ドレイン接続配線５Ｃ、ドレインパッド５Ｐ、ゲート絶縁膜３の開口、層間絶縁膜７の開口、キャパシタ絶縁膜９の開口を介して、画素電極１０に接続される。平面視で、列配線４Ｌの大部分が画素電極１０と重なることが望ましい。列配線４Ｌの大部分が画素電極１０と重なることによって、列配線４Ｌの電位が表示媒体の色に影響しない。列配線４Ｌ・画素電極１０の重なりによる容量Ｃｓｐが発生するものの、キャパシタ絶縁膜９と層間絶縁膜７とゲート絶縁膜３の３層を挟んでいるので容量Ｃｓｐはあまり大きくない。キャパシタ絶縁膜９の誘電率をεｃｉ、膜厚をＤｃｉとすると、Ｃｓｐ＝Ｓｓｐ／（Ｄｃｉ／εｃｉ＋Ｄｉｌ／εｉｌ＋Ｄｇｉ／εｇｉ）である。
　図１２Ａ～図１２Ｂは、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５・キャパシタ電極８・キャパシタ配線８Ｌを有する第２導電層と、層間絶縁膜７と、画素電極１０を有する第３導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
　図１２Ａ～図１２Ｂの薄膜トランジスタアレイにおいても、図１０Ａ～図１０Ｃと同様にゲート・ソース間容量Ｃｇｓが小さい。
　列配線４Ｌ・キャパシタ電極８の重なり面積は０であり、ソース・キャパシタ間容量Ｃｓｃはほぼ０である。画素電極１０がドレイン電極５とは別の層に属し、画素電極１０・ドレイン電極５間に層間絶縁膜７を有するので、ドレイン電極５は、ドレイン接続配線５Ｃ、ドレインパッド５Ｐ、層間絶縁膜７の開口を介して、画素電極１０に接続される。平面視で、列配線４Ｌの大部分が画素電極１０と重なることが望ましい。列配線４Ｌの大部分が画素電極１０と重なることによって、列配線４Ｌの電位が表示媒体の色に影響しない。列配線４Ｌ・画素電極１０の重なりによる容量Ｃｓｐが発生するものの、層間絶縁膜７が厚いので容量Ｃｓｐはあまり大きくない。Ｃｓｐ＝εｉｌ・Ｓｓｐ／Ｄｉｌである。
　図１３Ａ～図１３Ｂは、ゲート電極２・行配線２Ｌ・キャパシタ電極８・キャパシタ配線８Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５・画素電極１０を有する第２導電層と、層間絶縁膜７を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
　図１３Ａ～図１３Ｂの薄膜トランジスタアレイにおいても、図１０Ａ～図１０Ｃと同様にゲート・ソース間容量Ｃｇｓが小さい。
　ソース電極４・キャパシタ電極８は重なりを有しないが、列配線４Ｌ・キャパシタ配線８Ｌは重なり面積Ｓｓｃｌを有し、ソース・キャパシタ間容量はＣｓｃ＝εｇｉ・Ｓｓｃｌ／Ｄｇｉである。画素電極１０がドレイン電極５と同層であり、ドレイン電極５は、ドレイン接続配線５Ｃを介して、画素電極１０に接続される。層間絶縁膜７は、少なくともソース電極４・列配線４Ｌ・半導体パターン６を覆い、画素電極１０を覆わない。列配線４Ｌ・画素電極１０は同層なので重なり面積Ｓｓｐは０であり、ソース・画素間容量Ｃｓｐはほぼ０である。
　図１４Ａ～図１４Ｃは、図２の変形例である。図１４Ａ～図１４Ｃは、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
　図１４Ａ～図１４Ｃの薄膜トランジスタアレイにおいても、図１０Ａ～図１０Ｃと同様にゲート・ソース間容量Ｃｇｓが小さい。
　また、平面視で、列配線４Ｌがキャパシタ電極８やキャパシタ配線８Ｌと重ならない。列配線４Ｌ・キャパシタ電極８の重なりをなくすことで、ソース・キャパシタ間容量Ｃｓｃを小さくできる。ＴＦＴをキャパシタ電極８で覆う場合、ソース電極４が一定の幅の線状であることにより、解像限界近くまでソース電極４の幅を狭くすることができ、ソース電極４・キャパシタ電極８の重なり面積Ｓｓｃが小さく、ソース・キャパシタ間容量Ｃｓｃが小さい。層間絶縁膜７の誘電率をεｉｌ、膜厚をＤｉｌとすると、Ｃｓｃ＝εｉｌ・Ｓｓｃ／Ｄｉｌである。（図１４Ｂの（ｄ）の変形例としてＴＦＴをキャパシタ電極８で覆わない場合、ソース電極４・キャパシタ電極８の重なり面積Ｓｓｃはほぼ０であり、ソース・キャパシタ間容量Ｃｓｃはほぼ０である。）
　画素電極１０がドレイン電極５とは別の層に属し、画素電極１０・ドレイン電極５間にキャパシタ絶縁膜９と層間絶縁膜７を有するので、ドレイン電極５は、ドレイン接続配線５Ｃ、ドレインパッド５Ｐ、層間絶縁膜７の開口、キャパシタ絶縁膜９の開口を介して、画素電極１０に接続される。平面視で、列配線４Ｌの大部分が画素電極１０と重なることが望ましい。列配線４Ｌの大部分が画素電極１０と重なることによって、列配線４Ｌの電位が表示媒体の色に影響しない。列配線４Ｌ・画素電極１０の重なりによる容量Ｃｓｐが発生するものの、キャパシタ絶縁膜９と層間絶縁膜７の２層を挟んでいるので容量Ｃｓｐはあまり大きくない。キャパシタ絶縁膜９の誘電率をεｃｉ、膜厚をＤｃｉとすると、Ｃｓｐ＝Ｓｓｐ／（Ｄｃｉ／εｃｉ＋Ｄｉｌ／εｉｌ）である。
　図２の変形例として、図１の変形例である図１１Ａ～図１３Ｂと似た構造もあり得る。
　ここで、Ｃｇｓ、Ｃｓｃ、Ｃｓｐを小さくすることの重要性について説明する。ＴＦＴアレイにはゲート電極２、ソース電極４、ドレイン電極５、キャパシタ電極８、画素電極１０の５種の電極があるが、画素電極１０はドレイン電極５に接続されているので実質４種である。その間の容量は４Ｃ２＝６種であり、Ｃｇｓ、Ｃｓｃ、Ｃｓｐ、Ｃｇｄ、Ｃｇｃ、Ｃｓである。蓄積容量Ｃｓはある程度の大きさを持つことが望ましいが、他は小さい方が望ましい。
　列配線４ＬがＭ本、行配線２ＬがＮ本とする。列配線４Ｌに接続されているのは、Ｃｇｓ、Ｃｓｃ、Ｃｓｐ／／Ｃｓである。ここで／／は、容量の直列回路を意味し、例えばＣｓｐ／／Ｃｓ＝１／（１／Ｃｓｐ＋１／Ｃｓ）である。ただしＣｓｐ＜＜Ｃｓであるから、Ｃｓｐ／／Ｃｓ≒Ｃｓｐである。１本の列配線４Ｌに接続された画素はＮ個であるから、静電容量はＣ＝Ｎ（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）である。
　列配線４Ｌは、各行のデータに合わせて電圧を変更するので、最も多く充放電されるのは１行毎に逆極性を書込む場合である。１本の列配線４Ｌで１フレーム中に消費される電力量は図１８のように計算できる。ただし、列配線４Ｌの電圧波形がＶ４、白書込と黒書込の電圧が±Ｖｓ、列配線抵抗（厳密には列配線抵抗と直列抵抗（ソースドライバの出力抵抗等）の和）がＲである。図１８で、横軸は時間ｔである。ソースドライバの正電源の電圧がＶｐ、電流がＩｐ、負電源の電圧がＶｎ、電流がＩｎ、ＧＮＤ線の電圧がＶ０＝０、電流がＩ０である。正電源の消費電力がＰｐ、負電源の消費電力がＰｎ、ＧＮＤ線の消費電力Ｐ０＝０である。式を簡単にするために各充電波形の積分範囲をｔ＝０～∞として表記しているが、時定数ＣＲより充分大きければよく、例えばｔ＝０～３ＣＲでも電力量の９５％をカバーして近似的には同等である。１本の列配線で１フレームに消費される電力量は、（２Ｎ－１）Ｃ（Ｖｓ）２である。よって、Ｍ本の列配線で１フレーム中に消費される電力量は、Ｍ×（２Ｎ－１）×Ｎ（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）×（Ｖｓ）２＝ＭＮ（２Ｎ－１）（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２であり、Ｎが１より充分大きい場合には２Ｍ（Ｎ２）（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２とみなせる。最も消費される電力量が小さいのは列配線の電圧を変えない場合であり、１フレーム中に消費される電力量は０である。
　行配線２Ｌに接続されているのはＣｇｓ、Ｃｇｃ、Ｃｇｄ／／Ｃｓである。１本の行配線２Ｌに接続された画素はＭ個であるから、静電容量はＣ＝Ｍ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）である。ただしＣｇｄ＜＜Ｃｓであるから、Ｃｇｄ／／Ｃｓ≒Ｃｇｄである。１フレームでゲート電圧は、オフ→オンの１回と、オン→オフの１回の、計２回変化する。ゲート電圧変化量をΔＶｇとすると、１本の行配線で１フレーム中に消費される電力量は図１９のように計算できる。行配線２Ｌの電圧波形がＶ２である。ただし、図１９はＴＦＴがｐチャネルの場合であり、ｎチャネルの場合は電圧の正負が逆になるが、消費電力量の式は同じである。ゲートの正電圧がＶｐ、負電圧がＶｎ、行配線抵抗（厳密には行配線抵抗と直列抵抗（ゲートドライバの出力抵抗等）の和）がＲである。図１９で、横軸は時間ｔである。ゲートドライバ１４の正電源の電圧がＶｐ、電流がＩｐ、負電源の電圧がＶｎ、電流がＩｎである。正電源の消費電力がＰｐ、負電源の消費電力がＰｎである。式を簡単にするために各充電波形の積分範囲をｔ＝０～∞として表記しているが、時定数ＣＲより充分大きければよく、例えばｔ＝０～３ＣＲでも電力量の９５％をカバーして近似的には同等である。１本の行配線で１フレームに消費される電力量は、Ｃ（ΔＶｇ）２である。Ｎ本の行配線で１フレーム中に消費される電力量は、Ｎ×Ｍ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）×（ΔＶｇ）２＝ＭＮ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２である。
　ＴＦＴに接続されているのはＣｇｄ、Ｃｓである。静電容量はＣ＝Ｃｇｄ＋Ｃｓである。１フレームで画素電圧は、画素が前回と異なる表示を行う場合に１回変化する。最も多く充電されるのは全画素の表示を変更する場合である。その場合、列配線の電圧変化量をＶｓとすると、１フレーム中に消費される電力量は図２０のように計算できる。画素の電圧波形がＶｐｉｘｅｌである。ＴＦＴ抵抗（厳密にはＴＦＴ抵抗と直列抵抗（列配線抵抗等）の和）がＲである。図２０で、横軸は時間ｔである。ドレイン電圧Ｖｄ＝Ｖｓを書込んだ時、電流がＩｔｆｔ、消費電力がＰｔｆｔである。式を簡単にするために充電波形の積分範囲をｔ＝０～∞として表記しているが、時定数ＣＲより充分大きければよく、例えばｔ＝０～３ＣＲでも電力量の９５％をカバーして近似的には同等である。１個のＴＦＴで１フレームに消費される電力量は（Ｃｓ＋Ｃｇｄ）（Ｖｓ）２であり、ＭＮ個ではＭＮ（Ｃｓ＋Ｃｇｄ）（Ｖｓ）２である。Ｖｄ＝－Ｖｓの場合も同じ値である。最も消費電力量が小さいのは画素電位を変えない場合であり、１フレーム中に消費される電力量は０である。
　以上のように消費される電力量の係数は、列配線でＭＮ２、行配線でＭＮ、画素でＭＮである。通常、ＭやＮは数十～数百である。また一般的に、Ｃｇｓ、Ｃｓｃ、Ｃｓｐ、Ｃｇｃ、Ｃｇｄは、Ｃｓに比べて小さく、大まかに言って２桁程度小さい。すると、列配線で１フレーム中に消費される最大電力量は、画素で１フレームに消費される最大電力量と同等であり、行配線で１フレーム中に消費される電力量はそれらより２桁小さい。
　また、電子ペーパーでは同画像を数フレーム（１０フレーム程度）に亘って描くことが多い。この場合、第１フレームでの書替に電力量を消費するが、第２～１０フレームでは同電位なのでほとんど消費しない。すると、列配線で約１０フレーム中に消費される最大電力量は大きく、画素で約１０フレーム中に消費される最大電力量は列配線で約１０フレーム中に消費される最大電力量より１桁小さく、行配線で約１０フレーム中に消費される電力量は画素で約１０フレーム中に消費される最大電力量よりさらに１桁小さい。従って、列配線に接続された容量（Ｃｇｓ、Ｃｓｃ、Ｃｓｐ）を小さくすることが、消費電力量を減らすために重要である。
　よって、図１、図２、図１０Ａ～図１４Ｃに示す構造は、消費電力量を減らす効果がある。すなわち、上記の薄膜トランジスタアレイを表示装置に用いることにより、表示装置の書替時の消費電力量を低減することができ、電池内蔵タイプの表示装置の電池交換頻度を減らすことができる。また、ＲＦ電波から電力変換するタイプの表示装置の場合は、書替可能距離を長くすることができる。
　なお、ドレイン電極５のＵ字部５Ｕの幅は一定であってもよいが、そうでなくてもよい。内縁５ＵＩはＵ字線である必要があるが、外縁５ＵＯはＵ字線でなくてもよい。
　また、図９上に示すように、ソース電極４の幅は、列配線４Ｌの幅以下であることが望ましい。ソース電極４の面積はＣｇｓに影響し、キャパシタ電極８がソース電極４を覆う場合にはＣｓｃにも影響し、列配線での消費電力量に大きく影響する。従って、ソース電極４の幅はなるべく細い方がよい。一方、列配線４Ｌの面積はＣｓｐに影響するものの、Ｃｓｐをなす絶縁膜厚は大きいので列配線での消費電力量への影響は限定的である。列配線４Ｌは長いので、その電気抵抗が信号の応答を遅くして表示を悪化させる恐れがあり、また、仮に列配線４Ｌが断線すると影響はその先全ての画素に及ぶ。そのため、列配線４Ｌはソース電極４より太くてもよい。
　さらに、ソース電極４が一定の幅で延びて列配線４Ｌに直接接続するのでなく、図９下に示すように、ソース電極４よりも細いソース接続配線４Ｃがソース電極４と列配線４Ｌをつないでもよい。ソース電極４をあまり細くできない場合でも、ＴＦＴと列配線４Ｌの間であるソース接続配線４Ｃを細くすることによって、ＣｇｓやＣｓｃを小さくすることができる。
　絶縁基板１の材料としては、ガラスなどの無機物や、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）、エポキシなどの有機物を用いることができる。
　第１導電層、第２導電層、第３導電層、第４導電層の材料としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ｎｂ等の金属やそれらの合金、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。第１導電層、第２導電層、第３導電層、第４導電層の製法としては、インクを印刷・焼成してもよいし、スパッタ等で全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、スパッタ等で全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
　ゲート絶縁膜３、層間絶縁膜７、キャパシタ絶縁膜９の材料としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ等の無機物や、ポリビニルフェノール（ＰＶＰ）、エポキシ等の有機物を用いることができる。ゲート絶縁膜３、層間絶縁膜７、キャパシタ絶縁膜９の製法としては、スパッタ、ＣＶＤ等の真空成膜や、溶液の塗布・焼成によって得られる。
　半導体パターン６の材料としては、アモルファスＳｉ、ｐｏｌｙ－Ｓｉ等の無機半導体や、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、Ｉｎ２Ｏ３系、Ｇａ２Ｏ３系、ＺｎＯ系、ＳｎＯ２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系などの酸化物半導体を用いることができる。半導体パターン６の製法としては、プラズマＣＶＤ等で成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、溶液をインクジェット、ディスペンサ、凸版印刷等で印刷・焼成する方法もある。半導体パターン６の上部には、ソース電極４やドレイン電極５との電気的接触を改善するためのコンタクト層を有してもよい。チャネル上のコンタクト層は、ソース電極４・ドレイン電極５を形成後にエッチング除去してもよい。
（第２の実施形態）
　次に、本発明の第２の実施形態に係わる薄膜トランジスタアレイについて第１の実施形態に係わる薄膜トランジスタアレイとの相違を中心に説明する。本発明の第２の実施形態に係わる薄膜トランジスタアレイの一部を、図３に、変形例に係る薄膜トランジスタアレイの一部を図４に示す。図３の（ａ）と図４の（ａ）は特徴をわかりやすく示すための製造途中図であり、図３の（ｂ）と図４の（ｂ）は完成図である。図３や図４の薄膜トランジスタアレイは、縦方向（第１の方向）に延伸する複数の列配線４Ｌと、これに直交する横方向（第２の方向）に延伸する複数の行配線２Ｌと、列配線４Ｌと行配線２Ｌとが交差する位置に対応して設けられた画素を有する。
　図３、図４の場合、ソース電極４の先端は丸く形成されている。また、ドレイン電極５のＵ字形状の底も丸みを帯びている。この構造では、ソース電極４の両側の縁および先端の縁を全てチャネル領域６Ｃの形成に用いることができて、必要なオン電流を得るためのチャネル幅Ｗを充分に確保しながらソース電極４の面積を小さくでき、ゲート電極・ソース電極の重なり面積Ｓｇｓを小さくし、Ｃｇｓを小さくできる。
　図３の（ａ）では図８のように、平面視でゲート電極２の外形がＵ字領域においてドレイン電極５の外縁５ＵＯより小さく内縁５ＵＩより大きい。すなわち、平面視において、ゲート電極２の外形線の少なくとも一部が、Ｕ字領域においてドレイン電極５のＵ字部５Ｕに重なるように形成されている。ゲート電極２の外形がＵ字領域においてドレイン電極５の外縁５ＵＯより小さいので、ゲート電極・ドレイン電極の重なり面積Ｓｇｄが小さく、ゲート・ドレイン間容量Ｃｇｄも小さい。また、ゲート電極２の外形がドレイン電極５の内縁５ＵＩより大きいので、チャネル領域６Ｃの電流を確実に制御できる。
　図４の（ａ）では、平面視でゲート電極２の外形がＵ字領域においてドレイン電極５の外縁５ＵＯより大きい。この場合、ドレイン接続配線５Ｃとゲート電極２が重なり５ＣＸを有し、その分だけゲート・ドレイン間容量Ｃｇｄが大きくなってしまう。
　図３の（ａ）、図４の（ａ）では図８のように、平面視でゲート電極２の外形が半導体パターン６の外形より大きく、ゲート電極２および半導体パターン６が開口領域に突出している。すなわち、平面視において、Ｕ字領域ではゲート電極２の外形線の少なくとも一部が、半導体パターン６の外形よりも外方に形成され、ゲート電極２および半導体パターン６の両方について、開口領域では外形線の少なくとも一部がＵ字部５Ｕの開口よりも外方に形成されている。ゲート電極２の外形が半導体パターン６の外形より大きいことにより、ゲート電極２が裏面入射光を遮光して半導体パターン６に当てない。これにより、外光による誤動作を抑制できる。特に図４の（ａ）ではゲート電極２の外形が図３の（ａ）よりも大きいので、誤動作防止効果が大きい。また、ゲート電極２および半導体パターン６が開口領域に突出することで、半導体パターン６の縁に起因する寄生トランジスタの影響を低減できる。なお、ゲート電極２や半導体パターン６が開口領域に突出する部分の形状は、図８上のように丸くてもよいし、図８下のようにまっすぐでもよい。チャネル領域６Ｃは、チャネルのＵ字領域６Ｕからなる主部分と、開口側に少しはみでた副部分の２領域からなる。
　なお、図３の（ｂ）、図４の（ｂ）は、蓄積容量を有しない例である。表示媒体の静電容量が大きい場合には、表示媒体の静電容量に電荷が蓄積されて電位が保たれるので、蓄積容量をＴＦＴアレイ内に用意する必要がない。表示媒体が液晶の場合や、表示媒体の厚さが小さい場合が、これに該当する。一方、表示媒体の静電容量が充分に大きくない場合には、蓄積容量Ｃｓを用いる。
　図１５Ａ～図１５Ｃは、図３に蓄積容量Ｃｓを設けた例である。また、図１６Ａ～図１６Ｃは、図４に蓄積容量Ｃｓを設けた例である。図１５Ａ～図１５Ｃおよび図１６Ａ～図１６Ｃはいずれも、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
　図１５Ａ～図１５Ｃおよび図１６Ａ～図１６Ｃに示した薄膜トランジスタアレイにおいても、図１０Ａ～図１０Ｃと同様の理由から、ゲート・ソース間容量Ｃｇｓ、ソース・キャパシタ間容量Ｃｓｃ、列配線４Ｌ・画素電極１０の重なりによる容量Ｃｓｐを小さくすることができる。
　図３の変形例として、図１の変形例である図１１Ａ～図１３Ｂと似た構造もあり得る。
　図４の変形例として、図１の変形例である図１１Ａ～図１３Ｂと似た構造もあり得る。
　また、上述した理由によって、図３～図４、図１５Ａ～図１６Ｃに示す構造は、消費電力量を減らす効果がある。
　なお、図３の（ａ）の場合、ドレイン電極５のＵ字部５Ｕの幅は一定であってもよいが、そうでなくてもよい。内縁５ＵＩはＵ字線である必要があるが、外縁５ＵＯはＵ字線でなくてもよい。図４の（ａ）の場合、ドレイン電極５のＵ字部５Ｕの幅は一定で細い方がよい。図４の（ａ）でドレイン電極５の外縁５ＵＯが大きいと、ゲート電極・ドレイン電極間重なり面積Ｓｇｄが大きくなって、ゲート・ドレイン間容量Ｃｇｄが大きくなってしまう。
　また、ソース電極４および列配線４Ｌの幅は、第１の実施形態に係る薄膜トランジスタアレイと同様の形状とすることができる。
　また、第２の実施形態に係る薄膜トランジスタアレイの製造には、第１の実施形態に係る薄膜トランジスタアレイと同様の材料を用いることができる。
（第３の実施形態）
　次に、本発明の第３の実施形態に係わる薄膜トランジスタアレイについて第１の実施形態に係わる薄膜トランジスタアレイとの相違を中心に説明する。本発明の第３の実施形態に係わる薄膜トランジスタアレイの一部を、図５に示す。図５の（ａ）は特徴をわかりやすく示すための製造途中図であり、図５の（ｂ）は完成図である。図５の薄膜トランジスタアレイは、縦方向（第１の方向）に延伸する複数の列配線４Ｌと、これに直交する横方向（第２の方向）に延伸する複数の行配線２Ｌと、列配線４Ｌと行配線２Ｌとが交差する位置に対応して設けられた画素を有する。
　画素は、薄膜トランジスタと画素電極１０を少なくとも有し、薄膜トランジスタはゲート電極２、ソース電極４、ドレイン電極５を有する。平面視で、ソース電極４は、先端が丸く形成された一定の幅の線状であって、ドレイン電極５は、所定の距離の隙間を介してソース電極４を囲むＵ字状のＵ字部５Ｕを有し、半導体パターン６は、少なくとも一部がソース電極４およびドレイン電極５間をつないでチャネル領域６Ｃをなす。その際、半導体パターン６の上にはＵ字状の絶縁性のエッチングストッパ層６Ｓが所定の距離の隙間を含むように形成され、半導体パターン６はエッチングストッパ層６Ｓの下およびソース電極４およびドレイン電極５の下においてチャネル領域６Ｃとなる。ゲート電極２はゲート絶縁膜３を介して少なくとも一部がチャネル領域６Ｃと重なり、ソース電極４は列配線４Ｌに接続され、ゲート電極２はゲート接続配線２Ｃを介して行配線２Ｌに接続され、ドレイン電極５は少なくともドレイン接続配線５Ｃを介して画素電極１０に接続されている。なお、図６に示すドレイン電極５のＵ字部５Ｕの外縁５ＵＯと内縁５ＵＩと同様に、エッチングストッパ層６ＳのＵ字形状の外側の線を外縁６ＳＯ、内側の線を内縁６ＳＩと呼ぶ。
　この構造では、ソース電極４の両側の縁および先端の縁に近い、エッチングストッパ層６Ｓの内縁６ＳＩをチャネル領域６Ｃの形成に用いることができて、必要なオン電流を得るためのチャネル幅Ｗを充分に確保しながらソース電極４の面積を小さくでき、ゲート電極・ソース電極の重なり面積Ｓｇｓを小さくし、Ｃｇｓを小さくできる。
　また、ゲート接続配線２Ｃは、ゲート電極２より細く、ドレイン電極５およびドレイン接続配線５Ｃの少なくともいずれかと重なりを有しない。それにより、ゲート・ドレイン間容量Ｃｇｄを小さく保つことができる。
　図５の（ａ）では図９のように、平面視でゲート電極２の外形がＵ字領域においてドレイン電極５の外縁５ＵＯより小さくエッチングストッパ層６Ｓの外縁６ＳＯより大きい。すなわち、平面視において、ゲート電極２の外形線の少なくとも一部が、Ｕ字領域においてドレイン電極５のＵ字部５Ｕに重なり、かつエッチングストッパ層６Ｓの外縁６ＳＯより外方に形成されている。ゲート電極２の外形がＵ字領域においてドレイン電極５の外縁５ＵＯより小さいので、ゲート電極・ドレイン電極の重なり面積Ｓｇｄが小さく、ゲート・ドレイン間容量Ｃｇｄも小さい。また、ゲート電極２の外形がエッチングストッパ層６Ｓの外縁６ＳＯより大きいので、ゲート電極２は平面視でエッチングストッパ層６Ｓを含むことになり、チャネル領域６Ｃの電流を確実に制御できる。
　なお、図５の（ｂ）は、蓄積容量を有しない例である。表示媒体の静電容量が大きい場合には、表示媒体の静電容量に電荷が蓄積されて電位が保たれるので、蓄積容量をＴＦＴアレイ内に用意する必要がない。表示媒体が液晶の場合や、表示媒体の厚さが小さい場合が、これに該当する。一方、表示媒体の静電容量が充分に大きくない場合には、蓄積容量Ｃｓを用いる。
　図１７Ａ～図１７Ｃは、蓄積容量Ｃｓを有する例である。図１７Ａ～図１７ＣのＴＦＴは、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
　製造された薄膜トランジスタアレイにおいて、半導体パターン６の上には、Ｕ字形状のエッチングストッパ層６Ｓが形成され、半導体パターン６は、平面視でエッチングストッパ層６Ｓの内縁６ＳＩより内側においてソース電極４に接触し、エッチングストッパ層６ＳのＵ字の外縁６ＳＯより外側においてドレイン電極５に接触し、エッチングストッパ層６Ｓの直下の半導体パターン６がチャネルのＵ字領域６Ｕをなす。平面視でソース電極４は一定の幅の線状であるが、エッチングストッパ層６Ｓの内縁６ＳＩがソース電極４の内部にあるようにする必要があり、解像限界近くまではソース電極４の幅を狭くすることができないが、ある程度は細くすることができる。そのため、ソース電極４の面積が小さいのでゲート電極２・ソース電極４の重なり面積Ｓｇｓが小さく、ゲート・ソース間容量Ｃｇｓが小さい。ゲート絶縁膜３の誘電率をεｇｉ、膜厚をＤｇｉとすると、Ｃｇｓ＝εｇｉ・Ｓｇｓ／Ｄｇｉである。ただし、行配線２Ｌ・列配線４Ｌの重なり面積Ｓｇｓｌを無視できず、その分が加算されてＣｇｓ＝εｇｉ・（Ｓｇｓ＋Ｓｇｓｌ）／Ｄｇｉである。
　また、平面視で、列配線４Ｌがキャパシタ電極８やキャパシタ配線８Ｌと重ならない。列配線４Ｌ・キャパシタ電極８の重なりをなくすことで、ソース・キャパシタ間容量Ｃｓｃを小さくできる。ＴＦＴをキャパシタ電極８で覆う場合、ソース電極４がある程度細いことにより、ソース電極４の面積が小さいのでソース電極４・キャパシタ電極８の重なり面積Ｓｓｃが小さく、ソース・キャパシタ間容量Ｃｓｃが小さい。層間絶縁膜７の誘電率をεｉｌ、膜厚をＤｉｌとすると、Ｃｓｃ＝εｉｌ・Ｓｓｃ／Ｄｉｌである。（図１７Ｂの（ｄ）の変形例としてＴＦＴをキャパシタ電極８で覆わない場合、ソース電極４・キャパシタ電極８の重なり面積Ｓｓｃはほぼ０であり、ソース・キャパシタ間容量Ｃｓｃはほぼ０である。）
　画素電極１０がドレイン電極５とは別の層に属し、画素電極１０・ドレイン電極５間にキャパシタ絶縁膜９と層間絶縁膜７を有するので、ドレイン電極５は、ドレイン接続配線５Ｃ、ドレインパッド５Ｐ、層間絶縁膜７の開口、キャパシタ絶縁膜９の開口を介して、画素電極１０に接続される。平面視で、列配線４Ｌの大部分が画素電極１０と重なることが望ましい。列配線４Ｌの大部分が画素電極１０と重なることによって、列配線４Ｌの電位が表示媒体の色に影響しない。列配線４Ｌ・画素電極１０の重なりによる容量Ｃｓｐが発生するものの、キャパシタ絶縁膜９と層間絶縁膜７の２層を挟んでいるので容量Ｃｓｐはあまり大きくない。キャパシタ絶縁膜９の誘電率をεｃｉ、膜厚をＤｃｉとすると、Ｃｓｐ＝Ｓｓｐ／（Ｄｃｉ／εｃｉ＋Ｄｉｌ／εｉｌ）である。
　図５の変形例として、図１の変形例である図１１Ａ～図１３Ｂと似た構造もあり得る。
　また、第１の実施形態に記した理由によって、図５、図１７Ａ～図１７Ｃに示す構造は、消費電力量を減らす効果がある。
　なお、図５の（ａ）の場合、ドレイン電極５のＵ字部５Ｕの幅は一定であってもよいが、そうでなくてもよい。内縁５ＵＩはＵ字線である必要があるが、外縁５ＵＯはＵ字線でなくてもよい。また、エッチングストッパ層６Ｓの幅も一定であってよいし、そうでなくてもよい。
　また、ソース電極４および列配線４Ｌの幅は、第１の実施形態に係る薄膜トランジスタアレイと同様の形状とすることができる。
　また、第３の実施形態に係る薄膜トランジスタアレイの製造には、第１の実施形態に係る薄膜トランジスタアレイと同様の材料を用いることができる。
（実施例１）
　図１０Ａの（ａ）～図１０Ｃの（ｅ）に示すＴＦＴアレイを作製した。絶縁基板（ガラス基板）１上に第１導電層としてＭｏをスパッタ成膜し、フォトレジスト塗布・Ｍｏエッチング・レジスト除去によりゲート電極２、行配線２Ｌを形成した（図１０Ａの（ａ））。次に、ゲート絶縁膜３としてＳｉＮ、半導体としてアモルファスＳｉ、コンタクト層としてｎ＋アモルファスＳｉを成膜し、レジスト塗布・Ｓｉエッチング・レジスト除去により半導体パターン６を形成した（図１０Ａの（ｂ））。さらに、第２導電層としてＭｏを成膜し、レジスト塗布・Ｍｏエッチング・レジスト除去によってソース電極４、列配線４Ｌ、ドレイン電極５、ドレイン接続配線５Ｃ、ドレインパッド５Ｐを形成し、短時間のＳｉエッチングでチャネル領域６Ｃ上のコンタクト層を除去した（図１０Ｂの（ｃ））。
　層間絶縁膜７としてＳｉＮ、第３導電層としてＭｏを成膜し、レジスト塗布・Ｍｏエッチング・レジスト除去によってキャパシタ電極８、キャパシタ配線８Ｌを形成した（図１０Ｂの（ｄ））。次にキャパシタ絶縁膜９としてＳｉＮを成膜し、レジスト塗布・ＳｉＮエッチング・レジスト除去によってキャパシタ絶縁膜９および層間絶縁膜７に開口を形成した後、第４導電層としてＭｏを成膜し、レジスト塗布・Ｍｏエッチング・レジスト除去によって画素電極１０を形成した（図１０Ｃの（ｅ））。
　ゲート電極・ソース電極の重なり面積Ｓｇｓ＝１２６μｍ２、ソース電極・キャパシタ電極の重なり面積Ｓｓｃ＝１６６μｍ２、列配線・画素電極の重なり面積Ｓｓｐ＝１０１６μｍ２、ゲート絶縁膜３の膜厚Ｄｇｉ＝０．５μｍ、層間絶縁膜７の膜厚Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の膜厚Ｄｃｉ＝０．５μｍ、ＳｉＮの比誘電率＝７より、Ｃｇｓ＝１６ｆＦ、Ｃｓｃ＝１０ｆＦ、Ｃｓｐ＝４２ｆＦである。列数Ｍ＝６４０、行数Ｎ＝４８０、Ｖｓ＝１５Ｖのとき、列配線による消費電力量は１フレーム当たり４．５ｍＪであった。
（実施例２）
　図１４Ａの（ａ）～図１４Ｃの（ｅ）に示すＴＦＴアレイを作製した。各部の形成方法および用いた材料は実施例１と同じとした。
　ゲート電極・ソース電極の重なり面積Ｓｇｓ＝１２６μｍ２、ソース電極・キャパシタ電極の重なり面積Ｓｓｃ＝１６６μｍ２、列配線・画素電極の重なり面積Ｓｓｐ＝１０１６μｍ２、ゲート絶縁膜３の膜厚Ｄｇｉ＝０．５μｍ、層間絶縁膜７の膜厚Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の膜厚Ｄｃｉ＝０．５μｍ、ＳｉＮの比誘電率＝７より、Ｃｇｓ＝１６ｆＦ、Ｃｓｃ＝１０ｆＦ、Ｃｓｐ＝４２ｆＦである。列数Ｍ＝６４０、行数Ｎ＝４８０、Ｖｓ＝１５Ｖのとき、列配線による消費電力量は１フレーム当たり４．５ｍＪであった。
（実施例３）
　図１５Ａの（ａ）～図１５Ｃの（ｅ）に示すＴＦＴアレイを作製した。各部の形成方法および用いた材料は実施例１と同じとした。
　ゲート電極・ソース電極の重なり面積Ｓｇｓ＝１４２μｍ２、ソース電極・キャパシタ電極の重なり面積Ｓｓｃ＝１６６μｍ２、列配線・画素電極の重なり面積Ｓｓｐ＝１０１６μｍ２、ゲート絶縁膜３の膜厚Ｄｇｉ＝０．５μｍ、層間絶縁膜７の膜厚Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の膜厚Ｄｃｉ＝０．５μｍ、ＳｉＮの比誘電率＝７より、Ｃｇｓ＝１８ｆＦ、Ｃｓｃ＝１０ｆＦ、Ｃｓｐ＝４２ｆＦである。列数Ｍ＝６４０、行数Ｎ＝４８０、Ｖｓ＝１５Ｖのとき、列配線による消費電力量は１フレーム当たり４．６ｍＪであった。
（実施例４）
　図１６Ａの（ａ）～図１６Ｃの（ｅ）に示すＴＦＴアレイを作製した。各部の形成方法および用いた材料は実施例１と同じとした。
　ゲート電極・ソース電極の重なり面積Ｓｇｓ＝１５８μｍ２、ソース電極・キャパシタ電極の重なり面積Ｓｓｃ＝１６６μｍ２、列配線・画素電極の重なり面積Ｓｓｐ＝１０１６μｍ２、ゲート絶縁膜３の膜厚Ｄｇｉ＝０．５μｍ、層間絶縁膜７の膜厚Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の膜厚Ｄｃｉ＝０．５μｍ、ＳｉＮの比誘電率＝７より、Ｃｇｓ＝２０ｆＦ、Ｃｓｃ＝１０ｆＦ、Ｃｓｐ＝４２ｆＦである。列数Ｍ＝６４０、行数Ｎ＝４８０、Ｖｓ＝１５Ｖのとき、列配線による消費電力量は１フレーム当たり４．８ｍＪであった。
（実施例５）
　図１７Ａの（ａ）～図１７Ｃの（ｅ）に示すＴＦＴアレイを作製した。絶縁基板（ガラス基板）１上に第１導電層としてＭｏをスパッタ成膜し、フォトレジスト塗布・Ｍｏエッチング・レジスト除去によりゲート電極２、行配線２Ｌを形成した（図１７Ａの（ａ））。次に、ゲート絶縁膜３としてＳｉＮ、半導体としてアモルファスＳｉ、エッチングストッパ層としてＳｉＮ、を成膜し、レジスト塗布・ＳｉＮエッチング・レジスト除去によりエッチングストッパ層６Ｓを形成した（図１７Ａの（ｂ））。さらに、コンタクト層としてｎ＋アモルファスＳｉを、第２導電層としてＭｏを成膜し、レジスト塗布・Ｍｏエッチング・Ｓｉエッチング、レジスト除去によってソース電極４、ソース接続配線４Ｃ、列配線４Ｌ、ドレイン電極５、ドレイン接続配線５Ｃ、ドレインパッド５Ｐを形成し、かつ、エッチングストッパ層６Ｓ、ソース電極４、ソース接続配線４Ｃ、列配線４Ｌ、ドレイン電極５、ドレイン接続配線５Ｃ以外の部分の半導体を除去して半導体パターン６とした（図１７Ｂの（ｃ））。
　層間絶縁膜７以降の各部の形成方法および用いた材料は実施例１と同じとした。
　ゲート電極・ソース電極の重なり面積Ｓｇｓ＝２３３μｍ２、ソース電極・キャパシタ電極の重なり面積Ｓｓｃ＝２７３μｍ２、列配線・画素電極の重なり面積Ｓｓｐ＝１０１６μｍ２、ゲート絶縁膜３の膜厚Ｄｇｉ＝０．５μｍ、層間絶縁膜７の膜厚Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の膜厚Ｄｃｉ＝０．５μｍ、ＳｉＮの比誘電率＝７より、Ｃｇｓ＝２９ｆＦ、Ｃｓｃ＝１７ｆＦ、Ｃｓｐ＝４２ｆＦである。列数Ｍ＝６４０、行数Ｎ＝４８０、Ｖｓ＝１５Ｖのとき、列配線による消費電力量は１フレーム当たり５．８ｍＪであった。
　以上では、ドレイン電極のＵ字形状の底が丸みを有し、半円状であり、ソース電極の先端の丸みと同心円状であり、ソース電極の直線部の両側だけでなく、ソース電極の先端部においても、ソース電極・ドレイン電極間の間隔が実質的に一定である実施例を用いて各測定を行った。しかし、ソース電極・ドレイン電極間の間隔が実質的に一定であれば、図６Ｃ、図６Ｅで示した、ドレイン電極のＵ字形状の底の少なくともソース電極の先端と対向する部分が丸みを有さず、ソース電極の先端が矩形である実施形態においても同様の結果が得られる。
（比較例）
　図１のＴＦＴアレイを、図２１に示すＴＦＴアレイのようにドレイン電極５を線状、ソース電極４をＵ字状に変えたものを、実施例１と同様の方法で作製した。
　ゲート電極・ソース電極の重なり面積Ｓｇｓ＝２９３μｍ２、ソース電極・キャパシタ電極の重なり面積Ｓｓｃ＝３１７μｍ２、列配線・画素電極の重なり面積Ｓｓｐ＝１０１６μｍ２、ゲート絶縁膜３の膜厚Ｄｇｉ＝０．５μｍ、層間絶縁膜７の膜厚Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の膜厚Ｄｃｉ＝０．５μｍ、ＳｉＮの比誘電率＝７より、Ｃｇｓ＝３６ｆＦ、Ｃｓｃ＝２０ｆＦ、Ｃｓｐ＝４２ｆＦである。列数Ｍ＝６４０、行数Ｎ＝４８０、Ｖｓ＝１５Ｖのとき、列配線による消費電力量は１フレーム当たり６．５ｍＪであった。
　本発明は、電子ペーパー等の表示装置に用いることができる。
　１　　…　絶縁基板
　２　　…　ゲート電極
　２Ｃ　…　ゲート接続配線
　２Ｌ　…　行配線
　３　　…　ゲート絶縁膜
　４　　…　ソース電極
　４Ｃ　…　ソース接続配線
　４Ｌ　…　列配線
　５　　…　ドレイン電極
　５Ｕ　…　ドレイン電極のＵ字部
　５ＵＩ　…　ドレイン電極の内縁
　５ＵＯ　…　ドレイン電極の外縁
　５Ｃ　…　ドレイン接続配線
　５Ｐ　…　ドレインパッド
　５Ｓ　…　ドレイン副電極
　６　　…　半導体パターン
　６Ｃ　…　チャネル
　６Ｕ　…　チャネルのＵ字領域
　６Ｓ　…　エッチングストッパ層
　６ＳＩ　…　エッチングストッパ層の内縁
　６ＳＯ　…　エッチングストッパ層の外縁
　７　　…　層間絶縁膜
　８　　…　キャパシタ電極
　８Ｌ　…　キャパシタ配線
　９　　…　キャパシタ絶縁膜
　１０　　…　画素電極

Claims (12)

  1. 　絶縁基板と、
    　前記絶縁基板上において、第１の方向に延伸する複数の列配線および前記第１の方向に直交する第２の方向に延伸する複数の行配線と、
    　前記列配線と前記行配線とが交差する位置に対応して前記絶縁基板上に設けられた、薄膜トランジスタおよび画素電極を有する複数の画素とを含む薄膜トランジスタアレイであって、
    　前記薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極、および半導体パターンを有し、
    　前記ソース電極は、平面視で、一定の幅の線状であって、
    　前記ドレイン電極は、平面視で、所定の距離の隙間を介して前記ソース電極を囲むＵ字状のＵ字部を有し、
    　前記半導体パターンは、少なくとも前記ソース電極および前記ドレイン電極間をつないでチャネル領域をなし、
    　前記ゲート電極は、ゲート絶縁膜を介して前記チャネル領域と重なり、平面視で前記チャネル領域を含み、
    　前記ソース電極は前記列配線に接続され、前記ゲート電極はゲート接続配線によって前記行配線に接続され、前記ドレイン電極はドレイン接続配線によって前記画素電極に接続されている、
    　薄膜トランジスタアレイ。
  2. 　前記ソース電極は、平面視で、先端が丸く形成された一定の幅の線状である、
    　請求項１記載の薄膜トランジスタアレイ。
  3. 　平面視で、前記ゲート接続配線が前記ドレイン電極および前記ドレイン接続配線の少なくともいずれかと重ならないように形成されている、
    　請求項１または２記載の薄膜トランジスタアレイ。
  4. 　平面視で、前記ゲート電極の外形線の少なくとも一部が前記ドレイン電極のＵ字部に重なるように形成されている、
    　請求項１～３のいずれか１項に記載の薄膜トランジスタアレイ。
  5. 　平面視で、前記ゲート電極の外形線の少なくとも一部が前記半導体パターンに重なるとともに、前記ドレイン電極のＵ字部の開口よりも外方に形成され、
    　前記半導体パターンの外形線の少なくとも一部が前記ゲート電極の外形線よりも内方に形成されている、
    　請求項１～４のいずれか１項に記載の薄膜トランジスタアレイ。
  6. 　平面視で、前記ゲート電極の外形線の少なくとも一部が前記半導体パターンの外形線よりも外方に形成され、
    　前記ゲート電極および前記半導体パターンの両方について、外形線の少なくとも一部が前記ドレイン電極のＵ字部の開口よりも外方に形成されている、
    　請求項１～４のいずれか１項に記載の薄膜トランジスタアレイ。
  7. 　前記半導体パターンの上層かつ前記ソース電極および前記ドレイン電極の下層に、絶縁性のエッチングストッパ層を有し、
    　前記エッチングストッパ層は、平面視で一定幅を有するＵ字形状であって前記所定の距離の隙間を含むように形成されることにより前記チャネル領域を規定し、
    　平面視で、前記ゲート電極の外形線の少なくとも一部が前記ドレイン電極のＵ字部に重なり、かつ前記エッチングストッパ層の外縁より外方に形成されている、
    　請求項１～４のいずれか１項に記載の薄膜トランジスタアレイ。
  8. 　平面視で、前記ソース電極の幅が前記列配線の幅以下である、
    　請求項１～７のいずれか１項に記載の薄膜トランジスタアレイ。
  9. 　前記ソース電極と前記列配線の間をつなぐソース接続配線を有し、平面視で、前記ソース接続配線の幅が前記ソース電極の幅より小さい、
    　請求項１～８のいずれか１項に記載の薄膜トランジスタアレイ。
  10. 　前記画素は、キャパシタ電極をさらに有し、
    　前記キャパシタ電極は前記画素電極との間に静電容量を有することができ、
    　前記キャパシタ電極はキャパシタ配線に接続されている、
    　請求項１～９のいずれか１項に記載の薄膜トランジスタアレイ。
  11. 　前記ゲート電極および前記行配線を有する層と、
    　前記ゲート絶縁膜と、
    　前記ソース電極、前記列配線、および前記ドレイン電極を有する層と、
    　層間絶縁膜と、
    　前記キャパシタ電極および前記キャパシタ配線を有する層と、
    　キャパシタ絶縁膜と、
    　前記画素電極を有する層を少なくともこの順に有し、
    　平面視で、
    　前記列配線が前記キャパシタ電極および前記キャパシタ配線の少なくともいずれかと重ならない、
    　請求項１０記載の薄膜トランジスタアレイ。
  12. 　前記ソース電極、前記列配線、および前記ドレイン電極を有する層と、
    　前記ゲート絶縁膜と、
    　前記ゲート電極および前記行配線を有する層と、
    　層間絶縁膜と、
    　前記キャパシタ電極および前記キャパシタ配線を有する層と、
    　キャパシタ絶縁膜と、
    　前記画素電極を有する層を少なくともこの順に有し、
    　平面視で、
    　前記列配線が前記キャパシタ電極および前記キャパシタ配線の少なくともいずれかと重ならない、
    　請求項１０記載の薄膜トランジスタアレイ。
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