CN112912793B - 薄膜晶体管阵列及其制造方法 - Google Patents

薄膜晶体管阵列及其制造方法 Download PDF

Info

Publication number
CN112912793B
CN112912793B CN201980069777.4A CN201980069777A CN112912793B CN 112912793 B CN112912793 B CN 112912793B CN 201980069777 A CN201980069777 A CN 201980069777A CN 112912793 B CN112912793 B CN 112912793B
Authority
CN
China
Prior art keywords
electrode
insulating film
thin film
pixel
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980069777.4A
Other languages
English (en)
Other versions
CN112912793A (zh
Inventor
石崎守
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Publication of CN112912793A publication Critical patent/CN112912793A/zh
Application granted granted Critical
Publication of CN112912793B publication Critical patent/CN112912793B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/165—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field
    • G02F1/1675—Constructional details
    • G02F1/1676—Electrodes
    • G02F1/16766—Electrodes for active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/165—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field
    • G02F1/166—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field characterised by the electro-optical or magneto-optical effect
    • G02F1/167—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field characterised by the electro-optical or magneto-optical effect by electrophoresis
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Optics & Photonics (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在形成于绝缘基板上的薄膜晶体管阵列中，具有具备薄膜晶体管、像素电极、电容器电极在内的多个像素，所述多个像素在多根列布线与多根行布线交叉的位置呈矩阵状配置，多根列布线以沿列方向延伸的方式配置，多根行布线以沿与列布线正交的行方向延伸的方式配置，像素电极由下层的电极即下像素电极与上层的电极即上像素电极这双层导电层构成，在下像素电极与上像素电极之间夹着中间绝缘膜，上像素电极经由中间绝缘膜的开口部与下像素电极连接，通过电容器电极与下像素电极的重叠而构成静电电容，列布线配置于在层叠方向上不与电容器电极以及下像素电极重叠但与上像素电极重叠的位置。

Description

薄膜晶体管阵列及其制造方法
技术领域
本发明涉及薄膜晶体管阵列及其制造方法。
本申请基于2018年11月12日在日本提出申请的特愿2018-212157号并主张优先权，其内容援引于此。
背景技术
以将半导体本身作为基板的晶体管、或集成电路技术为基础，在玻璃基板上制造非晶硅(a-Si)、多晶硅(poly-Si)的薄膜晶体管(Thin Film Transistor：TFT)阵列，并应用于液晶显示装置(液晶显示器)等。
薄膜晶体管起到开关的作用，在通过对行方向的布线赋予的选择电压而使薄膜晶体管成为导通状态时，将对列方向的布线赋予的信号电压写入连接于漏极电极的像素电极。以下，将行方向的布线称作“栅极布线”，将列方向的布线称作“源极布线”。这里写入的电压被保持于在漏极电极或者像素电极与电容器电极之间设置的储存电容器。
另外，在薄膜晶体管阵列中，由于薄膜晶体管的源极与漏极的作用根据写入到像素电极的信号电压的极性而变化，因此不能根据动作唯一地决定薄膜晶体管中的源极与漏极。因此，在以下的说明中，将连接于列方向的布线的一方称作源极，将连接于像素电极的一方称作漏极，从而将源极与漏极的叫法统一来进行说明。
然而，在薄膜晶体管阵列中存在栅极馈通这一现象，即在通过栅极布线的电位(以下，称作“栅极电位”)将薄膜晶体管从导通状态切换为截止状态时，像素电位发生变化。由于该栅极馈通现象，像素电位改变了由下式(1)表示的栅极馈通现象下的电压(以下，称作“栅极馈通电压”)Vgf。需要将该值抑制在数V以内。
Vgf＝ΔVg×Cgd/(Cgd+Cs+Cp)…(1)
在上式(1)中，ΔVg为栅极电位的变化量(以下，称作“栅极电位变化量”)，Cgd为栅极与漏极之间的电容(以下，称作“栅极漏极间电容”)，Cs为像素电极与电容器电极之间的电容(以下，称作“储存电容”)，Cp为每一个像素的显示介质的电容(以下，称作“显示介质电容”)。
根据上式(1)可知，若显示介质电容Cp较大，则能够省略储存电容Cs。另一方面，根据上式(1)可知，若显示介质电容Cp较小，则储存电容Cs为必须。但是，若显示介质电容Cp与储存电容Cs相比非常小的话则能够忽略显示介质电容Cp。
这种薄膜晶体管阵列被应用于将液晶作为显示介质的液晶显示装置(液晶显示器)等，技术获得进展。此外，近年来，也开发出将薄膜晶体管阵列与电泳介质组合而成的显示装置。该显示装置也被称作电子纸显示装置。
电子纸显示装置作为与液晶显示装置相比低消耗功率的显示装置受到期待。通常的液晶显示装置仅能够在进行驱动的期间进行显示，为了保持该显示而需要持续驱动。与此相对，电泳类型的电子纸显示装置在驱动结束之后也能够保持显示，因此无需持续驱动。
并且近年来，例如如专利文献1那样，也提出将电子纸显示装置与个体识别的技术即RFID(Radio Frequency IDentifier:射频识别)组合而成的显示装置。在专利文献1中，在RFID中保存容器(container)的内容物的数据，并使安装于该容器的显示装置显示内容物的数据。如此，公开了能够通过目视观察确认容器的内容物的显示介质。
现有技术文献
专利文献
专利文献1：日本特开2003-233786号公报
发明内容
发明所要解决的技术问题
然而，在组合了专利文献1所公开的那样的电子纸显示装置与RFID而成的显示装置中，考虑(1)使用内置的电池的电力进行显示的改写的类型、(2)将来自对RFID的数据进行改写的读写器的电波转换为电力，并使用该电力进行显示的改写的类型。然而，无论在哪一类型的显示装置中，进行显示的改写时的功耗的减少均成为技术问题。这是因为在前者的使用内置电池的电力进行显示的改写的类型的显示装置中，若功耗较大则需要频繁地更换电池。此外，在后者的使用将来自RFID的读写器的电波转换后的电力进行显示的改写的类型的显示装置中，是因为若功耗较大则只能在电波较强的近距离处进行改写。
本发明基于上述的技术问题而被做出，目的在于提供能够降低进行显示的改写时的功耗的薄膜晶体管阵列及其制造方法。
用于解决技术问题的手段
为了解决上述的技术问题，本发明的第一方式的薄膜晶体管阵列在形成于绝缘基板上的薄膜晶体管阵列中，具有多个像素，所述像素具备薄膜晶体管、像素电极、以及电容器电极，所述多个像素在多根列布线与多根行布线交叉的位置呈矩阵状配置，所述多根列布线以沿列方向延伸的方式配置，所述多根行布线以沿与所述列布线正交的行方向延伸的方式配置，所述薄膜晶体管具有栅极电极、源极电极、漏极电极、以及位于所述源极电极与所述漏极电极之间的半导体图案，所述半导体图案配置于在层叠方向上隔着栅极绝缘膜而与所述栅极电极重叠的位置，所述电容器电极在所述层叠方向上隔着层间绝缘膜而配置于所述薄膜晶体管之上，所述像素电极在所述层叠方向上隔着电容器绝缘膜而配置于所述电容器电极之上，所述源极电极与所述列布线连接，所述栅极电极与所述行布线连接，所述漏极电极与所述像素电极连接，所述电容器电极与电容器布线连接，所述像素电极由下层的电极即下像素电极与上层的电极即上像素电极这双层导电层构成，在所述下像素电极与所述上像素电极之间夹着中间绝缘膜，所述上像素电极经由所述中间绝缘膜的开口部与所述下像素电极连接，通过所述电容器电极与所述下像素电极的重叠来构成静电电容，所述列布线配置于在所述层叠方向上不与所述电容器电极以及所述下像素电极重叠但与所述上像素电极重叠的位置。
此外，薄膜晶体管阵列中的所述中间绝缘膜也可以是树脂。
此外，在薄膜晶体管阵列中，在沿着所述层叠方向的剖视中，所述中间绝缘膜的所述开口部的形状也可以是正锥形状。
此外，薄膜晶体管阵列中的所述半导体图案也可以是非晶硅，所述中间绝缘膜在500～600nm的波长范围内的光的透射率也可以为50％以下。
此外，薄膜晶体管阵列中的所述栅极绝缘膜、所述层间绝缘膜以及所述电容器绝缘膜也可以是无机物质。
此外，本发明的第二方式的薄膜晶体管阵列的制造方法至少包含：在绝缘基板上形成包含栅极电极以及行布线在内的电极的工序；在所述绝缘基板、所述栅极电极以及所述行布线之上形成栅极绝缘膜的工序；在与所述栅极电极重叠的位置形成半导体图案的工序；在所述栅极绝缘膜以及所述半导体图案之上，形成包含列布线、源极连接布线、源极电极、漏极电极、漏极连接布线以及漏极焊盘在内的电极的工序；在所述列布线、所述源极连接布线、所述源极电极、所述漏极电极、所述漏极连接布线以及所述漏极焊盘之上形成层间绝缘膜的工序；在所述层间绝缘膜之上形成电容器电极以及电容器布线的工序；在所述层间绝缘膜、所述电容器电极以及所述电容器布线之上形成电容器绝缘膜的工序；在所述漏极焊盘之上的所述电容器绝缘膜以及所述层间绝缘膜中开设漏极连接用开口部的工序；在所述电容器绝缘膜之上且在所述漏极连接用开口部的位置，形成与所述漏极焊盘连接的下像素电极的工序；在所述电容器绝缘膜以及所述下像素电极之上，形成在一部分具有开口部的中间绝缘膜的工序；以及在所述中间绝缘膜之上且在所述开口部的位置，形成与所述下像素电极连接的上像素电极的工序。
此外，本发明的第三方式的薄膜晶体管阵列的制造方法至少包含：在绝缘基板上形成半导体图案的工序；在所述绝缘基板与所述半导体图案之上，形成包含列布线、源极连接布线、源极电极、漏极电极、漏极连接布线以及漏极焊盘在内的电极的工序；在所述绝缘基板、所述半导体图案、所述列布线、所述源极连接布线、所述源极电极、所述漏极电极、所述漏极连接布线以及所述漏极焊盘之上形成栅极绝缘膜的工序；在所述栅极绝缘膜之上形成包含栅极电极以及行布线在内的电极的工序；在所述栅极绝缘膜、所述栅极电极以及所述行布线之上形成层间绝缘膜的工序；在所述层间绝缘膜之上形成电容器电极以及电容器布线的工序；在所述层间绝缘膜、所述电容器电极及所述电容器布线之上形成电容器绝缘膜的工序；在所述漏极焊盘之上的所述电容器绝缘膜、所述层间绝缘膜以及所述栅极绝缘膜中开设漏极连接用开口部的工序；在所述电容器绝缘膜之上且在所述漏极连接用开口部的位置，形成与所述漏极焊盘连接的下像素电极的工序；在所述电容器绝缘膜以及所述下像素电极之上，形成在一部分具有开口部的中间绝缘膜的工序；以及在所述中间绝缘膜之上且在所述开口部的位置，形成与所述下像素电极连接的上像素电极的工序。
发明的效果
根据本发明，可获得如下效果：能够提供可降低进行显示的改写时的功耗的薄膜晶体管阵列及其制造方法。
附图说明
图1A是表示第一实施方式的薄膜晶体管阵列的构造的一例的图。
图1B是示意性示出图1A的A-A’剖面的构造的剖面图。
图2是说明在第一实施方式的薄膜晶体管阵列中计算电力量的一例的图。
图3是说明在第一实施方式的薄膜晶体管阵列中计算电力量的一例的图。
图4是说明在第一实施方式的薄膜晶体管阵列中计算电力量的一例的图。
图5A是表示第一实施方式的薄膜晶体管阵列的制造方法的概略的图。
图5B是示意性示出图5A的A-A’剖面的构造的剖面图。
图6A是表示第一实施方式的薄膜晶体管阵列的制造方法的概略的图。
图6B是示意性示出图6A的A-A’剖面的构造的剖面图。
图7A是表示第一实施方式的薄膜晶体管阵列的制造方法的概略的图。
图7B是示意性示出图7A的A-A’剖面的构造的剖面图。
图8A是表示第一实施方式的薄膜晶体管阵列的制造方法的概略的图。
图8B是示意性示出图8A的A-A’剖面的构造的剖面图。
图9A是表示第一实施方式的薄膜晶体管阵列的制造方法的概略的图。
图9B是示意性示出图9A的A-A’剖面的构造的剖面图。
图10A是表示第一实施方式的薄膜晶体管阵列的制造方法的概略的图。
图10B是示意性示出图10A的A-A’剖面的构造的剖面图。
图11A是表示第二实施方式的薄膜晶体管阵列的构造的一例的图。
图11B是示意性示出图11A的B-B’剖面的构造的剖面图。
图12A是表示第二实施方式的薄膜晶体管阵列的制造方法的概略的图。
图12B是示意性示出图12A的B-B’剖面的构造的剖面图。
图13A是表示第二实施方式的薄膜晶体管阵列的制造方法的概略的图。
图13B是示意性示出图13A的B-B’剖面的构造的剖面图。
图14A是表示第二实施方式的薄膜晶体管阵列的制造方法的概略的图。
图14B是示意性示出图14A的B-B’剖面的构造的剖面图。
图15A是表示第二实施方式的薄膜晶体管阵列的制造方法的概略的图。
图15B是示意性示出图15A的B-B’剖面的构造的剖面图。
图16A是表示第二实施方式的薄膜晶体管阵列的制造方法的概略的图。
图16B是示意性示出图16A的B-B’剖面的构造的剖面图。
图17A是表示第二实施方式的薄膜晶体管阵列的制造方法的概略的图。
图17B是示意性示出图17A的B-B’剖面的构造的剖面图。
图18A是表示以往的薄膜晶体管阵列的构造的一例的图。
图18B是示意性示出图18A的E-E’剖面的构造的剖面图。
图19A是表示以往的薄膜晶体管阵列的构造的一例的图。
图19B是示意性示出图19A的F-F’剖面的构造的剖面图。
图20A是表示以往的薄膜晶体管阵列的构造的一例的图。
图20B是示意性示出图20A的G-G’剖面的构造的剖面图。
图21A是表示以往的薄膜晶体管阵列的构造的一例的图。
图21B是示意性示出图21A的H-H’剖面的构造的剖面图。
图22A是表示以往的薄膜晶体管阵列的构造的一例的图。
图22B是示意性示出图22A的I-I’剖面的构造的剖面图。
具体实施方式
＜第一实施方式＞
以下，参照附图对本发明的实施方式进行说明。图1A以及图1B是表示第一实施方式的薄膜晶体管阵列的构造的一例的图。在图1A以及图1B中，示意性地示出了薄膜晶体管阵列的构造。以下，将薄膜晶体管阵列称作“薄膜晶体管阵列100”。在薄膜晶体管阵列100形成有具备一个薄膜晶体管(Thin Film Transistor：TFT)的像素。以下，将薄膜晶体管称作“薄膜晶体管111”，将像素称作“像素110”。更具体而言，图1A示出示意性地表示形成于薄膜晶体管阵列100的像素110中的平面的构造的俯视图，图1B示出示意性地表示图1A所示的像素110的俯视图中的A-A’剖面的构造的剖面图。此外，在图1A所示的像素110的俯视图中，为了容易理解形成于下层的构成要素的位置，因此对于一部分的构成要素(下像素电极10A与上像素电极10B)仅示出了轮廓。
薄膜晶体管阵列100形成于绝缘基板1之上。在薄膜晶体管阵列100中，以沿列方向(纵向)延伸的方式配置有多根列布线4L，以沿与列布线4L正交的行方向(横向)延伸的方式配置有多根行布线2L。而且，在薄膜晶体管阵列100中，在列布线4L与行布线2L交叉的位置分别配置有像素110。即，多个像素110分别沿着列布线4L与行布线2L呈矩阵状配置。即，在薄膜晶体管阵列100中，在通过列布线4L与行布线2L划分为矩阵状的各个区域配置有像素110。
参照图1A所示的像素110的俯视图、图1B所示的像素110的A-A’剖面图，对像素110的构造进行说明。像素110包含薄膜晶体管111、像素电极10、电容器电极8而构成。
(方向定义)
在本实施方式中，将薄膜晶体管111、电容器电极8、像素电极10层叠的方向(图1B中为上下方向)称作层叠方向。此外，相对于绝缘基板1，将形成有列布线4L、行布线2L等各构成的一侧(图1B中为上侧)称作上侧。此外，将从层叠方向观察的情况称作俯视，将以沿着层叠方向的剖面观察的情况称作剖视。
在像素110中，薄膜晶体管111作为选择像素110的开关而动作。薄膜晶体管111包含栅极电极2、源极电极4、漏极电极5而构成。此外，薄膜晶体管111在源极电极4与漏极电极5之间包含半导体图案6而构成。在薄膜晶体管111中，半导体图案6配置于在层叠方向上隔着栅极绝缘膜3而与栅极电极2重叠的位置。
此外，在像素110中，薄膜晶体管111的源极电极4经由源极连接布线4C连接于对应的列布线4L。此外，在像素110中，薄膜晶体管111的栅极电极2连接于对应的行布线2L。此外，在像素110中，薄膜晶体管111的漏极电极5经由漏极连接布线5C以及漏极焊盘5P连接于对应的像素电极10。此外，在像素110中，电容器电极8连接于对应的电容器布线8L。
此外，在像素110中，电容器电极8在层叠方向上隔着层间绝缘膜7配置于薄膜晶体管111之上。此外，在像素110中，像素电极10在层叠方向上隔着电容器绝缘膜9配置于电容器电极8之上。
此外，在像素110中，像素电极10由在层叠方向上作为下层的电极的下像素电极10A与作为上层的电极的上像素电极10B这两层的导电层构成。而且，在像素电极10中，在下像素电极10A与上像素电极10B之间夹着中间绝缘膜10I。上像素电极10B经由中间绝缘膜10I的开口部H1与下像素电极10A连接。在像素110中，漏极焊盘5P与下像素电极10A经由电容器绝缘膜9以及层间绝缘膜7的漏极连接用开口部H2连接。
在像素110中，通过电容器电极8与下像素电极10A重叠的区域构成两者之间的静电电容(储存电容Cs)。此外，在层叠方向上，在像素110中，列布线4L配置于不与电容器电极8以及下像素电极10A重叠、但与上像素电极10B重叠的位置。
之后详细叙述，在这种构造的薄膜晶体管阵列100中，通过图1A以及图1B所示那样的像素110的构造，能够使列布线4L与上像素电极10B之间的静电电容比以往的构造的像素中的静电电容小。由此，在具备图1A以及图1B所示那样的构造的像素110的薄膜晶体管阵列100中，能够降低消耗的电力量。
这里，对像素110中的列布线4L与上像素电极10B之间的静电电容、与以往的像素中的静电电容之差进行说明。
首先，像素110中的列布线4L与上像素电极10B之间的静电电容(以下称作“源极/像素电极间电容”)Csp能够通过下式(2)表示。
Csp＝ε0S/(Dil/εil+Dci/εci+Dmi/εmi)
…(2)
在上式(2)中，S是层叠方向上列布线4L与上像素电极10B重叠的区域的面积，Dil是层间绝缘膜7的厚度，εil是层间绝缘膜7的相对介电常数，Dci是电容器绝缘膜9的厚度，εci是电容器绝缘膜9的相对介电常数，Dmi是中间绝缘膜10I的厚度，εmi是中间绝缘膜10I的相对介电常数。
与此相对，之后详细叙述，在以往的构造的像素中，源极/像素电极间电容Csp比通过上式(2)表示的像素110中的源极/像素电极间电容Csp大。
这里，为了表示像素110中的源极/像素电极间电容Csp与以往的构造的像素中的源极/像素电极间电容Csp的差异，对以往的薄膜晶体管阵列的构造进行说明。
图18A以及图18B是示出以往的薄膜晶体管阵列的构造的一例的图。在图18A以及图18B中也与图1A以及图1B所示的像素110同样，示意性地示出了以往的薄膜晶体管阵列的构造。以下，将以往的薄膜晶体管阵列称作“薄膜晶体管阵列500”。在薄膜晶体管阵列500形成有具备一个薄膜晶体管的以往的像素。以下，将薄膜晶体管称作“薄膜晶体管511”，将以往的像素称作“像素510”。
图18A示出了形成于薄膜晶体管阵列500的像素510的局部俯视图，图18B示出了像素510的局部俯视图中的E-E’剖面的剖面图。此外，在图18A所示的像素510的俯视图中，也与图1A所示的像素110的俯视图同样，对于一部分的构成要素(像素电极10)仅示出了轮廓。另外，在图18A以及图18B中，对于与图1A以及图1B示出的像素110所对应的构成要素相同的构成要素标注相同的附图标记，并省略与各个构成要素相关的详细的说明。
在以往的像素510中，如图18B所示，像素电极10为单层。而且，在层叠方向上，在像素510中，列布线4L配置于不与电容器电极8重叠但与像素电极10重叠的位置。因此，与像素110同样考虑，若将在像素510的层叠方向上列布线4L与像素电极10重叠的区域的面积设为S、将层间绝缘膜7的厚度设为Dil、将层间绝缘膜7的相对介电常数设为εil、将电容器绝缘膜9的厚度设为Dci、将电容器绝缘膜9的相对介电常数设为εci，则像素510中的源极/像素电极间电容Csp通过下式(3)表示。
Csp＝ε0S/(Dil/εil+Dci/εci)…(3)
比较上式(2)与上式(3)可知，在上式(2)中，在右边的分母中存在与中间绝缘膜10I相关的关系式(Dmi/εmi)。因此，在像素110中，列布线4L与上像素电极10B之间的源极/像素电极间电容Csp比以往的像素510中的源极/像素电极间电容Csp小。这是因为在像素110中，如图1B所示，通过由下像素电极10A与上像素电极10B的双层导电层构成像素电极10，与以往的像素510中的单层的像素电极10相比，将到像素电极为止的厚度增厚了中间绝缘膜10I的厚度。
接下来，对在像素110中减小了源极/像素电极间电容Csp所带来的效果进行说明。在以下的说明中，通过适当参照图18A～图21B所示的形成于以往的薄膜晶体管阵列的具备一个薄膜晶体管的以往的像素的构造，对通过减小源极/像素电极间电容Csp而获得的像素110的效果进行说明。
另外，在以下的说明中，为了区别各个以往的薄膜晶体管阵列以及像素，将图19A以及图19B所示的以往的薄膜晶体管阵列称作“薄膜晶体管阵列600”，将配置于薄膜晶体管阵列600的像素称作“像素610”，将像素610具备的薄膜晶体管称作“薄膜晶体管611”。
此外，将图20A以及图20B所示的以往的薄膜晶体管阵列称作“薄膜晶体管阵列700”，将配置于薄膜晶体管阵列700的像素称作“像素710”，将像素710具备的薄膜晶体管称作“薄膜晶体管711”。
此外，将图21A以及图21B所示的以往的薄膜晶体管阵列称作“薄膜晶体管阵列800”，将配置于薄膜晶体管阵列800的像素称作“像素810”，将像素810具备的薄膜晶体管称作“薄膜晶体管811”。
在图19A～图21B中，与图18A以及图18B所示的以往的像素510相同，示出了各个以往的像素的俯视图与剖面图。更具体而言，图19A示出形成于薄膜晶体管阵列600的像素610的局部俯视图，图19B示出像素610的局部俯视图中的F-F’剖面的剖面图。
此外，图20A示出形成于薄膜晶体管阵列700的像素710的局部俯视图，图20B示出像素710的局部俯视图中的G-G’剖面的剖面图。
此外，图21A示出形成于薄膜晶体管阵列800的像素810的局部俯视图，图21B示出像素810的局部俯视图中的H-H’剖面的剖面图。
此外，在图19A～图21A所示的各个以往的像素的俯视图中，也与图1A所示的像素110的俯视图以及图18A所示的像素510的俯视图同样，对于一部分的构成要素(像素电极10)仅示出轮廓。另外，在图19A～图21B中，也对于与图1A以及图1B示出的像素110以及图18A以及图18B示出的像素510所对应的构成要素相同的构成要素，标注相同的附图标记，并省略与各个构成要素相关的详细的说明。
如图1A以及图1B所示，像素110由栅极电极2、源极电极4、漏极电极5或像素电极10、以及电容器电极8这四个系统的电极构成。另外，连接于栅极电极2的行布线2L可认为是栅极电极2的系统，连接于源极电极4的列布线4L可认为是源极电极4的系统，连接于漏极电极5的像素电极10可认为是漏极电极5的系统，连接于电容器电极8的电容器布线8L可认为是电容器电极8的系统。
据此，像素110中的各个电极之间的静电电容从四个系统的电极中选择两个系统的电极并组合，即如4C2＝6种。更具体而言，像素110中的各个电极之间的静电电容为储存电容Cs、栅极/源极间电容Cgs、源极/电容器间电容Csc、源极/像素电极间电容Csp、栅极/电容器间电容Cgc、栅极/漏极间电容Cgd这六个。
这里，储存电容Cs是电容器电极8与像素电极10之间的静电电容。此外，栅极/源极间电容Cgs是栅极电极2与源极电极4之间的静电电容。此外，源极/电容器间电容Csc是源极电极4与电容器电极8之间的静电电容。此外，源极/像素电极间电容Csp是源极电极4与像素电极10之间的静电电容。此外，栅极/电容器间电容Cgc是栅极电极2与电容器电极8之间的静电电容。此外，栅极/漏极间电容Cgd是栅极电极2与漏极电极5之间的静电电容。
另外，通常的晶体管的话，源极电极4与漏极电极5无重叠，因此源极电极4与漏极电极5之间的静电电容即源极/漏极间电容Csd为“0”。此外，在图1B所示的像素110的构造中，由于漏极电极5与像素电极10连接，因此源极/像素电极间电容Csp与源极/漏极间电容Csd并列。因而，在像素110中，对源极/像素电极间电容Csp加上源极/漏极间电容Csd来考虑。同样，在像素110中，由于栅极/漏极间电容Cgd、和栅极电极2与像素电极10之间的静电电容即栅极/像素电极间电容Cgp并列，因此对栅极/漏极间电容Cgd加上栅极/像素电极间电容Cgp来考虑。
据此，像素110中的各个电极之间的六种静电电容中，与源极电极4的布线即列布线4L直接连接的是，栅极/源极间电容Cgs、源极/电容器间电容Csc以及源极/像素电极间电容Csp//储存电容Cs。此外，像素110中的各个电极之间的六种静电电容中，与栅极电极2的布线即行布线2L直接连接的是栅极/源极间电容Cgs、栅极/电容器间电容Cgc、栅极/漏极间电容Cgd//储存电容Cs。
这里，“//”意为电容的串联电路。即，源极/像素电极间电容Csp//储存电容Cs中的源极/像素电极间电容Csp与储存电容Cs的关系通过下式(4)表示，栅极/漏极间电容Cgd//储存电容Cs中的栅极/漏极间电容Cgd与储存电容Cs的关系通过下式(5)表示。
Csp//Cs＝1/(1/Csp+1/Cs)…(4)
Cgd//Cs＝1/(1/Cgd+1/Cs)…(5)
此外，由于像素110中的各个电极之间的六种静电电容中，储存电容Cs需要保持像素110中的电位，因此设计为某种程度的大小的电容。与此相对，像素110中的其他静电电容即栅极/源极间电容Cgs、源极/电容器间电容Csc、源极/像素电极间电容Csp、栅极/电容器间电容Cgc以及栅极/漏极间电容Cgd这五种静电电容为较小的电容。在像素110中，储存电容Cs以外的五种静电电容希望为“0”。但是，在像素110中，分别形成有栅极电极2、源极电极4以及漏极电极5的一部分区域必定重叠。因此，储存电容Cs以外的五种静电电容中的栅极/源极间电容Cgs与栅极/漏极间电容Cgd不能成为“0”。
此外，在薄膜晶体管阵列100中，列布线4L与行布线2L成为规定的电位。因此，列布线4L与行布线2L希望配置于像素电极10之下。这是因为若在俯视下列布线4L与行布线2L未被像素电极10覆盖，则列布线4L、行布线2L的电位会对像素110中的显示带来影响。另外，在俯视下，即在从显示面侧观察薄膜晶体管阵列100的情况下，在各个像素电极10之间的区域中，不能将列布线4L、行布线2L隐藏于像素电极10之下。但是，该情况下的列布线4L、行布线2L的区域与像素电极10的区域相比较小，因此对显示的影响能够忽略。
在像素110中，在俯视下，在列布线4L、行布线2L的区域与像素电极10的区域重叠的部分中，在列布线4L与像素电极10重叠的区域构成源极/像素电极间电容Csp，在行布线2L与像素电极10重叠的区域构成栅极/像素电极间电容Cgp。
另外，在以往的像素中，也能够使源极/像素电极间电容Csp、或栅极/像素电极间电容Cgp成为“0”。更具体而言，如图19B所示的以往的像素610的构造那样，通过采用使列布线4L全部被电容器电极8覆盖的构造，能够使源极/像素电极间电容Csp成为“0”。但是，在该构成的情况下，源极/电容器间电容Csc成为较大的电容。这是因为，在图19B所示的以往的像素610的构造中，图18B所示的以往的像素510中由形成了源极/像素电极间电容Csp部分的层间绝缘膜7与电容器绝缘膜9构成的绝缘膜在图19B中变薄为仅层间绝缘膜7而成为源极/电容器间电容Csc，源极/电容器间电容Csc增大了源极/像素电极间电容Csp减少的量以上。因此，通过图19B所示的像素610那样的构造来减小源极/像素电极间电容Csp(成为“0”)不会导致像素610中的功耗的降低。
此外，在电容器布线8L与行布线2L平行的构成的像素中，如图20A所示的以往的像素710的构造那样，通过消除在俯视下行布线2L与电容器布线8L重叠的区域，能够使栅极/电容器间电容Cgc成为“0”。但是，在该构成的情况下，不能使源极/像素电极间电容Csp成为“0”。
此外，在俯视下电容器布线8L与列布线4L平行的构成的像素中，如图21A所示的以往的像素810的构造那样，能够消除列布线4L与电容器布线8L重叠的区域。由此，能够使源极/电容器间电容Csc成为“0”。但是，在该构成的情况下，不能使栅极/电容器间电容Cgc成为“0”。
而且，栅极/源极间电容Cgs、源极/电容器间电容Csc、源极/像素电极间电容Csp、栅极/电容器间电容Cgc以及栅极/漏极间电容Cgd这五种静电电容中，电容值不为“0”的静电电容彼此作为电容值的数量级为相同程度的大小，与储存电容Cs的电容值相比小2～3数量级。
这里，在将薄膜晶体管阵列100中的列布线4L的数量设为“M(M为正的整数)”、将行布线2L的数量设为“N(N为正的整数)”的情况下，对由非“0”的静电电容消耗的电力量(功耗)进行说明。
图2～图4是说明在第一实施方式的薄膜晶体管阵列100中计算电力量的一例的图。图2示出通过连接于薄膜晶体管阵列100中的某一个列布线4L的静电电容而使得每帧被消耗的电力量的计算例。此外，图3示出通过连接于薄膜晶体管阵列100中的某一个行布线2L的静电电容而使得每帧被消耗的电力量的计算例。此外，图4示出在经由薄膜晶体管111对储存电容充电时从薄膜晶体管111向每帧供给的电力量的计算例。
首先，使用图2对通过连接于薄膜晶体管阵列100中的某一个列布线4L的静电电容而使得每帧被消耗的电力量的计算例进行说明。在薄膜晶体管阵列100中连接于某一根列布线4L的栅极/源极间电容Cgs、源极/电容器间电容Csc、源极/像素电极间电容Csp各自的静电电容的数量为N个。而且，各个静电电容的合计(以下，称作“静电电容C”)能够通过下式(6)表示。
C＝N(Cgs+Csc+Csp//Cs)…(6)
另外，在薄膜晶体管阵列100中，列布线4L与各个行的数据相应地变更电压。因此，在薄膜晶体管阵列100中连接于列布线4L的静电电容C被进行最多充放电的条件是按每行写入反极性的电压的情况。另外，在以下的说明中，将向像素110写入白色与写入黑色的电压值设为“±Vs”，将列布线4L的电阻值设为“R”来进行说明。另外，列布线4L的电阻值R严格来说是列布线电阻与对薄膜晶体管阵列100进行驱动的驱动电路的输出电阻等的和。以下，将列布线4L的电阻值R称作“列布线电阻”，将对薄膜晶体管阵列100进行驱动的列布线4L的驱动电路称作“源极驱动器”。
在图2中将横轴设为时间t，分别示出了源极电极4的电压V4的电压波形、源极驱动器与电源的关系、源极驱动器输出的正电源的电流波形Ip、负电源的电流波形In、接地(GND)线的电流波形I0。此外，图2分别示出了正电源的功耗波形Pp、负电源的功耗波形Pn、GND线的功耗波形P0。另外，在图2中，将正电源的电压值Vp设为Vp＝+Vs，将负电源的电压值Vn设为Vn＝/Vs，将GND线的电压值V0设为V0＝0。因而，在图2中，正电源的功耗Pp为Pp＝VpIp，负电源的功耗Pn为Pn＝VnIn，GND线的功耗P0为P0＝V0I0。此外，图2示出电流波形以及电力波形分别发生变化的位置处的各个值的计算式。另外，在图2中，为了使计算电力量的式子简单，将各个充电波形的积分范围作为时间t＝0～∞示出。实际上时间常数只要与CR相比足够大即可，例如即使充电波形的积分范围为时间t＝0～3CR，也能够覆盖所计算的电力量的95％，可以认为近似地等同于时间t＝0～∞的电力量。
一根列布线4L按照每1帧所消耗的电力量P为下式(7)。
P＝(2N-1)C(Vs)2…(7)
因而，M根列布线4L按照每1帧所消耗的电力量P为下式(8)。
P＝M×(2N-1)×N(Cgs+Csc+Csp//Cs)×(Vs)2
＝MN(2N-1)(Cgs+Csc+Csp//Cs)(Vs)2…(8)
因此，在行布线2L的数量N与“1”相比足够大的情况下，则列布线4L按照每1帧所消耗的电力量P可视为下式(9)。
P＝2MN2(Cgs+Csc+Csp//Cs)(Vs)2…(9)
另一方面，在薄膜晶体管阵列100中消耗的电力量P最少的是不改变列布线4L的电压的情况。在该情况下，在薄膜晶体管阵列100中1帧所消耗的电力量P为P＝0。
接着，使用图3对通过连接于薄膜晶体管阵列100中的某一个行布线2L的静电电容而1帧所消耗的电力量的计算例进行说明。此外，在薄膜晶体管阵列100中连接于某一根行布线2L的栅极/源极间电容Cgs、栅极/电容器间电容Cgc、栅极/漏极间电容Cgd//储存电容Cs各自的静电电容的数量为M个。而且，静电电容C能够通过下式(10)表示。
C＝M(Cgs+Cgc+Cgd//Cs)…(10)
另外，在薄膜晶体管阵列100中，行布线2L在选择各个行时变更电压以使薄膜晶体管111按截止状态→导通状态→截止状态这一顺序变化。因此，在薄膜晶体管阵列100中，连接于行布线2L的静电电容C中的充放电的次数不取决于图像，而是与电压变化的次数相同，每1帧为两次。
另外，在以下的说明中将行布线2L的电压变化量作为栅极电位变化量ΔVg进行说明。此外，在以下的说明中将薄膜晶体管111的栅极电极2的正电压作为“Vp”、负电压作为“Vn”、行布线2L的电阻值作为“R”进行说明。另外，行布线2L的电阻值R严格来说是行布线电阻与对薄膜晶体管阵列100进行驱动的驱动电路的输出电阻等的和。以下，将行布线2L的电阻值R称作“行布线电阻”，将对薄膜晶体管阵列100的行布线2L进行驱动的驱动电路称作“栅极驱动器”。
另外，图3所示的计算例是薄膜晶体管111为p沟道的晶体管的情况。而且，在薄膜晶体管111为n沟道的晶体管的情况下，电压的正负相反，但计算的电力量相同。因此，省略薄膜晶体管111为n沟道的晶体管的情况下的计算例的说明。
在图3中将横轴设为时间t，分别示出了栅极电极2的电压V2的电压波形、与栅极驱动器的电源的关系、栅极驱动器输出的正电源的电流波形Ip、负电源的电流波形In。此外，图3分别示出正电源的功耗波形Pp、以及负电源的功耗波形Pn。在图3中，正电源的功耗Pp为Pp＝VpIp，负电源的功耗Pn为Pn＝VnIn。此外，图3示出电流波形以及电力波形分别发生变化的位置处的各个值的计算式。另外，在图3中也与图2同样，为了使计算电力量的式子简单，将各个充电波形的积分范围作为时间t＝0～∞示出。实际上在图3中也与图2同样，时间常数只要与CR相比足够大即可，例如即使充电波形的积分范围为时间t＝0～3CR也能够覆盖计算的电力量的95％，可认为近似地等同于时间t＝0～∞的电力量。
一根行布线2L按照每1帧所消耗的电力量P为下式(11)。
P＝C(ΔVg)2…(11)
因而，N根行布线2L按照每1帧所消耗的电力量P为下式(12)。
P＝N×M(Cgs+Cgc+Cgd//Cs)×(ΔVg)2
＝MN(Cgs+Cgc+Cgd//Cs)(ΔVg)2…(12)
接着，使用图4对经由薄膜晶体管111充电储存电容时的1帧所消耗的电力量的计算例进行说明。在薄膜晶体管阵列100中像素110的像素数为列布线4L的数量×行布线2L的数量，即MN个。而且，在各个像素110中，在薄膜晶体管111导通状态时被充电的静电电容为储存电容Cs与栅极/漏极间电容Cgd，静电电容C能够通过下式(13)表示。
C＝Cs+Cgd…(13)
另外，严格来说薄膜晶体管阵列100中的显示介质层的像素110每区域(像素面积)的显示介质电容Cp也与静电电容C相加。但是，在电子纸的情况下，显示介质电容Cp与储存电容Cs相比非常小。因此，在以下的说明中省略显示介质电容Cp来进行说明。
通常，在像素110中，储存电容Cs较大，栅极/漏极间电容Cgd较小。此外，在薄膜晶体管阵列100中静电电容C被进行最多充电的是变更全部像素110的显示的情况。另外，在以下的说明中将列布线4L中的电压值的变化量作为“Vs”，将薄膜晶体管111的电阻值作为“R”来进行说明。另外，薄膜晶体管111的电阻值R严格来说是薄膜晶体管电阻与列布线4L的电阻值(列布线电阻)等的和。以下，将薄膜晶体管111的电阻值R称作“薄膜晶体管电阻”。
在图4中将横轴设为时间t，分别示出像素电压Vpixel、电压Vd、以及电流波形Itft。在像素电压Vpixel中，示出了像素110属于第一行的情况下的像素110中的像素电压Vpixel的电压波形。电压Vd是在对像素110写入数据时从源极电极4向漏极电极5施加的电压。即，仅在选择了第一行时，薄膜晶体管111导通而施加Vs，在选择了其他行时薄膜晶体管111截止，即为高阻抗(HiZ)。电流波形Itft示出了从此时的薄膜晶体管111的源极电极4向漏极电极5流动的电流波形。
此外，图4示出对像素110写入数据时的从薄膜晶体管111对储存电容充电时的功耗波形Ptft。在图4中，功耗Ptft为Ptft＝VdItft。此外，图4中示出电流波形以及电力波形分别发生变化的位置处的各个值的计算式。另外，在图4中也与图2、图3同样，为了使计算电力量的式子简单，因此将各个充电波形的积分范围作为时间t＝0～∞示出。实际上在图4中也与图2、图3同样，时间常数只要与CR相比足够大即可，例如即使充电波形的积分范围为时间t＝0～3CR也能够覆盖计算的电力量的95％，可认为近似地等同于时间t＝0～∞的电力量。
一个薄膜晶体管111按照每1帧所消耗的电力量P为下式(14)。
P＝(Cs+Cgd)(Vs)2…(14)
因而，薄膜晶体管阵列100中的全部(MN个)像素110每1帧所消耗的电力量P为下式(15)。
P＝MN(Cs+Cgd)(Vs)2…(15)
另外，在薄膜晶体管阵列100中，在写入了漏极电压Vd＝Vs时、与写入了漏极电压Vd＝-Vs时，电力量P为相同的值。因而，黑色的写入与白色的写入在薄膜晶体管111中的功耗相同。此外，在薄膜晶体管111中消耗的电力量P最少的是不改变像素电极10的电位(像素电位)的情况。在该情况下，在薄膜晶体管111中1帧所消耗的电力量P为P＝0。
这里，对使用图2～图3说明的三种功耗，比较其大小。首先，比较使用图2说明的列布线4L所消耗的电力量、与使用图3说明的行布线2L所消耗的电力量。
在薄膜晶体管阵列100中若行布线2L的数量N与“1”相比足够大，则列布线4L每1帧所消耗的电力量的最大值成为上式(9)，与MN2成比例。另一方面，在薄膜晶体管阵列100中，行布线2L每1帧所消耗的电力量成为上式(12)，与MN成比例。
这里，上式(9)的右边的“(Cgs+Csc+Csp//Cs)”与上式(12)的右边的“(Cgs+Cgc+Cgd//Cs)”的大小作为数量级而言为相同程度。此外，上式(9)的右边的“Vs”与上式(12)的右边的“ΔVg”作为数量级而言也为相同程度。而且，通常，在薄膜晶体管阵列100中，行布线2L的数量N的值为几十～几百。因此，在薄膜晶体管阵列100中，由列布线4L的电压变化引起的功耗的最大值比由行布线2L的电压变化引起的功耗大1～2数量级左右。
接着，比较使用图2说明的列布线4L所消耗的电力量与使用图4说明的薄膜晶体管111所消耗的电力量的最大值。
如上述那样，在薄膜晶体管阵列100中若行布线2L的数量N与“1”相比足够大，则列布线4L每1帧所消耗的电力量的最大值成为上式(9)，与MN2成比例。另一方面，薄膜晶体管111每1帧所消耗的电力量的最大值成为上式(15)，与MN成比例。
这里，上式(9)的右边的“(Cgs+Csc+Csp//Cs)”与上式(15)的右边的“(Cs+Cgd)”的大小相比，后者作为数量级而言大1～2数量级。而且，在薄膜晶体管阵列100中，行布线2L的数量N的值为几十～几百。
因此，在薄膜晶体管阵列100中，薄膜晶体管111所引起的每1帧功耗的最大值与列布线4L的电压变化所引起的每1帧功耗的最大值相比，稍小或大致同等。
但是，在电子纸中，经常将同一图像遍及多个帧写入。例如在遍及多帧描绘横条纹图案(横线条)的图像的情况下，上式(9)所表示的列布线4L的电力量P在图像的写入过程中在各个帧中都被消耗。但是，在这种情况下，上式(15)所表示的薄膜晶体管111的电力量P仅在开始写入图像的最初的帧(第一帧)中被消耗，在写入相同的电压的以后的帧(第二帧以后)中不被消耗。因而，在如电子纸那样，在遍及数帧或者几十帧地写入图像的情况下，作为图像的写入的整体而言，列布线4L引起的功耗较大。
据此，在薄膜晶体管阵列100中，列布线4L引起的功耗的最大值是三种功耗之中的最大者，其值通过上式(8)表示。
而且，如图1所示的像素110与图18所示的以往的像素510那样，在俯视下的电容器电极8的形状相同的情况下，栅极/源极间电容Cgs、源极/电容器间电容Csc、以及储存电容Cs分别相等。因此，如上述那样，源极/像素电极间电容Csp较小的像素110与源极/像素电极间电容Csp较大的以往的像素510相比，功耗的最大值变小。
接下来，对具备薄膜晶体管111的像素110的制造方法(制造工序)进行说明。图5A～图10B是表示本发明的第一实施方式的薄膜晶体管阵列100的制造方法(制造工序)的概略的图。图5A～图10B示意性地示出在制造图1A以及图1B所示的像素110时各个阶段中的像素110的构造。更具体而言，与图1A同样，图5A、图6A、图7A、图8A、图9A、以及图10A示出示意性地表示制造工序各个阶段中的像素110的平面的构造的俯视图，图5B、图6B、图7B、图8B、图9B、以及图10B示出示意性地表示图1A所示的像素110的俯视图中的A-A’剖面中的制造工序各个阶段的构造的剖面图。
(工序11)
如图5A以及图5B所示，在绝缘基板1之上形成行布线2L与栅极电极2。另外，行布线2L在绝缘基板1上以沿行方向(横向)延伸的方式形成。
这里，作为绝缘基板1，能够使用玻璃等无机物质、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、聚碳酸酯、聚酰亚胺(PI)、聚醚酰亚胺(PEI)、聚苯乙烯(PS)、聚氯乙烯(PVC)、聚乙烯(PE)、聚丙烯(PP)、尼龙(Ny)、环氧等有机物。此外，作为行布线2L以及栅极电极2的材料，能够使用铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、镍(Ni)、钼(Mo)、金(Au)、白金(铂：Pt)、铌(Nb)等金属、或掺锡氧化铟(ITO)等导电性氧化物等。
此外，作为行布线2L、栅极电极2的制法，可考虑通过溅射等在绝缘基板1的整个面上将成为栅极电极2、行布线2L的上述材料成膜之后，通过光刻/蚀刻/抗蚀剂剥离而形成的方法。
(工序12)
如图6A以及图6B所示，在绝缘基板1、栅极电极2以及行布线2L之上形成栅极绝缘膜3，并且在层叠方向上与栅极电极2重叠的位置形成半导体图案6。
这里，作为栅极绝缘膜3的材料，能够使用二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)等无机物质。此外，作为栅极绝缘膜3的制法，可考虑溅射、化学气相沉积(ChemicalVapor Deposition：CVD)等形成真空成膜的方法。
此外，作为半导体图案6的材料，能够使用非晶硅(a-Si)、多晶硅(poly-Si)等无机半导体、氧化铟(In2O3)系、氧化镓(Ga2O3)系、氧化锌(ZnO)系、氧化锡(SnO2)系、氧化铟镓锌(InGaZnO)系、氧化铟镓锡(InGaSnO)系、氧化铟锡锌(InSnZnO)系等氧化物半导体。
此外，作为半导体图案6的制法，可考虑在形成的栅极绝缘膜3之上，在利用成为半导体图案6的上述材料、通过等离子体CVD等将半导体层成膜之后，通过光刻/蚀刻/抗蚀剂剥离而形成的方法。
另外，在工序12中，也可以在半导体图案之上设置未图示的接触层。或者在工序12中，也可以不对半导体层进行图案形成(图案化)，而是在半导体层之上形成未图示的蚀刻阻止层，并将该蚀刻阻止层图案化，在后述的工序13中形成源极电极4以及漏极电极5(参照图7A以及图7B)之后，对未被蚀刻阻止层、源极电极4、漏极电极5覆盖的半导体层进行蚀刻，来作为半导体图案6。
(工序13)
如图7A以及图7B所示，在栅极绝缘膜3以及半导体图案6之上形成列布线4L、源极连接布线4C、源极电极4、漏极电极5、漏极连接布线5C以及漏极焊盘5P。此时，源极电极4与漏极电极5形成为分别与半导体图案6接触。
这里，作为列布线4L、源极连接布线4C、源极电极4、漏极电极5、漏极连接布线5C以及漏极焊盘5P的材料，与在工序11中形成的栅极电极2、行布线2L同样，能够使用铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、镍(Ni)、钼(Mo)、金(Au)、白金(铂：Pt)、铌(Nb)等金属、或掺锡氧化铟(ITO)等导电性氧化物等。
此外，作为列布线4L、源极连接布线4C、源极电极4、漏极电极5、漏极连接布线5C以及漏极焊盘5P的制法，可考虑在工序12中形成的栅极绝缘膜3以及半导体图案6之上，通过溅射等将成为列布线4L等的上述材料在整个面成膜之后，通过光刻/蚀刻/抗蚀剂剥离来形成的方法。
另外，在工序12中，在半导体图案之上设有未图示的接触层的情况下，也可以在工序13中，去除源极电极4与漏极电极5之间的接触层。
(工序14)
如图8A以及图8B所示，在栅极绝缘膜3、以及源极电极4、漏极电极5等上形成层间绝缘膜7，并且在层间绝缘膜7之上形成电容器电极8以及电容器布线8L。
这里，作为层间绝缘膜7的材料，与在工序12中形成的栅极绝缘膜3同样，能够使用二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)等无机物质。
此外，作为层间绝缘膜7的制法，与在工序12中形成的栅极绝缘膜3同样，可考虑溅射、化学气相沉积(CVD)等形成真空成膜的方法。
此外，作为电容器电极8以及电容器布线8L的材料，与在工序11中形成的栅极电极2、行布线2L、在工序12中形成的源极电极4、漏极电极5等同样，能够使用铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、镍(Ni)、钼(Mo)、金(Au)、白金(铂：Pt)、铌(Nb)等金属、和/或掺锡氧化铟(ITO)等导电性氧化物等。
此外，作为电容器电极8以及电容器布线8L的制法，可考虑在形成的层间绝缘膜7之上，通过溅射等将成为电容器电极8以及电容器布线8L的上述材料在整个面成膜之后，通过光刻/蚀刻/抗蚀剂剥离来形成的方法。
(工序15)
如图9A以及图9B所示，在层间绝缘膜7、电容器电极8以及电容器布线8L之上形成电容器绝缘膜9，并且形成下像素电极10A。此时，在层叠方向上，在漏极焊盘5P之上的电容器绝缘膜9以及层间绝缘膜7开孔，在该孔的位置，下像素电极10A形成为连接于漏极焊盘5P。更具体而言，下像素电极10A形成为经由电容器绝缘膜9以及层间绝缘膜7的漏极连接用开口部H2而连接于漏极焊盘5P。
这里，作为电容器绝缘膜9的材料，与在工序12中形成的栅极绝缘膜3、在工序14中形成的层间绝缘膜7同样，能够使用二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)等无机物质。
此外，作为电容器绝缘膜9的制法，与在工序12中形成的栅极绝缘膜3、在工序14中形成的层间绝缘膜7同样，可考虑溅射、化学气相沉积(CVD)等形成真空成膜的方法。此外，作为在电容器绝缘膜9以及层间绝缘膜7开孔的方法，优选光刻/干式蚀刻/抗蚀剂剥离。
此外，作为下像素电极10A的材料，与在工序11、工序13、以及工序14中形成的各个电极、布线等同样，能够使用铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、镍(Ni)、钼(Mo)、金(Au)、白金(铂：Pt)、铌(Nb)等金属、或掺锡氧化铟(ITO)等导电性氧化物等。
此外，作为下像素电极10A的制法，与在工序11、工序13、以及工序14中形成各个电极、布线等的方法同样，可考虑通过溅射等将成为下像素电极10A的上述材料在整个面成膜之后，通过光刻/蚀刻/抗蚀剂剥离来形成的方法。
(工序16)
如图10A以及图10B所示，在电容器绝缘膜9以及下像素电极10A之上形成中间绝缘膜10I。中间绝缘膜10I在一部分具有开口部H1。并且，在中间绝缘膜10I之上形成上像素电极10B。此时，上像素电极10B形成为在中间绝缘膜10I的开口部H1的位置经由中间绝缘膜10I而连接于下像素电极10A。
这里，作为中间绝缘膜10I的材料，能够使用感光性的树脂。此外，作为中间绝缘膜10I的制法，优选通过对感光性的树脂进行曝光、显影从而形成为具有开口部H1的形状的方法。
此外，作为上像素电极10B的材料，与在工序11、工序13、工序14、以及工序15中形成的各个电极、布线等同样，能够使用铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、镍(Ni)、钼(Mo)、金(Au)、白金(铂：Pt)、铌(Nb)等金属、或掺锡氧化铟(ITO)等导电性氧化物等。
此外，作为上像素电极10B的制法，与在工序11、工序13、工序14、以及工序15中形成的各个电极、布线等同样，可考虑在通过溅射等将成为上像素电极10B的上述材料在整个面成膜之后，通过光刻/蚀刻/抗蚀剂剥离来形成的方法。
通过这样的各工序来制造具备薄膜晶体管111的多个像素110呈矩阵状配置的薄膜晶体管阵列100。更具体而言，在薄膜晶体管阵列100中，具备由下像素电极10A与上像素电极10B这双层导电层构成的像素电极10的多个像素110呈矩阵状配置。由此，在薄膜晶体管阵列100中，例如与将以往的构造的多个像素510配置为矩阵状而成的薄膜晶体管阵列500相比，能够降低进行显示的改写时的功耗。
如上述那样，在第一实施方式的薄膜晶体管阵列100中，配置为矩阵状的像素110所具备的像素电极10由下像素电极10A与上像素电极10B这双层导电层构成。由此，在第一实施方式的薄膜晶体管阵列100中，和在具备以往的单层的像素电极10的以往的像素510中构成的列布线4L与像素电极10之间的静电电容相比，能够减小各个像素110所构成的列布线4L与上像素电极10B之间的静电电容。由此，在采用了第一实施方式的薄膜晶体管阵列100的显示装置中，能够进一步实现低功耗化。
另外，在第一实施方式的薄膜晶体管阵列100中，如图1A以及图1B、图5A～图10B所示，说明了形成了具备薄膜晶体管111的像素110的情况，该薄膜晶体管111是在半导体图案6之上具有源极电极4以及漏极电极5的顶部接触(top contact)构造。但是，形成于薄膜晶体管阵列100的像素110所具备的薄膜晶体管111的构造不限于上述的顶部接触构造的薄膜晶体管。例如也可以将薄膜晶体管111的构造设为在源极电极4与漏极电极5之上具有半导体图案6的构造、即底部接触(bottom contact)构造。
＜第二实施方式＞
接下来，对本发明的第二实施方式进行说明。图11A以及图11B是表示本发明的第二实施方式的薄膜晶体管阵列的构造的一例的图。图11A以及图11B与图1A以及图1B所示的第一实施方式的薄膜晶体管阵列100同样，示意性地示出第二实施方式的薄膜晶体管阵列的构造。以下，将第二实施方式的薄膜晶体管阵列称作“薄膜晶体管阵列200”。在薄膜晶体管阵列200中形成有具备一个薄膜晶体管的像素。以下，将薄膜晶体管称作“薄膜晶体管211”，将像素称作“像素210”。更具体而言，图11A示出示意性地表示形成于薄膜晶体管阵列200的像素210中的平面的构造的俯视图，图11B示出示意性地表示图11A所示的像素210的俯视图中的B-B’剖面的构造的剖面图。此外，在图11A所示的像素210的俯视图中也与图1A所示的第一实施方式的配置于薄膜晶体管阵列100的像素110的俯视图同样，为了容易理解形成于下层的构成要素的位置，对于一部分的构成要素(下像素电极10A、上像素电极10B)仅示出轮廓。
另外，在图11A所示的第二实施方式的薄膜晶体管阵列200以及像素210的构成要素中包含与第一实施方式的薄膜晶体管阵列100以及像素110的构成要素相同的构成要素。因而，在以下的说明中，在第二实施方式的薄膜晶体管阵列200以及像素210的构成要素中，对于与第一实施方式的薄膜晶体管阵列100以及像素110相同的构成要素标注相同的附图标记，并省略与各个构成要素相关的详细的说明。
薄膜晶体管阵列200也与第一实施方式的薄膜晶体管阵列100同样，形成于绝缘基板1之上。而且，在薄膜晶体管阵列200中，以沿列方向(纵向)延伸的方式配置多根列布线4L，以沿与列布线4L正交的行方向(横向)延伸的方式配置多根行布线2L。而且，在薄膜晶体管阵列200中，在列布线4L与行布线2L交叉的位置，分别配置有多个像素210。即，像素210分别沿列布线4L与行布线2L呈矩阵状配置。即，在薄膜晶体管阵列200中，在通过列布线4L与行布线2L划分为矩阵状的各个区域配置有像素210。薄膜晶体管阵列200的这种构成与第一实施方式的薄膜晶体管阵列100相同。
参照图11A所示的像素210的俯视图、图11B所示的像素210的B-B’剖面图，对像素210的构造进行说明。像素210也与配置于第一实施方式的薄膜晶体管阵列100的像素110同样，包含薄膜晶体管211、像素电极10、电容器电极8而构成。
在像素210中也与像素110同样，薄膜晶体管211作为用于选择像素210的开关而动作。薄膜晶体管211与第一实施方式的薄膜晶体管111同样，包含栅极电极2、源极电极4、漏极电极5而构成。此外，在薄膜晶体管211的层叠方向上，与第一实施方式的薄膜晶体管111同样，在源极电极4与漏极电极5之间包含半导体图案6而构成。在薄膜晶体管211中，半导体图案6与第一实施方式的薄膜晶体管111中的半导体图案6同样，配置于隔着栅极绝缘膜3而与栅极电极2重叠的位置。
但是，在配置于薄膜晶体管阵列200的像素210所具备的薄膜晶体管211中，其构造与配置于第一实施方式的薄膜晶体管阵列100的像素110所具备的薄膜晶体管111不同。更具体而言，像素110所具备的薄膜晶体管111与像素210所具备的薄膜晶体管211在栅极电极2与源极电极4及漏极电极5的位置关系方面不同(在层叠方向上相反地配置)。更具体而言，像素110所具备的薄膜晶体管111在绝缘基板1上形成有栅极电极2，在栅极绝缘膜3之上形成有源极电极4以及漏极电极5。与此相对，在像素210所具备的薄膜晶体管211中，在绝缘基板1上形成有源极电极4以及漏极电极5，在栅极绝缘膜3之上形成有栅极电极2。此外，在像素210中，下像素电极10A形成为经由电容器绝缘膜9、层间绝缘膜7、以及栅极绝缘膜3的漏极连接用开口部H3而连接于漏极焊盘5P。
此外，在像素210中，薄膜晶体管211的源极电极4与像素110相同，经由源极连接布线4C连接于对应的列布线4L。此外，在像素210中，薄膜晶体管211的栅极电极2与像素110同样，连接于对应的行布线2L。此外，在像素210中，薄膜晶体管211的漏极电极5与像素110同样，经由漏极连接布线5C以及漏极焊盘5P而连接于对应的像素电极10。此外，在像素210中，电容器电极8与像素110同样，连接于对应的电容器布线8L。
此外，在像素210中，电容器电极8在层叠方向与像素110同样，经由层间绝缘膜7而配置于薄膜晶体管211之上。此外，在像素210中，像素电极10与像素110同样，在层叠方向上经由电容器绝缘膜9而配置于电容器电极8之上。
此外，在像素210中，像素电极10与像素110同样，由在层叠方向上作为下层的电极的下像素电极10A与作为上层的电极的上像素电极10B这双层导电层构成。而且，在像素电极10中，与构成像素110的像素电极10同样，在下像素电极10A与上像素电极10B之间夹着中间绝缘膜10I。上像素电极10B经由中间绝缘膜10I的开口部H1与下像素电极10A连接。在像素210中与像素110同样，电容器电极8的静电电容由与下像素电极10A重叠的区域构成。此外，在层叠方向上像素210也与像素110同样，列布线4L配置于不与电容器电极8以及下像素电极10A重叠但与上像素电极10B重叠的位置。
在这种构造的薄膜晶体管阵列200中，也与第一实施方式的薄膜晶体管阵列100同样，通过图11A以及图11B所示那样的像素210的构造，与以往的构造的像素中的静电电容相比，能够减小列布线4L与上像素电极10B之间的静电电容。由此，在具备图11A以及图11B所示那样的构造的像素210的薄膜晶体管阵列200中，与具备图1A以及图1B所示那样的构造的像素110的薄膜晶体管阵列100同样，也能够降低消耗的电力量。
这里，对像素210中的列布线4L与上像素电极10B之间的静电电容与以往的像素中的静电电容之差进行说明。
首先，像素210中的列布线4L与上像素电极10B之间的源极/像素电极间电容Csp能够通过下式(16)表示。
Csp＝ε0S/(Dgi/εgi+Dil/εil+Dci/εci+Dmi/εmi)…(16)
在上式(16)中，S是层叠方向上列布线4L与上像素电极10B重叠的区域的面积，Dgi是栅极绝缘膜3的厚度，εgi是栅极绝缘膜3的相对介电常数，Dil是层间绝缘膜7的厚度，εil是层间绝缘膜7的相对介电常数，Dci是电容器绝缘膜9的厚度，εci是电容器绝缘膜9的相对介电常数，Dmi是中间绝缘膜10I的厚度，εmi是中间绝缘膜10I的相对介电常数。
与此相对，在以往的构造的像素中，源极/像素电极间电容Csp比上式(16)所表示的像素210中的源极/像素电极间电容Csp大。
这里，为了示出像素210中的源极/像素电极间电容Csp与以往的构造的像素中的源极/像素电极间电容Csp的差异，对以往的薄膜晶体管阵列的构造进行说明。
图22A以及图22B是示出以往的薄膜晶体管阵列的构造的一例的图。在图22A以及图22B中，也与图11A以及图11B所示的像素210同样，示意性地示出以往的薄膜晶体管阵列的构造。以下，将以往的薄膜晶体管阵列称作“薄膜晶体管阵列900”。在薄膜晶体管阵列900形成有具备一个薄膜晶体管的以往的像素。以下，将该薄膜晶体管称作“薄膜晶体管911”，将以往的像素称作“像素910”。
图22A示出形成于薄膜晶体管阵列900的像素910的局部俯视图，图22B示出像素910的局部俯视图中的I-I’剖面的剖面图。此外，在图22A所示的像素910的俯视图中也与图11A所示的像素210的俯视图同样，对于一部分的构成要素(像素电极10)仅示出轮廓。另外，在图22A以及图22B中对于与图11A以及图11B所示的像素210所对应的构成要素相同的构成要素，标注相同的附图标记，并省略与各个构成要素相关的详细的说明。
图22A以及图22B所示的以往的像素910所具备的薄膜晶体管911的构造是与图11A以及图11B所示的像素210所具备的薄膜晶体管211相同的构造。即，与在像素110所具备的薄膜晶体管111与像素210所具备的薄膜晶体管211中栅极电极2与源极电极4及漏极电极5的位置关系相反这一情况同样，图22A以及图22B所示的以往的像素910所具备的薄膜晶体管911也与图18A以及图18B所示的以往的像素510在栅极电极2与源极电极4及漏极电极5的位置关系方面不同(相反)。
如图22B所示，在以往的像素910中像素电极10也为单层。而且，在像素910中，列布线4L也配置于在层叠方向上不与电容器电极8重叠但与像素电极10重叠的位置。因此，与像素210同样地考虑，将在像素910的层叠方向上列布线4L与像素电极10重叠的区域的面积设为S，将栅极绝缘膜3的厚度设为Dgi，将栅极绝缘膜3的相对介电常数设为εgi，将层间绝缘膜7的厚度设为Dil，将层间绝缘膜7的相对介电常数设为εil，将电容器绝缘膜9的厚度设为Dci，将电容器绝缘膜9的相对介电常数设为εci，则像素910中的源极/像素电极间电容Csp能够通过下式(17)表示。
Csp＝ε0S/(Dgi/εgi+Dil/εil+Dci/εci)…(17)
比较上式(16)与上式(17)可知，在上式(16)中与像素110同样，也在右边的分母存在与中间绝缘膜10I相关的关系式(Dmi/εmi)。因此，在像素210中也与像素110同样，列布线4L与上像素电极10B之间的源极/像素电极间电容Csp比以往的像素910中的源极/像素电极间电容Csp小。这是因为如图11B所示，在像素210中将像素电极10的构成设为与像素110相同的构成，与以往的像素910中的单层的像素电极10相比，也将到像素电极为止的厚度增厚了中间绝缘膜10I的厚度。
因此，在像素210中也与像素110同样，能够获得功耗的最大值比以往的像素910小这一效果。
另外，可认为在像素210中减小源极/像素电极间电容Csp所带来的效果与在像素110中减小源极/像素电极间电容Csp所带来的效果相同。因而，省略与在像素210中减小源极/像素电极间电容Csp所带来的效果相关的详细的说明。
接下来，对具备薄膜晶体管211的像素210的制造方法(制造工序)进行说明。图12A～图17B是表示本发明的第二实施方式的薄膜晶体管阵列200的制造方法(制造工序)的概略的图。图12A～图17B与图5A～图10B所示的像素110的制造方法(制造工序)同样，示意性地示出制造图11A以及图11B所示的像素210时的各个阶段中的像素210的构造。更具体而言，图12A、图13A、图14A、图15A、图16A、以及图17A与图11A同样，示出示意性地表示制造工序的各个阶段中的像素210的平面的构造的俯视图，图12B、图13B、图14B、图15B、图16B、以及图17B示出示意性地表示图11A所示的像素210的俯视图中的B-B’剖面中的制造工序的各个阶段的构造的剖面图。
(工序21)
如图12A以及图12B所示，在绝缘基板1之上形成半导体图案6。
这里，作为绝缘基板1，能够使用玻璃等无机物质、或聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、聚碳酸酯、聚酰亚胺(PI)、聚醚酰亚胺(PEI)、聚苯乙烯(PS)、聚氯乙烯(PVC)、聚乙烯(PE)、聚丙烯(PP)、尼龙(Ny)、环氧树脂等有机物。此外，作为半导体图案6的材料，能够使用非晶硅(a-Si)、多晶硅(poly-Si)等无机半导体、或氧化铟(In2O3)系、氧化镓(Ga2O3)系、氧化锌(ZnO)系、氧化锡(SnO2)系、氧化铟镓锌(InGaZnO)系、氧化铟镓锡(InGaSnO)系、氧化铟锡锌(InSnZnO)系等氧化物半导体。
此外，作为半导体图案6的制法，可考虑在绝缘基板1上，通过等离子体CVD等将成为半导体图案6的上述材料成膜之后，通过光刻/蚀刻/抗蚀剂剥离来形成的方法。
另外，在工序21中，也可以在半导体图案之上设置未图示的接触层。或者在工序21中，不对半导体层进行图案形成(图案化)，而是在半导体层之上形成未图示的蚀刻阻止层，对该蚀刻阻止层进行图案化，在后述的工序22中形成源极电极4以及漏极电极5(参照图13A以及图13B)之后，对未被蚀刻阻止层、源极电极4、漏极电极5覆盖的半导体层进行蚀刻，来作为半导体图案6。
(工序22)
如图13A以及图13B所示，在绝缘基板1与半导体图案6之上，形成列布线4L、源极连接布线4C、源极电极4、漏极电极5、漏极连接布线5C以及漏极焊盘5P。此时，源极电极4与漏极电极5分别形成为与半导体图案6接触。
这里，作为列布线4L、源极连接布线4C、源极电极4、漏极电极5、漏极连接布线5C以及漏极焊盘5P的材料，能够使用铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、镍(Ni)、钼(Mo)、金(Au)、白金(铂：Pt)、铌(Nb)等金属、或掺锡氧化铟(ITO)等导电性氧化物等。
此外，作为列布线4L、源极连接布线4C、源极电极4、漏极电极5、漏极连接布线5C以及漏极焊盘5P的制法，可考虑在绝缘基板1、在工序21中形成的半导体图案6之上，通过溅射等将成为列布线4L等的上述材料在整个面成膜之后，通过光刻/蚀刻/抗蚀剂剥离来形成的方法。
另外，在工序21中，在半导体图案之上设有未图示的接触层的情况下，也可以在工序22中去除源极电极4与漏极电极5之间的接触层。
(工序23)
如图14A以及图14B所示，在绝缘基板1、半导体图案6、列布线4L、源极连接布线4C、源极电极4、漏极电极5、漏极连接布线5C以及漏极焊盘5P之上形成栅极绝缘膜3，并且在栅极绝缘膜3之上形成行布线2L与栅极电极2。
另外，行布线2L在绝缘基板1上以沿行方向(横向)延伸的方式形成，在层叠方向上，栅极电极2形成于与半导体图案6重叠的位置。
这里，作为栅极绝缘膜3的材料，能够使用二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)等无机物质。此外，作为栅极绝缘膜3的制法，可考虑溅射、化学气相沉积(CVD)等形成真空成膜的方法。此外，作为行布线2L以及栅极电极2的材料，与在工序22中形成的各个电极、布线等同样，能够使用铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、镍(Ni)、钼(Mo)、金(Au)、白金(铂：Pt)、铌(Nb)等金属、或掺锡氧化铟(ITO)等导电性氧化物等。
此外，作为行布线2L、栅极电极2的制法，可考虑在形成的栅极绝缘膜3之上通过溅射等将成为栅极电极2、行布线2L的上述材料在整个面成膜之后，通过光刻/蚀刻/抗蚀剂剥离来形成的方法。
(工序24)
如图15A以及图15B所示，在栅极绝缘膜3、以及栅极电极2、行布线2L之上形成层间绝缘膜7，并且在层间绝缘膜7之上形成电容器电极8以及电容器布线8L。
这里，作为层间绝缘膜7的材料，与在工序23中形成的栅极绝缘膜3同样，能够使用二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)等无机物质。
此外，作为层间绝缘膜7的制法，与在工序23中形成的栅极绝缘膜3同样，可考虑溅射、化学气相沉积(CVD)等形成真空成膜的方法。此外，作为电容器电极8以及电容器布线8L的材料，与在工序22中形成的源极电极4、漏极电极5、在工序23中形成的行布线2L、栅极电极2等同样，能够使用铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、镍(Ni)、钼(Mo)、金(Au)、白金(铂：Pt)、铌(Nb)等金属、或掺锡氧化铟(ITO)等导电性氧化物等。
此外，作为电容器电极8以及电容器布线8L的制法，可考虑在形成的层间绝缘膜7之上，通过溅射等将成为电容器电极8以及电容器布线8L的上述材料在整个面成膜之后，通过光刻/蚀刻/抗蚀剂剥离来形成的方法。
(工序25)
如图16A以及图16B所示，在层间绝缘膜7、电容器电极8以及电容器布线8L之上形成电容器绝缘膜9，并且形成下像素电极10A。此时，在层叠方向上，将漏极焊盘5P之上的电容器绝缘膜9、层间绝缘膜7、以及栅极绝缘膜3开孔，在该孔的位置，下像素电极10A形成为连接于漏极焊盘5P。更具体而言，下像素电极10A形成为经由电容器绝缘膜9、层间绝缘膜7、以及栅极绝缘膜3的漏极连接用开口部H3而连接于漏极焊盘5P。
这里，作为电容器绝缘膜9的材料，与在工序23中形成的栅极绝缘膜3、在工序24中形成的层间绝缘膜7同样，能够使用二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)等无机物质。此外，作为电容器绝缘膜9的制法，与在工序23中形成的栅极绝缘膜3、在工序24中形成的层间绝缘膜7同样，可考虑溅射、化学气相沉积(CVD)等形成真空成膜的方法。此外，作为在电容器绝缘膜9、层间绝缘膜7、以及栅极绝缘膜3开孔的方法，优选光刻/干式蚀刻/抗蚀剂剥离。此外，作为下像素电极10A的材料，与在工序22、工序23、以及工序24中形成的各个电极、布线等同样，能够使用铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、镍(Ni)、钼(Mo)、金(Au)、白金(铂：Pt)、铌(Nb)等金属、或掺锡氧化铟(ITO)等导电性氧化物等。
此外，作为下像素电极10A的制法，与在工序22、工序23、以及工序24中形成各个电极、布线等的方法同样，可考虑通过溅射等将成为下像素电极10A的上述材料在整个面成膜之后，通过光刻/蚀刻/抗蚀剂剥离来形成的方法。
(工序26)
如图17A以及图17B所示，在电容器绝缘膜9以及下像素电极10A之上形成中间绝缘膜10I。中间绝缘膜10I在一部分具有开口部H1。并且，在中间绝缘膜10I之上形成上像素电极10B。此时，上像素电极10B形成为在中间绝缘膜10I的开口部H1的位置经由中间绝缘膜10I连接于下像素电极10A。
这里，作为中间绝缘膜10I的材料，能够使用感光性的树脂。此外，作为中间绝缘膜10I的制法，优选通过对感光性的树脂进行曝光、显影从而形成为具有开口部H1的形状的方法。
此外，作为上像素电极10B的材料，与在工序22、工序23、工序24、以及工序25中形成的各个电极、布线等同样，能够使用铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、镍(Ni)、钼(Mo)、金(Au)、白金(铂：Pt)、铌(Nb)等金属、或掺锡氧化铟(ITO)等导电性氧化物等。
此外，作为上像素电极10B的制法，与在工序22、工序23、工序24、以及工序25中形成的各个电极、布线等同样，可考虑在通过溅射等将成为上像素电极10B的上述材料在整个面成膜之后，通过光刻/蚀刻/抗蚀剂剥离来形成的方法。
与第一实施方式的薄膜晶体管阵列100同样，通过这样的各工序来制造多个像素210呈矩阵状配置的薄膜晶体管阵列200，所述像素210具备由下像素电极10A与上像素电极10B这双层的导电层构成的像素电极10。由此，在薄膜晶体管阵列200中也与第一实施方式的薄膜晶体管阵列100同样，例如与将以往的构造的多个像素910呈矩阵状配置的薄膜晶体管阵列900相比，能够降低进行显示的改写时的功耗。
如上述那样，在第二实施方式的薄膜晶体管阵列200中也与第一实施方式的薄膜晶体管阵列100同样，呈矩阵状配置的像素210所具备的像素电极10由下像素电极10A与上像素电极10B这双层的导电层构成。由此，在第二实施方式的薄膜晶体管阵列200中也与第一实施方式的薄膜晶体管阵列100同样，与在具备以往的单层的像素电极10的以往的像素910中构成的列布线4L与像素电极10之间的静电电容相比，能够减小各个像素210中构成的列布线4L与上像素电极10B之间的静电电容。由此，在采用了第二实施方式的薄膜晶体管阵列200的显示装置中，与采用了第一实施方式的薄膜晶体管阵列100的显示装置同样，能够进一步实现低功耗化。
另外，在第二实施方式的薄膜晶体管阵列200中也与第一实施方式的薄膜晶体管阵列100同样，说明了如图11A以及图11B、图12A～图17B所示形成了具备薄膜晶体管211的像素210、且该薄膜晶体管211为在半导体图案6之上具有源极电极4以及漏极电极5的顶部接触构造的情况。但是，形成于薄膜晶体管阵列200的像素210所具备的薄膜晶体管211的构造不限于上述的顶部接触构造的薄膜晶体管。例如也可以将薄膜晶体管211的构造设为在源极电极4与漏极电极5之上具有半导体图案6的构造、即底部接触构造。
根据上述实施方式，在薄膜晶体管阵列中呈矩阵状(行列状)配置的像素所具备的像素电极由在下像素电极与上像素电极之间夹有中间绝缘膜的双层导电层构成。由此，在本实施方式的薄膜晶体管阵列中，与在具备以往的单层的像素电极的以往的像素中构成的列布线与像素电极之间的静电电容相比，能够减小各个像素中构成的列布线与上像素电极之间的静电电容。由此，在本实施方式的薄膜晶体管阵列中，与将以往的构造的像素呈矩阵状配置多个而成的薄膜晶体管阵列相比，能够降低进行显示的改写时的功耗。由此，在采用了本实施方式的薄膜晶体管阵列的显示装置中，能够进一步实现低功耗化。
另外，在配置于图1A以及图1B所示的第一实施方式的薄膜晶体管阵列100的像素110和配置于图11A以及图11B所示的第二实施方式的薄膜晶体管阵列200的像素210中，作为形成于(夹设于)下像素电极10A与上像素电极10B之间的中间绝缘膜10I，如上述那样优选的是树脂。
这里，作为中间绝缘膜10I，能够使用丙烯酸、环氧树脂、聚酰亚胺、聚酰胺、聚酯、聚乙烯基苯酚、聚乙烯醇、聚醋酸乙烯酯、聚氨酯、聚砜、聚偏氟乙烯、氰乙基普鲁兰多糖、酚醛树脂、苯并环丁烯树脂、聚苯乙烯、聚碳酸酯、烯烃树脂、氟树脂、硅树脂及其的聚合物合金或共聚合体、包含有机无机填料的复合材料等。由于这种树脂与无机物质相比，相对介电常数εmi较小，因此即使中间绝缘膜10I的厚度(膜厚)Dmi较小，也能够减小列布线4L与上像素电极10B之间的静电电容(源极/像素电极间电容Csp)。
此外，在配置于图1A以及图1B所示的第一实施方式的薄膜晶体管阵列100的像素110和配置于图11A以及图11B所示的第二实施方式的薄膜晶体管阵列200的像素210中，优选的是，剖视时的中间绝缘膜10I的开口部H1的形状是宽度随着朝向下方向而变窄的正锥形状。若剖视时的中间绝缘膜10I的开口部H1的形状为正锥，则上像素电极10B不会因中间绝缘膜10I的开口部H1的阶梯差而断开，能够将上像素电极10B可靠地连接于下像素电极10A。
此外，配置于图1A以及图1B所示的第一实施方式的薄膜晶体管阵列100的像素110和配置于图11A以及图11B所示的第二实施方式的薄膜晶体管阵列200的像素210的半导体图案6为非晶硅(Si)。在该情况下，中间绝缘膜10I中的波长500～600nm的光的透射率优选为50％以下。由于该非晶硅(Si)的光的吸收系数在500～600nm的区域中较大，因此通过减少外部光的波长中的500～600nm的光的波长(使其衰减)，能够防止误动作。在该情况下，作为中间绝缘膜10I的树脂，例如能够使用红色的滤色器用的树脂。
此外，在配置于图1A以及图1B所示的第一实施方式的薄膜晶体管阵列100的像素110和配置于图11A以及图11B所示的第二实施方式的薄膜晶体管阵列200的像素210中，在上像素电极10B或者下像素电极10A具有遮光性的情况下、或者电容器电极8具有遮光性且覆盖沟道部的情况下，外部光难以进入沟道。因此，即使中间绝缘膜10I中的波长500～600nm的光的透射率不为50％以下也能够工作。但是，中间绝缘膜10I中的波长500～600nm的光的透射率为50％以下，能够去除外部光，因此是更优选的。
另外，在配置于图1A以及图1B所示的第一实施方式的薄膜晶体管阵列100的像素110和配置于图11A以及图11B所示的第二实施方式的薄膜晶体管阵列200的像素210中，在上像素电极10B以及下像素电极10A透明且电容器电极8为不覆盖沟道的构造或者透明的情况下，中间绝缘膜10I中的波长500～600nm的光的透射率必须为50％以下。
此外，在配置于图1A以及图1B所示的第一实施方式的薄膜晶体管阵列100的像素110和配置于图11A以及图11B所示的第二实施方式的薄膜晶体管阵列200的像素210中，栅极绝缘膜3、层间绝缘膜7、以及电容器绝缘膜9优选为氮化硅(SiN)、二氧化硅(SiO2)、氮氧化硅(SiON)等无机物质。若栅极绝缘膜3、层间绝缘膜7、以及电容器绝缘膜9为氮化硅(SiN)、二氧化硅(SiO2)、氮氧化硅(SiON)等无机物质，则栅极电极2、源极电极4、漏极电极5、电容器电极8、以及下像素电极10A之间的绝缘膜(栅极绝缘膜3、层间绝缘膜7、以及电容器绝缘膜9)平坦且为高耐压。由此，能够提高像素110、像素210即薄膜晶体管阵列100、薄膜晶体管阵列200的可靠性。另一方面，在配置于图1A以及图1B所示的第一实施方式的薄膜晶体管阵列100的像素110和配置于图11A以及图11B所示的第二实施方式的薄膜晶体管阵列200的像素210中，由于形成于中间绝缘膜10I的两侧(两面)的下像素电极10A以及上像素电极10B的电位相等，因此中间绝缘膜10I也可以不是高耐压。
另外，可认为在配置于图20A以及图20B所示的以往的薄膜晶体管阵列700的像素710和配置于图21A以及图21B所示的以往的薄膜晶体管阵列800的像素810中，通过增厚层间绝缘膜7的厚度(膜厚)Dil，也能够减小列布线4L、源极连接布线4C及源极电极4与像素电极10之间的静电电容(源极/像素电极间电容Csp)。但是，(1)在以往的像素710、像素810中，在俯视中不能使构成储存电容Cs的部分与薄膜晶体管重叠，不能将构成储存电容Cs的面积增大。此外，(2)在以往的像素710、像素810中，由于构成储存电容Cs的绝缘膜为栅极绝缘膜3，因此不能将绝缘膜的厚度(膜厚)独立于薄膜晶体管的部分的膜厚来改变。根据这两点，在以往的像素710、像素810中，不能增大储存电容Cs，设计像素时的自由度(允许度)变小。
与此相对，例如在配置于图1A以及图1B所示的第一实施方式的薄膜晶体管阵列100的像素110中，能够将构成储存电容Cs的电容器绝缘膜9的厚度Dci设定为与栅极绝缘膜3不同的厚度(膜厚)。并且，在像素110中，对电容器绝缘膜9赋予(施加)的电压的最大值比对栅极绝缘膜3赋予(施加)的电压的最大值小，因此在电容器绝缘膜9的材料与栅极绝缘膜3的材料相同的情况下，能够减小电容器绝缘膜9的厚度(膜厚)Dci。
此外，在配置于图18A以及图18B所示的以往的薄膜晶体管阵列500的像素510和配置于图22A以及图22B所示的以往的薄膜晶体管阵列900的像素910中，通过增厚层间绝缘膜7的厚度(膜厚)Dil，也能够减小列布线4L与像素电极10之间的静电电容(源极/像素电极间电容Csp)。但是，在该情况下，在以往的像素510、像素910中，电容器电极8、电容器绝缘膜9、以及像素电极10中的平坦性劣化，因此耐压降低。
＜第一制作例＞
接下来，说明几个实际上制作上述的实施方式的薄膜晶体管阵列的例子。首先，对制作图1A、图1B以及图5A～图10B所示的薄膜晶体管阵列100的第一制作例进行说明。
在第一制作例中，将绝缘基板1设为玻璃基板，在工序11(参照图5A以及图5B)中，在玻璃基板上将钼(Mo)溅射成膜，并通过光致抗蚀剂的涂覆、钼(Mo)的蚀刻、抗蚀剂的去除，来形成行布线2L以及栅极电极2。
接着，在工序12(参照图6A以及图6B)中，使用氮化硅(SiN)将栅极绝缘膜3成膜，并且将非晶硅(a-Si)成膜为半导体图案6，将n+非晶硅(a-Si)成膜为接触层，并通过抗蚀剂的涂覆、硅(Si)的蚀刻、抗蚀剂的去除，来形成半导体图案6。
接着，在工序13(参照图7A以及图7B)中，将钼(Mo)成膜，并通过抗蚀剂的涂覆、钼(Mo)的蚀刻、抗蚀剂的去除，来形成源极电极4、源极连接布线4C、列布线4L、漏极电极5、漏极连接布线5C以及漏极焊盘5P。并且，通过短时间的硅(Si)的蚀刻，将半导体图案6中的沟道部上的接触层去除。
接着，在工序14(参照图8A以及图8B)中，使用氮化硅(SiN)将层间绝缘膜7成膜，之后，将掺锡氧化铟(ITO)成膜，并通过抗蚀剂的涂覆、掺锡氧化铟(ITO)的蚀刻、抗蚀剂的去除，来形成电容器电极8以及电容器布线8L。
接着，在工序15(参照图9A以及图9B)中，使用氮化硅(SiN)将电容器绝缘膜9成膜，并通过抗蚀剂的涂覆、氮化硅(SiN)的蚀刻、抗蚀剂的去除，从而在电容器绝缘膜9以及层间绝缘膜7形成漏极连接用开口部H2。之后，将掺锡氧化铟(ITO)成膜，并通过抗蚀剂的涂覆、掺锡氧化铟(ITO)的蚀刻、抗蚀剂的去除，来形成下像素电极10A。
接着，在工序16(参照图10A以及图10B)中，使用红色的滤色器用的感光性树脂进行曝光以及显影，形成了具有正锥形状的开口部H1的中间绝缘膜10I。
并且，在工序16(参照图10A以及图10B)中，将掺锡氧化铟(ITO)成膜，并通过抗蚀剂的涂覆、掺锡氧化铟(ITO)的蚀刻、抗蚀剂的去除，来形成上像素电极10B。另外，关于使用此时同时制作出的测试基板而测定出的透射率，中间绝缘膜10I中的波长500～600nm的光的透射率为50％以下。
在这里制作出的薄膜晶体管阵列100中，在层叠方向上，栅极电极2与源极电极4重叠的区域的面积(以下，称作“栅极电极/源极电极重叠面积”)Sgs＝168μm2、源极电极4与电容器电极8重叠的区域的面积(以下，称作“源极电极/电容器电极重叠面积”)Ssc＝273μm2、列布线4L与像素电极10重叠的区域的面积(以下，称作“源极布线/像素电极重叠面积”)Ssp＝936μm2。
此外，在薄膜晶体管阵列100中，栅极绝缘膜3的厚度(膜厚)Dgi＝0.5μm，层间绝缘膜7的厚度(膜厚)Dil＝1μm，电容器绝缘膜9的厚度(膜厚)Dci＝0.4μm，中间绝缘膜10I的厚度(膜厚)Dmi＝2μm。
此外，在薄膜晶体管阵列100中，由于氮化硅(SiN)的相对介电常数＝7、中间绝缘膜10I的相对介电常数＝3，因此栅极/源极间电容Cgs＝21fF，源极/电容器间电容Csc＝17fF，源极/像素电极间电容Csp＝9fF。
而且，在薄膜晶体管阵列100中，由于列布线4L的数量M＝640、行布线2L的数量N＝480、写入电压Vs＝15V，因此列布线4L所引起的功耗为每1帧3.1mJ。另外，已确认使用了在第一制作例中制作的薄膜晶体管阵列100的电泳类型的电子纸显示装置即使在太阳光下也正常地工作。
＜第二制作例＞
接下来，对制作图11A、图11B以及图12A～图17B所示的薄膜晶体管阵列200的第二制作例进行说明。
在第二制作例中，将绝缘基板1设为玻璃基板，在工序21(参照图12A以及图12B)中，在玻璃基板上成膜非晶硅(a/Si)作为半导体图案6，并成膜n+非晶硅(a/Si)作为接触层，并通过抗蚀剂的涂覆、硅(Si)的蚀刻、抗蚀剂的去除，来形成半导体图案6。
接着，在工序22(参照图13A以及图13B)中，将钼(Mo)溅射成膜，并通过光致抗蚀剂的涂覆、钼(Mo)的蚀刻、抗蚀剂的去除，来形成源极电极4、源极连接布线4C、列布线4L、漏极电极5、漏极连接布线5C以及漏极焊盘5P。并且，通过短时间的硅(Si)的蚀刻，将半导体图案6中的沟道部上的接触层去除。
接着，在工序23(参照图14A以及图14B)中，使用氮化硅(SiN)将栅极绝缘膜3成膜，并且将钼(Mo)溅射成膜，并通过抗蚀剂的涂覆、钼(Mo)的蚀刻、抗蚀剂的去除，形成了行布线2L以及栅极电极2。
接着，在工序24(参照图15A以及图15B)中，使用氮化硅(SiN)将层间绝缘膜7成膜，之后将钼(Mo)成膜，并通过抗蚀剂的涂覆、钼(Mo)的蚀刻、抗蚀剂的去除，形成了电容器电极8以及电容器布线8L。
接着，在工序25(参照图16A以及图16B)中，使用氮化硅(SiN)将电容器绝缘膜9成膜，并通过抗蚀剂的涂覆、氮化硅(SiN)的蚀刻、抗蚀剂的去除从而在电容器绝缘膜9、层间绝缘膜7、以及栅极绝缘膜3形成了漏极连接用开口部H3。之后，将掺锡氧化铟(ITO)成膜，并通过抗蚀剂的涂覆、掺锡氧化铟(ITO)的蚀刻、抗蚀剂的去除，形成了下像素电极10A。
接着，在工序26(参照图17A以及图17B)中，使用聚酰亚胺系的感光性树脂进行曝光以及显影，形成了具有正锥形状的开口部H1的中间绝缘膜10I。而且，在工序26(参照图17A以及图17B)中，将掺锡氧化铟(ITO)成膜，并通过抗蚀剂的涂覆、掺锡氧化铟(ITO)的蚀刻、抗蚀剂的去除，形成了上像素电极10B。
在这里制作的薄膜晶体管阵列200中，栅极电极/源极电极重叠面积Sgs＝168μm2，源极电极/电容器电极重叠面积Ssc＝121μm2，源极布线/像素电极重叠面积Ssp＝920μm2。
此外，在薄膜晶体管阵列200中，栅极绝缘膜3的厚度(膜厚)Dgi＝0.5μm，层间绝缘膜7的厚度(膜厚)Dil＝1μm，电容器绝缘膜9的厚度(膜厚)Dci＝0.4μm，中间绝缘膜10I的厚度(膜厚)Dmi＝2μm。
此外，在薄膜晶体管阵列200中，由于氮化硅(SiN)的相对介电常数＝7、中间绝缘膜10I的相对介电常数＝3.5，因此栅极/源极间电容Cgs＝21fF，源极/电容器间电容Csc＝5fF，源极/像素电极间电容Csp＝9fF。
而且，在薄膜晶体管阵列200中，由于列布线4L的数量M＝640、行布线2L的数量N＝480、写入电压Vs＝15V，因此列布线4L所引起的功耗为每1帧2.4mJ。另外，已确认使用了在第二制作例中制作的薄膜晶体管阵列200的电泳类型的电子纸显示装置即使在太阳光下也正常地工作。
＜第三制作例＞
接下来，对第三制作例进行说明。在第三制作例中，在与第一制作例相同的各工序中，制作了图1A、图1B以及图5A～图10B所示的薄膜晶体管阵列100。但是，在第三制作例中，代替在第一制作例中使用的红色的滤色器用的感光性树脂，而是使用丙烯酸系的透明感光性树脂来作为中间绝缘膜10I。另外，关于使用此时同时制作的测试基板而测定出的透射率，中间绝缘膜10I中的波长500～600nm的光的透射率为60％以上。
在这里制作的薄膜晶体管阵列100中，栅极电极/源极电极重叠面积Sgs＝168μm2，源极电极/电容器电极重叠面积Ssc＝273μm2，源极布线/像素电极重叠面积Ssp＝936μm2。
此外，在薄膜晶体管阵列100中，栅极绝缘膜3的厚度(膜厚)Dgi＝0.5μm，层间绝缘膜7的厚度(膜厚)Dil＝1μm，电容器绝缘膜9的厚度(膜厚)Dci＝0.4μm，中间绝缘膜10I的厚度(膜厚)Dmi＝2μm。
此外，在薄膜晶体管阵列100中，由于氮化硅(SiN)的相对介电常数＝7、中间绝缘膜10I的相对介电常数＝3，因此栅极/源极间电容Cgs＝21fF，源极/电容器间电容Csc＝17fF，源极/像素电极间电容Csp＝9fF。
而且，在薄膜晶体管阵列100中，由于列布线4L的数量M＝640、行布线2L的数量N＝480、写入电压Vs＝15V，因此列布线4L所引起的功耗为每1帧3.1mJ。另外，虽然已确认使用了在第三制作例中制作的薄膜晶体管阵列100的电泳类型的电子纸显示装置在室内光下正常地动作，但在太阳光下对比度降低。
＜第一比较例＞
这里，说明几个为了确认本实施方式的薄膜晶体管阵列100、薄膜晶体管阵列200中的效果而制作出的以往的薄膜晶体管阵列的例子。首先，说明通过对图5A～图9B所示的薄膜晶体管阵列100进行制作的各工序，制作了图18A以及图18B所示的薄膜晶体管阵列500的第一比较例。
在这里制作出的薄膜晶体管阵列500中，栅极电极/源极电极重叠面积Sgs＝168μm2，源极电极/电容器电极重叠面积Ssc＝273μm2，源极布线/像素电极重叠面积Ssp＝936μm2。
此外，在薄膜晶体管阵列500中，栅极绝缘膜3的厚度(膜厚)Dgi＝0.5μm，层间绝缘膜7的厚度(膜厚)Dil＝1μm，电容器绝缘膜9的厚度(膜厚)Dci＝0.4μm。
此外，在薄膜晶体管阵列500中，由于氮化硅(SiN)的相对介电常数＝7，因此栅极/源极间电容Cgs＝21fF，源极/电容器间电容Csc＝17fF，源极/像素电极间电容Csp＝39fF。
而且，在薄膜晶体管阵列500中，由于列布线4L的数量M＝640、行布线2L的数量N＝480、写入电压Vs＝15V，因此列布线4L所引起的功耗为每1帧5.2mJ。
＜第二比较例＞
接下来，对第二比较例进行说明。在第二比较例中，通过制作图12A～图16B所示的薄膜晶体管阵列200的各工序，制作了图22A以及图22B所示的薄膜晶体管阵列900。
在这里制作出的薄膜晶体管阵列900中，栅极电极/源极电极重叠面积Sgs＝168μm2，源极电极/电容器电极重叠面积Ssc＝121μm2，源极布线/像素电极重叠面积Ssp＝920μm2。
此外，在薄膜晶体管阵列900中，栅极绝缘膜3的厚度(膜厚)Dgi＝0.5μm，层间绝缘膜7的厚度(膜厚)Dil＝1μm，电容器绝缘膜9的厚度(膜厚)Dci＝0.4μm。
此外，在薄膜晶体管阵列900中，由于氮化硅(SiN)的相对介电常数＝7，因此栅极/源极间电容Cgs＝21fF，源极/电容器间电容Csc＝5fF，源极/像素电极间电容Csp＝29fF。
而且，在薄膜晶体管阵列900中，由于列布线4L的数量M＝640、行布线2L的数量N＝480、写入电压Vs＝15V，因此列布线4L所引起的功耗为每1帧3.7mJ。
如此，比较第一制作例～第三制作例、第一比较例以及第二比较例可知，在本实施方式的薄膜晶体管阵列中，与以往的薄膜晶体管阵列相比，由列布线4L引起的每1帧的功耗降低。这是因为在本实施方式的薄膜晶体管阵列中，在薄膜晶体管阵列中呈矩阵状配置的像素所具备的像素电极其由在下像素电极与上像素电极之间夹着中间绝缘膜的双层导电层构成，源极/像素电极间电容Csp比以往的薄膜晶体管阵列小。
如上所述，根据本实施方式，在薄膜晶体管阵列中呈矩阵状配置的像素所具备的像素电极其由在下像素电极与上像素电极之间夹着中间绝缘膜的双层导电层构成。由此，在本实施方式的薄膜晶体管阵列中，在各个像素中，与以往的像素中的列布线与单层的像素电极之间的静电电容(源极/像素电极间电容Csp)相比，能够减小列布线与上方的像素电极之间的静电电容(源极/像素电极间电容Csp)。由此，在本实施方式的薄膜晶体管阵列中，与将以往的构造的像素呈矩阵状配置多个而成的薄膜晶体管阵列相比，能够降低进行显示的改写时的功耗。
由此，在采用了本实施方式的薄膜晶体管阵列的显示装置中，能够进一步实现低功耗化。此外，在将本实施方式的薄膜晶体管阵列应用于使用内置的电池的电力来进行显示的改写的类型的显示装置的情况下，能够减少更换电池的频度。此外，在将本实施方式的薄膜晶体管阵列应用于使用转换了来自RFID的读写器的电波而得的电力来进行显示的改写的类型的显示装置的情况下，即使是弱电波也能够进行改写，能够增长改写时的读写器的距离。
以上，参照附图说明了本发明的实施方式，但具体构成并不限于该实施方式，也包含不脱离本发明的主旨的范围内的各种变更。
附图标记说明
100、200…薄膜晶体管阵列
110、210…像素
111、211…薄膜晶体管
1…绝缘基板
2…栅极电极
2L…行布线(栅极布线)
3…栅极绝缘膜
4…源极电极
4L…列布线(源极布线)
4C…源极连接布线
5…漏极电极
5C…漏极连接布线
5P…漏极焊盘
6…半导体图案
7…层间绝缘膜
8…电容器电极
8L…电容器布线
9…电容器绝缘膜
10…像素电极
10A…下像素电极
10B…上像素电极
10I…中间绝缘膜
H1…开口部
H2、H3…漏极连接用开口部

Claims (7)

1.一种薄膜晶体管阵列，形成于绝缘基板上，
该薄膜晶体管阵列具有多个像素，所述像素具备薄膜晶体管、像素电极、以及电容器电极，
所述多个像素在多根列布线与多根行布线交叉的位置呈矩阵状配置，所述多根列布线以沿列方向延伸的方式配置，所述多根行布线以沿与所述列布线正交的行方向延伸的方式配置，
所述薄膜晶体管具有栅极电极、源极电极、漏极电极、以及位于所述源极电极与所述漏极电极之间的半导体图案，
所述半导体图案配置于在层叠方向上隔着栅极绝缘膜而与所述栅极电极重叠的位置，
所述电容器电极在所述层叠方向上隔着层间绝缘膜而配置于所述薄膜晶体管之上，
所述像素电极在所述层叠方向上隔着电容器绝缘膜而配置于所述电容器电极之上，
所述源极电极与所述列布线连接，
所述栅极电极与所述行布线连接，
所述漏极电极与所述像素电极连接，
所述电容器电极与电容器布线连接，
所述像素电极由下层的电极即下像素电极与上层的电极即上像素电极这双层导电层构成，
在所述下像素电极与所述上像素电极之间夹着中间绝缘膜，
所述上像素电极经由所述中间绝缘膜的开口部与所述下像素电极连接，
通过所述电容器电极与所述下像素电极的重叠来构成静电电容，
所述列布线配置于在所述层叠方向上不与所述电容器电极以及所述下像素电极重叠但与所述上像素电极重叠的位置。
2.如权利要求1所述的薄膜晶体管阵列，
所述中间绝缘膜为树脂。
3.如权利要求1或2所述的薄膜晶体管阵列，
在沿着所述层叠方向的剖视中，所述中间绝缘膜的所述开口部的形状为正锥形状。
4.如权利要求2所述的薄膜晶体管阵列，
所述半导体图案为非晶硅，
所述中间绝缘膜在500nm～600nm的波长范围内的光的透射率为50％以下。
5.如权利要求1所述的薄膜晶体管阵列，
所述栅极绝缘膜、所述层间绝缘膜以及所述电容器绝缘膜为无机物质。
6.一种薄膜晶体管阵列的制造方法，至少包含如下工序：
在绝缘基板上形成包含栅极电极以及行布线在内的电极的工序；
在所述绝缘基板之上、所述栅极电极以及所述行布线之上形成栅极绝缘膜的工序；
在与所述栅极电极重叠的位置形成半导体图案的工序；
在所述栅极绝缘膜以及所述半导体图案之上，形成包含列布线、源极连接布线、源极电极、漏极电极、漏极连接布线以及漏极焊盘在内的电极的工序；
在所述列布线、所述源极连接布线、所述源极电极、所述漏极电极、所述漏极连接布线以及所述漏极焊盘之上形成层间绝缘膜的工序；
在所述层间绝缘膜之上以在层叠方向上不与所述列布线重叠的方式形成电容器电极以及电容器布线的工序；
在所述层间绝缘膜、所述电容器电极以及所述电容器布线之上形成电容器绝缘膜的工序；
在所述漏极焊盘之上的所述电容器绝缘膜以及所述层间绝缘膜中，开设漏极连接用开口部的工序；
在所述电容器绝缘膜之上且在所述漏极连接用开口部的位置，以在所述层叠方向上不与所述列布线重叠的方式形成与所述漏极焊盘连接的下像素电极的工序；
在所述电容器绝缘膜以及所述下像素电极之上，形成在一部分具有开口部的中间绝缘膜的工序；以及
在所述中间绝缘膜之上且在所述开口部的位置，以在所述层叠方向上与所述列布线重叠的方式形成与所述下像素电极连接的上像素电极的工序。
7.一种薄膜晶体管阵列的制造方法，至少包含如下工序：
在绝缘基板上形成半导体图案的工序；
在所述绝缘基板之上与所述半导体图案之上，形成包含列布线、源极连接布线、源极电极、漏极电极、漏极连接布线以及漏极焊盘在内的电极的工序；
在所述绝缘基板、所述半导体图案、所述列布线、所述源极连接布线、所述源极电极、所述漏极电极、所述漏极连接布线以及所述漏极焊盘之上形成栅极绝缘膜的工序；
在所述栅极绝缘膜之上形成包含栅极电极以及行布线在内的电极的工序；
在所述栅极绝缘膜之上、所述栅极电极以及所述行布线之上形成层间绝缘膜的工序；
在所述层间绝缘膜之上以在层叠方向上不与所述列布线重叠的方式形成电容器电极以及电容器布线的工序；
在所述层间绝缘膜、所述电容器电极及所述电容器布线之上形成电容器绝缘膜的工序；
在所述漏极焊盘之上的所述电容器绝缘膜、所述层间绝缘膜以及所述栅极绝缘膜中，开设漏极连接用开口部的工序；
在所述电容器绝缘膜之上且在所述漏极连接用开口部的位置，以在所述层叠方向上不与所述列布线重叠的方式形成与所述漏极焊盘连接的下像素电极的工序；
在所述电容器绝缘膜以及所述下像素电极之上，形成在一部分具有开口部的中间绝缘膜的工序；以及
在所述中间绝缘膜之上且在所述开口部的位置，以在所述层叠方向上与所述列布线重叠的方式形成与所述下像素电极连接的上像素电极的工序。
CN201980069777.4A 2018-11-12 2019-11-06 薄膜晶体管阵列及其制造方法 Active CN112912793B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018212157A JP2020079830A (ja) 2018-11-12 2018-11-12 薄膜トランジスタアレイおよびその製造方法
JP2018-212157 2018-11-12
PCT/JP2019/043377 WO2020100669A1 (ja) 2018-11-12 2019-11-06 薄膜トランジスタアレイおよびその製造方法

Publications (2)

Publication Number Publication Date
CN112912793A CN112912793A (zh) 2021-06-04
CN112912793B true CN112912793B (zh) 2024-01-02

Family

ID=70731538

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980069777.4A Active CN112912793B (zh) 2018-11-12 2019-11-06 薄膜晶体管阵列及其制造方法

Country Status (6)

Country Link
US (1) US11709406B2 (zh)
EP (1) EP3882693B1 (zh)
JP (1) JP2020079830A (zh)
CN (1) CN112912793B (zh)
TW (1) TWI821451B (zh)
WO (1) WO2020100669A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001082273A1 (fr) * 2000-04-21 2001-11-01 Seiko Epson Corporation Dispositif electro-optique
JP2007047506A (ja) * 2005-08-10 2007-02-22 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置とその製造方法
CN100470311C (zh) * 2004-09-21 2009-03-18 卡西欧计算机株式会社 显示板及其制造方法
CN102986012A (zh) * 2010-07-09 2013-03-20 夏普株式会社 薄膜晶体管基板及其制造方法和液晶显示面板
CN106932983A (zh) * 2015-12-31 2017-07-07 乐金显示有限公司 显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3994752B2 (ja) 2002-02-08 2007-10-24 凸版印刷株式会社 リターナブルコンテナ
US7388633B2 (en) * 2002-12-13 2008-06-17 Victor Company Of Japan, Limited Reflective liquid crystal display
JP4866703B2 (ja) * 2006-10-20 2012-02-01 株式会社 日立ディスプレイズ 液晶表示装置
GB0807767D0 (en) * 2008-04-29 2008-06-04 Plastic Logic Ltd Off-set top pixel electrode configuration
WO2011021439A1 (ja) * 2009-08-21 2011-02-24 シャープ株式会社 液晶表示装置および液晶表示装置の製造方法
KR101765862B1 (ko) * 2010-09-07 2017-08-09 엘지디스플레이 주식회사 액정표시장치
KR20160089008A (ko) * 2015-01-16 2016-07-27 삼성디스플레이 주식회사 액정 표시 장치
KR20180081076A (ko) * 2015-11-04 2018-07-13 미츠비시 가스 가가쿠 가부시키가이샤 열가소성 수지 조성물 및 그 성형체

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001082273A1 (fr) * 2000-04-21 2001-11-01 Seiko Epson Corporation Dispositif electro-optique
CN100470311C (zh) * 2004-09-21 2009-03-18 卡西欧计算机株式会社 显示板及其制造方法
JP2007047506A (ja) * 2005-08-10 2007-02-22 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置とその製造方法
CN102986012A (zh) * 2010-07-09 2013-03-20 夏普株式会社 薄膜晶体管基板及其制造方法和液晶显示面板
CN106932983A (zh) * 2015-12-31 2017-07-07 乐金显示有限公司 显示装置

Also Published As

Publication number Publication date
EP3882693A1 (en) 2021-09-22
US11709406B2 (en) 2023-07-25
EP3882693B1 (en) 2023-09-13
TWI821451B (zh) 2023-11-11
WO2020100669A1 (ja) 2020-05-22
TW202029512A (zh) 2020-08-01
US20210263356A1 (en) 2021-08-26
JP2020079830A (ja) 2020-05-28
EP3882693A4 (en) 2021-12-29
CN112912793A (zh) 2021-06-04

Similar Documents

Publication Publication Date Title
CN108020945B (zh) 触摸式显示面板及其短路修复方法
KR20180076661A (ko) 표시 장치용 기판과 그를 포함하는 표시 장치
US8575605B2 (en) Organic light-emitting display device and method of manufacturing the same
JP2006286773A (ja) 薄膜トランジスタ装置およびその製造方法並びに薄膜トランジスタアレイおよび薄膜トランジスタディスプレイ
CN109313517B (zh) 具有触摸面板的显示装置及其制造方法
US8259244B2 (en) Display substrate and method of manufacturing the same
US20140131718A1 (en) Tft array substrate and manufacturing method thereof
US20210183899A1 (en) Active matrix substrate and method for manufacturing same
EP2261733B1 (en) Pixel designs for improving the aperture ratio of a liquid crystal display
US20230065335A1 (en) Organic Light Emitting Display Device
US20210183902A1 (en) Thin film transistor array
US20150138475A1 (en) Array substrate and liquid crystal display panel provided with same
US10141349B2 (en) Thin-film transistor array, fabrication method therefor, image display device and display method
CN112912793B (zh) 薄膜晶体管阵列及其制造方法
CN109496281B (zh) 具有触摸面板的显示装置
US20240172476A1 (en) Display Substrate and Display Apparatus
US9171932B2 (en) Display panel and method of manufacturing the same
US10928691B2 (en) Active matrix substrate comprising a first contact hole that overlaps with a counter electrode control line and passes through a flattening film and liquid crystal display with the same
US20210183903A1 (en) Thin film transistor array
US11289563B2 (en) Electrode contact structure, display control driver, and display device
US10634963B2 (en) Thin-film transistor array and method for manufacturing the same
CN117594605A (zh) 发光显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant