TWI821451B - 薄膜電晶體陣列及其製造方法 - Google Patents

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Abstract

形成於絕緣基板上的薄膜電晶體陣列中，具有具備薄膜電晶體、畫素電極及電容器電極的複數個畫素，前述複數個畫素為，在以延伸於列方向之方式配置的複數條列配線與以延伸於和列配線正交的行方向之方式配置的複數條行配線交叉的位置，配置成矩陣狀，畫素電極係由為下層的電極之下畫素電極與為上層的電極之上畫素電極的雙層導電層所構成，在下畫素電極與上畫素電極之間包夾有中間絕緣膜，上畫素電極係隔介中間絕緣膜的開口部與下畫素電極連接，藉由電容器電極與下畫素電極之重疊而構成靜電電容，列配線係於前述積層方向，不與電容器電極及下畫素電極重疊，而配置在與上畫素電極重疊的位置。

Description

薄膜電晶體陣列及其製造方法
本發明係有關一種薄膜電晶體陣列及其製造方法。 本案係依據2018年11月12日在日本申請之特願2018-212157號主張優先權，並在此沿用其內容。
以半導體自身為基板的電晶體或積體電路技術為基礎，在玻璃基板上製造非晶矽(a-Si)或多晶矽(poly-Si)的薄膜電晶體(Thin Film Transistor：TFT)陣列，並應用於液晶顯示裝置(液晶顯示器)等。
薄膜電晶體係擔任開關的角色，在透過對行方向配線賦予選擇電壓將薄膜電晶體設為導通(on)狀態時，將被賦予至列方向配線的信號電壓寫入被連接於汲極電極的畫素電極。以下，將行方向配線稱為「閘極配線」，將列方向配線稱為「源極配線」。此處寫入的電壓被汲極電極或畫素電極與電容器電極之間所設置的儲存電容器所保持。
此外，在薄膜電晶體陣列中，由於薄膜電晶體的源極與汲極之作用會依寫入畫素電極的信號電壓之極性而變化，無法依動作來決定薄膜電晶體中之源極與汲極的唯一性。於是，在以下的說明中，將連接於列方向配線者稱為源極，連接於畫素電極者稱為汲極，將源極與汲極之稱呼方式統一作說明。
薄膜電晶體陣列在藉由閘極配線的電位(以下，稱為「閘極電位」)將薄膜電晶體從導通(on)狀態切換為截止(off)狀態之際會有產生畫素電位變化之所稱閘極饋通(gate feed through)的現象。依此閘極饋通現象，畫素電位會變化以由下式(1)所表示的閘極饋通現象之電壓(以下，稱為「閘極饋通電壓」)Vgf之量。此值有必要抑制在數V以內。
Vgf=ΔVg×Cgd/(Cgd＋Cs＋Cp)　　　…(1)
上式(1)中，ΔVg係閘極電位之變化量(以下，稱為「閘極電位變化量」)，Cgd係閘極與汲極之間的電容(以下，稱為「閘極・汲極間電容」)，Cs係畫素電極與電容器電極之間的電容(以下，稱為「儲存電容」)，Cp係每1畫素的顯示媒體之電容(以下，稱為「顯示媒體電容」)。
從上式(1)可知若顯示媒體電容Cp大則可省略儲存電容Cs。另一方面，從上式(1)可知若顯示媒體電容Cp小則變得需要儲存電容Cs。但是，顯示媒體電容Cp若比起儲存電容Cs小非常多則可無視。
這樣的薄膜電晶體陣列的技術逐漸進展到以液晶作為顯示媒體的液晶顯示裝置(液晶顯示器)等。又，近年來，亦開發了將薄膜電晶體陣列與電泳媒體組合後的顯示裝置。該顯示裝置亦被稱呼為電子紙顯示裝置。
電子紙顯示裝置係被期待作為比液晶顯示裝置還低耗電的顯示裝置。一般的液晶顯示裝置只能在正進行驅動的期間作顯示，為保持該顯示有必要持續驅動。相對地，電泳型電子紙顯示裝置由於在驅動終了後仍可保持顯示，故沒必要持續驅動。
再者，近年來，例如，像專利文獻1亦提案了將電子紙顯示裝置與屬個體辨識技術的RFID(Radio Frequency IDentifier)組合而成的顯示裝置。專利文獻1揭示一種顯示媒體，係於RFID保存容器(container)的內容物之資料，使安裝在此容器的顯示裝置顯示內容物的資料。如此，能以目視確認容器的內容物。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2003-233786號公報
[發明欲解決之課題]
就將如專利文獻1所揭示這種電子紙顯示裝置與RFID組合而成的顯示裝置來說，可想到(1)使用內建的電池之電力進行顯示的重寫之型式，及(2)將來自進行RFID的資料重寫的讀寫器(reader/writer)的電波變換成電力，使用該電力進行顯示的重寫之型式。然而，任一型式的顯示裝置中在進行顯示的重寫時都有減低耗電量之課題。原因在於，就前者使用內建的電池的電力進行顯示的重寫型顯示裝置來說，當耗電量大時，必須頻繁進行電池交換。又，就後者使用變換來自RFID的讀寫器的電波後的電力進行顯示的重寫之類型的顯示裝置來說，當耗電量大時，只在電波強的近距離可進行重寫。
本發明係依據上述課題而研創，目的在於提供一種可減低在進行顯示的重寫時的耗電量之薄膜電晶體陣列及其製造方法。 [用以解決課題之手段]
為解決上述課題，本發明第1態樣之薄膜電晶體陣列為，在形成於絕緣基板上的薄膜電晶體陣列中， 具有具備薄膜電晶體、畫素電極及電容器電極的複數個畫素， 前述複數個畫素為，在以延伸於列方向之方式配置的複數條列配線與以延伸於和前述列配線正交的行方向之方式配置的複數條行配線交叉的位置，配置成矩陣狀， 前述薄膜電晶體係具有閘極電極、源極電極、汲極電極、及位在前述源極電極與前述汲極電極之間的半導體圖案， 前述半導體圖案係於積層方向隔介閘極絕緣膜配置在和前述閘極電極重疊的位置， 前述電容器電極係於前述積層方向隔介層間絕緣膜配置在前述薄膜電晶體之上， 前述畫素電極係於前述積層方向隔介電容器絕緣膜配置在前述電容器電極之上， 前述源極電極係連接於前述列配線， 前述閘極電極係連接於前述行配線， 前述汲極電極係連接於前述畫素電極， 前述電容器電極係連接於電容器配線， 前述畫素電極係由為下層的電極之下畫素電極與為上層的電極之上畫素電極的雙層導電層所構成， 在前述下畫素電極與前述上畫素電極之間包夾有中間絕緣膜， 前述上畫素電極係隔介前述中間絕緣膜的開口部與前述下畫素電極連接， 藉由前述電容器電極與前述下畫素電極之重疊而構成靜電電容， 前述列配線係於前述積層方向，不與前述電容器電極及前述下畫素電極重疊，而配置在與前述上畫素電極重疊的位置。
又，亦可為：薄膜電晶體陣列中的前述中間絕緣膜係樹脂。
又，亦可為：在薄膜電晶體陣列中，在沿著前述積層方向的剖視中，前述中間絕緣膜的前述開口部的形狀為正錐形。
又，亦可為：薄膜電晶體陣列中的前述半導體圖案係非晶質矽，前述中間絕緣膜為，波長500～600nm的光之透射率係50%以下。
又，亦可為：薄膜電晶體陣列中的前述閘極絕緣膜、前述層間絕緣膜及前述電容器絕緣膜係無機物。
又，本發明第2態樣之薄膜電晶體陣列的製造方法為，至少包含： 在絕緣基板上形成閘極電極及含有行配線的電極之製程； 在前述絕緣基板與前述閘極電極及前述行配線之上形成閘極絕緣膜之製程； 在和前述閘極電極重疊的位置形成半導體圖案之製程； 在前述閘極絕緣膜及前述半導體圖案之上，形成列配線、源極連接配線、源極電極、汲極電極、汲極連接配線及含有汲極墊的電極之製程； 在前述列配線、前述源極連接配線、前述源極電極、前述汲極電極、前述汲極連接配線及前述汲極墊之上形成層間絕緣膜之製程； 在前述層間絕緣膜之上形成電容器電極及電容器配線之製程； 在前述層間絕緣膜、前述電容器電極及前述電容器配線之上形成電容器絕緣膜之製程； 在前述汲極墊之上的前述電容器絕緣膜及前述層間絕緣膜開設汲極連接用開口部之製程； 在前述電容器絕緣膜之上形成在前述汲極連接用開口部的位置連接於前述汲極墊的下畫素電極之製程； 在前述電容器絕緣膜及前述下畫素電極之上形成一部分具有開口部的中間絕緣膜之製程；及 在前述中間絕緣膜之上形成在前述開口部的位置連接於前述下畫素電極的上畫素電極之製程。
又，本發明第3態樣之薄膜電晶體陣列的製造方法至少包含： 在絕緣基板上形成半導體圖案之製程； 在前述絕緣基板與前述半導體圖案之上，形成列配線、源極連接配線、源極電極、汲極電極、汲極連接配線及含有汲極墊的電極之製程； 在前述絕緣基板、前述半導體圖案、前述列配線、前述源極連接配線、前述源極電極、前述汲極電極、前述汲極連接配線及前述汲極墊之上形成閘極絕緣膜之製程； 在前述閘極絕緣膜之上形成閘極電極及含有行配線的電極之製程； 在前述閘極絕緣膜與前述閘極電極及前述行配線之上形成層間絕緣膜之製程； 在前述層間絕緣膜之上形成電容器電極及電容器配線之製程； 在前述層間絕緣膜、前述電容器電極及前述電容器配線之上形成電容器絕緣膜之製程； 在前述汲極墊之上的前述電容器絕緣膜、前述層間絕緣膜及前述閘極絕緣膜開設汲極連接用開口部之製程； 在前述電容器絕緣膜之上形成在前述汲極連接用開口部之位置連接於前述汲極墊的下畫素電極之製程； 在前述電容器絕緣膜及前述下畫素電極之上形成一部分具有開口部的中間絕緣膜之製程；及 在前述中間絕緣膜之上形成在前述開口部的位置連接於前述下畫素電極的上畫素電極之製程。 [發明之效果]
依據本發明，能獲得可提供一種能減低在進行顯示的重寫時的耗電量之薄膜電晶體陣列及其製造方法之功效。
＜第1實施形態＞ 以下，針對本發明實施形態，參照圖面作說明。圖1A及圖1B係表示第1實施形態的薄膜電晶體陣列的構造之一例的圖。就圖1A及圖1B而言，係示意地表示薄膜電晶體陣列的構造。以下，將薄膜電晶體陣列稱為「薄膜電晶體陣列100」。於薄膜電晶體陣列100形成有具備1個薄膜電晶體(Thin Film Transistor：TFT)的畫素。以下，將薄膜電晶體稱為「薄膜電晶體111」，將畫素稱為「畫素110」。更具體言之，圖1A係示意地表示形成於薄膜電晶體陣列100的畫素110中之平面的構造之平面圖，圖1B係示意地表示圖1A所示之畫素110的平面圖中之A-A’剖面的構造之剖面圖。又，在圖1A所示之畫素110的平面圖中，為了容易理解形成於下層的構成要素之位置，針對一部分的構成要素(下畫素電極10A與上畫素電極10B)僅顯示輪廓。
薄膜電晶體陣列100係形成在絕緣基板1之上。薄膜電晶體陣列100中，以延伸於列方向(縱方向)之方式配置複數條列配線4L，以延伸於和列配線4L正交的行方向(橫方向)之方式配置複數條行配線2L。然後，在薄膜電晶體陣列100中，在列配線4L與行配線2L交叉的位置分別配置畫素110。亦即，複數個畫素110係沿著列配線4L與行配線2L的各者配置成矩陣狀(行列狀)。也就是，薄膜電晶體陣列100中，在藉由列配線4L與行配線2L區劃成矩陣狀的各個區域配置畫素110。
參照圖1A所示之畫素110的平面圖及圖1B所示之畫素110的A-A’剖面圖，針對畫素110的構造作說明。畫素110係含有薄膜電晶體111、畫素電極10及電容器電極8所構成。 (方向定義) 本實施形態中，將薄膜電晶體111、電容器電極8、畫素電極10積層的方向(圖1B中的上下方向)稱為積層方向。又，將相對於絕緣基板1形成列配線4L、行配線2L等的各構成之側(圖1B中的上側)稱為上側。又，將從積層方向觀察稱為俯視，將在沿著積層方向的剖面觀察稱為剖視。
畫素110中，薄膜電晶體111係作為用以選擇畫素110的開關而作動。薄膜電晶體111係含有閘極電極2、源極電極4、汲極電極5所構成。又，薄膜電晶體111係在源極電極4與汲極電極5之間含有半導體圖案6所構成。薄膜電晶體111中，半導體圖案6係在積層方向隔介閘極絕緣膜3配置在和閘極電極2重疊的位置。
又，於畫素110中，薄膜電晶體111的源極電極4係隔介源極連接配線4C連接於對應的列配線4L。又，畫素110中，薄膜電晶體111的閘極電極2係連接於對應的行配線2L。又，畫素110中，薄膜電晶體111的汲極電極5係隔介汲極連接配線5C及汲極墊5P連接於對應的畫素電極10。又，畫素110中，電容器電極8係連接於對應的電容器配線8L。
又，畫素110中，電容器電極8係在積層方向隔介層間絕緣膜7配置在薄膜電晶體111之上。又，畫素110中，畫素電極10係在積層方向隔介電容器絕緣膜9配置在電容器電極8之上。 又，畫素110中，畫素電極10係由在積層方向且為下層的電極之下畫素電極10A與為上層的電極之上畫素電極10B的雙層的導電層所構成。而且，畫素電極10中，在下畫素電極10A與上畫素電極10B之間包夾有中間絕緣膜10I。上畫素電極10B隔介中間絕緣膜10I的開口部H1與下畫素電極10A連接。畫素110中，汲極墊5P與下畫素電極10A係隔介電容器絕緣膜9及層間絕緣膜7的汲極連接用開口部H2而連接。 畫素110中，與電容器電極8之間的靜電電容(儲存電容Cs)是藉由和下畫素電極10A重疊的區域所構成。又，在積層方向，畫素110中的列配線4L不與電容器電極8及下畫素電極10A重疊且配置在和上畫素電極10B重疊的位置。
後面將詳細述及，在這樣的構造之薄膜電晶體陣列100中，透過圖1A及圖1B所示那種畫素110的構造，可將列配線4L與上畫素電極10B之間的靜電電容設成小於習知構造的畫素中之靜電電容。藉此，具備圖1A及圖1B所示那種構造的畫素110之薄膜電晶體陣列100中，可使消耗的電量減低。
此處，針對畫素110中之列配線4L和上畫素電極10B之間的靜電電容與習知的畫素中之靜電電容之差作說明。
首先，畫素110中之列配線4L與上畫素電極10B之間的靜電電容(以下，稱為「源極・畫素電極間電容」)Csp係可由下式(2)來表示。
Csp=ε0 S/(Dil/εil＋Dci/εci＋Dmi/εmi)…(2)
上式(2)中，S係積層方向中列配線4L與上畫素電極10B重疊的區域之面積，Dil係層間絕緣膜7之厚度，εil係層間絕緣膜7之相對介電常數，Dci係電容器絕緣膜9之厚度，εci係電容器絕緣膜9之相對介電常數，Dmi係中間絕緣膜10I之厚度，εmi係中間絕緣膜10I之相對介電常數。
相對地，後面將詳細述及，習知構造的畫素中，源極・畫素電極間電容Csp大於由上式(2)所表示的畫素110中之源極・畫素電極間電容Csp。
此處，為了顯示畫素110中之源極・畫素電極間電容Csp與習知構造的畫素中之源極・畫素電極間電容Csp之差異，針對習知的薄膜電晶體陣列的構造作說明。 圖18A及圖18B係表示習知的薄膜電晶體陣列的構造之一例的圖。圖18A及圖18B中亦和圖1A及圖1B所示之畫素110同樣，示意地表示習知的薄膜電晶體陣列的構造。以下，將習知的薄膜電晶體陣列稱為「薄膜電晶體陣列500」。於薄膜電晶體陣列500形成有具備1個薄膜電晶體的習知的畫素。以下，將薄膜電晶體稱為「薄膜電晶體511」，習知的畫素稱為「畫素510」。 圖18A表示形成於薄膜電晶體陣列500的畫素510的部分之平面圖，圖18B表示畫素510的部分之平面圖中的E-E’剖面之剖面圖。又，圖18A所示之畫素510的平面圖也和圖1A所示之畫素110的平面圖同樣，針對一部分的構成要素(畫素電極10)僅顯示輪廓。此外，圖18A及圖18B中，對和圖1A及圖1B所示之畫素110對應的構成要素相同的構成要素賦予同一符號，且省略和各個構成要素相關之詳細說明。
習知的畫素510中，如圖18B所示，畫素電極10為單層。且，於積層方向，就畫素510而言，列配線4L不與電容器電極8重疊且配置在和畫素電極10重疊的位置。因此，和畫素110同樣地考慮，當將畫素510的在積層方向中列配線4L與畫素電極10重疊的區域之面積設為S、層間絕緣膜7的厚度設為Dil，層間絕緣膜7的相對介電常數設為εil、電容器絕緣膜9的厚度設為Dci、電容器絕緣膜9的相對介電常數設為εci時，畫素510中之源極・畫素電極間電容Csp係由下式(3)來表示。
Csp=ε0 S/(Dil/εil＋Dci/εci)…(3)
經比較上式(2)與上式(3)可知，上式(2)中，右邊的分母有與中間絕緣膜10I相關的關係式(Dmi/εmi)。因此，畫素110中，列配線4L與上畫素電極10B之間的源極・畫素電極間電容Csp小於習知的畫素510中之源極・畫素電極間電容Csp。原因在於，如圖1B所示，畫素110中，藉由以下畫素電極10A與上畫素電極10B雙層的導電層構成畫素電極10，比起習知的畫素510中之單層的畫素電極10，使迄至畫素電極為止的厚度增厚了中間絕緣膜10I的份量。
其次，針對畫素110中將源極・畫素電極間電容Csp設小所致之功效作說明。在以下的說明中，關於因將源極・畫素電極間電容Csp設小所獲得之畫素110的功效，藉由適當地參照圖18A～圖21B所示之具備形成於習知的薄膜電晶體陣列的1個薄膜電晶體的習知畫素的構造來作說明。 此外，在以下的說明中，為區別各個習知的薄膜電晶體陣列及畫素，將圖19A及圖19B所示之習知的薄膜電晶體陣列稱為「薄膜電晶體陣列600」，將配置於薄膜電晶體陣列600的畫素稱為「畫素610」，將畫素610所具備的薄膜電晶體稱為「薄膜電晶體611」。 又，將圖20A及圖20B所示之習知的薄膜電晶體陣列稱為「薄膜電晶體陣列700」，將配置於薄膜電晶體陣列700的畫素稱為「畫素710」，將畫素710所具備的薄膜電晶體稱為「薄膜電晶體711」。 又，將圖21A及圖21B所示之習知的薄膜電晶體陣列稱為「薄膜電晶體陣列800」，將配置於薄膜電晶體陣列800的畫素稱為「畫素810」，將畫素810所具備的薄膜電晶體稱為「薄膜電晶體811」。 圖19A～圖21B中亦和圖18A及圖18B所示之習知的畫素510同樣，表示各個習知的畫素的平面圖及剖面圖。更具體言之，圖19A表示形成於薄膜電晶體陣列600的畫素610的部分之平面圖，圖19B表示畫素610的部分的平面圖中之F-F’剖面之剖面圖。 又，圖20A表示形成於薄膜電晶體陣列700的畫素710的部分之平面圖，圖20B表示畫素710的部分的平面圖中之G-G’剖面之剖面圖。 又，圖21A表示形成於薄膜電晶體陣列800的畫素810的部分之平面圖，圖21B表示畫素810的部分的平面圖中之H-H’剖面之剖面圖。 又，圖19A～圖21A所示之各個習知的畫素的平面圖也和圖1A所示之畫素110的平面圖及圖18A所示之畫素510的平面圖同樣，針對一部分的構成要素(畫素電極10)僅顯示輪廓。此外，圖19A～圖21B中亦是，對和圖1A及圖1B所示之畫素110及圖18A及圖18B所示之畫素510對應的構成要素相同的構成要素賦予同一符號，且省略和各個構成要素相關之詳細說明。
如圖1A及圖1B所示，畫素110係由閘極電極2、源極電極4、汲極電極5或畫素電極10、電容器電極8的4系統的電極所構成。此外，連接於閘極電極2的行配線2L可想成是閘極電極2的系統，連接於源極電極4的列配線4L可想成是源極電極4的系統，連接於汲極電極5的畫素電極10可想成是汲極電極5的系統，連接於電容器電極8的電容器配線8L可想成是電容器電極8的系統。
由此觀點，畫素110中之各個電極之間的靜電電容係從4個系統的電極選擇2個系統的電極之組合，也就是4 C2 =6種。更具體言之，畫素110中之各個電極之間的靜電電容為：儲存電容Cs、閘極・源極間電容Cgs、源極・電容器間電容Csc、源極・畫素電極間電容Csp、閘極・電容器間電容Cgc、及閘極・汲極間電容Cgd之共計6個。 此處，儲存電容Cs係電容器電極8與畫素電極10之間的靜電電容。又，閘極・源極間電容Cgs係閘極電極2與源極電極4之間的靜電電容。又，源極・電容器間電容Csc係源極電極4與電容器電極8之間的靜電電容。又，源極・畫素電極間電容Csp係源極電極4與畫素電極10之間的靜電電容。又，閘極・電容器間電容Cgc係閘極電極2與電容器電極8之間的靜電電容。又，閘極・汲極間電容Cgd係閘極電極2與汲極電極5之間的靜電電容。
此外，若為一般的電晶體，因為源極電極4與汲極電極5不重疊，所以屬於源極電極4與汲極電極5之間的靜電電容之源極・汲極間電容Csd為「0」。又，圖1B所示之畫素110的構造中，因為汲極電極5和畫素電極10連接，所以源極・畫素電極間電容Csp與源極・汲極間電容Csd係並列。因此，畫素110中，於源極・畫素電極間電容Csp加算源極・汲極間電容Csd來考量。同樣地，畫素110中，因為閘極・汲極間電容Cgd與屬於閘極電極2和畫素電極10之間的靜電電容之閘極・畫素電極間電容Cgp係並列，所以於閘極・汲極間電容Cgd加算閘極・畫素電極間電容Cgp來考量。
由此觀點，與畫素110中之各個電極之間的6種靜電電容中的源極電極4之配線、也就是列配線4L直接連接的是，閘極・源極間電容Cgs、源極・電容器間電容Csc及源極・畫素電極間電容Csp//儲存電容Cs。又，與畫素110中之各個電極之間的6種靜電電容之中的閘極電極2之配線，也就是行配線2L直接連接的是，閘極・源極間電容Cgs、閘極・電容器間電容Cgc、閘極・汲極間電容Cgd//儲存電容Cs。
此處，「//」係指電容的串聯電路。亦即，源極・畫素電極間電容Csp//儲存電容Cs中之源極・畫素電極間電容Csp與儲存電容Cs之關係係由下式(4)來表示，閘極・汲極間電容Cgd//儲存電容Cs中之閘極・汲極間電容Cgd與儲存電容Cs之關係係由下式(5)來表示。
Csp//Cs=1/(1/Csp＋1/Cs)…(4)
Cgd//Cs=1/(1/Cgd＋1/Cs)…(5)
又，畫素110中之各個電極之間的6種靜電電容當中，儲存電容Cs因為有必要保持畫素110的電位，故設計成具有某程度大小的電容。相對地，畫素110中之其他的靜電電容，也就是閘極・源極間電容Cgs、源極・電容器間電容Csc、源極・畫素電極間電容Csp、閘極・電容器間電容Cgc及閘極・汲極間電容Cgd的5種靜電電容係小的電容。最好是在畫素110中，儲存電容Cs除外的5種靜電電容為「0」。但是，畫素110中，形成有閘極電極2和源極電極4及汲極電極5各自的一部分之區域一定會重疊。因此，儲存電容Cs除外的5種靜電電容中之閘極・源極間電容Cgs和閘極・汲極間電容Cgd不能設為「0」。
又，薄膜電晶體陣列100中，列配線4L與行配線2L會成為既定的電位。因此，最好是列配線4L與行配線2L係配置在畫素電極10之下。原因在於，於俯視中，當列配線4L與行配線2L未被畫素電極10覆蓋時，會導致列配線4L、行配線2L的電位對在畫素110中的顯示造成影響。此外，俯視中，也就是將薄膜電晶體陣列100從顯示面側觀察的情況，在各個畫素電極10之間的區域中，無法將列配線4L、行配線2L隱藏在畫素電極10之下。但是，因為此時的列配線4L、行配線2L的區域比畫素電極10的區域小，所以對顯示的影響可無視。
就畫素110而言，於俯視中，在列配線4L、行配線2L的區域和畫素電極10的區域重疊的部分，在列配線4L與畫素電極10重疊的區域構成源極・畫素電極間電容Csp，在行配線2L與畫素電極10重疊的區域構成閘極・畫素電極間電容Cgp。
此外，即是在習知的畫素中亦可將源極・畫素電極間電容Csp、閘極・畫素電極間電容Cgp設為「0」。更具體言之，如圖19B所示之習知的畫素610的構造，透過作成將列配線4L全部以電容器電極8覆蓋的構造，可將源極・畫素電極間電容Csp設為「0」。但是，在此構成的情況，導致源極・電容器間電容Csc變成大的電容。原因在於，在圖19B所示之習知的畫素610的構造中，由圖18B所示之習知的畫素510中形成源極・畫素電極間電容Csp的部分的層間絕緣膜7與電容器絕緣膜9所構成的絕緣膜，圖19B中僅在層間絕緣膜7變薄而成為源極・電容器間電容Csc，導致源極・電容器間電容Csc增加超過源極・畫素電極間電容Csp所減少的份量。因此，藉由像圖19B所示之畫素610那種構造縮小源極・畫素電極間電容Csp(設為「0」)，與減低在畫素610中的耗電沒關係。
又，在電容器配線8L是平行於行配線2L的構成之畫素中，如同圖20A所示之習知的畫素710的構造，透過消除在俯視中行配線2L與電容器配線8L重疊的區域，可將閘極・電容器間電容Cgc設為「0」。但是，在此構成的情況，無法將源極・畫素電極間電容Csp設為「0」。
又，俯視中，在電容器配線8L是平行於列配線4L的構成之畫素中，如同圖21A所示之習知的畫素810的構造，可消除列配線4L與電容器配線8L重疊的區域。藉此，可將源極・電容器間電容Csc設為「0」。但是，在此構成的情況，無法將閘極・電容器間電容Cgc設為「0」。
而且，閘極・源極間電容Cgs、源極・電容器間電容Csc、源極・畫素電極間電容Csp、閘極・電容器間電容Cgc及閘極・汲極間電容Cgd的5種靜電電容中的電容值不為「0」的靜電電容彼此，在電容值的位數方面是相同程度的大小，比儲存電容Cs的電容值小2～3位數。
此處，針對將薄膜電晶體陣列100中之列配線4L的數量設為「M(M係正整數)」、行配線2L的數量設為「N(N係正整數)」的情況，藉由不為「0」的靜電電容所消耗的電量(耗電量)作說明。 圖2～圖4係說明在第1實施形態的薄膜電晶體陣列100中計算電量的一例之圖。圖2表示藉由連接於薄膜電晶體陣列100的任一列配線4L的靜電電容消耗於1圖框的電量之計算例。又，圖3表示藉由連接於薄膜電晶體陣列100的任一行配線2L的靜電電容消耗於1圖框的電量之計算例。又，圖4表示在經由薄膜電晶體111將儲存電容充電之際從薄膜電晶體111供給到1圖框的電量之計算例。
首先，使用圖2說明藉由連接於薄膜電晶體陣列100的任一列配線4L的靜電電容消耗於1圖框的電量之計算例。連接於薄膜電晶體陣列100中任一條列配線4L的閘極・源極間電容Cgs、源極・電容器間電容Csc、源極・畫素電極間電容Csp的每一者的靜電電容的數量係N個。而且，各個靜電電容的合計(以下，稱為「靜電電容C」)係可由下式(6)來表示。
C=N(Cgs＋Csc＋Csp//Cs)…(6)
此外，薄膜電晶體陣列100中的列配線4L係配合各個行的資料變更電壓。因此，薄膜電晶體陣列100中連接於列配線4L的靜電電容C被最多充放電的條件係按每1行寫入反極性的電壓之情況。此外，在以下的說明中，將對畫素110寫入白色與寫入黑色的電壓值設為「±Vs」、列配線4L的電阻值設為「R」來作說明。此外，列配線4L的電阻值R嚴格來說係列配線電阻與驅動薄膜電晶體陣列100的驅動電路之輸出電阻等之和。以下，將列配線4L的電阻值R稱為「列配線電阻」，將驅動薄膜電晶體陣列100的列配線4L之驅動電路稱為「源極驅動器」。
圖2中，橫軸設為時間t，分別表示源極電極4的電壓V4之電壓波形，與源極驅動器的電源之關係、源極驅動器輸出的正電源之電流波形Ip、負電源之電流波形In、接地(GND)線之電流波形I0 。又，圖2分別表示正電源的耗電波形Pp、負電源的耗電波形Pn、GND線的耗電波形P0 。此外，圖2中，正電源的電壓值Vp設為Vp=＋Vs，負電源的電壓值Vn設為Vn=-Vs，GND線的電壓值V0 設為V0 =0。因此，圖2中，正電源的耗電Pp係Pp=VpIp，負電源的耗電Pn係Pn=VnIn，GND線的耗電P0 係P0 =V0 I0 。又，圖2表示在電流波形及電力波形的每一者變化的位置中之各個值的計算式。此外，圖2中，為將計算電量的式子簡化，將各個充電波形的積分範圍以時間t=0～∞表示。實際上，只要時間常數比CR夠大即可，例如，即便充電波形的積分範圍是時間t=0～3CR，亦可涵蓋要計算的電量之95%，可想成近似與時間t=0～∞的電量同等。
在1條列配線4L且按每1圖框所消耗的電量P係下式(7)。
P=(2N-1)C(Vs)2 …(7)
因此，在M條列配線4L且按每1圖框所消耗的電量P係下式(8)。
P=M×(2N-1)×N(Cgs＋Csc＋Csp//Cs)×(Vs)2 =MN(2N-1)(Cgs＋Csc＋Csp//Cs)(Vs)2 …(8)
因此，在行配線2L的數量N比「1」夠大的情況，在列配線4L且按每1圖框所消耗的電量P係可視為下式(9)。
P=2MN2 (Cgs＋Csc＋Csp//Cs)(Vs)2 …(9)
另一方面，薄膜電晶體陣列100中所消耗的電量P最少的是在未改變列配線4L的電壓之情況。此時，薄膜電晶體陣列100中，在1圖框所消耗的電量P係P=0。
接著，使用圖3說明藉由連接於薄膜電晶體陣列100的任一行配線2L的靜電電容消耗於1圖框的電量之計算例。又，連接於薄膜電晶體陣列100中任一條行配線2L的閘極・源極間電容Cgs、閘極・電容器間電容Cgc、閘極・汲極間電容Cgd//儲存電容Cs的每一者的靜電電容的數量係M個。而且，靜電電容C係可由下式(10)來表示。
C=M(Cgs＋Cgc＋Cgd//Cs)…(10)
此外，薄膜電晶體陣列100中，行配線2L係以在選擇各個行時薄膜電晶體111按截止狀態→導通狀態→截止狀態的順序變化的方式變更電壓。因此，薄膜電晶體陣列100中在連接於行配線2L的靜電電容C中之充放電的次數未依存於畫像，與電壓變化的次數相同且每1圖框為2次。 此外，在以下的說明中，行配線2L的電壓變化量以閘極電位變化量ΔVg作說明。又，在以下的說明中，薄膜電晶體111的閘極電極2的正電壓以「Vp」、負電壓以「Vn」、行配線2L的電阻值以「R」作說明。此外，行配線2L的電阻值R嚴格來說係行配線電阻與驅動薄膜電晶體陣列100的驅動電路之輸出電阻等之和。以下，將行配線2L的電阻值R稱為「行配線電阻」，將驅動薄膜電晶體陣列100的行配線2L之驅動電路稱為「閘極驅動器」。
此外，圖3所示之計算例係薄膜電晶體111為p通道的電晶體之情況。而且，在薄膜電晶體111為n通道的電晶體之情況，電壓的正負雖變成相反，但計算的電量係相同。因此，省略在薄膜電晶體111為n通道的電晶體時的計算例之說明。
圖3係橫軸設為時間t且分別表示閘極電極2的電壓V2的電壓波形、與閘極驅動器的電源之關係、閘極驅動器輸出的正電源之電流波形Ip、負電源的電流波形In。又，圖3分別表示正電源的耗電波形Pp、負電源的耗電波形Pn。圖3中，正電源的耗電Pp係Pp=VpIp，負電源的耗電Pn係Pn=VnIn。又，圖3表示在電流波形及電力波形各自會變化的位置中之各個值的計算式。此外，圖3亦是和圖2同樣地為了將計算電量的式子簡化，將各個的充電波形的積分範圍以時間t=0～∞表示。實際上，圖3亦是和圖2同樣，只要時間常數比CR夠大可，例如，即便充電波形的積分範圍是時間t=0～3CR，亦涵蓋要計算的電量之95%，可想成近似與時間t=0～∞的電量同等。
在1條行配線2L且按每1圖框所消耗的電量P係下式(11)。
P=C(ΔVg)2 …(11)
因此，在N條行配線2L且按每1圖框所消耗的電量P係下式(12)。
P=N×M(Cgs＋Cgc＋Cgd//Cs)×(ΔVg)2 =MN(Cgs＋Cgc＋Cgd//Cs)(ΔVg)2 …(12)
接著，使用圖4說明在經由薄膜電晶體111將儲存電容充電之際消耗於1圖框的電量之計算例。薄膜電晶體陣列100中之畫素110的畫素數係列配線4L的數量×行配線2L的數量，即MN個。而且，在各個的畫素110中，在薄膜電晶體111為導通狀態時被充電的靜電電容係儲存電容Cs與閘極・汲極間電容Cgd，靜電電容C係可由下式(13)來表示。
C=Cs＋Cgd　　…(13)
此外，嚴格來說，薄膜電晶體陣列100中之顯示媒體層的每畫素110區域(畫素面積)的顯示媒體電容Cp亦被加算於靜電電容C。但是，在電子紙的情況，顯示媒體電容Cp比起儲存電容Cs小非常多。因此，在以下的說明中，將顯示媒體電容Cp省略而作說明。
通常，在畫素110中，儲存電容Cs大，閘極・汲極間電容Cgd小。又，薄膜電晶體陣列100中靜電電容C被最多充電的是，變更所有的畫素110的顯示之情況。此外，在以下的說明中，列配線4L的電壓值之變化量以「Vs」、薄膜電晶體111的電阻值以「R」作說明。此外，薄膜電晶體111的電阻值R嚴格來說係薄膜電晶體電阻與列配線4L的電阻值(列配線電阻)等之和。以下，將薄膜電晶體111的電阻值R稱為「薄膜電晶體電阻」。
圖4中，橫軸為時間t，分別表示畫素電壓Vpixel、電壓Vd及電流波形Itft的每一者。就畫素電壓Vpixel而言，表示在畫素110是屬於第1行的情況之畫素110的畫素電壓Vpixel之電壓波形。電壓Vd係在將資料寫入畫素110時從源極電極4對汲極電極5施加的電壓。亦即，僅在選擇第1行時薄膜電晶體111成為導通而施加Vs，在選擇其他行時薄膜電晶體111截止，亦即為高阻抗(high impedance)(HiZ)。電流波形Itft係表示從此時的薄膜電晶體111的源極電極4往汲極電極5流動的電流波形。 又，圖4表示將資料寫入畫素110時之從薄膜電晶體111對儲存電容充電之際的耗電波形Ptft。圖4中，耗電Ptft係Ptft=VdItft。又，圖4表示在電流波形及電力波形的每一者變化的位置中之各個值的計算式。此外，圖4亦和圖2、圖3同樣，為將計算電量的式子簡化，將各個充電波形的積分範圍以時間t=0～∞表示。實際上，圖4亦和圖2、圖3同樣，只要時間常數比CR夠大即可，例如，即便充電波形的積分範圍是時間t=0～3CR，亦涵蓋要計算的電量之95%，可想成近似與時間t=0～∞的電量同等。
在1個薄膜電晶體111且按每1圖框所消耗的電量P係下式(14)。
P=(Cs＋Cgd)(Vs)2 …(14)
因此，在薄膜電晶體陣列100中的所有(MN個)畫素110且按每1圖框所消耗的電量P係下式(15)。
P=MN(Cs＋Cgd)(Vs)2 …(15)
此外，薄膜電晶體陣列100中，在寫入汲極電壓Vd=Vs時與寫入汲極電壓Vd=-Vs時，電量P係相同值。因此，進行黑色之寫入與白色之寫入時在薄膜電晶體111之耗電係同等。又，薄膜電晶體111中所消耗的電量P最少的是在不改變畫素電極10的電位(畫素電位)之情況。此時，薄膜電晶體111中在1圖框所消耗的電量P係P=0。
此處，就使用圖2～圖3作了說明的3種耗電量，比較其大小。首先，將在使用圖2說明的列配線4L所消耗的電量與在使用圖3作說明的行配線2L所消耗的電量作比較。
薄膜電晶體陣列100中在列配線4L所消耗的電量之最大值為，只要行配線2L的數量N比「1」夠大，則每1圖框係成為上式(9)，與MN2 成比例。另一方面，薄膜電晶體陣列100中在行配線2L所消耗的電量，每1圖框係成為上式(12)，與MN成比例。
此處，上式(9)右邊的「(Cgs＋Csc＋Csp//Cs)」與上式(12)右邊的「(Cgs＋Cgc＋Cgd//Cs)」之大小在位數方面是相同程度。又，上式(9)右邊的「Vs」與上式(12)右邊的「ΔVg」的位數亦是相同程度。而且，通常，薄膜電晶體陣列100中的行配線2L的數量N之值為數十～數百。因此，薄膜電晶體陣列100中，依列配線4L的電壓變化所致之耗電量的最大值者是比因行配線2L的電壓變化所致之耗電量大了1～2位數左右。
接著，將在使用圖2作了說明的列配線4L所消耗的電量與在使用圖4作了說明的薄膜電晶體111中所消耗的電量的最大值進行比較。
如同上述，薄膜電晶體陣列100中在列配線4L所消耗的電量的最大值為，若行配線2L的數量N比「1」夠大的話，則每1圖框成為上式(9)，與MN2 成比例。另一方面，在薄膜電晶體111所消耗的電量的最大值為，每1圖框成為上式(15)，與MN成比例。
此處，上式(9)右邊的「(Cgs＋Csc＋Csp//Cs)」與上式(15)右邊的「(Cs＋Cgd)」之大小為，後者在位數方面大了1～2位數。而且，薄膜電晶體陣列100中，行配線2L的數量N之值係數十～數百。 因此，與薄膜電晶體陣列100中，因列配線4L的電壓變化所致之每1圖框的耗電量的最大值相比，依薄膜電晶體111的每1圖框之耗電量的最大值係稍小或大致同等。
但是，就電子紙而言，多為將同一畫像涵蓋複數圖框的範圍寫入。例如，在將橫條紋花樣(橫條紋)的畫像涵蓋複數圖框描繪的情況，由上式(9)所表示的列配線4L之電量P係於寫入畫像時在各個圖框被消耗。但是，於此情況中由上式(15)所表示的薄膜電晶體111之電量P係僅在開始寫入畫像的最初的圖框(第1圖框)被消耗，在寫入同一電壓以後的圖框(第2圖框以後)不被消耗。因此，像電子紙般在涵蓋數個圖框或數十個圖框之範圍寫入畫像的情況，就畫像之寫入整體而言，以利用列配線4L所產生的耗電量者較大。
由這樣的觀點，薄膜電晶體陣列100中，列配線4L所產生的耗電量的最大值在3種耗電量中最大，其值係以上式(8)來表示。 而且，如圖1所示之畫素110與圖18所示之習知的畫素510，在俯視下的電容器電極8的形狀是相同的情況，閘極・源極間電容Cgs、源極・電容器間電容Csc、儲存電容Cs分別係相等。因此，如同上述，與源極・畫素電極間電容Csp大的習知的畫素510相比，源極・畫素電極間電容Csp小的畫素110者的耗電量的最大值變小。
其次，針對具備薄膜電晶體111的畫素110之製造方法(製程)作說明。圖5A～圖10B係表示本發明第1實施形態的薄膜電晶體陣列100的製造方法(製程)之概略圖。圖5A～圖10B係示意地表示在製造圖1A及圖1B所示之畫素110之際在各個階段中之畫素110的構造。更具體言之，圖5A、圖6A、圖7A、圖8A、圖9A及圖10A，和圖1A同樣，係示意地表示在製程的各個階段中之畫素110的平面的構造之平面圖，圖5B、圖6B、圖7B、圖8B、圖9B及圖10B係示意地表示圖1A所示之畫素110的平面圖中的在A-A’剖面的製程的各個階段的構造之剖面圖。
(製程11) 如圖5A及圖5B所示，在絕緣基板1之上形成行配線2L及閘極電極2。此外，行配線2L係在絕緣基板1上形成在行方向(橫方向)延伸。 此處，作為絕緣基板1，可使用玻璃等之無機物或聚對酞酸乙二酯(PET)、聚萘二甲酸乙二酯(PEN)、聚醚碸(PES)、聚碳酸酯、聚醯亞胺(PI)、聚醚醯亞胺(PEI)、聚苯乙烯(PS)、聚氯乙烯(PVC)、聚乙烯(PE)、聚丙烯(PP)、尼龍(Ny)、環氧等之有機物。又，作為行配線2L及閘極電極2的材料，可使用鋁(Al)、銀(Ag)、銅(Cu)、鉻(Cr)、鎳(Ni)、鉬(Mo)、金(Au)、白金(platina：Pt)、鈮(Nb)等之金屬或錫摻雜氧化銦(ITO)等之導電性氧化物等。 又，作為行配線2L、閘極電極2的製法，可想到在藉由濺鍍等將作為閘極電極2、行配線2L的上述材料成膜在絕緣基板1全面上之後，利用光微影術・蝕刻・阻劑剝離進行形成之方法。
(製程12) 如圖6A及圖6B所示，在絕緣基板1與閘極電極2及行配線2L之上形成閘極絕緣膜3，然後，於積層方向中和閘極電極2重疊的位置形成半導體圖案6。 此處，作為閘極絕緣膜3的材料，可使用二氧化矽(SiO2 )、氮氧化矽(SiON)、氮化矽(SiN)等之無機物。又，作為閘極絕緣膜3的製法，可想到濺鍍、化學氣相沈積(Chemical Vapor Deposition：CVD)等之形成真空成膜的方法。 又，作為半導體圖案6的材料，可使用非晶矽(a-Si)、多晶矽(poly-Si)等之無機半導體或氧化銦(In2 O3 )系、氧化鎵(Ga2 O3 )系、氧化鋅(ZnO)系、氧化錫(SnO2 )系、氧化銦・鎵・鋅(InGaZnO)系、氧化銦・鎵・錫(InGaSnO)系、氧化銦・錫・鋅(InSnZnO)系等之氧化物半導體。 又，作為半導體圖案6的製法，可想到在所形成的閘極絕緣膜3之上，在利用作為半導體圖案6的上述材料藉由電漿CVD等成膜半導體層後，利用光微影術・蝕刻・阻劑剝離進行形成的方法。
此外，製程12中，在半導體圖案之上亦可設置未圖示之接觸層。或者，亦可在製程12中，在未將半導體層形成圖案(圖案化)下，於半導體層之上形成未圖示之蝕刻停止層，將此蝕刻停止層圖案化，在後述的製程13中形成源極電極4及汲極電極5(參照圖7A及圖7B)之後，將蝕刻停止層或未被源極電極4、汲極電極5覆蓋的半導體層蝕刻，作為半導體圖案6。
(製程13) 如圖7A及圖7B所示，在閘極絕緣膜3及半導體圖案6之上，形成列配線4L、源極連接配線4C、源極電極4、汲極電極5、汲極連接配線5C及汲極墊5P。此時，源極電極4與汲極電極5係形成為分別和半導體圖案6接觸。 此處，作為列配線4L、源極連接配線4C、源極電極4、汲極電極5、汲極連接配線5C及汲極墊5P的材料，和在製程11形成的閘極電極2或行配線2L同樣，可使用鋁(Al)、銀(Ag)、銅(Cu)、鉻(Cr)、鎳(Ni)、鉬(Mo)、金(Au)、白金(platina：Pt)、鈮(Nb)等之金屬或錫摻雜氧化銦(ITO)等之導電性氧化物等。 又，作為列配線4L、源極連接配線4C、源極電極4、汲極電極5、汲極連接配線5C及汲極墊5P的製法，可想到在製程12中形成的閘極絕緣膜3及半導體圖案6之上，藉由濺鍍等將作為列配線4L等的上述材料成膜於全面後，利用光微影術・蝕刻・阻劑剝離進行形成的方法。
此外，製程12中，在半導體圖案之上設有未圖示之接觸層的情況，亦可於製程13中除去源極電極4與汲極電極5之間的接觸層。
(製程14) 如圖8A及圖8B所示，在閘極絕緣膜3及源極電極4、汲極電極5等之上形成層間絕緣膜7，然後，在層間絕緣膜7之上形成電容器電極8及電容器配線8L。 此處，作為層間絕緣膜7的材料，和在製程12形成的閘極絕緣膜3同樣，可使用二氧化矽(SiO2 )、氮氧化矽(SiON)、氮化矽(SiN)等之無機物。 又，作為層間絕緣膜7的製法，和在製程12形成的閘極絕緣膜3同樣，可想到濺鍍、化學氣相沈積(CVD)等之形成真空成膜的方法。 又，作為電容器電極8及電容器配線8L的材料，和在製程11形成的閘極電極2或行配線2L，在製程12形成的源極電極4或汲極電極5等同樣，可使用鋁(Al)、銀(Ag)、銅(Cu)、鉻(Cr)、鎳(Ni)、鉬(Mo)、金(Au)、白金(platina：Pt)、鈮(Nb)等之金屬或錫摻雜氧化銦(ITO)等之導電性氧化物等。 又，作為電容器電極8及電容器配線8L的製法，可想到在所形成的層間絕緣膜7之上，在藉由濺鍍等將作為電容器電極8及電容器配線8L的上述材料成膜於全面之後，利用光微影術・蝕刻・阻劑剝離進行形成之方法。
(製程15) 如圖9A及圖9B所示，在層間絕緣膜7、電容器電極8及電容器配線8L之上形成電容器絕緣膜9，然後形成下畫素電極10A。此時，於積層方向，在汲極墊5P之上的電容器絕緣膜9及層間絕緣膜7開設孔，在此孔的位置，下畫素電極10A形成為連接於汲極墊5P。更具體言之，下畫素電極10A係形成為隔介電容器絕緣膜9及層間絕緣膜7的汲極連接用開口部H2連接於汲極墊5P。 此處，作為電容器絕緣膜9的材料，和在製程12形成的閘極絕緣膜3或製程14中形成的層間絕緣膜7同樣，可使用二氧化矽(SiO2 )、氮氧化矽(SiON)、氮化矽(SiN)等之無機物。 又，作為電容器絕緣膜9的製法，和在製程12形成的閘極絕緣膜3或在製程14形成的層間絕緣膜7同樣，可想到濺鍍、化學氣相沈積(CVD)等之形成真空成膜的方法。又，作為在電容器絕緣膜9及層間絕緣膜7開設孔的方法，光微影術・乾蝕刻・阻劑剝離是適合的。 又，作為下畫素電極10A的材料，和在製程11、製程13及製程14形成的各個電極或配線等同樣，可使用鋁(Al)、銀(Ag)、銅(Cu)、鉻(Cr)、鎳(Ni)、鉬(Mo)、金(Au)、白金(platina：Pt)、鈮(Nb)等之金屬或錫摻雜氧化銦(ITO)等之導電性氧化物等。 又，作為下畫素電極10A的製法，和在製程11、製程13及製程14中形成各個電極或配線等的方法同樣，可想到在藉由濺鍍等將作為下畫素電極10A的上述材料成膜於全面上之後，利用光微影術・蝕刻・阻劑剝離進行形成的方法。
(製程16) 如圖10A及圖10B所示，在電容器絕緣膜9及下畫素電極10A之上形成中間絕緣膜10I。中間絕緣膜10I係一部分具有開口部H1。然後，於中間絕緣膜10I之上形成上畫素電極10B。此時，上畫素電極10B係形成為在中間絕緣膜10I的開口部H1的位置隔介中間絕緣膜10I連接於下畫素電極10A。 此處，作為中間絕緣膜10I的材料，可使用感光性樹脂。又，作為中間絕緣膜10I的製法，透過將感光性樹脂曝光、顯影而形成具有開口部H1的形狀之方法是適合的。 又，作為上畫素電極10B的材料，和在製程11、製程13、製程14及製程15形成的各個電極或配線等同樣，可使用鋁(Al)、銀(Ag)、銅(Cu)、鉻(Cr)、鎳(Ni)、鉬(Mo)、金(Au)、白金(platina：Pt)、鈮(Nb)等之金屬或錫摻雜氧化銦(ITO)等之導電性氧化物等。 又，作為上畫素電極10B的製法，和在製程11、製程13、製程14及製程15形成的各個電極或配線等同樣，可想到在藉由濺鍍等將作為上畫素電極10B的上述材料成膜於全面上之後，利用光微影術・蝕刻・阻劑剝離進行形成的方法。
藉由這樣的各製程，製造出具備薄膜電晶體111的複數個畫素110呈矩陣狀(行列狀)配置而成的薄膜電晶體陣列100。更具體言之，在薄膜電晶體陣列100中，具備藉由下畫素電極10A與上畫素電極10B的雙層的導電層構成的畫素電極10之複數個畫素110呈矩陣狀(行列狀)配置。藉此，就薄膜電晶體陣列100而言，例如，與將習知構造的複數個畫素510配置成矩陣狀(行列狀)的薄膜電晶體陣列100相比，可減低在進行顯示的重寫時之耗電量。
如同上述，在第1實施形態的薄膜電晶體陣列100中，配置成矩陣狀(行列狀)的畫素110所具備的畫素電極10，係由下畫素電極10A與上畫素電極10B的雙層的導電層所構成。藉此，在第1實施形態的薄膜電晶體陣列100中，可將在各個畫素110所構成的列配線4L與上畫素電極10B之間的靜電電容設成小於在具備習知的單層的畫素電極10之習知的畫素510中所構成的列配線4L與畫素電極10之間的靜電電容。藉此，在採用了第1實施形態的薄膜電晶體陣列100的顯示裝置中，可實現更低耗電化。
此外，第1實施形態的薄膜電晶體陣列100中，如圖1A及圖1B、圖5A～圖10B所示，針對形成具備在半導體圖案6之上具有源極電極4及汲極電極5的頂接觸構造的薄膜電晶體111之畫素110的情況作了說明。但是，形成於薄膜電晶體陣列100的畫素110所具備的薄膜電晶體111的構造係不受限於上述頂接觸構造的薄膜電晶體。例如，亦可將薄膜電晶體111的構造作成在源極電極4與汲極電極5之上具有半導體圖案6的構造，也就是底接觸構造。
＜第2實施形態＞ 其次，針對本發明第2實施形態作說明。圖11A及圖11B係表示本發明第2實施形態的薄膜電晶體陣列的構造之一例的圖。圖11A及圖11B，和圖1A及圖1B所示之第1實施形態的薄膜電晶體陣列100同樣，係示意地表示第2實施形態的薄膜電晶體陣列的構造。以下，將第2實施形態的薄膜電晶體陣列稱為「薄膜電晶體陣列200」。於薄膜電晶體陣列200形成有具備1個薄膜電晶體的畫素。以下，將薄膜電晶體稱為「薄膜電晶體211」，畫素稱為「畫素210」。更具體言之，圖11A係示意地表示形成於薄膜電晶體陣列200的畫素210中的平面的構造之平面圖，圖11B係示意地表示圖11A所示之畫素210的平面圖中的B-B’剖面的構造之剖面圖。又，圖11A所示之畫素210的平面圖也和圖1A所示之第1實施形態的薄膜電晶體陣列100配置的畫素110的平面圖同樣，為了容易理解形成於下層的構成要素之位置，針對一部分的構成要素(下畫素電極10A、上畫素電極10B)僅顯示輪廓。
此外，在圖2所示之第2實施形態的薄膜電晶體陣列200及畫素210的構成要素包含有和第1實施形態的薄膜電晶體陣列100及畫素110的構成要素相同的構成要素。因此，在以下的說明中，在第2實施形態的薄膜電晶體陣列200及畫素210的構成要素中，對和第1實施形態的薄膜電晶體陣列100及畫素110同樣的構成要素賦予同一符號，且省略與各個構成要素相關之詳細說明。
薄膜電晶體陣列200亦與第1實施形態的薄膜電晶體陣列100同樣，形成在絕緣基板1之上。而且，薄膜電晶體陣列200中，以在列方向(縱方向)延伸之方式配置複數條列配線4L，以在和列配線4L正交的行方向(橫方向)延伸之方式配置複數條行配線2L。而且，薄膜電晶體陣列200中，在列配線4L與行配線2L交叉的位置，分別配置有複數個畫素210。亦即，畫素210係沿著列配線4L與行配線2L配置成矩陣狀(行列狀)。也就是，薄膜電晶體陣列200中，在藉由列配線4L與行配線2L區劃成矩陣狀的各個區域配置有畫素210。薄膜電晶體陣列200這樣的構成係與第1實施形態的薄膜電晶體陣列100同樣。
參照圖11A所示之畫素210的平面圖及圖11B所示之畫素210的B-B’剖面圖，針對畫素210的構造作說明。畫素210亦與第1實施形態的薄膜電晶體陣列100所配置的畫素110同樣，係含有薄膜電晶體211、畫素電極10、及電容器電極8所構成。
畫素210中亦與畫素110同樣，薄膜電晶體211係作為用以選擇畫素210的開關發揮作用。薄膜電晶體211與第1實施形態的薄膜電晶體111同樣，係含有閘極電極2、源極電極4、汲極電極5所構成。又，於薄膜電晶體211的積層方向，和第1實施形態的薄膜電晶體111同樣地構成為在源極電極4與汲極電極5之間含有半導體圖案6。薄膜電晶體211中，半導體圖案6係與第1實施形態的薄膜電晶體111中之半導體圖案6同樣，隔介閘極絕緣膜3配置在與閘極電極2重疊的位置。
但是，就配置於薄膜電晶體陣列200的畫素210所具備的薄膜電晶體211而言，其構造和配置於第1實施形態的薄膜電晶體陣列100的畫素110所具備的薄膜電晶體111不同。更具體言之，畫素110所具備的薄膜電晶體111與畫素210所具備的薄膜電晶體211，閘極電極2和源極電極4及汲極電極5之位置關係不同(在積層方向中相反地配置)。更進一步具體言之，畫素110所具備的薄膜電晶體111為，在絕緣基板1上形成有閘極電極2，在閘極絕緣膜3之上形成有源極電極4及汲極電極5。相對地，在畫素210所具備的薄膜電晶體211中，在絕緣基板1上形成有源極電極4及汲極電極5，在閘極絕緣膜3之上形成有閘極電極2。又，畫素210中，下畫素電極10A係形成為隔介電容器絕緣膜9、層間絕緣膜7及閘極絕緣膜3的汲極連接用開口部H3而連接於汲極墊5P。
又，畫素210中，薄膜電晶體211的源極電極4係和畫素110同樣，隔介源極連接配線4C連接於對應的列配線4L。又，畫素210中，薄膜電晶體211的閘極電極2係和畫素110同樣，連接於對應的行配線2L。又，畫素210中，薄膜電晶體211的汲極電極5係和畫素110同樣，隔介汲極連接配線5C及汲極墊5P連接於對應的畫素電極10。又，畫素210中，電容器電極8係和畫素110同樣，連接於對應的電容器配線8L。
又，畫素210中，電容器電極8係在積層方向和畫素110同樣，隔介層間絕緣膜7配置在薄膜電晶體211之上。又，畫素210中，畫素電極10係和畫素110同樣，在積層方向隔介電容器絕緣膜9配置在電容器電極8之上。 又，畫素210中，畫素電極10係和畫素110同樣，由在積層方向上為下層的電極之下畫素電極10A與為上層的電極之上畫素電極10B的雙層導電層所構成。而且，畫素電極10中，和構成畫素110的畫素電極10同樣，在下畫素電極10A與上畫素電極10B之間包夾有中間絕緣膜10I。上畫素電極10B隔介中間絕緣膜10I的開口部H1與下畫素電極10A連接。畫素210亦和畫素110同樣，電容器電極8的靜電電容是藉由和下畫素電極10A重疊的區域所構成。又，於積層方向，畫素210亦與畫素110同樣，列配線4L不與電容器電極8及下畫素電極10A重疊，配置在與上畫素電極10B重疊的位置。
這樣構造的薄膜電晶體陣列200亦是利用和圖11A及圖11B所示那種畫素210的構造，而和第1實施形態的薄膜電晶體陣列100同樣，可將列配線4L與上畫素電極10B之間的靜電電容設成小於在習知構造的畫素中的靜電電容。藉此，具備圖11A及圖11B所示那種構造的畫素210之薄膜電晶體陣列200亦和具備圖1A及圖1B所示那種構造的畫素110之薄膜電晶體陣列100同樣，可減低消耗的電量。
此處，針對畫素210中之列配線4L與上畫素電極10B之間的靜電電容、與在習知的畫素中之靜電電容之差作說明。
首先，畫素210中之列配線4L與上畫素電極10B之間的源極・畫素電極間電容Csp係可由下式(16)來表示。
Csp=ε0 S/(Dgi/εgi＋Dil/εil＋Dci/εci＋Dmi/εmi)…(16)
上式(16)中，S係積層方向中列配線4L與上畫素電極10B重疊著的區域之面積，Dgi係閘極絕緣膜3之厚度，εgi係閘極絕緣膜3之相對介電常數，Dil係層間絕緣膜7之厚度，εil係層間絕緣膜7之相對介電常數，Dci係電容器絕緣膜9之厚度，εci係電容器絕緣膜9之相對介電常數，Dmi係中間絕緣膜10I之厚度，εmi係中間絕緣膜10I之相對介電常數。
相對地，習知構造的畫素中，源極・畫素電極間電容Csp大於由上式(16)所表示的畫素210中的源極・畫素電極間電容Csp。
此處，為表示在畫素210中之源極・畫素電極間電容Csp與在習知構造的畫素中之源極・畫素電極間電容Csp之差異，針對習知的薄膜電晶體陣列的構造作說明。 圖22A及圖22B係表示習知的薄膜電晶體陣列的構造之一例的圖。圖22A及圖22B中亦與圖11A及圖11B所示的畫素210同樣，係示意地表示習知的薄膜電晶體陣列的構造。以下，將習知的薄膜電晶體陣列稱為「薄膜電晶體陣列900」。於薄膜電晶體陣列900形成有具備1個薄膜電晶體的習知的畫素。以下，將此薄膜電晶體稱為「薄膜電晶體911」，將習知的畫素稱為「畫素910」。 圖22A表示形成於薄膜電晶體陣列900的畫素910的部分之平面圖，圖22B表示畫素910的部分的平面圖中之I-I’剖面之剖面圖。又，圖22A所示之畫素910的平面圖也和圖11A所示之畫素210的平面圖同樣，針對一部分的構成要素(畫素電極10)僅顯示輪廓。此外，圖22A及圖22B中，對和圖11A及圖11B所示之畫素210對應的構成要素相同的構成要素賦予同一符號，且省略與各個構成要素相關之詳細說明。
圖22A及圖22B所示之習知的畫素910所具備之薄膜電晶體911的構造，係和圖11A及圖11B所示之畫素210所具備的薄膜電晶體211相同的構造。也就是，圖22A及圖22B所示之習知的畫素910所具備的薄膜電晶體911亦和在畫素110所具備的薄膜電晶體111與畫素210所具備的薄膜電晶體211中的閘極電極2與源極電極4及汲極電極5之位置關為相反同樣，圖18A及圖18B所示之習知的畫素510、閘極電極2、與源極電極4及汲極電極5之位置關係不同(相反)。
習知的畫素910亦如圖22B所示，畫素電極10為單層。而且，積層方向中，畫素910亦是列配線4L不與電容器電極8重疊，配置在與畫素電極10重疊的位置。因此，和畫素210相同地考量，當將畫素910的積層方向中列配線4L與畫素電極10重疊著的區域之面積設為S，閘極絕緣膜3之厚度設為Dgi，閘極絕緣膜3之相對介電常數設為εgi，層間絕緣膜7之厚度設為Dil，層間絕緣膜7之相對介電常數設為εil，電容器絕緣膜9之厚度設為Dci，及電容器絕緣膜9之相對介電常數設為εci時，畫素910中的源極・畫素電極間電容Csp係由下式(17)來表示。
Csp=ε0 S/(Dgi/εgi＋Dil/εil＋Dci/εci)…(17)
經比較上式(16)與上式(17)可知，上式(16)也和畫素110同樣，右邊的分母有與中間絕緣膜10I相關的關係式(Dmi/εmi)。因此，畫素210也和畫素110同樣，列配線4L與上畫素電極10B之間的源極・畫素電極間電容Csp小於習知的畫素910中之源極・畫素電極間電容Csp。原因在於，如圖11B所示，畫素210亦是將畫素電極10的構成作成和畫素110同樣的構成，且與習知的畫素910中之單層的畫素電極10相比，使迄至畫素電極為止的厚度増厚了中間絕緣膜10I的份量程度。 因此，畫素210亦和畫素110同樣，可獲得耗電量的最大值變得比習知的畫素910還小的功效。
此外，畫素210中因縮小源極・畫素電極間電容Csp所致之功效，係被認為與在畫素110中因縮小源極・畫素電極間電容Csp所致之功效相同。因此，省略畫素210中有關因縮小源極・畫素電極間電容Csp所致之功效的詳細說明。
其次，針對具備薄膜電晶體211的畫素210之製造方法(製程)作說明。圖12A～圖17B係表示本發明第2實施形態的薄膜電晶體陣列200的製造方法(製程)之概略圖。圖12A～圖17B，係和圖5A～圖10B所示之畫素110的製造方法(製程)同樣，為示意地表示在製造圖11A及圖11B所示之畫素210之際的各個階段中的畫素210的構造。更具體言之，圖12A、圖13A、圖14A、圖15A、圖16A及圖17A，係和圖11A同樣，為示意地表示製程的各個階段中的畫素210的平面的構造之平面圖，圖12B、圖13B、圖14B、圖15B、圖16B及圖17B係顯示示意地表示圖11A所示之畫素210的平面圖中的在B-B’剖面的製程的各個階段的構造之剖面圖。
(製程21) 如圖12A及圖12B所示，在絕緣基板1之上形成半導體圖案6。 此處，作為絕緣基板1，可使用玻璃等之無機物或聚對酞酸乙二酯(PET)、聚萘二甲酸乙二酯(PEN)、聚醚碸(PES)、聚碳酸酯、聚醯亞胺(PI)、聚醚醯亞胺(PEI)、聚苯乙烯(PS)、聚氯乙烯(PVC)、聚乙烯(PE)、聚丙烯(PP)、尼龍(Ny)、環氧等之有機物。又，作為半導體圖案6的材料，可使用非晶矽(a-Si)、多晶矽(poly-Si)等之無機半導體或氧化銦(In2 O3 )系、氧化鎵(Ga2 O3 )系、氧化鋅(ZnO)系、氧化錫(SnO2 )系、氧化銦・鎵・鋅(InGaZnO)系、氧化銦・鎵・錫(InGaSnO)系、氧化銦・錫・鋅(InSnZnO)系等之氧化物半導體。 又，作為半導體圖案6的製法，可想到在藉電漿CVD等將作為半導體圖案6的上述材料成膜於絕緣基板1上之後，利用光微影術・蝕刻・阻劑剝離進行形成的方法。
此外，於製程21中，在半導體圖案之上亦可設置未圖示的接觸層。或者，亦可於製程21中，在不將半導體層形成圖案(圖案化)下，在半導體層之上形成未圖示的蝕刻停止層，將此蝕刻停止層圖案化，於後述的製程22中形成源極電極4及汲極電極5(參照圖13A及圖13B)後，將蝕刻停止層或不被源極電極4、汲極電極5覆蓋的半導體層蝕刻，作為半導體圖案6。
(製程22) 如圖13A及圖13B所示，在絕緣基板1與半導體圖案6之上，形成列配線4L、源極連接配線4C、源極電極4、汲極電極5、汲極連接配線5C及汲極墊5P。此時，源極電極4與汲極電極5形成分別與半導體圖案6接觸。 此處，作為列配線4L、源極連接配線4C、源極電極4、汲極電極5、汲極連接配線5C及汲極墊5P的材料，可使用鋁(Al)、銀(Ag)、銅(Cu)、鉻(Cr)、鎳(Ni)、鉬(Mo)、金(Au)、白金(platina：Pt)、鈮(Nb)等之金屬或錫摻雜氧化銦(ITO)等之導電性氧化物等。 又，作為列配線4L、源極連接配線4C、源極電極4、汲極電極5、汲極連接配線5C及汲極墊5P的製法，可想到在絕緣基板1或製程21中所形成的半導體圖案6之上，藉由濺鍍等將作為列配線4L等的上述材料成膜於全面之後，利用光微影術・蝕刻・阻劑剝離進行形成的方法。
此外，製程21中，在半導體圖案之上設置未圖示的接觸層之情況，於製程22中亦可除去源極電極4與汲極電極5之間的接觸層。
(製程23) 如圖14A及圖14B所示，在絕緣基板1、半導體圖案6、列配線4L、源極連接配線4C、源極電極4、汲極電極5、汲極連接配線5C及汲極墊5P之上形成閘極絕緣膜3，進而在閘極絕緣膜3之上形成行配線2L及閘極電極2。 此外，行配線2L形成為在絕緣基板1上於行方向(橫方向)延伸，在積層方向，閘極電極2形成在和半導體圖案6重疊的位置。 此處，作為閘極絕緣膜3的材料，可使用二氧化矽(SiO2 )、氮氧化矽(SiON)、氮化矽(SiN)等之無機物。又，作為閘極絕緣膜3的製法，可想到濺鍍、化學氣相沈積(CVD)等之形成真空成膜的方法。又，作為行配線2L及閘極電極2的材料，和在製程22形成的各個電極或配線等同樣，可使用鋁(Al)、銀(Ag)、銅(Cu)、鉻(Cr)、鎳(Ni)、鉬(Mo)、金(Au)、白金(platina：Pt)、鈮(Nb)等之金屬或錫摻雜氧化銦(ITO)等之導電性氧化物等。 又，作為行配線2L、閘極電極2的製法，可想到在所形成的閘極絕緣膜3之上，藉由濺鍍等將作為閘極電極2或行配線2L的上述材料成膜於全面之後，利用光微影術・蝕刻・阻劑剝離進行形成的方法。
(製程24) 如圖15A及圖15B所示，在閘極絕緣膜3及閘極電極2、行配線2L之上形成層間絕緣膜7，然後，在層間絕緣膜7之上形成電容器電極8及電容器配線8L。 此處，作為層間絕緣膜7的材料，和在製程23形成的閘極絕緣膜3同樣，可使用二氧化矽(SiO2 )、氮氧化矽(SiON)、氮化矽(SiN)等之無機物。 又，作為層間絕緣膜7的製法，和在製程23形成的閘極絕緣膜3同樣，可想到濺鍍、化學氣相沈積(CVD)等之形成真空成膜的方法。又，作為電容器電極8及電容器配線8L的材料，和在製程22形成的源極電極4或汲極電極5、在製程23形成的行配線2L或閘極電極2等同樣，可使用鋁(Al)、銀(Ag)、銅(Cu)、鉻(Cr)、鎳(Ni)、鉬(Mo)、金(Au)、白金(platina：Pt)、鈮(Nb)等之金屬或錫摻雜氧化銦(ITO)等之導電性氧化物等。 又，作為電容器電極8及電容器配線8L的製法，可想到在所形成的層間絕緣膜7之上，藉由濺鍍等將作為電容器電極8及電容器配線8L的上述材料成膜於全面之後，利用光微影術・蝕刻・阻劑剝離進行形成的方法。
(製程25) 如圖16A及圖16B所示，在層間絕緣膜7、電容器電極8及電容器配線8L之上形成電容器絕緣膜9，再形成下畫素電極10A。此時，於積層方向，在汲極墊5P之上的電容器絕緣膜9、層間絕緣膜7及閘極絕緣膜3開設孔，於此孔的位置，下畫素電極10A係形成為連接於汲極墊5P。更具體言之，下畫素電極10A係形成為隔介電容器絕緣膜9、層間絕緣膜7、及閘極絕緣膜3的汲極連接用開口部H3而連接於汲極墊5P。 此處，作為電容器絕緣膜9的材料，和在製程23形成的閘極絕緣膜3或在製程24形成的層間絕緣膜7同樣，可使用二氧化矽(SiO2 )、氮氧化矽(SiON)、氮化矽(SiN)等之無機物。又，作為電容器絕緣膜9的製法，和在製程23形成的閘極絕緣膜3或在製程24形成的層間絕緣膜7同樣，可想到濺鍍、化學氣相沈積(CVD)等之形成真空成膜的方法。又，作為在電容器絕緣膜9、層間絕緣膜7及閘極絕緣膜3開設孔的方法，光微影術・乾蝕刻・阻劑剝離是適合的。又，作為下畫素電極10A的材料，和在製程22、製程23、及製程24形成的各個電極或配線等同樣，可使用鋁(Al)、銀(Ag)、銅(Cu)、鉻(Cr)、鎳(Ni)、鉬(Mo)、金(Au)、白金(platina：Pt)、鈮(Nb)等之金屬或錫摻雜氧化銦(ITO)等之導電性氧化物等。 又，作為下畫素電極10A的製法，和在製程22、製程23及製程24中形成各個電極或配線等之方法同樣，可想到在藉由濺鍍等將作為下畫素電極10A的上述材料成膜於全面之後，利用光微影術・蝕刻・阻劑剝離進行形成的方法。
(製程26) 如圖17A及圖17B所示，在電容器絕緣膜9及下畫素電極10A之上形成中間絕緣膜10I。中間絕緣膜10I係一部分具有開口部H1。再者，於中間絕緣膜10I之上形成上畫素電極10B。此時，上畫素電極10B係形成為在中間絕緣膜10I的開口部H1之位置隔介中間絕緣膜10I連接於下畫素電極10A。 此處，作為中間絕緣膜10I的材料，可使用感光性樹脂。又，作為中間絕緣膜10I的製法，透過將感光性樹脂曝光、顯影而形成具有開口部H1的形狀之方法是適合的。 又，作為上畫素電極10B的材料，和在製程22、製程23、製程24及製程25形成的各個電極或配線等同樣，可使用鋁(Al)、銀(Ag)、銅(Cu)、鉻(Cr)、鎳(Ni)、鉬(Mo)、金(Au)、白金(platina：Pt)、鈮(Nb)等之金屬或錫摻雜氧化銦(ITO)等之導電性氧化物等。 又，作為上畫素電極10B的製法，和在製程22、製程23、製程24及製程25形成的各個電極或配線等同樣，可想到在藉由濺鍍等將作為上畫素電極10B的上述材料成膜於全面之後，利用光微影術・蝕刻・阻劑剝離進行形成的方法。
藉由這樣的各製程，和第1實施形態的薄膜電晶體陣列100同樣，製造出具備由下畫素電極10A與上畫素電極10B的雙層的導電層所構成的畫素電極10之複數個畫素210呈矩陣狀(行列狀)配置而成的薄膜電晶體陣列200。藉此，薄膜電晶體陣列200亦和第1實施形態的薄膜電晶體陣列100同樣，例如，與將習知構造的複數個畫素910配置成矩陣狀(行列狀)而成的薄膜電晶體陣列900相比，可減低在進行顯示的重寫時之耗電量。
如同上述，第2實施形態的薄膜電晶體陣列200亦和第1實施形態的薄膜電晶體陣列100同樣，呈矩陣狀(行列狀)配置的畫素210所具備的畫素電極10係由下畫素電極10A與上畫素電極10B之雙層的導電層所構成。藉此，第2實施形態的薄膜電晶體陣列200亦和第1實施形態的薄膜電晶體陣列100同樣，可將在各個畫素210所構成的列配線4L與上畫素電極10B之間的靜電電容，設成小於在具備習知單層的畫素電極10之習知的畫素910中所構成的列配線4L與畫素電極10之間的靜電電容。藉此，在採用了第2實施形態的薄膜電晶體陣列200的顯示裝置中亦和採用第1實施形態的薄膜電晶體陣列100的顯示裝置同樣地可實現更低耗電化。
此外，第2實施形態的薄膜電晶體陣列200亦和第1實施形態的薄膜電晶體陣列100同樣，如圖11A及圖11B、圖12A～圖17B所示，針對形成具備在半導體圖案6之上具有源極電極4及汲極電極5的頂接觸構造的薄膜電晶體211之畫素210的情況作了說明。但是，形成在薄膜電晶體陣列200的畫素210所具備的薄膜電晶體211的構造不受限於上述頂接觸構造的薄膜電晶體。例如，亦可將薄膜電晶體211的構造作成在源極電極4與汲極電極5之上具有半導體圖案6的構造，也就是底接觸構造。
依據上述實施形態，在薄膜電晶體陣列呈矩陣狀(行列狀)配置的畫素所具備的畫素電極，係由將中間絕緣膜包夾在下畫素電極與上畫素電極之間而成的雙層的導電層所構成。藉此，本實施形態的薄膜電晶體陣列中，可將在各個畫素所構成的列配線與上畫素電極之間的靜電電容，設成小於在具備習知單層的畫素電極之習知的畫素中所構成的列配線與畫素電極之間的靜電電容。藉此，就本實施形態的薄膜電晶體陣列而言，與複數個習知構造的畫素呈矩陣狀(行列狀)配置而成的薄膜電晶體陣列相比，可減低在進行顯示的重寫時之耗電量。藉此，在採用本實施形態的薄膜電晶體陣列之顯示裝置中，可實現更低耗電化。
此外，在圖1A及圖1B所示之第1實施形態的薄膜電晶體陣列100配置的畫素110、圖11A及圖11B所示之第2實施形態的薄膜電晶體陣列200配置的畫素210中，作為形成(包夾)在下畫素電極10A與上畫素電極10B之間的中間絕緣膜10I，如同上述，樹脂是適合的。 此處，作為中間絕緣膜10I，可使用丙烯酸(acryl)、環氧化物、聚醯亞胺、聚醯胺、聚酯、聚乙烯基酚、聚乙烯醇、聚醋酸乙烯酯、聚胺基甲酸酯、聚碸、聚偏二氟乙烯、氰乙基普魯蘭多糖(Cyanoethyl pullulan )、酚樹脂、苯并環丁烯樹脂、 聚苯乙烯、聚碳酸酯、聚烯烴樹脂、氟樹脂、矽樹脂、含有其等之高分子摻合物、共聚物、有機無機填料之複合材料等。因為這樣的樹脂之相對介電常數εmi比無機物還小，所以即便中間絕緣膜10I的厚度(膜厚)Dmi小，亦可將列配線4L與上畫素電極10B之間的靜電電容(源極・畫素電極間電容Csp)設小。
又，在圖1A及圖1B所示之第1實施形態的薄膜電晶體陣列100配置的畫素110、圖11A及圖11B所示之第2實施形態的薄膜電晶體陣列200配置的畫素210中，在剖視中之中間絕緣膜10I的開口部H1之形狀最好為寬度越是朝向下方則會變越窄之正錐形。若剖視中中間絕緣膜10I的開口部H1之形狀為正錐形，則上畫素電極10B不會引起因中間絕緣膜10I的開口部H1之階差所致電流無法流過的情形，可將上畫素電極10B確實地連接於下畫素電極10A。
又，圖1A及圖1B所示之第1實施形態的薄膜電晶體陣列100所配置的畫素110、圖11A及圖11B所示之第2實施形態的薄膜電晶體陣列200所配置的畫素210之半導體圖案6係非晶質矽(Si)。在此情況，波長500～600nm的光在中間絕緣膜10I中之透射率最好為50%以下。由於此非晶質矽(Si)的光之吸収係數在500～600nm的區域是大的，故透過縮減(衰減)外光的波長中之500～600nm的光之波長，可防止誤動作。在此情況，作為中間絕緣膜10I的樹脂，例如，可使用紅色濾光片用的樹脂。
又，在圖1A及圖1B所示之第1實施形態的薄膜電晶體陣列100所配置的畫素110、圖11A及圖11B所示之第2實施形態的薄膜電晶體陣列200所配置的畫素210中，在上畫素電極10B或下畫素電極10A為遮光性的情況，或電容器電極8具遮光性且覆蓋通道部的情況，外光難以進入通道。因此，即便波長500～600nm的光在中間絕緣膜10I中之透射率不是50%以下也能動作。但是，由於波長500～600nm的光在中間絕緣膜10I中之透射率為50%以下者較能除去外光，故更好。
此外，在圖1A及圖1B所示之第1實施形態的薄膜電晶體陣列100所配置的畫素110、圖11A及圖11B所示之第2實施形態的薄膜電晶體陣列200所配置的畫素210中，上畫素電極10B及下畫素電極10A為透明且電容器電極8是否為沒有覆蓋通道的構造，或在為透明的情況，波長500～600nm的光在中間絕緣膜10I中之透射率為50%以下是必需的。
又，圖1A及圖1B所示之第1實施形態的薄膜電晶體陣列100所配置的畫素110或圖11A及圖11B所示之第2實施形態的薄膜電晶體陣列200所配置的畫素210中，閘極絕緣膜3、層間絕緣膜7及電容器絕緣膜9最好為氮化矽(SiN)、二氧化矽(SiO2 )、氮氧化矽(SiON)等之無機物者。若閘極絕緣膜3、層間絕緣膜7及電容器絕緣膜9為氮化矽(SiN)、二氧化矽(SiO2 )、氮氧化矽(SiON)等之無機物，則迄至閘極電極2、源極電極4、汲極電極5、電容器電極8、及下畫素電極10A為止之間的絕緣膜(閘極絕緣膜3、層間絕緣膜7及電容器絕緣膜9)為平坦且成為高耐電壓。藉此，能提高畫素110或畫素210，也就是薄膜電晶體陣列100或薄膜電晶體陣列200的可靠性。另一方面，在圖1A及圖1B所示之第1實施形態的薄膜電晶體陣列100所配置的畫素110、圖11A及圖11B所示之第2實施形態的薄膜電晶體陣列200所配置的畫素210中，由於形成於中間絕緣膜10I的兩側(兩面)之下畫素電極10A及上畫素電極10B的電位相等，故中間絕緣膜10I亦可不為高耐電壓。
此外，在圖20A及圖20B所示之習知的薄膜電晶體陣列700所配置的畫素710或圖21A及圖21B所示之習知的薄膜電晶體陣列800所配置的畫素810中亦是，可想到透過將層間絕緣膜7的厚度(膜厚)Dil設厚，可將列配線4L、源極連接配線4C、及源極電極4與畫素電極10之間的靜電電容(源極・畫素電極間電容Csp)設小。但是，(1)就習知的畫素710、畫素810而言，在無法使構成儲存電容Cs的部分在俯視下和薄膜電晶體重疊下無法將構成儲存電容Cs的面積設大。又，(2)就習知的畫素710、畫素810而言，因為構成儲存電容Cs的絕緣膜為閘極絕緣膜3，絕緣膜的厚度(膜厚)無法獨立於薄膜電晶體的部分之膜厚而改變。由這樣的2點可知，就習知的畫素710、畫素810而言，在無法將儲存電容Cs設大之下，在設定畫素之際的自由度(容許度)變小。 相對地，例如，就圖1A及圖1B所示之第1實施形態的薄膜電晶體陣列100所配置的畫素110而言，可將構成儲存電容Cs的電容器絕緣膜9之厚度Dci設定成和閘極絕緣膜3不同的厚度(膜厚)。再者，畫素110中，施加於(被施加於)電容器絕緣膜9的電壓之最大值是小於施加於(被施加於)閘極絕緣膜3的電壓之最大值，所以在電容器絕緣膜9的材料是和閘極絕緣膜3的材料相同材料的情況，可將電容器絕緣膜9的厚度(膜厚)Dci設薄。
又，圖18A及圖18B所示之習知的薄膜電晶體陣列500所配置的畫素510或圖22A及圖22B所示之習知的薄膜電晶體陣列900所配置的畫素910亦是，可想到透過將層間絕緣膜7的厚度(膜厚)Dil設厚，能將列配線4L與畫素電極10之間的靜電電容(源極・畫素電極間電容Csp)設小。但是，在此情況，就習知的畫素510或畫素910而言，因為在電容器電極8、電容器絕緣膜9及畫素電極10中的平坦性會惡化，所以會導致耐電壓低。
＜第1製作例＞ 其次，針對實際製作上述實施形態的薄膜電晶體陣列之一例作幾個說明。首先，針對製作圖1A、圖1B及圖5A～圖10B所示之薄膜電晶體陣列100的第1製作例作說明。
第1製作例中，將絕緣基板1設為玻璃基板，在製程11(參照圖5A及圖5B)中，於玻璃基板上濺鍍成膜鉬(Mo)，進行光阻之塗布、鉬(Mo)之蝕刻、阻劑之除去，藉以形成行配線2L及閘極電極2。
接著，製程12(參照圖6A及圖6B)中，使用氮化矽(SiN)成膜閘極絕緣膜3，然後，成膜非晶矽(a-Si)作為半導體圖案6，成膜n＋ 非晶矽(a-Si)作為接觸層，進行阻劑之塗布、矽(Si)之蝕刻、阻劑之除去，藉以形成半導體圖案6。
接著，製程13(參照圖7A及圖7B)中，成膜鉬(Mo)，進行阻劑之塗布、鉬(Mo)之蝕刻、阻劑之除去，藉以形成源極電極4、源極連接配線4C、列配線4L、汲極電極5、汲極連接配線5C及汲極墊5P。再透過短時間的矽(Si)之蝕刻，除去在半導體圖案6中的通道部上之接觸層。
接著，製程14(參照圖8A及圖8B)中，使用氮化矽(SiN)成膜層間絕緣膜7，之後，成膜錫摻雜氧化銦(ITO)，進行阻劑之塗布、錫摻雜氧化銦(ITO)之蝕刻、及阻劑之除去，藉以形成電容器電極8及電容器配線8L。
接著，製程15(參照圖9A及圖9B)中，使用氮化矽(SiN)成膜電容器絕緣膜9，進行阻劑之塗布，氮化矽(SiN)之蝕刻，阻劑之除去，藉以在電容器絕緣膜9及層間絕緣膜7形成汲極連接用開口部H2。之後，成膜錫摻雜氧化銦(ITO)、進行阻劑之塗布、錫摻雜氧化銦(ITO)之蝕刻、及阻劑之除去，藉以形成下畫素電極10A。
接著，製程16(參照圖10A及圖10B)中，使用紅色濾光片用的感光性樹脂進行曝光及顯影，形成具有正錐形的開口部H1之中間絕緣膜10I。 再者，製程16(參照圖10A及圖10B)中，成膜錫摻雜氧化銦(ITO)，進行阻劑之塗布、錫摻雜氧化銦(ITO)之蝕刻、及阻劑之除去，藉以形成上畫素電極10B。此外，使用此時同時製作的測試基板所測定的透射率，係波長500～600nm的光在中間絕緣膜10I中之透射率為50%以下。
此處所製作的薄膜電晶體陣列100為，在積層方向，閘極電極2與源極電極4重疊的區域之面積(以下，稱為「閘極電極・源極電極重疊面積」)Sgs=168μm2 ，源極電極4與電容器電極8重疊的區域之面積(以下，稱為「源極電極・電容器電極重疊面積」)Ssc=273μm2 ，列配線4L與畫素電極10重疊的區域之面積(以下，稱為「源極配線・畫素電極重疊面積」)Ssp=936μm2 。 又，薄膜電晶體陣列100為，閘極絕緣膜3的厚度(膜厚)Dgi=0.5μm，層間絕緣膜7的厚度(膜厚)Dil=1μm，電容器絕緣膜9的厚度(膜厚)Dci=0.4μm，中間絕緣膜10I的厚度(膜厚)Dmi=2μm。 又，薄膜電晶體陣列100中，因為氮化矽(SiN)的相對介電常數=7，中間絕緣膜10I的相對介電常數=3，所以閘極・源極間電容Cgs=21fF，源極・電容器間電容Csc=17fF，源極・畫素電極間電容Csp=9fF。 而且，薄膜電晶體陣列100中，因為列配線4L的數量M=640，行配線2L的數量N=480，寫入電壓Vs=15V，所以利用列配線4L所產生的耗電量係每1圖框為3.1mJ。此外，確認了使用以第1製作例製作的薄膜電晶體陣列100的電泳型電子紙顯示裝置即便在太陽光下也可正常地動作。
＜第2製作例＞ 其次，針對製作圖11A、圖11B及圖12A～圖17B所示之薄膜電晶體陣列200的第2製作例作說明。
第2製作例中，將絕緣基板1設為玻璃基板，在製程21(參照圖12A及圖12B)中，於玻璃基板上成膜非晶矽(a-Si)作為半導體圖案6，成膜n＋ 非晶矽(a-Si)作為接觸層，進行阻劑之塗布、矽(Si)之蝕刻、阻劑之除去，藉以形成半導體圖案6。
接著，製程22(參照圖13A及圖13B)中，進行對鉬(Mo)濺鍍成膜、光阻之塗布、鉬(Mo)之蝕刻、阻劑之除去，藉以形成源極電極4、源極連接配線C、列配線4L、汲極電極5、汲極連接配線5C及汲極墊5P。再者，透過短時間的矽(Si)之蝕刻，以除去在半導體圖案6中的通道部上之接觸層。
接著，製程23(參照圖14A及圖14B)中，使用氮化矽(SiN)成膜閘極絕緣膜3，進而將鉬(Mo)濺鍍成膜，進行阻劑之塗布、鉬(Mo)之蝕刻及阻劑之除去，藉以形成行配線2L及閘極電極2。
接著，製程24(參照圖15A及圖15B)中，使用氮化矽(SiN)成膜層間絕緣膜7，之後，進行成膜鉬(Mo)、阻劑之塗布、鉬(Mo)之蝕刻及阻劑之除去，藉以形成電容器電極8及電容器配線8L。
接著，製程25(參照圖16A及圖16B)中，使用氮化矽(SiN)成膜電容器絕緣膜9，進行阻劑之塗布、氮化矽(SiN)之蝕刻及阻劑之除去，藉以在電容器絕緣膜9、層間絕緣膜7及閘極絕緣膜3形成汲極連接用開口部H3。之後，成膜錫摻雜氧化銦(ITO)，進行阻劑之塗布、錫摻雜氧化銦(ITO)之蝕刻及阻劑之除去，藉以形成下畫素電極10A。
接著，製程26(參照圖17A及圖17B)中，使用聚醯亞胺系的感光性樹脂進行曝光及顯影，形成具有正錐形的開口部H1之中間絕緣膜10I。再者，製程26(參照圖17A及圖17B)中，成膜錫摻雜氧化銦(ITO)，進行阻劑之塗布、錫摻雜氧化銦(ITO)之蝕刻及阻劑之除去，藉以形成上畫素電極10B。
此處所製作的薄膜電晶體陣列200為，閘極電極・源極電極重疊面積Sgs=168μm2 ，源極電極・電容器電極重疊面積Ssc=121μm2 ，源極配線・畫素電極重疊面積Ssp=920μm2 。 又，薄膜電晶體陣列200為，閘極絕緣膜3的厚度(膜厚)Dgi=0.5μm，層間絕緣膜7的厚度(膜厚)Dil=1μm，電容器絕緣膜9的厚度(膜厚)Dci=0.4μm，中間絕緣膜10I的厚度(膜厚)Dmi=2μm。 又，薄膜電晶體陣列200中，因為氮化矽(SiN)的相對介電常數=7，中間絕緣膜10I的相對介電常數=3.5，所以閘極・源極間電容Cgs=21fF，源極・電容器間電容Csc=5fF，源極・畫素電極間電容Csp=9fF。 而且，薄膜電晶體陣列200中，因為列配線4L的數量M=640，行配線2L的數量N=480，寫入電壓Vs=15V，所以利用列配線4L所產生的耗電量係每1圖框為2.4mJ。此外，確認了使用以第2製作例製作的薄膜電晶體陣列200的電泳型電子紙顯示裝置即便在太陽光下也可正常地動作。
＜第3製作例＞ 其次，針對第3製作例作說明。第3製作例中，以和第1製作例同樣的各製程，製作圖1A、圖1B及圖5A～圖10B所示之薄膜電晶體陣列100。但是，第3製作例中，使用丙烯酸系的透明感光性樹脂來取代在第1製作例使用之紅色濾光片用的感光性樹脂作為中間絕緣膜10I。此外，使用此時同時製作的測試基板所測定之透射率，係波長500～600nm的光在中間絕緣膜10I中之透射率為60%以上。
此處所製作的薄膜電晶體陣列100為，閘極電極・源極電極重疊面積Sgs=168μm2 ，源極電極・電容器電極重疊面積Ssc=273μm2 ，源極配線・畫素電極重疊面積Ssp=936μm2 。 又，薄膜電晶體陣列100為，閘極絕緣膜3的厚度(膜厚)Dgi=0.5μm，層間絕緣膜7的厚度(膜厚)Dil=1μm，電容器絕緣膜9的厚度(膜厚)Dci=0.4μm，中間絕緣膜10I的厚度(膜厚)Dmi=2μm。 又，薄膜電晶體陣列100中，因為氮化矽(SiN)的相對介電常數=7，中間絕緣膜10I的相對介電常數=3，所以閘極・源極間電容Cgs=21fF，源極・電容器間電容Csc=17fF，源極・畫素電極間電容Csp=9fF。 而且，薄膜電晶體陣列100中，因為列配線4L的數量M=640，行配線2L的數量N=480，寫入電壓Vs=15V，所以利用列配線4L產生的耗電量係每1圖框為3.1mJ。此外，確認了使用以第3製作例製作的薄膜電晶體陣列100的電泳型電子紙顯示裝置在室內光下可正常地動作，但在太陽光下對比降低。
＜第1比較例＞ 此處，為確認在本實施形態的薄膜電晶體陣列100、薄膜電晶體陣列200中的功效，針對已製作之習知的薄膜電晶體陣列的一例作幾個說明。首先，針對透過製作圖5A～圖9B所示之薄膜電晶體陣列100之各製程來製作圖18A及圖18B所示之薄膜電晶體陣列500的第1比較例作說明。
此處所製作的薄膜電晶體陣列500為，閘極電極・源極電極重疊面積Sgs=168μm2 ，源極電極・電容器電極重疊面積Ssc=273μm2 ，源極配線・畫素電極重疊面積Ssp=936μm2 。 又，薄膜電晶體陣列500為，閘極絕緣膜3的厚度(膜厚)Dgi=0.5μm，層間絕緣膜7的厚度(膜厚)Dil=1μm，電容器絕緣膜9的厚度(膜厚)Dci=0.4μm。 又，薄膜電晶體陣列500中，因為氮化矽(SiN)的相對介電常數=7，所以閘極・源極間電容Cgs=21fF，源極・電容器間電容Csc=17fF，源極・畫素電極間電容Csp=39fF。 而且，薄膜電晶體陣列500中，因為列配線4L的數量M=640，行配線2L的數量N=480，寫入電壓Vs=15V，所以利用列配線4L產生的耗電量係每1圖框為5.2mJ。
＜第2比較例＞ 其次，針對第2比較例作說明。第2比較例中，藉由製作圖12A～圖16B所示之薄膜電晶體陣列200的各製程，製作圖22A及圖22B所示之薄膜電晶體陣列900。
此處所製作的薄膜電晶體陣列900為，閘極電極・源極電極重疊面積Sgs=168μm2 ，源極電極・電容器電極重疊面積Ssc=121μm2 ，源極配線・畫素電極重疊面積Ssp=920μm2 。 又，薄膜電晶體陣列900為，閘極絕緣膜3的厚度(膜厚)Dgi=0.5μm，層間絕緣膜7的厚度(膜厚)Dil=1μm，電容器絕緣膜9的厚度(膜厚)Dci=0.4μm。 又，薄膜電晶體陣列900中，因為氮化矽(SiN)的相對介電常數=7，所以閘極・源極間電容Cgs=21fF，源極・電容器間電容Csc=5fF，源極・畫素電極間電容Csp=29fF。 而且，薄膜電晶體陣列900中，因為列配線4L的數量M=640，行配線2L的數量N=480，寫入電壓Vs=15V，所以利用列配線4L產生的耗電量係每1圖框為3.7mJ。
如此，比較第1製作例～第3製作例與第1比較例及第2比較例可知，就本實施形態的薄膜電晶體陣列而言，與習知的薄膜電晶體陣列相比，利用列配線4L的每1圖框的耗電量被減低。原因在於，本實施形態的薄膜電晶體陣列中，在薄膜電晶體陣列配置成矩陣狀(行列狀)的畫素所具備的畫素電極是由將中間絕緣膜包夾在下畫素電極與上畫素電極之間的雙層的導電層所構成，源極・畫素電極間電容Csp變得比習知的薄膜電晶體陣列還小。
如同上述，依據本實施形態，在薄膜電晶體陣列呈矩陣狀(行列狀)配置的畫素所具備的畫素電極，係由將中間絕緣膜包夾在下畫素電極與上畫素電極之間而成的雙層的導電層所構成。藉此，就本實施形態的薄膜電晶體陣列而言，關於各個畫素，可將列配線與上畫素電極之間的靜電電容(源極・畫素電極間電容Csp)，設成小於在習知的畫素中之列配線與單層的畫素電極之間的靜電電容(源極・畫素電極間電容Csp)。藉此，就本實施形態的薄膜電晶體陣列而言，與將複數個習知構造的畫素呈矩陣狀(行列狀)配置而成薄膜電晶體陣列相比，可減低在進行顯示的重寫時之耗電量。
藉此，關於採用本實施形態的薄膜電晶體陣列之顯示裝置，可實現更低耗電化。又，在將本實施形態的薄膜電晶體陣列採用於是使用內建電池的電力進行顯示的重寫的類型顯示裝置的情況，可減少交換電池的頻率。又，在將本實施形態的薄膜電晶體陣列採用於是使用經變換來自RFID的讀寫器的電波後的電力進行顯示的重寫類型之顯示裝置的情況，即便是弱的電波亦可進行重寫，可增長在重寫時與讀寫器之距離。
以上，針對本發明實施形態已參照圖面作了說明，但具體的構成不受此實施形態所限定，亦包含在不悖離本發明旨趣的範圍中的種種變更。
1:絕緣基板 2:閘極電極 2L:行配線(閘極配線) 3:閘極絕緣膜 4:源極電極 4L:列配線(源極配線) 4C:源極連接配線 5:汲極電極 5C:汲極連接配線 5P:汲極墊 6:半導體圖案 7:層間絕緣膜 8:電容器電極 8L:電容器配線 9:電容器絕緣膜 10:畫素電極 10A:下畫素電極 10B:上畫素電極 10I:中間絕緣膜 100,200:薄膜電晶體陣列 110,210:畫素 111,211:薄膜電晶體 H1:開口部 H2,H3:汲極連接用開口部
圖1A係表示第1實施形態的薄膜電晶體陣列的構造之一例的圖。 圖1B係示意地表示圖1A的A-A’剖面的構造之剖面圖。 圖2係說明在第1實施形態的薄膜電晶體陣列中計算電量的一例之圖。 圖3係說明在第1實施形態的薄膜電晶體陣列中計算電量的一例之圖。 圖4係說明在第1實施形態的薄膜電晶體陣列中計算電量的一例之圖。 圖5A係表示第1實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖5B係示意地表示圖5A的A-A’剖面的構造之剖面圖。 圖6A係表示第1實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖6B係示意地表示圖6A的A-A’剖面的構造之剖面圖。 圖7A係表示第1實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖7B係示意地表示圖7A的A-A’剖面的構造之剖面圖。 圖8A係表示第1實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖8B係示意地表示圖8A的A-A’剖面的構造之剖面圖。 圖9A係表示第1實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖9B係示意地表示圖9A的A-A’剖面的構造之剖面圖。 圖10A係表示第1實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖10B係示意地表示圖10A的A-A’剖面的構造之剖面圖。 圖11A係表示第2實施形態的薄膜電晶體陣列的構造之一例的圖。 圖11B係示意地表示圖11A的A-A’剖面的構造之剖面圖。 圖12A係表示第2實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖12B係示意地表示圖12A的B-B’剖面的構造之剖面圖。 圖13A係表示第2實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖13B係示意地表示圖13A的B-B’剖面的構造之剖面圖。 圖14A係表示第2實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖14B係示意地表示圖14A的B-B’剖面的構造之剖面圖。 圖15A係表示第2實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖15B係示意地表示圖15A的B-B’剖面的構造之剖面圖。 圖16A係表示第2實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖16B係示意地表示圖16A的B-B’剖面的構造之剖面圖。 圖17A係表示第2實施形態的薄膜電晶體陣列的製造方法之概略圖。 圖17B係示意地表示圖17A的B-B’剖面的構造之剖面圖。 圖18A係表示習知的薄膜電晶體陣列的構造之一例的圖。 圖18B係示意地表示圖18A的E-E’剖面的構造之剖面圖。 圖19A係表示習知的薄膜電晶體陣列的構造之一例的圖。 圖19B係示意地表示圖19A的F-F’剖面的構造之剖面圖。 圖20A係表示習知的薄膜電晶體陣列的構造之一例的圖。 圖20B係示意地表示圖20A的G-G’剖面的構造之剖面圖。 圖21A係表示習知的薄膜電晶體陣列的構造之一例的圖。 圖21B係示意地表示圖21A的H-H’剖面的構造之剖面圖。 圖22A係表示習知的薄膜電晶體陣列的構造之一例的圖。 圖22B係示意地表示圖22A的I-I’剖面的構造之剖面圖。
無。

Claims (5)

  1. 一種薄膜電晶體陣列，在形成於絕緣基板上的薄膜電晶體陣列中，具有具備薄膜電晶體、畫素電極及電容器電極的複數個畫素，前述複數個畫素為，在以延伸於列方向之方式配置的複數條列配線與以延伸於和前述列配線正交的行方向之方式配置的複數條行配線交叉的位置，配置成矩陣狀，前述薄膜電晶體係具有閘極電極、源極電極、汲極電極、及位在前述源極電極與前述汲極電極之間的半導體圖案，前述半導體圖案係於積層方向隔介閘極絕緣膜配置在和前述閘極電極重疊的位置，前述電容器電極係於前述積層方向隔介層間絕緣膜配置在前述薄膜電晶體之上，前述畫素電極係於前述積層方向隔介電容器絕緣膜配置在前述電容器電極之上，前述源極電極係連接於前述列配線，前述閘極電極係連接於前述行配線，前述汲極電極係連接於前述畫素電極，前述電容器電極係連接於電容器配線，前述畫素電極係由為下層的電極之下畫素電極與為上層的電極之上畫素電極的雙層導電層所構成，在前述下畫素電極與前述上畫素電極之間包夾有中間絕緣膜，前述上畫素電極係隔介前述中間絕緣膜的開口部與前述下 畫素電極連接，藉由前述電容器電極與前述下畫素電極之重疊而構成靜電電容，前述列配線係於前述積層方向，不與前述電容器電極及前述下畫素電極重疊，而配置在與前述上畫素電極重疊的位置。
  2. 如請求項1之薄膜電晶體陣列，其中前述中間絕緣膜係樹脂。
  3. 如請求項1或2之薄膜電晶體陣列，其中在沿著前述積層方向的剖視中，前述中間絕緣膜的前述開口部的形狀為正錐形。
  4. 如請求項1或2之薄膜電晶體陣列，其中前述半導體圖案係非晶質矽，前述中間絕緣膜為，波長500~600nm的光之透射率係50%以下。
  5. 如請求項1或2之薄膜電晶體陣列，其中前述閘極絕緣膜、前述層間絕緣膜及前述電容器絕緣膜係無機物。
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