TWI805834B - 薄膜電晶體陣列 - Google Patents

薄膜電晶體陣列 Download PDF

Info

Publication number
TWI805834B
TWI805834B TW108131200A TW108131200A TWI805834B TW I805834 B TWI805834 B TW I805834B TW 108131200 A TW108131200 A TW 108131200A TW 108131200 A TW108131200 A TW 108131200A TW I805834 B TWI805834 B TW I805834B
Authority
TW
Taiwan
Prior art keywords
electrode
wiring
aforementioned
thin film
capacitor
Prior art date
Application number
TW108131200A
Other languages
English (en)
Other versions
TW202032799A (zh
Inventor
石崎守
Original Assignee
日商凸版印刷股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商凸版印刷股份有限公司 filed Critical 日商凸版印刷股份有限公司
Publication of TW202032799A publication Critical patent/TW202032799A/zh
Application granted granted Critical
Publication of TWI805834B publication Critical patent/TWI805834B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Bipolar Transistors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本發明提供一種耗電量小的薄膜電晶體陣列。薄膜電晶體陣列包含列配線及行配線、含有薄膜電晶體的畫素，薄膜電晶體為，源極電極在俯視中，係固定寬度的線狀，汲極電極在俯視中，係具有隔介規定的距離的間隙包圍源極電極的U字部，半導體圖案係至少在源極電極及汲極電極間形成通道區域，閘極電極係隔介閘極絕緣膜與通道區域重疊，在俯視中含有通道區域，源極電極係連接於列配線，閘極電極係透過閘極連接配線連接於行配線，汲極電極係透過汲極連接配線連接於畫素電極。

Description

薄膜電晶體陣列
本發明係有關於薄膜電晶體陣列。本發明的薄膜電晶體陣列可使用於顯示裝置。又，本發明的薄膜電晶體陣列係適合於低耗電的用途上。
以將半導體自體設為基板的電晶體、積體電路技術為基礎，在玻璃基板上製造非晶矽(a-Si)、多晶矽(poly-Si)的薄膜電晶體(Thin Film Transistor：TFT)陣列，並應用於液晶顯示器等。TFT係實行開關的任務，在藉由被賦予行配線(閘極配線)的選擇電壓將TFT設為導通時，被賦予列配線(源極配線)的信號電壓寫入被連接在汲極電極的畫素電極。被寫入的電壓係被保持於設在汲極電極或畫素電極與電容器電極之間的儲存電容器。(在TFT陣列的情況，源極與汲極的功效會依寫入電壓的極性而變化，所以並未以動作來決定名稱。於是，權宜地將一者稱為源極，另一者稱為汲極，事先統一稱呼方式。本發明中，將連接於配線者稱為源極，連接於畫素電極者稱為汲極。)
TFT陣列具有在將閘極電位從導通切換成截止之際畫素電位會變化之所稱閘極穿通(feedthrough)的現象。畫素電位係會變化閘極穿通電壓Vgf=ΔVg・Cgd/(Cgd+Cs+Cp)的程度。ΔVg係閘極電位變化量，Cgd係閘極・汲極間電容，Cs係儲存電容(畫素電極・電容器間電容)，Cp係顯示媒體的電容。若Cp大則可省略儲存電容Cs。若Cp小則Cs變得有必要，若Cp遠小於Cs則可忽略Cp。以往，為了減少閘極穿通電壓而在減少Cgd上面下了不少工夫(專利文獻1)。如圖21所示，透過作成汲極電極為固定寬度的線狀且前端作成圓角，將源極電極作成U字形並包圍汲極電極的形狀，以減少閘極電極・汲極電極的重疊面積Sgd而減少Cgd。一方面，閘極・源極間電容Cgs並未受到重視。
近年來，開發有將薄膜電晶體陣列與電泳媒體組合成的電子紙顯示裝置且作為比液晶還低耗電的顯示裝置備受期待。原因為，一般的液晶顯示裝置係只能在進行驅動的期間作顯示，為了保持顯示而有必要持續驅動，相對地電泳型電子紙在驅動結束後也會保持顯示，故而無須持續驅動。
再者，已揭示有將電子紙與屬於個體辨識技術的RFID作組合，且作為容器(container)的顯示部之技術(專利文獻2)。透過使保存於RFID的內容物資料顯示在顯示部，即便是目視也能確認資料。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2014-187093號公報 [專利文獻2]日本特開2003-233786號公報
[發明欲解決之課題]
此種顯示裝置有使用內建之電池的電力進行重寫的型態及將進行RFID的重寫之讀寫器(reader/writer)的電波轉換成電力，使用其電力進行重寫的型態。任一型態都具有減低重寫時之耗電量的課題。在內建電池的顯示裝置中，當耗電量大時需頻繁地進行電池交換。在使用RF電波的電力之顯示裝置中，當耗電量大時，則只能以電波強的短距離進行重寫。因此，要求可抑制重寫時的耗電量之薄膜電晶體陣列。
本發明係有鑑於如此的習知技術之狀況而研創者，以提供減少耗電量之薄膜電晶體陣列為課題。 [用以解決課題之手段]
用以解決上述課題之本發明的一態樣為一種薄膜電晶體陣列，包含： 絕緣基板； 在絕緣基板上，往第1方向延伸的複數個列配線及往和第1方向正交的第2方向延伸的複數個行配線；及 和列配線與行配線交叉的位置對應地設置在絕緣基板上之、具有薄膜電晶體及畫素電極的複數個畫素， 薄膜電晶體係具有閘極電極、源極電極、汲極電極及半導體圖案， 源極電極在俯視中係固定寬度的線狀， 汲極電極在俯視中係具有隔介規定的距離的間隙包圍源極電極的U字形的U字部， 半導體圖案係至少將源極電極及汲極電極間繫接而形成通道區域， 閘極電極係隔介閘極絕緣膜與通道區域重疊，在俯視中含有通道區域， 源極電極係連接於列配線，閘極電極係透過閘極連接配線連接於行配線，汲極電極係透過汲極連接配線連接於畫素電極。 [發明之效果]
依據本發明，可提供耗電量小的薄膜電晶體陣列。亦即，本發明透過使用於顯示裝置而可減低顯示裝置在重寫時的耗電量，可減少電池內建型的顯示裝置之電池交換頻度。又，可增長從RF電波進行電力轉換的型態的顯示裝置之可重寫距離。
針對本發明的實施形態，使用以下圖示作詳細說明。此外，在以下使用的圖示中，為使說明容易理解，並未按比例尺正確地描繪。又，針對在各實施形態及變形例間相同或對應的構成，賦予相同的參考符號並省略說明。
(第1實施形態) 圖1表示本發明第1實施形態的薄膜電晶體陣列的一部分，圖2表示變形例的薄膜電晶體陣列的一部分。圖1的(a)與圖2的(a)係為了使特徵容易理解而顯示的製造中途之圖，圖1的(b)與圖2的(b)係完成圖。圖1、圖2的薄膜電晶體陣列係具有往縱向(第1方向)延伸的複數個列配線4L、往和此正交的橫向(第2方向)延伸的複數個行配線2L、和列配線4L與行配線2L交叉的位置對應設置的複數個畫素。
畫素至少具有薄膜電晶體與畫素電極10，薄膜電晶體具有閘極電極2、源極電極4、汲極電極5。在俯視中，源極電極4係固定寬度的線狀，汲極電極5係具有隔介規定的距離的間隙包圍源極電極4的U字形的U字部5U，半導體圖案6係至少一部分將源極電極4及汲極電極5間繫接而形成通道區域6C。此處U字形狀係指將2條平行的直線部與各個直線的一方之前端彼此繫接後的形狀。將前端彼此繫接的部分(U字的底)可以是直線，亦可為帶有圓角。閘極電極2係隔介閘極絕緣膜3有至少一部分是與通道區域6C重疊，源極電極4係連接於列配線4L，閘極電極2係透過閘極連接配線2C連接於行配線2L，汲極電極5係至少透過汲極連接配線5C連接於畫素電極10。
圖1～圖2的情況，源極電極4的前端係形成圓角。又，汲極電極5的U字形狀的底亦帶有圓角。而且，在與源極電極4的直線部相隔規定的通道長度之位置具有汲極電極5的U字形狀的直線部，且在與源極電極4的前端的圓形部分相隔規定的通道長度之位置具有帶有汲極電極5的圓角之U字的底。就此構造而言，可將源極電極4兩側緣及前端緣全部使用在通道區域6C的形成上，可充分地確保用在獲得必要的導通電流之通道寬度W並可縮小源極電極4的面積，減少閘極電極・源極電極的重疊面積Sgs，可將Cgs縮小。
又，閘極連接配線2C係比閘極電極2細且和汲極電極5及汲極連接配線5C至少任一者不具有重疊的部分。藉此，閘極・汲極間電容Cgd可保持很小。
如圖6A所示，汲極電極5係由以固定間隔(規定的距離的間隙)接接於源極電極4的U字部5U及與源極電極4分開的2個前端部5T所構成。前端部5T亦可為圓角。又，前端部5T亦可沒有圓角。汲極電極5的U字部5U與源極電極4之間的固定間隔部分是通道的U字區域6U。圖6A中，汲極電極5的U字形狀的底具有圓角且為半圓狀，係和源極電極4的前端的圓角同心的圓狀，不僅是源極電極4的直線部的兩側，在源極電極4的前端部亦是，源極電極4・汲極電極5間的間隔(亦即通道的U字區域6U的寬度)是固定的。因此，不僅是源極電極4的直線部的兩側，在源極電極4的前端部亦是作為電晶體有效地發揮作用。此外，此處所謂「源極電極4・汲極電極5的間隔(通道的U字區域6U的寬度)是固定的」係實質為固定即可，即便是設計上稍微不同或起因於製程而稍微變形，亦為本發明的範圍所包含。例如源極電極4的前端及汲極電極5的U字的底也可以不是完全的同心圓，也可以是兩者的中心點稍偏離。再者，源極電極4的前端及汲極電極5的U字的底的圓角也可以不是正確的圓。
圖6C係圖6A的變形例。如圖6C所示，汲極電極5係由以固定間隔(規定的距離的間隙)接近於源極電極4之U字部5U及與源極電極4分開的2個前端部5T所構成。汲極電極5的前端部5T亦可為圓角。又，前端部5T亦可沒有圓角。汲極電極5的U字部5U與源極電極4之間的固定間隔部分為通道的U字區域6U。圖6C中，汲極電極5的U字形狀的底之至少和源極電極4的前端相對的部分未具有圓角，源極電極4的前端係矩形，不僅是源極電極4的直線部的兩側，在源極電極4的前端部的邊亦是，源極電極4・汲極電極5間之間隔(亦即通道的U字區域6U的寬度)是固定的。因此，不僅是源極電極4的直線部的兩側，在源極電極4的前端部的邊亦是作為電晶體有效地發揮作用。此外，此處所謂「源極電極4・汲極電極5的間隔(通道的U字區域6U的寬度)是固定的」係只要實質固定即可，即便是設計上稍微不同或起因於製程而稍微變形，亦為本發明的範圍所包含。又，關於汲極電極5的U字形狀的底當中的與源極電極4的前端部相對的部分以外，亦可為帶有圓角。
圖6E係圖6C的特別例子。如圖6E所示，汲極電極5係由以固定間隔(規定的距離的間隙)接近於源極電極4的U字部5U及與源極電極4分開的2個前端部5T所構成。汲極電極5的前端部5T可以是圓角。又，前端部5T亦可沒有圓角。汲極電極5的U字部5U與源極電極4之間的固定間隔部分是通道的U字區域6U。圖6E中，汲極電極5的U字形狀的底的中央係直線，但在兩旁處具有圓角，源極電極4的前端係矩形，汲極電極5的U字的底的圓角的中心係和源極電極4的頂點一致，不僅是源極電極4的直線部的兩側與汲極電極5的直線部之間隔，在源極電極4的前端部的邊與汲極電極5的U字的底之直線部、及源極電極4的前端的2個頂點與汲極電極5的U字的2個圓角部分亦是，源極電極4・汲極電極5間的間隔(亦即通道的U字區域6U的寬度)是固定的。因此，不僅是源極電極4的直線部的兩側，在源極電極4的前端的邊亦是作為電晶體有效地發揮作用，而且在源極電極4的頂點亦有效地發揮作用。此外，此處所謂「源極電極4・汲極電極5的間隔(通道的U字區域6U的寬度)是固定的」係只要是實質固定即可，即便是設計上稍微不同或起因於製程而稍微變形，亦為本發明的範圍所包含。
於圖6A、圖6C、圖6E中，以將汲極電極5的U字部5U與前端部5T劃分的直線為界，將U字部5U側稱為TFT的U字區域，將U字部5U開口之側且含有前端部5T之側稱為TFT的開口區域。
如圖6B、圖6D、圖6F所示，汲極電極5的外緣係指U字部5U的外緣5UO，汲極電極5的內緣係指U字部5U的內緣5UI。
於圖1、圖2中，如圖7A所示，俯視中的閘極電極2的外形在U字區域中比汲極電極5的外緣5UO小而比內緣5UI大。亦即，於俯視中，閘極電極2的外形線(在俯視中的輪廓線)的至少一部分在U字區域中形成與汲極電極5的U字部5U重疊。因為閘極電極2的外形比汲極電極5的外緣5UO還小，所以閘極電極・汲極電極的重疊面積Sgd小，閘極・汲極間電容Cgd也小。又，由於閘極電極2的外形比汲極電極5的內緣5UI還大，所以可確實地控制通道區域6C的電流。
於圖1的(a)、圖2的(a)中，如圖7A所示，俯視中的閘極電極2的外形在U字區域中比半導體圖案6的外形小，閘極電極2往開口區域突出，半導體圖案6未往開口區域突出。亦即，於俯視中，閘極電極2的外形線的至少一部分在U字區域與半導體圖案6重疊且形成比U字部5U的開口靠外側，且半導體圖案6的外形線的至少一部分形成比U字部5U的開口靠裏側。因為閘極電極2的外形在U字區域中比半導體圖案6的外形還小，所以閘極電極・汲極電極的重疊面積Sgd小，Cgd也小。又，透過閘極電極2往開口區域突出且半導體圖案6沒有往開口區域突出，可確實地控制通道區域6C的電流。此外，閘極電極2往開口區域突出的部分之形狀係如圖7A上所示亦可為圓角，亦可如圖7A下所示為筆直狀。通道區域6C係與通道的U字區域6U一致。在這情況，雖有因半導體圖案6的緣部所致之寄生電晶體的影響而讓Vg-Id特性稍微改變的情形，但因為在電子紙的驅動上並不需要精密的電流控制，所以並沒有問題。
或者如圖7B所示，於俯視中，雖然閘極電極2的外形在U字區域比半導體圖案6的外形小，閘極電極2往開口區域突出，半導體圖案6往開口區域突出，但亦可為在開口區域中，半導體圖案6的外形的一部分形成比閘極電極2的外形靠裏側。亦即，於俯視中，閘極電極2的外形線的至少一部分在U字區域與半導體圖案6重疊，並且在開口區域形成比汲極電極的U字部5U的開口靠外側，且半導體圖案6的外形線的至少一部分形成比U字部5U的開口靠外側，且形成比閘極電極2的外形靠裏側。因為閘極電極2的外形在U字區域中比半導體圖案6的外形還小，所以閘極電極・汲極電極的重疊面積Sgd小，Cgd也小。又，雖然閘極電極2往開口區域突出，半導體圖案6往開口區域突出，但藉由形成比閘極電極2的外形靠裏側，可確實地控制通道區域6C的電流。此外，閘極電極2往開口區域突出的部分之形狀係如圖7B上所示亦可為圓角，亦可如圖7B下所示為筆直狀。通道區域6C係由通道的U字區域6U所成的主部分及朝開口側稍突出的副部分兩個區域所構成。
圖1的(a)中，俯視中半導體圖案6的外形在U字區域中比汲極電極5的外緣5UO還小。藉此，將U字區域中通道區域6C以外的半導體圖案全部用源極電極4與汲極電極5覆蓋，在後述的電容器電極8覆蓋於TFT上的情況可確定汲極電極5・電容器電極8的重疊面積Sdc，特性穩定。在圖2中，俯視中的半導體圖案6的外形比U字區域中的汲極電極5的外緣5UO還大。在這情況，因為在汲極電極5周圍有半導體圖案6，所以具有在蝕刻通道區域6C時蝕刻速率因被蝕刻物的量多而變得均一之優點。
此外，圖1的(b)、圖2的(b)係未具有儲存電容的例子。在顯示媒體的靜電電容大的情況，由於顯示媒體的靜電電容儲存有電荷而保持有電位，故無需在TFT陣列內準備儲存電容。在顯示媒體是液晶的情況、顯示媒體的厚度小的情況是符合該條件。另一方面，在顯示媒體的靜電電容不夠大的情況，使用儲存電容Cs。
圖10A～圖13B係具有儲存電容Cs的例子。圖10A～圖10C係表示至少依以下順序積層的變形例的薄膜電晶體陣列之製程，即具有閘極電極2・行配線2L的第1導電層、閘極絕緣膜3、具有源極電極4・列配線4L・汲極電極5的第2導電層、層間絕緣膜7、具有電容器電極8・電容器配線8L的第3導電層、電容器絕緣膜9、具有畫素電極10的第4導電層。此外，針對具體的製造方法，在後述的實施例中作說明。
於所製造的薄膜電晶體陣列中，半導體圖案6係鄰接於源極電極4・汲極電極5而形成通道的U字區域6U。由於源極電極4為固定寬度的線狀，所以可使源極電極4的寬度狹窄到接近達解析度極限，因為源極電極4的面積小，所以閘極電極2・源極電極4的重疊面積Sgs小，閘極・源極間電容Cgs小。當閘極絕緣膜3的介電常數設為εgi且膜厚設為Dgi時，則Cgs=εgi・Sgs/Dgi。其中，無法忽略行配線2L・列配線4L的重疊面積Sgsl，經加算其份量而成為Cgs=εgi・(Sgs+Sgsl)/Dgi。
又，在俯視中，列配線4L不與電容器電極8、電容器配線8L重疊。透過排除列配線4L・電容器電極8之重疊，可將源極・電容器間電容Csc縮小。將TFT以電容器電極8覆蓋的情況，由於源極電極4為固定寬度的線狀，所以可使源極電極4的寬度狹窄到接近達解析度極限，因為源極電極4的面積小，所以源極電極4・電容器電極8的重疊面積Ssc小，源極・電容器間電容Csc小。當將層間絕緣膜7的介電常數設為εil、膜厚設為Dil時，則Csc=εil・Ssc/Dil。(在作為圖10B的(d)的變形例是未將TFT以電容器電極8覆蓋的情況，源極電極4・電容器電極8的重疊面積Ssc大致為0，源極・電容器間電容Csc大致為0。)
畫素電極10和汲極電極5是屬於不同的層，因為在畫素電極10・汲極電極5間具有電容器絕緣膜9和層間絕緣膜7，所以汲極電極5係透過汲極連接配線5C、汲極墊5P、層間絕緣膜7的開口、電容器絕緣膜9的開口而連接於畫素電極10。以在俯視中，列配線4L的大部分是與畫素電極10重疊者較理想。因列配線4L的大部分與畫素電極10重疊，所以列配線4L的電位不影響顯示媒體的顏色。雖然列配線4L・畫素電極10之重疊會產生電容Csp，但因為包夾著電容器絕緣膜9與層間絕緣膜7兩層，所以電容Csp並不怎麼大。當將電容器絕緣膜9的介電常數設為εci、膜厚設為Dci時，則Csp=Ssp/(Dci/εci+Dil/εil)。
圖11A～圖11C係表示至少依以下的順序積層的變形例的薄膜電晶體陣列之製程，即具有源極電極4・列配線4L・汲極電極5的第1導電層、閘極絕緣膜3、具有閘極電極2・行配線2L的第2導電層、層間絕緣膜7、具有電容器電極8・電容器配線8L的第3導電層、電容器絕緣膜9、具有畫素電極10的第4導電層。
關於圖11A～圖11C的薄膜電晶體陣列，亦與圖10A～圖10C同樣地閘極・源極間電容Cgs小。
又，在俯視中，列配線4L不與電容器電極8、電容器配線8L重疊。透過排除列配線4L・電容器電極8之重疊，可將源極・電容器間電容Csc縮小。因為源極電極4的大部分係被閘極電極2所覆蓋，所以源極電極4・電容器電極8的重疊面積Ssc小，源極・電容器間電容Csc也小。當將層間絕緣膜7的介電常數設為εil、膜厚設為Dil時，則Csc=Ssc/(Dil/εil+Dgi/εgi)。將TFT以電容器電極8覆蓋的情況，會產生閘極電極2・電容器電極8的重疊面積Sgc。當將層間絕緣膜7的介電常數設為εil、膜厚設為Dil時，則Cgc=εil・Sgc/Dil。(在作為圖11B的(d)的變形例是TFT未以電容器電極8覆蓋的情況，閘極電極2・電容器電極8的重疊面積Sgc雖大致為0，但無法忽略行配線2L・電容器配線8L的重疊面積Sgcl，閘極・電容器間電容Cgc=εil・Sgcl/Dil。)
畫素電極10和汲極電極5是屬於不同的層，因為在畫素電極10・汲極電極5間具有電容器絕緣膜9、層間絕緣膜7、閘極絕緣膜3，所以汲極電極5係經由汲極連接配線5C、汲極墊5P、閘極絕緣膜3的開口、層間絕緣膜7的開口、電容器絕緣膜9的開口而連接於畫素電極10。以在俯視中，列配線4L的大部分是與畫素電極10重疊者較理想。因列配線4L的大部分與畫素電極10重疊，列配線4L的電位不影響顯示媒體的顏色。雖然列配線4L・畫素電極10之重疊會產生電容Csp，但因為包夾著電容器絕緣膜9與層間絕緣膜7及閘極絕緣膜3等三層，所以電容Csp並不怎麼大。當將電容器絕緣膜9的介電常數設為εci、膜厚設為Dci時，則Csp=Ssp/(Dci/εci+Dil /εil+Dgi/εgi)。
圖12A～圖12B係表示至少依以下的順序積層的變形例的薄膜電晶體陣列之製程，即具有閘極電極2・行配線2L・汲極副電極5S的第1導電層、閘極絕緣膜3、具有源極電極4・列配線4L・汲極電極5・電容器電極8・電容器配線8L的第2導電層、層間絕緣膜7、具有畫素電極10的第3導電層。
關於圖12A～圖12B的薄膜電晶體陣列也是和圖10A～圖10C同樣地閘極・源極間電容Cgs小。
列配線4L・電容器電極8的重疊面積係0，源極・電容器間電容Csc大致為0。畫素電極10和汲極電極5是屬於不同的層，因為在畫素電極10・汲極電極5間具有層間絕緣膜7，所以汲極電極5係經由汲極連接配線5C、汲極墊5P、層間絕緣膜7的開口而連接於畫素電極10。以在俯視中，列配線4L的大部分是與畫素電極10重疊者較理想。因列配線4L的大部分與畫素電極10重疊，列配線4L的電位不影響顯示媒體的顏色。雖然列配線4L・畫素電極10之重疊會產生電容Csp，但因為層間絕緣膜7厚，所以電容Csp並不怎麼大。Csp=εil・Ssp/Dil。
圖13A～圖13B係表示至少依以下的順序積層的變形例的薄膜電晶體陣列之製程，即具有閘極電極2・行配線2L・電容器電極8・電容器配線8L的第1導電層、閘極絕緣膜3、具有源極電極4・列配線4L・汲極電極5・畫素電極10的第2導電層、層間絕緣膜7。
關於圖13A～圖13B的薄膜電晶體陣列也是和圖10A～圖10C同樣地閘極・源極間電容Cgs小。
源極電極4・電容器電極8雖未重疊，但列配線4L・電容器配線8L具有重疊面積Sscl，源極・電容器間電容係為Csc=εgi・Sscl/Dgi。畫素電極10是和汲極電極5同層，汲極電極5係透過汲極連接配線5C連接於畫素電極10。層間絕緣膜7係至少覆蓋源極電極4・列配線4L・半導體圖案6，但未覆蓋畫素電極10。因為列配線4L・畫素電極10係同層，所以重疊面積Ssp為0，源極・畫素間電容Csp大致為0。
圖14A～圖14C係圖2的變形例。圖14A～圖14C係表示至少依以下的順序積層的變形例的薄膜電晶體陣列之製程，即具有閘極電極2・行配線2L的第1導電層、閘極絕緣膜3、具有源極電極4・列配線4L・汲極電極5的第2導電層、層間絕緣膜7、具有電容器電極8・電容器配線8L的第3導電層、電容器絕緣膜9、具有畫素電極10的第4導電層。
關於圖14A～圖14C的薄膜電晶體陣列也是和圖10A～圖10C同樣地閘極・源極間電容Cgs小。
又，在俯視中，列配線4L不與電容器電極8、電容器配線8L重疊。透過排除列配線4L・電容器電極8之重疊，可將源極・電容器間電容Csc縮小。將TFT以電容器電極8覆蓋的情況，由於源極電極4為固定寬度的線狀，所以可使源極電極4的寬度狹窄到接近達解析度極限，源極電極4・電容器電極8的重疊面積Ssc小，源極・電容器間電容Csc小。當將層間絕緣膜7的介電常數設為εil、膜厚設為Dil時，則Csc=εil・Ssc/Dil。(在作為圖14B的(d)的變形例是TFT未以電容器電極8覆蓋的情況，源極電極4・電容器電極8的重疊面積Ssc大致為0，源極・電容器間電容Csc大致為0。)
畫素電極10和汲極電極5是屬於不同的層，因為在畫素電極10・汲極電極5間具有電容器絕緣膜9和層間絕緣膜7，所以汲極電極5係經由汲極連接配線5C、汲極墊5P、層間絕緣膜7的開口、電容器絕緣膜9的開口而連接於畫素電極10。以在俯視中，列配線4L的大部分是與畫素電極10重疊者較理想。因列配線4L的大部分與畫素電極10重疊，所以列配線4L的電位不影響顯示媒體的顏色。雖然列配線4L・畫素電極10之重疊會產生電容Csp，但因為包夾著電容器絕緣膜9與層間絕緣膜7兩層，所以電容Csp並不怎麼大。當電容器絕緣膜9的介電常數設為εci，膜厚設為Dci時，則Csp=Ssp/(Dci/εci+Dil/εil)。
作為圖2的變形例，可以有像圖1的變形例即圖11A～圖13B的構造。
此處，就將Cgs、Csc、Csp縮小的重要性作說明。在TFT陣列有閘極電極2、源極電極4、汲極電極5、電容器電極8、及畫素電極10等5種電極，但因為畫素電極10係連接於汲極電極5，所以實質為4種。其間的電容係4 C2 =6種，為Cgs、Csc、Csp、Cgd、Cgc、Cs。雖以儲存電容Cs具有某程度的大小者較理想，但以其他者為小者較理想。
設定列配線4L為M條，行配線2L為N條。連接於列配線4L的是Cgs、Csc、Csp//Cs。此處//係指電容的串聯電路，例如為Csp//Cs=1/(1/Csp+1/Cs)。其中因為Csp＜＜Cs，所以Csp//Cs≒Csp。因為1條列配線4L所連接的畫素係N個，所以靜電電容係C=N(Cgs+Csc+Csp//Cs)。
由於列配線4L係配合各行的資料來變更電壓，所以被充放電最多的是按每1行寫入反極性的情況。1條列配線4L且1圖框所消耗的電量可如圖18所示作計算。其中，列配線4L的電壓波形為V4，寫入白與寫入黑的電壓為±Vs，列配線電阻(在狹義上係列配線電阻與串聯電阻(源極驅動器的出力電阻等)之和)為R。圖18中，橫軸係時間t。源極驅動器的正電源的電壓為Vp、電流為Ip、負電源的電壓為Vn、電流為In、GND線的電壓為V0 =0、電流為I0 。正電源的消耗電力為Pp、負電源的消耗電力為Pn、GND線的消耗電力P0 =0。為了將式子簡化而將各充電波形的積分範圍表記成t=0～∞，其中只要比時間常數CR夠大即可，例如即便是t=0～3CR，亦可含有電量的95％而近似同等。1條列配線且1圖框所消耗的電量係(2N-1)C(Vs)2 。因此，M條列配線且1圖框所消耗的電量係M×(2N-1)×N(Cgs+Csc+Csp//Cs)×(Vs)2 =MN(2N-1)(Cgs+ Csc+Csp//Cs)(Vs)2 ，在N比1大很多的情況視為2M(N2 )(Cgs+Csc+Csp//Cs)(Vs)2 。消耗的電量最小係不改變列配線的電壓之情況，1圖框所消耗的電量係為0。
連接於行配線2L的是Cgs、Cgc、Cgd//Cs。因為連接於1條行配線2L的畫素係M個，所以靜電電容係C=M(Cgs+Cgc+Cgd//Cs)。其中因為Cgd＜＜Cs，所以Cgd//Cs≒Cgd。在1圖框的閘極電壓係截止→導通1次及導通→截止1次合計變化2次。當將閘極電壓變化量設為ΔVg時，則1條行配線且1圖框所消耗的電量可如圖19所示作計算。行配線2L的電壓波形為V2。其中，圖19係TFT為p通道的情況，n通道的情況係電壓的正負相反，但耗電量的式子係相同。閘極的正電壓為Vp，負電壓為Vn，行配線電阻(在狹義上係行配線電阻與串聯電阻(閘極驅動器的出力電阻等)之和)為R。圖19中，橫軸係時間t。閘極驅動器14的正電源的電壓為Vp，電流為Ip，負電源的電壓為Vn，電流為In。正電源的消耗電力為Pp，負電源的消耗電力為Pn。為了將式子簡化而將各充電波形的積分範圍表記成t=0～∞，其中只要比時間常數CR夠大即可，例如即便是t=0～3CR，亦可含有電量的95％而近似同等。1條行配線且1圖框所消耗的電量係C(ΔVg)2 。N條行配線且1圖框所消耗的電量係N×M(Cgs+Cgc+Cgd//Cs)× (ΔVg)2 =MN(Cgs+Cgc+Cgd//Cs)(ΔVg)2 。
連接於TFT的是Cgd、Cs。靜電電容係C=Cgd+Cs。1圖框的畫素電壓係在畫素進行與前次相異之顯示的情況變化1次。被充最多電的是變更全畫素之顯示的情況。在那情況，當將列配線的電壓變化量設為Vs時，則1圖框所消耗的電量可如圖20所示作計算。畫素的電壓波形為Vpixel。TFT電阻(在狹義上係TFT電阻與串聯電阻(列配線電阻等)之和)為R。圖20中，橫軸係時間t。在寫入汲極電壓Vd=Vs時，電流為Itft，消耗電力為Ptft。為了將式子簡化而將充電波形的積分範圍表記成t=0～∞，其中只要比時間常數CR夠大即可，例如即便是t=0～3CR，亦可含有電量的95％而近似同等。1個TFT且1圖框所消耗的電量係(Cs+Cgd)(Vs)2 ，MN個則為MN(Cs+Cgd)(Vs)2 。Vd=-Vs的情況亦是相同的値。耗電量最小係不改變畫素電位的情況，1圖框所消耗的電量係為0。
關於以上那樣所消耗的電量之係數，在列配線為MN2 、行配線為MN、畫素為MN。通常M、N係數十～數百。又一般而言，Cgs、Csc、Csp、Cgc、Cgd係比Cs小，粗略來說是小2位數左右。這麼一來，列配線且1圖框所消耗的最大電量係和在畫素且1圖框所消耗的最大電量相等，行配線且1圖框所消耗的電量係比其等還小2位數。
又，就電子紙而言多為橫跨數個圖框(10圖框程度)描繪同一畫像。在這情況，第1圖框的重寫會消耗電量，由於在第2～10圖框是相同電位故幾乎不耗電。於是，列配線且約10圖框所消耗的最大電量係大，畫素且約10圖框所消耗的最大電量係比列配線且約10圖框所消耗的最大電量還小1位數，行配線且約10圖框所消耗的電量係比畫素且約10圖框所消耗的最大電量還再小1位數。因此，可將連接於列配線的電容(Cgs、Csc、Csp)縮小，為了減少耗電量是重要的。
因此，圖1、圖2、圖10A～圖14C所示的構造具有減少耗電量的效果。亦即，透過將上述的薄膜電晶體陣列使用於顯示裝置，可減低顯示裝置在重寫時的耗電量，可減少電池內建型的顯示裝置之電池交換頻度。又，在從RF電波進行電力轉換的型態之顯示裝置的情況係能增長可重寫的距離。
此外，汲極電極5的U字部5U的寬度可為固定，但也可不固定。內緣5UI有必要是U字線，但外緣5UO也可不為U字線。
又，如圖9上所示，以源極電極4的寬度係為列配線4L的寬度以下者較理想。源極電極4的面積會影響Cgs，而在電容器電極8覆蓋源極電極4的情況亦會影響Csc，對在列配線的耗電量有大的影響。因此，以源極電極4的寬度盡可能地細為佳。一方面，列配線4L的面積雖會影響Csp，但是因為形成Csp的絕緣膜厚度大的緣故所以對在列配線的耗電量之影響有限。因為列配線4L很長，所以會有其電阻延遲信號的響應使顯示惡化之虞，又，在假設列配線4L斷線時，會影響那裏的所有畫素。為此，列配線4L也可比源極電極4寬。
再者，源極電極4並非以固定寬度延伸且直接連接於列配線4L者，如圖9下所示，亦可為比源極電極4細的源極連接配線4C將源極電極4與列配線4L繫接。即便無法將源極電極4作成較細的情況亦是藉由將TFT與列配線4L之間的源極連接配線4C作成較細而可將Cgs或Csc縮小。
作為絕緣基板1的材料，可使用玻璃等之無機物或聚對酞酸乙二酯(PET)、聚萘二甲酸乙二酯(PEN)、聚醚碸(PES)、聚碳酸酯、聚醯亞胺(PI)、聚醚醯亞胺(PEI)、聚苯乙烯(PS)、聚氯乙烯(PVC)、聚乙烯(PE)、聚丙烯(PP)、尼龍(Ny)、環氧樹脂等之有機物。
作為第1導電層、第2導電層、第3導電層、第4導電層的材料，可使用Al、Ag、Cu、Cr、Ni、Mo、Au、Pt、Nb等之金屬或其等之合金、ITO等之導電性氧化物、碳、導電性高分子等。作為第1導電層、第2導電層、第3導電層、第4導電層的製法，可將墨水印刷・燒成，也可在利用濺鍍等將全面成膜後利用光微影術・蝕刻・阻劑剝離而形成。或者，亦可在利用濺鍍等將全面成膜後透過阻劑印刷・蝕刻・阻劑剝離而形成。
作為閘極絕緣膜3、層間絕緣膜7、電容器絕緣膜9的材料，可使用SiO2 、SiON、SiN等之無機物或聚乙烯基酚(PVP)、環氧樹脂等之有機物。作為閘極絕緣膜3、層間絕緣膜7、電容器絕緣膜9的製法，可透過濺鍍、CVD等之真空成膜或溶液的塗布・燒成而獲得。
作為半導體圖案6的材料，可使用非晶矽、多晶矽等之無機半導體、或聚噻吩系、并苯系、丙烯胺系等之有機半導體、或In2 O3 系、Ga2 O3 系、ZnO系、SnO2 系、InGaZnO系、InGaSnO系、InSnZnO系等之氧化物半導體。作為半導體圖案6的製法，亦可在利用等離子CVD等進行成膜後透過光微影術・蝕刻・阻劑剝離而形成。或者也有將溶液以噴墨(ink jet)、分配器(dispenser)、凸版印刷等進行印刷・燒成的方法。在半導體圖案6的上部也可具有用以改善與源極電極4或與汲極電極5之電性接觸之接觸層。通道上的接觸層也可以在形成源極電極4・汲極電極5後以蝕刻除去。
(第2實施形態) 其次，就本發明第2實施形態的薄膜電晶體陣列，主要以與第1實施形態的薄膜電晶體陣列之差異作說明。圖3表示本發明第2實施形態的薄膜電晶體陣列的一部分，圖4表示變形例的薄膜電晶體陣列的一部分。圖3的(a)與圖4的(a)係用以使特徵易於明瞭所顯示的製造中途圖，圖3的(b)與圖4的(b)係完成圖。圖3、圖4的薄膜電晶體陣列係具有往縱向(第1方向)延伸的複數個列配線4L、往和此正交的橫向(第2方向)延伸的複數個行配線2L、和列配線4L與行配線2L交叉的位置對應設置的畫素。
圖3、圖4的情況，源極電極4的前端形成圓角。又，汲極電極5的U字形狀的底亦帶有圓角。於此構造中，可將源極電極4的兩側緣及前端緣全使用在形成通道區域6C，可充分確保用以獲得必要的導通電流之通道寬度W縮小源極電極4的面積，減少閘極電極・源極電極的重疊面積Sgs，可將Cgs縮小。
在圖3的(a)中，如圖8所示，在俯視中閘極電極2的外形在U字區域比汲極電極5的外緣5UO小而比內緣5UI大。亦即，於俯視中，閘極電極2的外形線的至少一部分形成為在U字區域與汲極電極5的U字部5U重疊。因為閘極電極2的外形在U字區域中比汲極電極5的外緣5UO還小，所以閘極電極・汲極電極的重疊面積Sgd小，閘極・汲極間電容Cgd也小。又，因為閘極電極2的外形比汲極電極5的內緣5UI大，所以可確實地控制通道區域6C的電流。
在圖4的(a)中，俯視中的閘極電極2的外形在U字區域比汲極電極5的外緣5UO大。在這情況，汲極連接配線5C與閘極電極2具有重疊5CX，該份量使得閘極・汲極間電容Cgd變大。
在圖3的(a)、圖4的(a)中，如圖8所示，俯視中的閘極電極2的外形比半導體圖案6的外形大，閘極電極2及半導體圖案6往開口區域突出。亦即，於俯視中，在U字區域中閘極電極2的外形線的至少一部分是形成為比半導體圖案6的外形靠外側，關於閘極電極2及半導體圖案6雙方，在開口區域，外形線的至少一部分是形成為比U字部5U的開口靠外側。藉由使閘極電極2的外形比半導體圖案6的外形大，閘極電極2係遮蔽背面入射光使之不碰撞半導體圖案6。藉此，可抑制因外光所致之誤動作。特別是圖4的(a)中的閘極電極2的外形比圖3的(a)大，故而防止誤動作的效果大。又，因閘極電極2及半導體圖案6往開口區域突出而可減低因半導體圖案6的緣部所致之寄生電晶體的影響。此外，閘極電極2或半導體圖案6往開口區域突出的部分之形狀係如圖8上所示亦可為圓角，如圖8下所示亦可為筆直狀。通道區域6C係由通道的U字區域6U所成的主部分及朝開口側稍突出的副部分兩個區域構成。
此外，圖3的(b)、圖4的(b)係未具有儲存電容的例子。在顯示媒體的靜電電容大的情況，由於顯示媒體的靜電電容儲存有電荷而保持有電位，故無需在TFT陣列內準備儲存電容。在顯示媒體是液晶的情況、顯示媒體的厚度小的情況是符合該條件。一方面，在顯示媒體的靜電電容不夠大的情況，使用儲存電容Cs。
圖15A～圖15C係於圖3設有儲存電容Cs的例子。又，圖16A～圖16C係於圖4設有儲存電容Cs的例子。圖15A～圖15C及圖16A～圖16C均係表示至少依以下的順序積層的變形例的薄膜電晶體陣列之製程，即具有閘極電極2・行配線2L的第1導電層、閘極絕緣膜3、具有源極電極4・列配線4L・汲極電極5的第2導電層、層間絕緣膜7、具有電容器電極8・電容器配線8L的第3導電層、電容器絕緣膜9、具有畫素電極10的第4導電層。
關於圖15A～圖15C及圖16A～圖16C所示的薄膜電晶體陣列，基於和圖10A～圖10C同樣的理由，可將閘極・源極間電容Cgs、源極・電容器間電容Csc、及基於列配線4L・畫素電極10之重疊所形成的電容Csp縮小。
作為圖3的變形例，可以有像圖1的變形例即圖11A～圖13B的構造。
作為圖4的變形例，可以有像圖1的變形例即圖11A～圖13B的構造。
又，依上述的理由，圖3～圖4、圖15A～圖16C所示的構造具有減少耗電量之效果。
此外，圖3的(a)的情況，汲極電極5的U字部5U的寬度可固定，亦可不固定。內緣5UI有必要是U字線，但外緣5UO可不為U字線。圖4的(a)的情況，汲極電極5的U字部5U的寬度以固定且細者為宜。在圖4的(a)當汲極電極5的外緣5UO大時，則閘極電極・汲極電極間重疊面積Sgd變大，致使閘極・汲極間電容Cgd變大。
又，源極電極4及列配線4L的寬度係可作成和第1實施形態的薄膜電晶體陣列同樣的形狀。
又，在第2實施形態的薄膜電晶體陣列的製造上，可使用和第1實施形態的薄膜電晶體陣列同樣的材料。
(第3實施形態) 其次，就本發明第3實施形態的薄膜電晶體陣列，主要以與第1實施形態的薄膜電晶體陣列之差異作說明。圖5表示本發明第3實施形態的薄膜電晶體陣列的一部分。圖5的(a)係為使特徵易於明瞭所顯示的製造中途圖，圖5的(b)係完成圖。圖5的薄膜電晶體陣列係具有往縱向(第1方向)延伸的複數個列配線4L、往和此正交的橫向(第2方向)延伸的複數個行配線2L、和列配線4L與行配線2L交叉的位置對應設置的畫素。
畫素係至少具有薄膜電晶體及畫素電極10，薄膜電晶體係具有閘極電極2、源極電極4、汲極電極5。在俯視中，源極電極4係前端形成圓角之固定寬度的線狀，汲極電極5係具有隔介規定的距離的間隙包圍源極電極4的U字形的U字部5U，半導體圖案6係至少一部分將源極電極4及汲極電極5間繫接而形成通道區域6C。在那時，於半導體圖案6之上以含有規定的距離的間隙之方式形成U字形的絕緣性的蝕刻停止層6S，半導體圖案6係在蝕刻停止層6S之下及源極電極4及汲極電極5之下成為通道區域6C。閘極電極2係隔介著閘極絕緣膜3有至少一部分與通道區域6C重疊，源極電極4係連接於列配線4L，閘極電極2係隔介閘極連接配線2C連接於行配線2L，汲極電極5係至少透過汲極連接配線5C連接於畫素電極10。此外，與圖6所示的汲極電極5的U字部5U的外緣5UO及內緣5UI同樣地，將蝕刻停止層6S的U字形狀的外側的線稱為外緣6SO，內側的線稱為內緣6SI。
於此構造中，接近於源極電極4的兩側緣及前端緣，可使用蝕刻停止層6S的內緣6SI來形成通道區域6C，可充分確保用以獲得必要的導通電流之通道寬度W並減少源極電極4的面積，減少閘極電極・源極電極的重疊面積Sgs，可將Cgs縮小。
又，閘極連接配線2C係比閘極電極2細且和汲極電極5及汲極連接配線5C至少任一者不具有重疊的部分。藉此，閘極・汲極間電容Cgd可保持很小。
於圖5的(a)，如圖9所示，俯視中的閘極電極2的外形在U字區域中比汲極電極5的外緣5UO小而比蝕刻停止層6S的外緣6SO大。亦即，俯視中的閘極電極2的外形線的至少一部分在U字區域中重疊於汲極電極5的U字部5U，且形成比蝕刻停止層6S的外緣6SO靠外側。因為閘極電極2的外形在U字區域中比汲極電極5的外緣5UO還小，所以閘極電極・汲極電極的重疊面積Sgd小，閘極・汲極間電容Cgd也小。又，因為閘極電極2的外形比蝕刻停止層6S的外緣6SO大，所以閘極電極2在俯視中成為含有蝕刻停止層6S，可確實地控制通道區域6C的電流。
此外，圖5的(b)係未具有儲存電容的例子。在顯示媒體的靜電電容大之情況，由於顯示媒體的靜電電容儲存有電荷而保持有電位，故無需在TFT陣列內準備儲存電容。在顯示媒體是液晶的情況、顯示媒體的厚度小的情況是符合該條件。另一方面，在顯示媒體的靜電電容不夠大的情況，使用儲存電容Cs。
圖17A～圖17C係具有儲存電容Cs的例子。圖17A～圖17C的TFT係顯示將至少按照具有閘極電極2・行配線2L的第1導電層、閘極絕緣膜3、具有源極電極4・列配線4L・汲極電極5的第2導電層、層間絕緣膜7、具有電容器電極8・電容器配線8L的第3導電層、電容器絕緣膜9、具有畫素電極10的第4導電層之順序積層的變形例的薄膜電晶體陣列之製程。
於所製造的薄膜電晶體陣列中，在半導體圖案6之上形成有U字形狀的蝕刻停止層6S，半導體圖案6係在俯視中於比蝕刻停止層6S的內緣6SI還靠內側接觸於源極電極4，且在比蝕刻停止層6S的U字的外緣6SO還靠外側接觸於汲極電極5，蝕刻停止層6S的正下的半導體圖案6形成通道的U字區域6U。源極電極4在俯視中係固定寬度的線狀，但有必要作成使蝕刻停止層6S的內緣6SI是處在源極電極4的內部，雖無法使源極電極4的寬度狹窄到接近解析度極限，但可細到某程度。為此，因為源極電極4的面積小，所以閘極電極2・源極電極4的重疊面積Sgs小，閘極・源極間電容Cgs小。當將閘極絕緣膜3的介電常數設為εgi、膜厚設為Dgi時，則Cgs=εgi・Sgs/Dgi。其中，無法忽略行配線2L・列配線4L的重疊面積Sgsl，經加算其份量而成為Cgs=εgi・(Sgs+Sgsl)/Dgi。
又，在俯視中，列配線4L不與電容器電極8、電容器配線8L重疊。因列配線4L・電容器電極8没有重疊，可將源極・電容器間電容Csc縮小。將TFT以電容器電極8覆蓋的情況，透過源極電極4細到某程度，因為源極電極4的面積小，所以源極電極4・電容器電極8的重疊面積Ssc小，源極・電容器間電容Csc小。當將層間絕緣膜7的介電常數設為εil、膜厚設為Dil時，則Csc=εil・Ssc/Dil。(在圖17B的(d)的變形例是未將TFT以電容器電極8覆蓋的情況，源極電極4・電容器電極8的重疊面積Ssc大致為0，源極・電容器間電容Csc大致為0。)
畫素電極10和汲極電極5是屬於不同的層，因為在畫素電極10・汲極電極5間具有電容器絕緣膜9和層間絕緣膜7，所以汲極電極5係經由汲極連接配線5C、汲極墊5P、層間絕緣膜7的開口、電容器絕緣膜9的開口而連接於畫素電極10。以在俯視中，列配線4L的大部分是與畫素電極10重疊者較理想。因列配線4L的大部分與畫素電極10重疊，所以列配線4L的電位不影響顯示媒體的顏色。雖然列配線4L・畫素電極10之重疊會產生電容Csp，但因為包夾著電容器絕緣膜9與層間絕緣膜7兩層，所以電容Csp並不怎麼大。當將電容器絕緣膜9的介電常數設為εci、膜厚設為Dci時，則Csp=Ssp/(Dci/εci+Dil/εil)。
作為圖5的變形例，可以有像圖1的變形例即圖11A～圖13B的構造。
又，依第1實施形態記載的理由，圖5、圖17A～圖17C所示的構造有減少耗電量之效果。
此外，在圖5的(a)情況，汲極電極5的U字部5U的寬度可為固定，也可不固定。內緣5UI有必要為U字線，但外緣5UO不是U字線亦可。又，蝕刻停止層6S的寬度也可固定，也可不固定。
又，源極電極4及列配線4L的寬度係可作成和第1實施形態的薄膜電晶體陣列同樣的形狀。
又，第3實施形態的薄膜電晶體陣列的製造上，可使用和第1實施形態的薄膜電晶體陣列同樣的材料。 [實施例]
(實施例1) 製作了圖10A的(a)～圖10C的(e)所示的TFT陣列。在絕緣基板(玻璃基板)1上濺鍍成膜Mo作為第1導電層，透過光阻塗布・Mo蝕刻・阻劑除去而形成閘極電極2，行配線2L(圖10A的(a))。其次，成膜SiN作為閘極絕緣膜3，成膜非晶矽作為半導體，成膜n+非晶矽作為接觸層，透過阻劑塗布・Si蝕刻・阻劑除去而形成半導體圖案6(圖10A的(b))。再者，成膜Mo作為第2導電層，透過阻劑塗布・Mo蝕刻・阻劑除去而形成源極電極4、列配線4L、汲極電極5、汲極連接配線5C、汲極墊5P，藉由短時間的Si蝕刻而除去通道區域6C上的接觸層(圖10B的(c))。
成膜SiN作為層間絕緣膜7，成膜Mo作為第3導電層，透過阻劑塗布・Mo蝕刻・阻劑除去而形成電容器電極8，電容器配線8L(圖10B的(d))。其次成膜SiN作為電容器絕緣膜9，透過阻劑塗布・SiN蝕刻・阻劑除去而在電容器絕緣膜9及層間絕緣膜7形成開口後，成膜Mo作為第4導電層，透過阻劑塗布・Mo蝕刻・阻劑除去而形成畫素電極10(圖10C的(e))。
基於閘極電極・源極電極的重疊面積Sgs=126μm2 、源極電極・電容器電極的重疊面積Ssc=166μm2 、列配線・畫素電極的重疊面積Ssp=1016μm2 、閘極絕緣膜3的膜厚Dgi=0.5μm、層間絕緣膜7的膜厚Dil=1μm、電容器絕緣膜9的膜厚Dci=0.5μm、及SiN的相對介電常數=7，成為Cgs=16fF、Csc=10fF、Csp=42fF。在列數M=640、行數N=480、Vs=15V時，則列配線的耗電量係每1圖框為4.5mJ。
(實施例2) 製作了圖14A的(a)～圖14C的(e)所示的TFT陣列。各部的形成方法及使用的材料同實施例1。
基於閘極電極・源極電極的重疊面積Sgs=126μm2 、源極電極・電容器電極的重疊面積Ssc=166μm2 、列配線・畫素電極的重疊面積Ssp=1016μm2 、閘極絕緣膜3的膜厚Dgi=0.5μm、層間絕緣膜7的膜厚Dil=1μm、電容器絕緣膜9的膜厚Dci=0.5μm、及SiN的相對介電常數=7，成為Cgs=16fF、Csc=10fF、Csp=42fF。在列數M=640、行數N=480、Vs=15V時，則列配線的耗電量係每1圖框為4.5mJ。
(實施例3) 製作了圖15A的(a)～圖15C的(e)所示的TFT陣列。各部的形成方法及使用的材料同實施例1。
基於閘極電極・源極電極的重疊面積Sgs=142μm2 、源極電極・電容器電極的重疊面積Ssc=166μm2 、列配線・畫素電極的重疊面積Ssp=1016μm2 、閘極絕緣膜3的膜厚Dgi=0.5μm、層間絕緣膜7的膜厚Dil=1μm、電容器絕緣膜9的膜厚Dci=0.5μm、及SiN的相對介電常數=7，成為Cgs=18fF、Csc=10fF、Csp=42fF。在列數M=640、行數N=480、Vs=15V時，則列配線的耗電量係每1圖框為4.6mJ。
(實施例4) 製作了圖16A的(a)～圖16C的(e)所示的TFT陣列。的形成方法及使用的材料同實施例1。
基於閘極電極・源極電極的重疊面積Sgs=158μm2 、源極電極・電容器電極的重疊面積Ssc=166μm2 、列配線・畫素電極的重疊面積Ssp=1016μm2 、閘極絕緣膜3的膜厚Dgi=0.5μm、層間絕緣膜7的膜厚Dil=1μm、電容器絕緣膜9的膜厚Dci=0.5μm、及SiN的相對介電常數=7，成為Cgs=20fF、Csc=10fF、Csp=42fF。在列數M=640、行數N=480、Vs=15V時，則列配線的耗電量係係每1圖框為4.8mJ。
(實施例5) 製作了圖17A的(a)～圖17C的(e)所示的TFT陣列。在絕緣基板(玻璃基板)1上濺鍍成膜Mo作為第1導電層，透過光阻塗布・Mo蝕刻・阻劑除去而形成閘極電極2，行配線2L(圖17A的(a))。其次，成膜SiN作為閘極絕緣膜3，成膜非晶矽作為半導體，成膜SiN作為蝕刻停止層，透過阻劑塗布・SiN蝕刻・阻劑除去而形成蝕刻停止層6S(圖17A的(b))。再者，成膜n+非晶矽作為接觸層，成膜Mo作為第2導電層，透過阻劑塗布・Mo蝕刻・Si蝕刻，阻劑除去而形成源極電極4、源極連接配線4C、列配線4L、汲極電極5、汲極連接配線5C、汲極墊5P，且將蝕刻停止層6S、源極電極4、源極連接配線4C、列配線4L、汲極電極5、汲極連接配線5C以外的部分之半導體除去而作成半導體圖案6(圖17B的(c))。
層間絕緣膜7以後的各部的形成方法及使用的材料同實施例1。
基於閘極電極・源極電極的重疊面積Sgs=233μm2 、源極電極・電容器電極的重疊面積Ssc=273μm2 、列配線・畫素電極的重疊面積Ssp=1016μm2 、閘極絕緣膜3的膜厚Dgi=0.5μm、層間絕緣膜7的膜厚Dil=1μm、電容器絕緣膜9的膜厚Dci=0.5μm、及SiN的相對介電常數=7，成為Cgs=29fF、Csc=17fF、Csp=42fF。在列數M=640、行數N=480、Vs=15V時，則列配線的耗電量係每1圖框為5.8mJ。
於上所述，汲極電極的U字形狀的底具有圓角，係半圓狀且為和源極電極的前端的圓角同心的圓狀，不僅是源極電極的直線部的兩側，在源極電極的前端部亦使用源極電極・汲極電極間的間隔為實質固定的實施例進行了各測定。但是，若源極電極・汲極電極間的間隔為實質固定，則在圖6C、圖6E所示之汲極電極的U字形狀的底之至少和源極電極的前端相對的部分未具有圓角，在源極電極的前端為矩形的實施形態中也可得到同樣的結果。
(比較例) 用和實施例1同樣的方法製作將圖1的TFT陣列以如圖21所示的TFT陣列所示將汲極電極5改為線狀，源極電極4改為U字形者。
基於閘極電極・源極電極的重疊面積Sgs=293μm2 、源極電極・電容器電極的重疊面積Ssc=317μm2 、列配線・畫素電極的重疊面積Ssp=1016μm2 、閘極絕緣膜3的膜厚Dgi=0.5μm、層間絕緣膜7的膜厚Dil=1μm、電容器絕緣膜9的膜厚Dci=0.5μm、及SiN的相對介電常數=7，成為Cgs=36fF、Csc=20fF、Csp=42fF。在列數M=640、行數N=480、Vs=15V時，則列配線的耗電量係每1圖框為6.5mJ。 [產業上利用之可能性]
本發明可使用於電子紙等之顯示裝置。
1:絕緣基板 2:閘極電極 2C:閘極連接配線 2L:行配線 3:閘極絕緣膜 4:源極電極 4C:源極連接配線 4L:列配線 5:汲極電極 5U:汲極電極的U字部 5UI:汲極電極的內緣 5UO:汲極電極的外緣 5C:汲極連接配線 5P:汲極墊 5S:汲極副電極 6:半導體圖案 6C:通道 6U:通道的U字區域 6S:蝕刻停止層 6SI:蝕刻停止層的內緣 6SO:蝕刻停止層的外緣 7:層間絕緣膜 8:電容器電極 8L:電容器配線 9:電容器絕緣膜 10:畫素電極
圖1係表示本發明第1實施形態的薄膜電晶體陣列的製造中途的一例之平面圖及剖面圖。 圖2係表示變形例的薄膜電晶體陣列的製造中途的一例之平面圖及剖面圖。 圖3係表示本發明第2實施形態的薄膜電晶體陣列的製造中途的一例之平面圖及剖面圖。 圖4係表示變形例的薄膜電晶體陣列的製造中途的一例之平面圖及剖面圖。 圖5係表示本發明第3實施形態的薄膜電晶體陣列的製造中途的一例之平面圖及剖面圖。 圖6A係表示U字部、前端部、U字區域、開口區域之平面圖。 圖6B係表示汲極電極之平面圖。 圖6C係表示U字部、前端部、U字區域、開口區域之平面圖。 圖6D係表示汲極電極之平面圖。 圖6E係表示U字部、前端部、U字區域、開口區域之平面圖。 圖6F係表示汲極電極之平面圖。 圖7A係圖1的薄膜電晶體的放大平面圖。 圖7B係圖1的薄膜電晶體的變形例的放大平面圖。 圖8係圖3的薄膜電晶體的放大平面圖。 圖9係表示源極電極、源極連接配線之平面圖。 圖10A係表示變形例的薄膜電晶體陣列的製造中途的一例之平面圖與剖面圖。 圖10B係表示接續圖10A的製程之平面圖與剖面圖。 圖10C係表示接續圖10B的製程之平面圖與剖面圖。 圖11A係表示變形例的薄膜電晶體陣列的製造中途的一例之平面圖與剖面圖。 圖11B係表示接續圖11A的製程之平面圖與剖面圖。 圖11C係表示接續圖11B的製程之平面圖與剖面圖。 圖12A係表示變形例的薄膜電晶體陣列的製造中途的一例之平面圖與剖面圖。 圖12B係表示接續圖12A的製程之平面圖與剖面圖。 圖13A係表示變形例的薄膜電晶體陣列的製造中途的一例之平面圖與剖面圖。 圖13B係表示接續圖13A的製程之平面圖與剖面圖。 圖14A係表示變形例的薄膜電晶體陣列的製造中途的一例之平面圖與剖面圖。 圖14B係表示接續圖14A的製程之平面圖與剖面圖。 圖14C係表示接續圖14B的製程之平面圖與剖面圖。 圖15A係表示變形例的薄膜電晶體陣列的製造中途的一例之平面圖與剖面圖。 圖15B係表示接續圖15A的製程之平面圖與剖面圖。 圖15C係表示接續圖15B的製程之平面圖與剖面圖。 圖16A係表示變形例的薄膜電晶體陣列的製造中途的一例之平面圖與剖面圖。 圖16B係表示接續圖16A的製程之平面圖與剖面圖。 圖16C係表示接續圖16B的製程之平面圖與剖面圖。 圖17A係表示變形例的薄膜電晶體陣列的製造中途的一例之平面圖與剖面圖。 圖17B係表示接續圖17A的製程之平面圖與剖面圖。 圖17C係表示接續圖17B的製程之平面圖與剖面圖。 圖18係表示在列配線的電壓波形、電流波形、電量的計算之圖。 圖19係表示在行配線的電壓波形、電流波形、電量的計算之圖。 圖20係表示在畫素TFT的電壓波形、電流波形、電量的計算之圖。 圖21係表示習知的薄膜電晶體陣列的一例之平面圖及剖面圖。
無。

Claims (13)

  1. 一種薄膜電晶體陣列，包含：絕緣基板；在前述絕緣基板上，往第1方向延伸的複數個列配線及往和前述第1方向正交的第2方向延伸的複數個行配線；及和前述列配線與前述行配線交叉的位置對應地設置在前述絕緣基板上之、具有薄膜電晶體及畫素電極的複數個畫素，前述薄膜電晶體係具有閘極電極、源極電極、汲極電極及半導體圖案，前述源極電極在俯視中係固定寬度的線狀，前述汲極電極在俯視中係具有隔介規定的距離的間隙包圍前述源極電極的U字形的U字部，前述半導體圖案係至少將前述源極電極及前述汲極電極間繫接而形成通道區域，前述閘極電極係隔介閘極絕緣膜與前述通道區域重疊，在俯視中含有前述通道區域，前述源極電極係連接於前述列配線，前述閘極電極係透過閘極連接配線連接於前述行配線，前述汲極電極係透過汲極連接配線連接於前述畫素電極。
  2. 如請求項1之薄膜電晶體陣列，其中前述源極電極在俯視中係前端形成圓角之固定寬度的線狀。
  3. 如請求項1之薄膜電晶體陣列，其中在俯視中，前述閘極連接配線是形成與前述汲極電極及前述汲極連接配線至少任一者不重疊。
  4. 如請求項2之薄膜電晶體陣列，其中在俯視中，前述閘極連接配線是形成與前述汲極電極及前述汲極連接配線至少任一者不重疊。
  5. 如請求項1至4中任一項之薄膜電晶體陣列，其中在俯視中，前述閘極電極的外形線的至少一部分是形成為與前述U字部重疊。
  6. 如請求項1至4中任一項之薄膜電晶體陣列，其中在俯視中，前述閘極電極的外形線的至少一部分是與前述半導體圖案重疊，並且形成為比前述U字部的開口還靠外側，前述半導體圖案的外形線的至少一部分形成為比前述閘極電極的外形線還靠裏側。
  7. 如請求項1至4中任一項之薄膜電晶體陣列，其中在俯視中，前述閘極電極的外形線的至少一部分是形成為比前述半導體圖案的外形線還靠外側，關於前述閘極電極及前述半導體圖案雙方，外形線的至少一部分是形成為比前述U字部的開口還靠外側。
  8. 如請求項1至4中任一項之薄膜電晶體陣列，其中在前述半導體圖案的上層且前述源極電極及前述汲極電極的下層，具有絕緣性的蝕刻停止層，前述蝕刻停止層係在俯視中具有固定寬度的U字形狀且透過以含有前述規定的距離的間隙之方式形成而規定前述通道區域，在俯視中，前述閘極電極的外形線的至少一部分是與前述U字部重疊，且形成為比前述蝕刻停止層的外緣還靠外側。
  9. 如請求項1至4中任一項之薄膜電晶體陣列，其中 在俯視中，前述源極電極的寬度為前述列配線的寬度以下。
  10. 如請求項1至4中任一項之薄膜電晶體陣列，其中具有將前述源極電極與前述列配線之間繫接的源極連接配線，在俯視中，前述源極連接配線的寬度比前述源極電極的寬度還小。
  11. 如請求項1至4中任一項之薄膜電晶體陣列，其中前述畫素係更具有電容器電極，前述電容器電極與前述畫素電極之間可具有靜電電容，前述電容器電極係連接於電容器配線。
  12. 如請求項11之薄膜電晶體陣列，其中至少具有如下順序疊層之構成：具有前述閘極電極及前述行配線的層；前述閘極絕緣膜；具有前述源極電極、前述列配線及前述汲極電極的層；層間絕緣膜；具有前述電容器電極及前述電容器配線的層；電容器絕緣膜；及具有前述畫素電極的層，在俯視中，前述列配線是與前述電容器電極及前述電容器配線至少任一者不重疊。
  13. 如請求項11之薄膜電晶體陣列，其中至少具有如下順序疊層之構成：具有前述源極電極、前述列配線及前述汲極電極的層； 前述閘極絕緣膜；具有前述閘極電極及前述行配線的層；層間絕緣膜；具有前述電容器電極及前述電容器配線的層；電容器絕緣膜；及具有前述畫素電極的層，在俯視中，前述列配線是與前述電容器電極及前述電容器配線至少任一者不重疊。
TW108131200A 2018-08-30 2019-08-30 薄膜電晶體陣列 TWI805834B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-161978 2018-08-30
JP2018161978 2018-08-30

Publications (2)

Publication Number Publication Date
TW202032799A TW202032799A (zh) 2020-09-01
TWI805834B true TWI805834B (zh) 2023-06-21

Family

ID=69644410

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108131200A TWI805834B (zh) 2018-08-30 2019-08-30 薄膜電晶體陣列

Country Status (6)

Country Link
US (1) US20210183902A1 (zh)
EP (1) EP3846225A4 (zh)
JP (1) JPWO2020045296A1 (zh)
CN (1) CN112640131A (zh)
TW (1) TWI805834B (zh)
WO (1) WO2020045296A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111628004A (zh) * 2020-05-18 2020-09-04 深圳市华星光电半导体显示技术有限公司 低延时薄膜晶体管、阵列基板及显示面板
US20230067119A1 (en) * 2021-09-02 2023-03-02 International Business Machines Corporation Self-aligned c-shaped vertical field effect transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050129882A1 (en) * 2003-12-16 2005-06-16 Snow Larry G. Processes for preparing printable and printed articles
US8045079B2 (en) * 2007-11-27 2011-10-25 Samsung Electronics Co., Ltd. Display device
US20180138281A1 (en) * 2016-11-16 2018-05-17 Boe Technology Group Co., Ltd. Thin film transistor, array substrate, display panel and display device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3415602B2 (ja) * 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
JP3994752B2 (ja) 2002-02-08 2007-10-24 凸版印刷株式会社 リターナブルコンテナ
JP4543315B2 (ja) * 2004-09-27 2010-09-15 カシオ計算機株式会社 画素駆動回路及び画像表示装置
TWI361329B (en) * 2007-04-10 2012-04-01 Au Optronics Corp Array substrate and method for manufacturing the same
KR101456946B1 (ko) * 2008-01-10 2014-10-31 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
CN101707211B (zh) * 2009-01-09 2011-11-30 深超光电（深圳）有限公司 像素薄膜晶体管结构
CN101750826B (zh) * 2009-12-28 2011-09-14 深超光电（深圳）有限公司 像素结构
CN110137181A (zh) * 2012-12-28 2019-08-16 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
JP6028642B2 (ja) 2013-03-22 2016-11-16 凸版印刷株式会社 薄膜トランジスタアレイ
CN103412449B (zh) * 2013-07-23 2015-11-18 合肥京东方光电科技有限公司 一种阵列基板及其制作方法、显示装置
US10276593B2 (en) * 2015-06-05 2019-04-30 Sharp Kabushiki Kaisha Active matrix substrate and method for manufacturing same, display device using active matrix substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050129882A1 (en) * 2003-12-16 2005-06-16 Snow Larry G. Processes for preparing printable and printed articles
US8045079B2 (en) * 2007-11-27 2011-10-25 Samsung Electronics Co., Ltd. Display device
US20180138281A1 (en) * 2016-11-16 2018-05-17 Boe Technology Group Co., Ltd. Thin film transistor, array substrate, display panel and display device

Also Published As

Publication number Publication date
JPWO2020045296A1 (ja) 2021-08-26
CN112640131A (zh) 2021-04-09
EP3846225A4 (en) 2021-10-13
TW202032799A (zh) 2020-09-01
EP3846225A1 (en) 2021-07-07
US20210183902A1 (en) 2021-06-17
WO2020045296A1 (ja) 2020-03-05

Similar Documents

Publication Publication Date Title
US7142260B2 (en) Pixel structure having electrical field shielding layer and transparent capacitor electrodes
JPWO2015156249A1 (ja) 表示装置
JP2006286773A (ja) 薄膜トランジスタ装置およびその製造方法並びに薄膜トランジスタアレイおよび薄膜トランジスタディスプレイ
JP2007134482A (ja) 薄膜トランジスタ装置およびその製造方法、並びに、それを使用した薄膜トランジスタアレイおよび薄膜トランジスタディスプレイ
JP2019124771A (ja) 表示装置
JP2006337819A (ja) 表示装置およびその駆動方法
US10775660B2 (en) Touch-panel-equipped display device and method for producing touch-panel-equipped display device
TWI805834B (zh) 薄膜電晶體陣列
CN105810693A (zh) 阵列基板及其制作方法、显示装置
US8258556B2 (en) Thin film transistor, thin film transistor array panel, and display device
CN109690661B (zh) 有源矩阵基板和具备有源矩阵基板的显示装置
US20080073686A1 (en) Thin-Film Transistor Array and Method for Manufacturing the Same
US20220320078A1 (en) Display Substrate and Preparation Method Thereof, and Display Apparatus
JP5103742B2 (ja) 薄膜トランジスタ装置及びその製造方法及び薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ
CN102522411B (zh) 薄膜晶体管、使用该薄膜晶体管的阵列基板及其制作方法
JP4837942B2 (ja) 液晶表示装置
JP2003043523A (ja) 薄膜トランジスタパネル
US11709406B2 (en) Thin-film transistor array and method of producing the same
US20210183903A1 (en) Thin film transistor array
US10634963B2 (en) Thin-film transistor array and method for manufacturing the same
US20240172476A1 (en) Display Substrate and Display Apparatus
US20230082232A1 (en) Active matrix substrate and liquid crystal display device
CN117192860A (zh) 阵列基板和电子纸